JP5771178B2

JP5771178B2 - Ｄｃブロック実装基板

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Publication number: JP5771178B2
Application number: JP2012261484A
Authority: JP
Inventors: 田野辺　博正; 博正田野辺; 泰彦中西
Original assignee: Nippon Telegraph and Telephone Corp
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Priority date: 2012-11-29
Filing date: 2012-11-29
Publication date: 2015-08-26
Anticipated expiration: 2032-11-29
Also published as: JP2014107824A

Description

本発明はＤＣブロック実装基板に関し、高周波信号に含まれる直流成分を遮断するためのＤＣブロックを実装したＤＣブロック実装基板に関する。

装置の小型化要請により、電子部品間、あるいは電子部品が搭載されたボード間を電気的に接続する方式の一つとして、可撓性を備えたフレキシブル基板による接続手法が多用されている。フレキシブル基板の普及が進む近年では、電子部品の動作速度の向上に対応するため、フレキシブル基板上への高周波信号線路の形成事例が多く見られるようになってきた。これらの高周波信号線路は、マイクロストリップ線路、あるいはコプレーナ線路の形態で、フレキシブル基板上に形成される。例えば、マイクロストリップ線路を形成する場合、フレキシブル基板の厚みが５０μｍ、フレキシブル基板上面、下面に備えられた導体の厚みが１８μｍ、そして、フレキシブル基板材料の比誘電率が３．５である場合、５０Ωの特性インピーダンスを得るためには、マイクロストリップ線路の信号線路幅は約１００μｍが好適となる。

一方、異なる電子部品をＡＣ結合によって互いに電気接続する際には、高周波信号線路を伝搬する高周波信号に含まれた直流成分を遮断する必要がある。これを実現するため、高周波線路上にＤＣブロックキャパシタ（単にＤＣブロックともいう）の実装が必要になる。ＤＣブロックキャパシタは、所定の容量を備えたキャパシタではあるが、電気的にはＤＣ成分のみ遮断し、その他の広い周波数領域の高周波信号を低損失に通過させる特徴を備えたパッシブ部品である。

ここで例えば、マイクロストリップ線路へのＤＣブロックキャパシタを実装した構成を図１に示す。図１（ａ）には、ＤＣブロックキャパシタ１０を実装したフレキシブル基板１の表面が、図１（ｂ）にはその裏面に備えられたグランド導体３が示されている。フレキシブル基板１には、表面の信号線路２および裏面のグランド導体３によって構成されるマイクロストリップ線路と、表面に形成されるＤＣブロックキャパシタ１０とが実装されている。

高周波線路上に配置される一般的なＤＣブロックキャパシタ１０は、両端に配される電極１１と、電極間に配される誘電体１２からなる構造を備え、その幅は約５００μｍとなる。これは、フレキシブル基板上におけるマイクロストリップ線路２の幅である１００μｍと比較すると約５倍の開きがある。

１００μｍ幅の細いマイクロストリップ線路２上に、５００μｍ幅のＤＣブロックキャパシタ１０を配置すると、ＤＣブロックキャパシタ１０実装領域における特性インピーダンスの低下を招く。これによって特性インピーダンスの不整合点の発生を生じさせ、マイクロストリップ線路２とＤＣブロックキャパシタ１０の接合部で高周波信号の反射が現れてしまう。これを回避する手法として、図１（ｂ）に示すように、フレキシブル基板１裏面に備えられたグランド導体３に対し、ＤＣブロックキャパシタ１０の直下に位置する広い領域を化学エッチング等の手法によって選択的に除去した除去部４を設けてグランド導体３に対する容量を低下させることによって、特性インピーダンスの低下を抑制させる手法が導入されてきた。すなわち、非特許文献１のＦｉｇｕｒｅ２０に記載のＳｉｔｅ１、Ｓｉｔｅ２に見られる裏面に備えたグランド導体にＣｕｔｏｕｔ領域という削除領域を導入した手法である。これによって、特性インピーダンス不整合点の発生が無くなり、高周波信号の反射が低減可能とされていた。

D. N. de Araujo, et. al., "Electrical-Optical High Speed Serial Server Scalability Link," in Proc. IEEE ECTC, 2007, pp. 1646-1652.

しかしながら、図１の構造のＤＣブロックキャパシタ１０を実装した従来のフレキシブル基板１では、細いマイクロストリップ線路２、および広い幅を備えたＤＣブロックキャパシタ１０実装領域それぞれの特性インピーダンスは設計上では互いに整合しているものの、高周波信号の反射抑制には限界があった。例えば、２０ＧＨｚ周波数帯域で、−１５ｄＢ未満の反射損失を確実に得ることは極めて困難であった。これはすなわち、高周波信号線路２とＤＣブロックキャパシタ１０実装領域それぞれの特性インピーダンスを整合させ、２次元平面内で単純に接続する従来手法では十分でないことを示している。その主要因は、マイクロストリップ線路２とＤＣブロックキャパシタ１０との接続点で生じる３次元電磁界分布の急激な変化、ならびにリターン電流の不最適な電流パス形成にある。

まず、マイクロストリップ信号線路２とＤＣブロックキャパシタ１０との接続点で生じる３次元電磁界分布の急激な変化による問題について説明する。図２（ａ）に示すフレキシブル基板１における、マイクロストリップ信号線路２上の断面と、ＤＣブロックキャパシタ１０の接続点である電極１１上の断面とにおける電気力線の形態を、図２（ｂ）、（ｃ）にそれぞれ示す。図２（ｂ）に示すように、マイクロストリップ信号線路２の断面では、信号線路２とその直下に位置するグランド導体３との間に容量が生じ、電気力線が形成される。一方、ＤＣブロックキャパシタ１０の電極１１（接続点）では、電極１１（接続点）直下にグランド導体３が無いが、遠方にグランド導体３の端部が存在する。したがって、図２（ｃ）に示すように、遠方のグランド導体３の端部とＤＣブロックキャパシタ１０の電極１１（接続点）との間で容量が形成され、電気力線が形成される。この２箇所の電気力線は幾何学的にも互いに異なるので、これによって３次元空間内で形成される電磁界分布も大きく異なる。電磁界分布が大きく異なる場合、その変換に際しては周波数が１ＧＨｚ以上の高い領域で反射が生じることが広く知られている。よって、従来手法は反射が避けられないアプローチであることが分かる。

また、リターン電流の電流パスによる問題について説明する。図３（ａ）、（ｂ）に信号線路２を流れる電流パス３０、リターン電流の電流パス３１を示す。グランド導体３には、グランド導体３の一部が選択的に除去された除去部４が設けられているため、リターン電流は、除去されたエッジに沿って最短な電流パス３１が形成される。マイクロストリップ線路２の直下に位置するグランド導体３の一部を削除した場合、一般的には高周波フィルタとして機能することが広く知られている。よって、従来手法では、広い周波数に渡って、反射特性が一様に抑制可能であること（以下、広帯域低反射特性と呼ぶ）が困難であることが分かる。

したがって、ＤＣブロックキャパシタの実装においては、特性インピーダンスの整合だけでは不十分であり、３次元電磁界分布の急激な変化を抑制し、かつ広帯域低反射特性を得ることが可能な接続手法の実現が課題であった。

本発明は、基板厚みが薄い基板上に形成された高周波線路上にＤＣ成分を遮断するＤＣブロックキャパシタを実装した場合でも、高周波信号が通過する際に、反射損失の発生を抑え、広帯域低反射特性が得られるＤＣブロック実装基板を提供するものである。

上記の課題を解決するために、一実施形態に記載の発明は、直線状の第１の信号線路が設けられた基板の表面において、該基板の裏面に配置された裏面グランド導体とマイクロストリップ線路を形成する第１の信号線路の線路途中に、ＤＣ成分をブロックするためのＤＣブロック領域を設けたＤＣブロック実装基板であって、前記ＤＣブロック領域の両脇に所定の間隔を隔てて配置された表面グランド導体を備え、前記ＤＣブロック領域は、誘電体を挟んだ一対の電極を有すると共に前記第１の信号線路よりも幅広に形成されたＤＣブロックキャパシタと、該ＤＣブロックキャパシタの上流および下流のそれぞれに前記第１の信号線路と前記ＤＣブロックキャパシタとを接続するように配置された第２の信号線路および第３の信号線路を有し、前記第２の信号線路は、前記ＤＣブロックキャパシタの一対の電極と同じ幅を有するよう形成されると共に一端が前記一対の電極のいずれかに接続され、第３の信号線路は、一端において第１の信号線路と同じ幅を有するとともに他端において第２の信号線路と同じ幅を有するよう形成されると共に第１の信号線路および第２の信号線路を接続するよう配置され、前記裏面グランド導体は、前記第２の信号線路と、前記第３の信号線路と、前記ＤＣブロックキャパシタとにわたる領域の基板裏面においては、選択的に除去された除去部を有し、前記表面グランド導体は前記除去部の周囲に貫通して形成されているＶＩＡにより裏面グランド導体と電気的に接続されており、前記第２の信号線路の裏面に位置する除去部の幅の大きさが、前記第２の信号線路の幅の大きさの１倍から１．５倍であることを特徴とするＤＣブロック実装基板である。

他の実施形態に記載の発明は、直線状の信号線路が設けられた基板の表面において、該信号線路の両脇にそれぞれ第１の間隔のギャップを隔てて配置された表面グランド導体とコプレーナ線路を形成する信号線路の途中に、誘電体を挟んだ一対の電極を有すると共に前記信号線路と同じ幅に形成されたＤＣブロックキャパシタが配置されたＤＣブロック実装基板であって、前記基板の裏面に配置された裏面グランド導体を備え、表面グランド導体は、前記ＤＣブロックキャパシタの両脇にそれぞれ、前記第１の間隔よりも広い第２の間隔のギャップを隔てて配置され、前記裏面グランド導体は、前記信号線路およびＤＣブロックキャパシタの基板裏面においては、選択的に除去された除去部を有すると共に、該除去部には離れた位置にある前記裏面グランド導体を同一電位に保持するためのブリッジ導体が設けられており、前記表面グランド導体は前記除去部の周囲に貫通して形成されているＶＩＡにより裏面グランド導体と電気的に接続されており、前記信号線路の裏面に位置する除去部の幅の大きさが、前記信号線路の幅の大きさの１倍から１．５倍に相当することを特徴とするＤＣブロック実装基板である。

本発明のＤＣブロック実装基板によれば、基板厚みが薄い基板上に形成された高周波信号線路の途中にＤＣ成分を電気的に遮断するＤＣブロックを実装した場合でも、広い周波数範囲で高周波信号を通過する際に、反射損失の発生を抑え、広帯域低反射特性が得られるＤＣブロック実装基板を提供することができる。

従来例におけるＤＣブロック実装基板を示す図である。従来例における電界分布を示す図である。従来例におけるリターン電流の電流パスを示す図である。第１の実施形態におけるＤＣブロック実装基板を示す図である。第１の実施形態における電界分布を示す図である。第１の実施形態におけるリターン電流の電流パスを示す図である。第２の実施形態におけるＤＣブロック実装基板を示す図である。第２の実施形態における電界分布を示す図である。第２の実施形態におけるＤＣブロック実装基板を示す図である。

以下、本発明の実施形態について、詳細に説明する。

（第１の実施形態）
図４は第１の実施形態による本発明のＤＣブロック実装基板の構成図である。本発明のＤＣブロック実装基板１００は、基板厚みが５０μｍであるポリイミド材料をフレキシブル基板の基板材料として示している。図４（ａ）は、本発明のＤＣブロック実装基板の表面を示し、図４（ｂ）は裏面を示し、図４（ｃ）、図４（ｄ）はそれぞれＢ−Ｂ’、Ａ−Ａ’での断面図を示している。

ＤＣブロック実装基板１００には、基板表面に形成される直線状の信号線路２および基板裏面に形成されるグランド導体３によって構成されるマイクロストリップ線路と、マイクロストリップ線路の信号線路２の途中に実装されたＤＣブロックキャパシタ１０と、ＤＣブロックキャパシタ１０の前後に配されるコプレーナ線路の形態を備えた接続線路部５と、接続線路部５と信号線路２との間での線路幅変換部６が備えられている。

具体的には、外部と接続する部分から基板中心に向かって順に、信号線路２と、線路幅変換部６と、接続線路部５と、ＤＣブロックキャパシタ１０とが接続されている構成である。また、ＤＣブロック実装基板１の裏面には、図４（ｂ）に示すように、マイクロストリップ線路の信号線路２の直下に位置する全領域にグランド導体３が形成されており、線路幅変換部６と、接続線路部５と、ＤＣブロックキャパシタ１０との直下に位置する領域は、グランド導体３が除去された除去部４として形成されている。除去部４はグランド導体３を化学的エッチング手法等によって選択的に除去して形成する。

ＤＣブロックキャパシタ１０は、セラミック等の材料からなる誘電体１２の両端に２つの対向する電極１１を設けたパッシブ部品である。高周波信号を伝搬するマイクロストリップ信号線路２の間にこのＤＣブロックキャパシタ１０を設けることにより、高周波信号中に含まれる直流成分を遮断している。

本実施形態のＤＣブロック実装基板においては、ＤＣブロックキャパシタ１０とマイクロストリップ信号線路２との間に、５０μｍから１５０μｍまでの範囲で決定される特定の長さを備えた線路幅変換部６と所定の長さを備えた接続線路部５が備えられている。線路幅変換部６は長手方向に対してテーパ型構造を備えており、その片端は接続線路部５と同じ幅を備えている。線路幅変換部６は、テーパー形状を有していることが重要であり、複数の長方形を接続した形状などはとらない。線路幅変換部６と接続線路部５の長手方向における左右には、ギャップ７を挟んでグランド導体１６ａ、１６ｂが備えられている。これらのグランド導体１６ａ、１６ｂは、ＶＩＡ９を介して裏面のグランド導体３と電気的に接続されている。ただし、接続線路部５の幅は、ＤＣブロックキャパシタ１０の両端の電極１１の幅と一致させている。

これら線路幅変換部６と接続線路部５の直下に位置する領域では、グランド導体３が選択的に除去された除去部４が形成される。よって、この２つはコプレーナ線路の構造をそれぞれ備えていることになる。その除去部４の幅である除去幅Ｗ１は、線路幅変換部６と接続線路部５それぞれにおける特性インピーダンスを５０Ω設計にすることにより得られる。ただし、この除去幅Ｗ１は先のギャップ７の大きさによって変化してしまう。よって、除去幅Ｗ１が接続線路部５の幅の１．０〜１．５倍の範囲に入るように、ギャップ７をあらかじめ調整することになる。なお、１．０倍未満であると、線路幅変換部６と裏面に備えたグランド導体３との間に形成される容量が大きくなり、特性インピーダンスの低下が困難となり、１．５倍以上であると表面に備えたグランド導体１６ａ、１６ｂのエッジからＶＩＡ９の位置を遠く離す必要が生じてしまい、信号線路の高周波特性が劣化するため、１．０〜１．５倍の範囲が好適となる。

ＤＣブロックキャパシタ１０の長手方向の左右にもグランド導体１６ａ、１６ｂが備えられている。ただし、ＤＣブロックキャパシタ１０の側壁からグランド導体１６ａ、１６ｂまでのギャップは先のギャップ７と異なるギャップ８が備えられており、ギャップ７＜ギャップ８＝ギャップ７×１．０５〜１．５の大小関係を常に満たすように設定する。この関係が崩れると、ＤＣブロックキャパシタ１０を実装した領域で特性インピーダンスの低下を招き、高周波信号の反射が現れるからである。

ＤＣブロックキャパシタ１０の直下に位置する領域でも、グランド導体３が選択的に除去された除去部４が形成されている。その除去部４の幅である除去幅Ｗ２は、ＤＣブロックキャパシタ１０の幅の０．７〜１．２倍の範囲に入るように設計する。なお、ＤＣブロックキャパシタ１０を実装した領域では、裏面に備えられたグランド導体３への除去割合を僅かに少なくし、０．７〜１．２倍が好適となる。ＤＣブロックキャパシタ１０と実装同一面に備えたグランド導体１６ａ、１６ｂの間に電気力線が特に集中し、その間で容量を形成し過ぎることが無いようにする必要があるからである。

図５は、図４に示すＤＣブロック実装基板１００における電気力線を示す図である。図５（ａ）の平面図における、マイクロストリップ信号線路２部分のＡ−Ａ’断面（図５（ｂ））、線路幅変換部６部分のＢ−Ｂ’断面、Ｃ−Ｃ’断面、（図５（ｃ）、（ｄ））、接続線路部５部分のＤ−Ｄ’断面(図５（ｅ）)、そしてＤＣブロックキャパシタ１０の電極１１部分のＥ−Ｅ’断面（図５（ｆ））における電気力線を示している。マイクロストリップ線路の信号線路２は基板裏面に備えられたグランド導体３との間でのみ容量が与えられ、図５（ｂ）に示すような電気力線が形成される。一方、線路幅変換部６においては、図５（ｃ）、（ｄ）に示すように、容量はグランド導体３だけでなく、基板表面に備えられたグランド導体１６ａ、１６ｂとの間でも形成され、垂直、水平方向に対して電気力線が形成される。このとき、高周波信号が接続線路部５へと進むにつれて、基板裏面に備えられたグランド導体３との間に形成される電気力線の密度（電界密度ともいう）が低下し、徐々に同一基板面に備えられたグランド導体１６ａ、１６ｂとの間で電気力線の密度（電界密度ともいう）が上昇する。よって、図５（ｅ）に示すように、接続線路部５では同一基板面に備えられたグランド導体１６ａ、１６ｂとの間の電気力線の密度が最も高くなる。さらに、ＤＣブロックキャパシタへと高周波信号が進むと、図５（ｆ）に示すように、ＤＣブロックキャパシタ１０本体の物理的なサイズによって、同一基板面に備えられたグランド導体１６ａ、１６ｂとの間で電気力線の密度が一層上昇し、容量がより大きくなる。容量の増大は、特性インピーダンスの低下を招く。本実施形態のＤＣブロック実装基板１００では、これを回避させるため、グランド導体との間ではより広いギャップ８を形成し容量の上昇を抑制するとともに、電気力線の変化を緩やかにするため、基板裏面のグランド導体における除去幅Ｗ２が調整されている。このように、高周波信号線路の構造が互いに異なる際においても、接続部における電気力線の変化を緩和させることで、３次元空間内での電磁界分布の著しい変化を抑制することが可能となる。

図６は、信号線路を流れる電流パス３０、リターン電流の電流パス３１を示す図である。図６（ａ）はＤＣブロック実装基板１００の表面における電流パスを示し、図６（ｂ）は裏面における電流パスを示している。図６に示すように、グランド導体３には一部が選択的に除去された除去部４が設けられているが、リターン電流は、電気的に接続されたＶＩＡ９を介して表面のグランド導体１６ａ、１６ｂを通る電流パスに沿って流れることが出来る。この電流パスはコプレーナ線路のリターン電流そのものに他ならない。よって、従来手法に見られるような周波数フィルタと同等な不必要な効果を抑制させることが可能になる。

以上の構成によれば、マイクロストリップ線路の線路幅に対して、線路途中に実装されるＤＣブロックキャパシタの幅が異なる場合でも、ＤＣブロックキャパシタの電極との接合領域における反射が抑制されるので、所望の高周波信号の通過の際の反射損失の発生を抑え、広帯域低反射特性が得られるＤＣブロック実装基板を得ることができる。

（第２の実施形態）
図７は第２の実施形態による本発明のＤＣブロック実装基板１０１の構成図である。本実施形態のＤＣブロック実装基板１０１は、基板厚みが５０μｍであるポリイミド材料をフレキシブル基板の基板材料として示している。図７（ａ）は、本発明のＤＣブロック実装基板の表面の構成を示し、図７（ｂ）は裏面の構成を示し、図７（ｃ）、図７（ｄ）はそれぞれＡ−Ａ’断面図、Ｂ−Ｂ’断面図を示している。

ＤＣブロック実装基板１０１には、基板表面に形成される直線状の信号線路２とギャップ１７を挟んでグランド導体１６ａ、１６ｂが備えられ、基板裏面にはグランド導体３を備えている。さらに基板表面のグランド導体１６ａ、１６ｂと、基板裏面のグランド導体３ａ、３ｂとが表面と裏面においてＶＩＡ９により電気的に接続されている。また、基板裏面上で離れた位置にあるグランド導体３ａ、３ｂは、ブリッジ導体１５によって電気的に接続されていることにより、同一電位に保持されている。ＤＣブロック実装基板１０１には、以上のようなコプレーナ線路が形成されている。そして、その信号線路２の途中にＤＣブロックキャパシタ１０を実装する構成としている。ただし、信号線路２の幅は、ＤＣブロックキャパシタ１０の電極１１の幅と一致させている。

ＤＣブロックキャパシタ１０は、セラミック等の材料からなる誘電体１２の両端に２つの対向する電極１１を設けたパッシブ部品である。高周波信号を伝搬するコプレーナ信号線路２の間にこのＤＣブロックキャパシタ１０を設けることにより、高周波信号中に含まれる直流成分を遮断している。

ＤＣブロック実装基板１０１においては、上述の通り、離れた位置にグランド３ａ、３ｂが存在する。すなわち、コプレーナ線路の信号線路２の直下に位置する領域ではグランド導体３が選択的に除去されて形成された除去部４が設けられている。その除去部の幅である除去幅Ｗ３は、コプレーナ線路の特性インピーダンスを５０Ω設計にすることにより得られる。ただし、この除去幅Ｗ３は先のギャップ１７によって変化してしまう。よって、除去幅Ｗ３がコプレーナ線路の信号線路２の幅の１．０〜１．５倍の範囲に入るように、ギャップ１７をあらかじめ調整することになる。なお、１．０倍未満であると、信号線路２と裏面に備えたグランド導体３ａ、３ｂとの容量が大きくなり、特性インピーダンスの低下が困難となり、１．５倍以上であると表面に備えたグランド導体１６ａ、１６ｂのエッジからＶＩＡ９の位置を遠く離す必要が生じてしまい、信号線路２の高周波特性が劣化するため、１．０〜１．５倍の範囲が好適となる。

ＤＣブロックキャパシタ１０の長手方向の左右にもグランド導体１６ａ、１６ｂが備えられている。ただし、ＤＣブロックキャパシタ１０の側壁からグランド導体１６ａ、１６ｂまでのギャップは先のギャップ１７と異なるギャップ１８が備えられており、ギャップ１７＜ギャップ１８＝ギャップ１７×１．０５〜１．５の大小関係を常に満たすように設定する。この関係が崩れると、ＤＣブロックキャパシタ１０を実装した領域で特性インピーダンスの低下を招き、高周波信号の反射が現れるからである。

ＤＣブロックキャパシタ１０の直下(裏面)に位置するグランド導体３ａ、３ｂにも選択的に除去された除去部４が形成されている。その除去幅Ｗ４は、ＤＣブロックキャパシタの幅の０．７〜１．２倍の範囲に入るように設計する。なお、ＤＣブロックキャパシタ１０を実装した領域では、裏面に備えられたグランド導体３ａ、３ｂへの除去割合を僅かに少なくし、０．７〜１．２倍が好適となる。ＤＣブロックキャパシタ１０と実装同一面に備えたグランド導体１６ａ、１６ｂとの間に電気力線が特に集中し、その間で容量を形成し過ぎることが無いようにする必要があるからである。

図８に、コプレーナ信号線路２の断面、ＤＣブロックキャパシタ１０の断面のそれぞれにおける電気力線を示す。図８（ｂ）、（ｃ）はそれぞれ図８（ａ）のＡ−Ａ‘断面、Ｂ−Ｂ’断面を示す。これらに示すように、コプレーナ信号線路２の断面およびＤＣブロックキャパシタ１０の電極部分１１の断面において電気力線の幾何学的形状が大変近い形状となる。このように、電気力線の変化を緩やかにさせることで、３次元空間内での電磁界分布の極端な変化を抑制することが可能となる。

図９は、信号線路を流れる電流パス３０、リターン電流の電流パス３１を示す図である。図９（ａ）はＤＣブロック実装基板１０１の表面における電流パスを示し、図９（ｂ）は裏面における電流パスを示している。リターン電流の電流パス３１はコプレーナ線路のリターン電流そのものに他ならない。よって、従来手法に見られるような周波数フィルタと同等な不要な効果を抑制させることが可能になる。

以上の構成によれば、コプレーナ線路途中に実装されるＤＣブロックキャパシタが実装される場合でも、ＤＣブロックキャパシタの電極との接合領域における反射が抑制されるので、所望の高周波信号の通過の際の反射損失の発生を抑え、広帯域低反射特性が得られるＤＣブロック実装基板を得ることができる。以上の実施形態では、基板の厚みが５０μｍである可撓性を備えたフレキシブル基板を例に挙げて説明しているが、高周波信号線路を形成可能な基板厚みに対して広く適用可能であることは言うまでもなく、基板厚みが特に限定されることはない。

また、以上の実施形態では、基板の材料をフレキシブル基板の材料の代表例であるポリイミドとした場合を例に挙げて説明しているが、決してこれに限定されず、ガラスエポキシ、液晶ポリマ、セラミック、ガラス等のいずれの材料で構成された基板を用いてもよく、Ｓｉ、ＧａＡｓ、ＩｎＰ等の高抵抗半導体基板でもよい。

また、いずれの実施形態でも、高周波信号の周波数帯域は６７ＧＨｚ程度までを想定した設計としている。

１：フレキシブル基板
２：信号線路
３、３ａ、３ｂ：裏面に備えられたグランド導体
４：除去部
５：接続線路部
６：線路幅変換部
９：ＶＩＡ
１０：ＤＣブロックキャパシタ
３０：高周波信号の電流パス
３１：リターン電流の電流パス

Claims

直線状の第１の信号線路が設けられた基板の表面において、該基板の裏面に配置された裏面グランド導体とマイクロストリップ線路を形成する第１の信号線路の線路途中に、ＤＣ成分をブロックするためのＤＣブロック領域を設けたＤＣブロック実装基板であって、
前記ＤＣブロック領域の両脇に所定の間隔を隔てて配置された表面グランド導体を備え、
前記ＤＣブロック領域は、誘電体を挟んだ一対の電極を有すると共に前記第１の信号線路よりも幅広に形成されたＤＣブロックキャパシタと、該ＤＣブロックキャパシタの上流および下流のそれぞれに前記第１の信号線路と前記ＤＣブロックキャパシタとを接続するように配置された第２の信号線路および第３の信号線路を有し、
前記第２の信号線路は、前記ＤＣブロックキャパシタの一対の電極と同じ幅を有するよう形成されると共に一端が前記一対の電極のいずれかに接続され、第３の信号線路は、一端において第１の信号線路と同じ幅を有するとともに他端において第２の信号線路と同じ幅を有するよう形成されると共に第１の信号線路および第２の信号線路を接続するよう配置され、
前記裏面グランド導体は、前記第２の信号線路と、前記第３の信号線路と、前記ＤＣブロックキャパシタとにわたる領域の基板裏面においては、選択的に除去された除去部を有し、
前記表面グランド導体は前記除去部の周囲に貫通して形成されているＶＩＡにより裏面グランド導体と電気的に接続されており、
前記第２の信号線路の裏面に位置する除去部の幅の大きさが、前記第２の信号線路の幅の大きさの１倍から１．５倍であることを特徴とするＤＣブロック実装基板。
直線状の信号線路が設けられた基板の表面において、該信号線路の両脇にそれぞれ第１の間隔のギャップを隔てて配置された表面グランド導体とコプレーナ線路を形成する信号線路の途中に、誘電体を挟んだ一対の電極を有すると共に前記信号線路と同じ幅に形成されたＤＣブロックキャパシタが配置されたＤＣブロック実装基板であって、
前記基板の裏面に配置された裏面グランド導体を備え、
表面グランド導体は、前記ＤＣブロックキャパシタの両脇にそれぞれ、前記第１の間隔よりも広い第２の間隔のギャップを隔てて配置され、
前記裏面グランド導体は、前記信号線路およびＤＣブロックキャパシタの基板裏面においては、選択的に除去された除去部を有すると共に、該除去部には離れた位置にある前記裏面グランド導体を同一電位に保持するためのブリッジ導体が設けられており、
前記表面グランド導体は前記除去部の周囲に貫通して形成されているＶＩＡにより裏面グランド導体と電気的に接続されており、
前記信号線路の裏面に位置する除去部の幅の大きさが、前記信号線路の幅の大きさの１倍から１．５倍に相当することを特徴とするＤＣブロック実装基板。