KR20150001611A - 반도체 웨이퍼의 가공 프로세스 - Google Patents

반도체 웨이퍼의 가공 프로세스 Download PDF

Info

Publication number
KR20150001611A
KR20150001611A KR20140061998A KR20140061998A KR20150001611A KR 20150001611 A KR20150001611 A KR 20150001611A KR 20140061998 A KR20140061998 A KR 20140061998A KR 20140061998 A KR20140061998 A KR 20140061998A KR 20150001611 A KR20150001611 A KR 20150001611A
Authority
KR
South Korea
Prior art keywords
wafer
grinding
coating layer
resin
resin bonded
Prior art date
Application number
KR20140061998A
Other languages
English (en)
Other versions
KR101624151B1 (ko
Inventor
토시유키 다나카
야스유키 하시모토
토모히로 하시이
Original Assignee
가부시키가이샤 사무코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 사무코 filed Critical 가부시키가이샤 사무코
Publication of KR20150001611A publication Critical patent/KR20150001611A/ko
Application granted granted Critical
Publication of KR101624151B1 publication Critical patent/KR101624151B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02013—Grinding, lapping
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B1/00—Processes of grinding or polishing; Use of auxiliary equipment in connection with such processes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/042—Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B7/00—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
    • B24B7/20—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground
    • B24B7/22—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
    • B24B7/228—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain for grinding thin, brittle parts, e.g. semiconductors, wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Grinding Of Cylindrical And Plane Surfaces (AREA)

Abstract

(과제) 반도체 웨이퍼의 표면을 고평탄화 가공한다.
(해결 수단) 반도체 단결정 잉곳을 와이어 소 장치를 이용하여 슬라이스하여 얻은 웨이퍼의 한쪽의 면 전면(全面)에 경화성 재료를 도포한 평탄한 표면을 기준면으로 하여 웨이퍼의 한쪽의 면을 평면 연삭하고, 평면 연삭한 웨이퍼의 다른 한쪽의 면을 기준면으로 하여 웨이퍼의 한쪽의 면을 평면 연삭하는 것을 포함하는 수지 접합 연삭 공정을 반복하여 행한다.

Description

반도체 웨이퍼의 가공 프로세스{MACHINING PROCESS OF SEMICONDUCTOR WAFER}
본 발명은, 반도체 웨이퍼의 가공 프로세스, 특히, 반도체 웨이퍼의 표면을 고(高)평탄화하는 가공 프로세스에 관한 것이다.
종래, 반도체 웨이퍼는, 미세한 패턴을 사진 제판에 의해 작성하기 위해, 웨이퍼의 표면의 평탄화가 요구되고 있었다. 특히 「나노토포그래피(nanotopography)」라고 불리는 표면 굴곡은, 파장λ＝0.2∼20㎜의 성분을 갖고, PV값(Peak to Valley값)이 0.1∼0.2㎛ 이하의 굴곡으로, 최근, 이 나노토포그래피를 저감함으로써 반도체 웨이퍼의 평탄도를 향상시키기 위한 기술이 제안되고 있다. 이러한 웨이퍼의 평탄화 가공 방법으로서, 잉곳으로부터 슬라이스된 웨이퍼의 1면의 면 전면(全面)을 수지로 덮는 수지 도포 공정과, 웨이퍼의 1면을 지지(holding)하고, 웨이퍼의 2면을 연삭한 후, 웨이퍼의 2면을 지지하고, 웨이퍼의 1면을 연삭하는 공정을 포함하는 가공 프로세스가 개시되어 있다(예를 들면, 특허문헌 1). 또한, 잉곳으로부터 슬라이스된 웨이퍼의 1면을 지지하고, 웨이퍼의 2면을 연삭한 후, 웨이퍼의 2면을 지지하고, 웨이퍼의 1면을 연삭하는 1차 연삭 공정과, 1차 연삭 공정에 이어서 웨이퍼의 2면 전면을 수지로 덮는 수지 도포 공정과, 이 수지 도포 공정에 이어서 웨이퍼의 2면을 기준면으로 하여 지지하고, 웨이퍼의 1면을 연삭하여, 수지를 제거한 후에 웨이퍼의 1면을 기준면으로 하여 웨이퍼의 2면을 연삭하는 공정을 포함하는 가공 프로세스가 개시되어 있다(예를 들면, 특허문헌 2). 나아가서는, 잉곳으로부터 슬라이스된 웨이퍼를 랩핑 또는 양두(兩頭) 연삭에 의해 균일한 두께로 함과 함께, 슬라이스에 의해 발생한 웨이퍼의 굴곡을 제거하는 랩핑 공정 또는 양두 연삭 공정과, 연삭 숫돌에 의해, 웨이퍼의 표면을 편면마다 또는 양면 동시에 평면 연삭하는 연삭 공정을 포함하는 가공 프로세스가 개시되어 있다(예를 들면, 특허문헌 3).
한편, 단결정 잉곳을 슬라이스하는 방법으로서, 결정성 잉곳의 성장축의 중심 부근으로 지립(砥粒)을 확실하게 공급하기 위해 지립을 포함한 절삭액을 와이어에 공급하는 유리(遊離) 지립 방식이 아니라 와이어 외주면에 지립이 고정된 고정 지립 와이어 소에 의해 슬라이스하는 방식이 이용되고자 하고 있다(예를 들면, 특허문헌 4).
일본공개특허공보 평08-066850호 (단락 [0018]∼[0025], 도 1) 일본공개특허공보 제2011-249652호 (단락 [0008], 도 2)　　 일본공개특허공보 제2006-269761호 (단락 [0002], [0003], 도 7) 일본공개특허공보 제2010-074056호 (단락 [0002]∼[0005])
상기 특허문헌 1에 나타난 수지 도포 처리에 의한 연삭 공정에서는, 웨이퍼의 굴곡, 휨이 있는 채로의 상태에서 수지 도포 처리하고 있기 때문에, 굴곡, 휨을 모두 흡수하도록 큰 가공 여유분을 두고 연삭하지 않으면 안되었다. 또한, 상기 특허문헌 2에서는, 슬라이스시의 왜곡 성분을 제거하기 위해 웨이퍼를 지지면 상에 흡인 지지함으로써, 슬라이스 공정에서 발생한 큰 굴곡을 강제적으로 교정한 평탄한 기준면을 만들어 넣은 상태에서 비(非)흡착면측의 웨이퍼 표면의 연삭이 행해진다. 이 때문에, 연삭 후, 흡인 지지를 해방하면, 연삭 처리가 행해지지 않은 흡착면측의 웨이퍼 표면의 굴곡이 흡착 지지 전의 상태로 되돌아가 버리고, 이 굴곡이 연삭에 의해 평탄화된 비흡착면측의 웨이퍼 표면에 전사(轉寫)되어 버려, 결과적으로 굴곡의 대부분이 웨이퍼 표면에 잔류하고 있었다. 한편, 상기 특허문헌 3에서는, 랩핑으로 굴곡, 휨을 제거하기 위해서는, 장시간을 필요로 하고 있었다.
또한, 지금까지 웨이퍼 표면에 굴곡이 잔류하고 있어도, 수지 도포 공정에서 웨이퍼 표면에 도포한 수지에 의해 평탄한 기준면이 만들어진 상태에서 굴곡을 제거하도록 연삭 처리가 행해지거나, 랩핑 공정에 의해 굴곡을 제거하기 때문에, 슬라이스시의 웨이퍼의 표면 상태에 대해서는 문제시되고 있지 않았다. 그런데, 본 발명자들의 실험에 의하면, 특허문헌 1∼3에서 기재되는 바와 같은 수지 도포 처리나, 수지 도포 처리와 연삭 처리를 조합한 처리(수지 접합 연삭)나, 랩핑과 연삭 처리를 조합한 처리 등을 행해도, 경면(鏡面) 연마 처리 후의 웨이퍼 표면의 나노토포그래피 품질은 충분하지 않은 것을 인식했다. 　
또한, 슬라이스 공정에 있어서, 고정 지립 와이어를 이용한 경우, 웨이퍼로의 가공 손실이 크고, 절단 후의 웨이퍼 표면에 발생하는 굴곡도 매우 커지기 때문에, 더욱 나노토포그래피가 악화되는 문제가 있는 것을 인식했다. 　
본 발명의 목적은, 웨이퍼의 나노토포그래피의 개선을 복수회로 나누어 행함으로써, 나노토포그래피 특성이 우수한, 즉, 나노토포그래피의 값이 작은 반도체 웨이퍼의 가공 프로세스, 특히, 반도체 웨이퍼의 표면을 고평탄화하는 가공 프로세스를 제공하는 것에 있다.
본 발명자들은 상기 목적을 달성하기 위해 예의 검토한 결과, 웨이퍼의 표면에 경화성 재료를 코팅하여 평면 연삭하는 경우, 1회만 평면 연삭하는 것보다 2회 이상 반복하여 평면 연삭하는 편이 합계의 가공 여유분이 적어도, 최종적으로 얻어지는 반도체 웨이퍼의 나노토포그래피 품질이 좋아지는 것을 인식하여, 본 발명을 완성시킨 것이다. 구체적으로는, 슬라이스 후에 웨이퍼의 제1면을 경화성 재료로 코팅하여 제2면을 평면 연삭하고, 경화성 재료를 제거한 후에 제2면을 기준면으로 하여 제1면을 평면 연삭한다. 이 공정을 반복하여 행할 때에, 1회째의 공정보다 2회째의 공정의 가공 여유분을 적게 함으로써, 나노토포그래피의 품질을 개선하는 것에 있다. 　
본 발명의 제1 관점은, 반도체 단결정 잉곳을 와이어 소(wire saw) 장치를 이용하여 슬라이스하여 얇은 원판 형상의 웨이퍼를 얻는 슬라이스 공정으로부터 얻어진 웨이퍼를 연삭하는 공정을 포함하는 반도체 웨이퍼의 가공 프로세스로서, 상기 슬라이스 공정 후의 상기 웨이퍼의 한쪽의 면 전체에 경화성 재료를 도포하여 평탄한 도포층을 형성하는 제1 도포층 형성 공정과, 상기 평탄화한 웨이퍼의 한쪽의 면이 연삭 장치의 테이블의 기준면에 맞닿도록 상기 웨이퍼를 상기 테이블에 올려놓고 이어서 상기 연삭 장치에 의해 상기 웨이퍼의 다른 한쪽의 면을 평면 연삭하는 제1 평면 연삭 공정과, 상기 제1 평면 연삭 공정 후의 상기 도포층을 상기 웨이퍼의 한쪽의 면으로부터 제거하는 제1 도포층 제거 공정과, 상기 도포층이 제거된 상기 웨이퍼의 다른 한쪽의 면이 상기 연삭 장치의 테이블의 기준면에 맞닿도록 상기 웨이퍼를 상기 테이블에 올려놓고 이어서 상기 연삭 장치에 의해 상기 웨이퍼의 한쪽의 면을 평면 연삭하는 제2 평면 연삭 공정을 포함하는 수지 접합 연삭 공정을 반복하여 행하는 것에 있다. 　
본 발명의 제2 관점은, 제1 관점에 기초하는 발명으로서, 앞서 행해진 상기 수지 접합 연삭 공정에서의 연삭량이 후에 행해진 상기 수지 접합 연삭 공정에서의 연삭량과 동일하거나 보다 큰 연삭량인 것에 있다. 　
본 발명의 제3 관점은, 제1 또는 제2 관점에 기초하는 발명으로서, 앞서 행해진 상기 수지 접합 연삭 공정에서의 연삭량과 후에 행해진 상기 수지 접합 연삭 공정에서의 연삭량의 합계를 100으로 했을 때에 앞서 행해진 상기 수지 접합 연삭 공정에서의 연삭량이 50∼80이고, 후에 행해진 상기 수지 접합 연삭 공정에서의 연삭량이 20∼50인 것에 있다. 　
본 발명의 제4 관점은, 제1 내지 제3 관점에 기초하는 발명으로서, 상기 와이어 소 장치가 고정 지립 와이어를 이용한 슬라이스 방식인 것에 있다.
본 발명의 제5 관점은, 제1 내지 제4 관점에 기초하는 발명으로서, 상기 반도체 웨이퍼의 직경이 300㎜ 이상이고, 특히, 450㎜ 이상이다.
본 발명의 제1 관점에서는, 반도체 단결정 잉곳을 와이어 소 장치를 이용하여 슬라이스하여 얇은 원판 형상의 웨이퍼를 얻는 슬라이스 공정으로부터 얻어진 웨이퍼를 연삭하는 공정을 포함하는 반도체 웨이퍼의 가공 방법으로서, 상기 슬라이스 공정 후의 상기 웨이퍼의 한쪽의 면 전체에 경화성 재료를 도포하여 평탄한 도포층을 형성하는 제1 도포층 형성 공정과, 상기 평탄화한 웨이퍼의 한쪽의 면이 연삭 장치의 테이블의 기준면에 맞닿도록 상기 웨이퍼를 상기 테이블에 올려놓고 이어서 상기 연삭 장치에 의해 상기 웨이퍼의 다른 한쪽의 면을 평면 연삭하는 제1 평면 연삭 공정과, 상기 제1 평면 연삭 공정 후의 상기 도포층을 상기 웨이퍼의 한쪽의 면으로부터 제거하는 제1 도포층 제거 공정과, 상기 도포층이 제거된 상기 웨이퍼의 다른 한쪽의 면이 상기 연삭 장치의 테이블의 기준면에 맞닿도록 상기 웨이퍼를 상기 테이블에 올려놓고 이어서 상기 연삭 장치에 의해 상기 웨이퍼의 한쪽의 면을 평면 연삭하는 제2 평면 연삭 공정을 포함하는 수지 접합 연삭 공정을 반복하여 행함으로써, 토털의 연삭의 가공 여유분이 적어도 나노토포그래피 품질에 영향을 주는 파장 영역의 굴곡을 가급적으로 저감할 수 있어, 나노토포그래피 품질이 우수한 반도체 웨이퍼의 제공을 행할 수 있다. 　
본 발명의 제2 관점에서는, 앞서 행해진 상기 수지 접합 연삭 공정에서의 연삭량이 후에 행해진 상기 수지 접합 연삭 공정에서의 연삭량과 동일하거나 보다 큰 연삭량으로 함으로써, 토털의 연삭의 가공 여유분이 적어도 나노토포그래피 품질에 영향을 주는 파장 영역의 굴곡을 가급적으로 저감할 수 있어, 나노토포그래피 품질이 우수한 반도체 웨이퍼의 제공을 행할 수 있다. 　
본 발명의 제3 관점은, 앞서 행해진 상기 수지 접합 연삭 공정에서의 연삭량과 후에 행해진 상기 수지 접합 연삭 공정에서의 연삭량의 합계를 100으로 할 때에 앞서 행해진 상기 수지 접합 연삭 공정에서의 연삭량이 50∼80이고, 후에 행해진 상기 수지 접합 연삭 공정에서의 연삭량을 20∼50으로 함으로써, 토털의 연삭의 가공 여유분이 적어도 나노토포그래피 품질에 영향을 주는 파장 영역의 굴곡을 가급적으로 저감할 수 있어, 나노토포그래피 품질이 우수한 반도체 웨이퍼의 제공을 행할 수 있다. 　
본 발명의 제4 관점에서는, 특히, 고정 지립 방식의 와이어 소 장치를 이용하여 절단된 굴곡이 큰 웨이퍼를 이용하는 경우라도 본 가공 프로세스에 의해, 굴곡을 가급적으로 저감할 수 있어, 나노토포그래피 품질이 우수한 반도체 웨이퍼의 제공을 행할 수 있다. 　
본 발명의 제5 관점에서는, 반도체 웨이퍼의 직경이 300㎜ 이상, 특히, 450㎜ 이상에 있어서도 본 발명에 따른 반도체 웨이퍼의 가공 프로세스에 의해, 토털의 연삭의 가공 여유분이 적어도 나노토포그래피 품질에 영향을 주는 파장 영역의 굴곡을 가급적으로 저감할 수 있어, 나노토포그래피 품질이 우수한 반도체 웨이퍼의 제공을 행할 수 있다.
도 1은 본 발명의 실시 형태에 따른 웨이퍼 가공 프로세스의 개략 공정을 설명하기 위한 도면이다. 　　
도 2는 본 발명의 실시 형태에 따른 도포층 형성 공정으로부터 평면 연삭 공정까지의 일 예를 나타내는 개략도이다. 　　
도 3은 본 발명의 실시예 1-1, 1-2에 따른 각 공정에서의 웨이퍼 상태를 나타내는 개략도이다. 　　
도 4는 비교예 1에 따른 각 공정에서의 웨이퍼 상태를 나타내는 개략도이다.
도 5는 비교예 2에 따른 각 공정에서의 웨이퍼 상태를 나타내는 개략도이다.
도 6은 비교예 3에 따른 각 공정에서의 웨이퍼 상태를 나타내는 개략도이다.
도 7은 실시예 1-1, 1-2 및 비교예 1, 2, 3의 경면 연마 후의 나노토포그래피 맵이다. 　
도 8은 실시예 1-1 및 비교예 1, 2, 3의 나노토포그래피 결과를 나타낸 도면이다. 　　
도 9는 실시예 1-1, 1-2 및 비교예 1의 나노토포그래피 결과를 나타낸 도면이다. 　
도 10은 300㎜ 웨이퍼에서의 실시예 1-1 및 비교예 1의 경면 연마 전의 웨이퍼 표면 높이에 대해서 주파수 해석한 결과를 나타낸 도면이다. 　　
도 11은 450㎜ 웨이퍼에서의 실시예 1-1 및 비교예 1의 경면 연마 전의 웨이퍼 표면 높이에 대해서 주파수 해석한 결과를 나타낸 도면이다.
(발명을 실시하기 위한 형태)
다음으로 본 발명을 실시하기 위한 형태를 도면에 기초하여 설명한다. 　
본 발명은, 도 1(a)∼도 1(i)에 나타내는 바와 같이, 반도체 단결정 잉곳을 와이어 소 장치를 이용하여 슬라이스하여 얇은 원판 형상의 웨이퍼를 얻는 슬라이스 공정과, 슬라이스 공정 후의 웨이퍼의 한쪽의 면 전체에 경화성 재료를 도포하여 평탄한 도포층을 형성하는 제1 도포층 형성 공정과, 평탄화한 웨이퍼의 한쪽의 면이 연삭 장치의 테이블의 기준면에 맞닿도록 웨이퍼를 테이블에 올려놓고 이어서 연삭 장치에 의해 웨이퍼의 다른 한쪽의 면을 평면 연삭하는 제1 평면 연삭 공정과, 평면 연삭 공정 후의 도포층을 웨이퍼의 한쪽의 면으로부터 제거하는 제1 도포층 제거 공정과, 도포층이 제거된 웨이퍼의 다른 한쪽의 면이 연삭 장치의 테이블의 기준면에 맞닿도록 웨이퍼를 테이블에 올려놓고 이어서 연삭 장치에 의해 웨이퍼의 한쪽의 면을 평면 연삭하는 제2 평면 연삭 공정과, 제1 도포층 형성 공정으로부터 제2 평면 연삭 공정까지의 공정을 반복하여 행함으로써 반도체 웨이퍼를 가공하는 반도체 웨이퍼의 표면을 평탄화하는 가공 프로세스의 개량이다. 또한, 반도체 웨이퍼의 외연(外緣)상을 모따기하는 공정은 특별히 나타내고 있지 않지만, 모따기하는 공정은 도 1(e)의 후에 1차 모따기를 행하고, 도 1(i)의 후에 1차 모따기보다 모따기량이 큰 2차 모따기를 행하는 등 도 1(a)의 후로부터 도 1(i)의 후까지의 사이 어딘가의 공정의 사이에서 행해도, 또한, 복수회 행해도 좋다. 　
본 발명의 특징 있는 구성은, 도 1(b)∼도 1(e)에 나타내는 제1 도포층 형성 공정으로부터 제2 평면 연삭 공정까지의 공정을 반복하여 행하는 것에 있다. 여기에서, 제1 도포층 형성 공정으로부터 제2 평면 연삭 공정까지의 공정을 수지 접합 연삭 공정이라고 부르기로 한다. 수지 접합 연삭 공정을 복수회로 나눔으로써, 웨이퍼 표면의 나노토포그래피 특성이 만족된다. 즉, 1회의 수지 접합 연삭으로 나노토포그래피를 개선하기 위해서는, 웨이퍼에 존재하는 굴곡 성분을 모두 제거할 수 있는 가공 여유분량으로 설정하여 연삭할 필요가 있지만, 수지 접합 연삭을 반복하여 행하는 경우는, 1회째에 행하는 수지 접합 연삭으로 굴곡 성분을 모두 연삭하는 것이 아니라, 슬라이스 공정에서 발생한 매우 큰 굴곡 성분을 1회째의 수지 접합 연삭으로 경감시켜 두고, 이 굴곡 성분이 미리 경감된 웨이퍼에 대하여 2회째 이후의 수지 접합 연삭을 실시함으로써, 나노토포그래피 특성을 개선할 수 있는 것을 발견했다. 이와 같이, 반복 수지 접합 연삭을 행함으로써, 웨이퍼 표면의 굴곡이 경감되어, 100㎜ 이하의 파장역의 굴곡 성분이 가급적으로 경감된다. 이에 따라, 웨이퍼 표면의 나노토포그래피 특성을 향상시킬 수 있다.
본 발명의 실시 형태를 도 2를 참조하여 상세하게 설명한다. 도 2(a)에 고정 지립 와이어 소로 절단한 슬라이스 직후의 웨이퍼(200)의 상태를 나타낸다. 슬라이스에는, 도시하지 않는 공지의 멀티 와이어 소 장치가 이용되어, 잉곳으로부터 한번에 복수매의 웨이퍼(200)를 제조할 수 있다. 멀티 와이어 소 장치는, 와이어를 가이드하는 홈이 복수 형성된 가이드 롤러와 와이어를 회전시키기 위한 롤러에 걸쳐, 극세 강선(鋼線)의 와이어가 복수 감겨 있다. 롤러를 고속 회전시켜, 가이드 롤러와 롤러의 사이에 노출된 복수의 와이어에 피절단물을 대고 눌러 피절단물을 복수매로 절단하는 장치이다. 멀티 와이어 소 장치에는, 절단하기 위한 지립의 사용법에 따라 고정 지립 방식과 유리 지립 방식이 있다. 고정 지립 방식은, 다이아몬드 지립 등을 증착 등에 의해 부착시킨 강선을 와이어에 사용한다. 유리 지립 방식은, 와이어에 지립과 유제를 섞은 슬러리를 뿌리면서 사용한다. 고정 지립 방식은, 지립을 고착시킨 와이어 자체가 피절단물을 절단하기 때문에, 절단 시간이 짧고 생산성이 우수하다. 또한, 슬러리를 사용하지 않기 때문에 절단 후의 절단 찌꺼기가 섞인 슬러리를 폐기할 필요가 없기 때문에, 환경에도 좋고 경제적이다. 본 발명에는, 어떠한 방식을 사용해도 가능하지만, 환경면, 경제면에서 유리한 고정 지립 방식이 바람직하다. 또한, 고정 지립 와이어 소를 이용한 경우, 웨이퍼 표면에 주는 가공 손상이 크고, 절단 후의 웨이퍼 표면에 발생하는 굴곡도 커지기 때문에, 더욱 나노토포그래피가 악화되는 문제가 있지만, 본 발명의 가공 방법을 이용함으로써, 나노토포그래피 특성이 우수한, 즉, 나노토포그래피의 값이 작은 반도체 웨이퍼를 제조할 수 있다. 　
고정 지립 와이어 소로 절단한 슬라이스 직후의 웨이퍼(200)(도 2(a))에는, 와이어 소 절단 가공에 의해 가공 변형(가공 손상층)(201), 주기적으로 굽이치는 요철의 굴곡(202), 휨(203)이 발생하고 있다. 편의상, 웨이퍼(200)의 휨(203)의 볼록면측인, 도 2(a)의 상면을 제1면(204), 웨이퍼(200)의 휨(203)의 오목면측인, 도 2(a)의 하면을 제2면(205)으로 한다. 　
도 2(b)에 도포층 형성 공정에 사용하는 지지·압압 장치(220)의 일 예를 나타낸다. 우선, 지지·압압 장치(220)의 고평탄화된 평판(222) 상에 도포층이 되는 경화성 재료(221)를 적하한다. 한편, 웨이퍼(200)는, 웨이퍼(200)의 제1면(204)을 지지 수단(223)의 압압대(224)에 흡인 지지되고, 압압대(224)를 하방으로 이동시켜 웨이퍼(200)의 제2면(205)을 경화성 재료(221)로 압압한다. 그 후, 압압대(224)의 압력을 해제하여, 웨이퍼(200)에 잔류하고 있는 휨(203)이나 굴곡(202)에 탄성 변형을 주고 있지 않은 상태에서, 웨이퍼(200)의 제2면(205)에 경화성 재료(221)를 경화시킨다. 이 공정에 의해, 평판(222)과 접촉하는 경화성 재료(221)의 면은 고평탄화된 면이 되고, 웨이퍼(200)의 제1면(204)을 연삭할 때의 기준면(225)으로 할 수 있다. 　
웨이퍼(200)에 경화성 재료(221)를 도포하는 방법은, 웨이퍼(200)의 제2면(205)을 상면으로 하여 제2면(205) 상에 경화성 재료(221)를 적하시켜 웨이퍼(200)를 회전하고 경화성 재료(221)를 제2면(205) 전면으로 확장시키는 스핀 코팅법 또는 제2면(205)에 스크린막을 설치하고, 스크린막의 위에 경화성 재료(221)를 얹고, 스퀴지로 압입하는 스크린 인쇄에 의한 방법, 나아가서는 일렉트릭 스프레이 디포지션법에 의해 제2면(205) 전면에 스프레이하는 방법 등에 의해 도포한 후에 고평탄화된 평판(222) 상에 도포면을 접촉, 압압하는 방법 외에, 상기 방법에 한정하지 않고, 경화성 재료(221)에 의해 웨이퍼(200)의 일면을 고평탄화하는 방법을 적용할 수 있다. 경화성 재료(221)는, 열강화성 수지, 열가역성 수지, 감광성 수지 등의 경화성 재료(221)가, 가공 후의 박리의 용이성의 점에서 바람직하다. 특히, 감광성 수지는 열에 의한 스트레스가 가해지지 않는다는 점에서도 적합하다. 본 실시예에서는, 경화성 재료(221)로서, UV 경화에 의한 수지를 사용했다. 또한, 다른 구체적인 경화성 재료(221)의 재질로서, 합성 고무나 접착제(왁스 등) 등을 들 수 있다. 　
도 2(c)에 제1 평면 연삭 공정에 사용하는 평면 연삭 장치(230)의 일 예를 나타낸다. 우선, 도포층 평탄화 공정에서 작성된 경화성 재료(221)에 의한 기준면(225)을 평면 연삭 장치(230)의 진공 척 테이블(231)의 고평탄화된 기준면(232)에 설치하여 흡인 지지한다. 이어서, 설치된 웨이퍼(200)의 상면에는, 숫돌(233)을 일면에 설치한 정반(定盤; 234)이 설치된다. 다음으로, 숫돌(233)과 웨이퍼(200)의 제1면(204)은 접촉되고, 정반(234)의 상부의 스핀들(235)과 진공 척 테이블(231)의 하부에 설치된 스핀들(236)이 회전하여 숫돌(233)과 웨이퍼(200)의 제1면(204)의 접촉점이 회전 접촉함으로써 웨이퍼(200)의 제1면(204)을 연삭한다.
도 2(d)에 도포층 제거 공정을 나타낸다. 제1 평면 연삭 공정에서 웨이퍼(200)의 제1면(204)이 고평탄화된 웨이퍼(200)의 제2면(205)에 도포된 경화성 재료(221)를 웨이퍼(200)로부터 벗겨낸다. 도포층인 경화성 재료(221)의 제거는 용제를 이용하여 화학적으로 제거하도록 해도 좋다. 　
도 2(e)에 제2 평면 연삭 공정의 일 예를 나타낸다. 평면 연삭하는 장치는 제1 평면 연삭 공정에서 사용한 평면 연삭 장치(230)와 동일한 장치이다. 제1 평면 연삭 공정에서 고평탄화된 웨이퍼(200)의 제1면(204)을 기준면(251)으로 하여, 진공 척 테이블(231)의 고평탄화된 기준면(232)에 설치하고 흡인 지지한다. 웨이퍼(200)의 제2면(205)을 연삭한다. 상기 공정을 복수회 반복한다. 2회 반복하는 경우의 가공 여유분의 일 예로서, 제1 평면 연삭 공정에서는, 20∼40㎛, 제2 평면 연삭 공정에서는, 20∼40㎛, 제3 평면 연삭 공정에서는, 10∼20㎛, 제4 평면 연삭 공정에서는, 10∼20㎛ 각각 연삭한다. 제3, 4의 평면 연삭 공정을 거쳐 웨이퍼(200)의 양면 모두 고평탄화된다.
(실시예)　
다음으로 본 발명의 실시예를 비교예와 함께 상세하게 설명한다. 또한, 실시예 1-1, 1-2, 비교예 1, 2, 3에 이용한 웨이퍼(200)는, 실리콘 단결정 잉곳으로부터 고정 지립 방식 와이어 소 장치를 이용하여 동일 조건으로 슬라이스한 직경 300㎜의 웨이퍼(200)를, 또한, 실시예 1-1, 1-2, 비교예 1에 있어서는, 상기 고정 지립 방식 와이어 소 장치를 이용하여 동일 조건으로 슬라이스한 직경 450㎜의 웨이퍼(200)를 이용했다. 　
<실시예 1-1, 1-2>　
본 발명의 실시예 1-1, 1-2에 따른 각 공정에서의 웨이퍼 상태를 도 3에 나타낸다. 도 3을 기초로 실시예의 가공 공정을 설명한다. 슬라이스 후의 웨이퍼(200)(도 3(a) 슬라이스 공정)를 제1 도포층 형성 공정에 의해 웨이퍼(200)의 제2면(205)에 UV 경화성 수지(321)를 도포하고, 경화시킨 수지의 면을 기준면(225a)으로 했다(도 3(b) 제1 도포층 형성 공정). 도포면을 제2면(205)으로 했지만, 맨 처음에, 제1면(204)을 도포면으로 해도 상관없다. 도포면을 제1면(204)으로 한 경우에는, 이하의 문면(文面)에서, 제2면(205)과 제1면(204)을 바꿔 넣는 것으로 한다. 수지의 면을 기준면(225a)으로 하여 흡인 지지한 웨이퍼(200)의 제1면(204)을 1회째의 가공 여유분 만큼으로 하여 실시예 1-1에서 30㎛, 실시예 1-2에서 20㎛(파선(301)의 면)까지 평면 연삭했다(도 3(c) 제1 평면 연삭 공정). 다음으로, 수지를 벗겨내고(도 3(d) 제1 도포층 제거 공정), 평면 연삭한 웨이퍼(200)의 제1면(204)을 기준면(225b)으로 하여 흡인 지지한 웨이퍼(200)의 제2면(205)을 2번째의 가공 여유분 만큼으로 하여 실시예 1-1에서 30㎛, 실시예 1-2에서 20㎛(파선(302)의 면)까지 평면 연삭했다(도 3(e) 제2 평면 연삭 공정). 이상을 제1 수지 접합 공정으로 하고, 이하, 제2 수지 접합 공정으로서, 제2 도포층 형성 공정(도 3(f)), 제3 평면 연삭 공정(3번째의 가공 여유분 만큼으로 하여 실시예 1-1에서 20㎛, 실시예 1-2에서 15㎛(도 3(g))), 제2 도포층 제거 공정(도 3(h)), 제4 평면 연삭 공정(4번째의 가공 여유분 만큼으로 하여 실시예 1-1에서 20㎛, 실시예 1-2에서 15㎛(도 3(i)))을 반복하여 행했다. 앞서 나타낸 바와 같이, 제2 도포층 형성 공정은, 제1면(204)으로부터라도 제2면(205)으로부터라도 상관없다. 전 공정을 종료하고, 웨이퍼의 양면 모두 고평탄화된 웨이퍼(200)가 얻어졌다. 이 웨이퍼(200)를 실시예 1-1, 1-2의 웨이퍼(200)로 했다(도 3(i)).　
<비교예 1>　
비교예 1에 따른 각 공정에서의 웨이퍼 상태를 도 4에 나타낸다. 비교예 1은 실시예 1-1, 1-2에서 행한 제1 수지 접합 공정만을 행한 것이다. 도 4(a) 내지 도 4(f)는, 제2 수지 접합 공정을 행하지 않는 것 이외에, 도 3(a) 내지 도 3(f)에 대응한다. 가공 여유분은, 제1 평면 연삭 공정에서 50㎛, 제2 평면 연삭 공정에서 50㎛로 하여 연삭했다. 이 상태의 웨이퍼(200)를 비교예 1의 웨이퍼(200)로 했다(도 4(f)).　
<비교예 2>　
비교예 2에 따른 각 공정에서의 웨이퍼 상태를 도 5에 나타낸다. 비교예 2는 수지 접합을 행하지 않는 평면 연삭을 한 후에 수지 접합 연삭을 한 것이다. 슬라이스 후의 웨이퍼(200)(도 5(a))의 제1면(204)을 평면 연삭하고(도 5(b)), 제2면(205)을 평면 연삭했다(도 5(c)). 평면 연삭 후에 수지 접합 연삭을 행했다(도 5(d)로부터 도 5(g)). 또한, 도 5(d) 내지 도 5(g)에 의한 수지 접합 연삭은, 실시예 1-1, 1-2의 수지 접합 연삭의 도 3(f) 내지 도 3(i)에 대응한다. 이 상태의 웨이퍼(200)를 비교예 2의 웨이퍼(200)로 했다(도 5(g)).　
<비교예 3>　
비교예 3에 따른 각 공정에서의 웨이퍼 상태를 도 6에 나타낸다. 비교예 3은 랩핑을 한 후에 수지 접합을 행하지 않는 평면 연삭을 한 것이다. 　
랩핑은, 도시하지 않는 랩핑 장치에 의해 웨이퍼 표리면을 동시에 평탄화 가공하는 것이다. 가공 캐리어에 세트한 웨이퍼(200)를, 랩핑 장치의 2개의 상정반과 하정반의 사이에 끼우고, 상정반과 하정반의 사이에 지립을 포함한 슬러리를 공급하고 상하정반으로 가압하면서 상정반의 하부 및 하정반의 상부에 설치된 상부 스핀들과 하부 스핀들을 각각 역방향으로 회전함으로써, 슬러리에 포함된 지립에 의해 제1면(204) 및 제2면(205)을 동시에 평탄화 가공한다.
비교예 3에서는, 상기 설명한 랩핑으로 웨이퍼(200)를 웨이퍼 표리면을 동시에 평탄화 가공했다(도 6(b)). 랩핑 후의 웨이퍼(200)를, 도 6(c) 내지 도 6(e)에 의해 평면 연삭했다. 이 도 6(c) 내지 도 6(e)의 평면 연삭은, 도 5(d)에서 수지 접합을 행하는 것 이외에, 도 5(b) 내지 도 5(d)에 대응한다. 이 상태의 웨이퍼(200)를 비교예 3의 웨이퍼(200)로 했다(도 6(e)).
<평가 시험 1>　
실시예 1-1, 1-2와 비교예 1, 2, 3에서 얻어진 각 웨이퍼(200)의 표면 형상이, 그 후에 행해지는 경면 연마 처리 후의 웨이퍼 표면에 있어서의 나노토포그래피에 어떠한 영향을 주는지를 조사했다. 구체적으로는, 우선, 실시예 1-1, 1-2와 비교예 1, 2, 3에서 얻어진 각 웨이퍼(200) 각각에 대하여, 공통의 경면 연마 처리로서, 양면 연마 장치를 이용하여 각 웨이퍼의 표리면에 동일 조건의 초벌 연마 처리를 행한 후, 편면 연마 장치를 이용하여 각 웨이퍼 표면에 동일 조건의 마무리 연마 처리를 행하여, 각 웨이퍼(200)의 표면이 경면 연마된 웨이퍼를 작성했다. 도 7은, 경면 연마된 각 웨이퍼 표면을 광학 간섭식의 평탄도 측정 장치(KLA Tencor사: Wafersight2)를 이용하여 각 웨이퍼 표면의 높이 분포(고저차)를 측정한 나노토포그래피 맵으로, 경면 연마 처리 후의 각 웨이퍼의 측정 결과를 필터링 처리하여 장파장 성분을 제거한 후, 나노토포그래피의 측정 결과를 농담색으로 도시화한 것이다. 도 7에 기재되는 고저차의 도면은, 나노토포그래피의 고저차를 나타내는 도면으로서, 진한 색이 될수록 고도가 낮아, 가장 진한 부분은 중심 고도로부터 ―20㎚가 되며, 옅은 색이 될수록 고도는 높아, 가장 얇은 부분은 중심 고도로부터 ＋20㎚가 되어 있다. 최저 고도로부터 최고 고도까지의 고저차는 40㎚가 된다. 또한, 나노토포그래피의 측정은, 웨이퍼의 외연의 임의의 3점을 고정하여 측정했다. 따라서, 나노토포그래피 맵은, 웨이퍼를 비흡착 상태에서의 표면의 고저차를 나타내고 있다. 　
나노토포그래피의 측정 결과를 도 7의 나노토포그래피 맵에 나타낸다. 실시예 1-1, 1-2는, 거의 균일한 농도로서, 전면 고저차가 적은 것을 알 수 있다. 이 이유는, 1회째에 행하는 수지 접합 연삭으로 휨, 굴곡은 모두 연삭되지 않지만, 웨이퍼 표면의 나노토포그래피 특성이 개선되어, 1회째의 수지 접합 연삭에서, 휨, 굴곡이 경감되고, 2회째의 수지 접합 연삭 공정에서는, 작아진, 휨, 굴곡에 의한 적은 가공 여유분으로, 나노토포그래피 특성이 개선되어 고평탄화된 표면을 얻을 수 있었다고 생각한다. 　
비교예 1에서는, 웨이퍼 전체에 농담의 줄무늬 모양의 고저차를 확인할 수 있다. 이 점에서, 전체에 굴곡에 의한 고저차가 크게 남아 있는 것을 알 수 있다. 휨, 굴곡을 1회의 수지 접합 연삭으로 제거하기 위해서는 더욱 많은 가공 여유분을 갖고 평면 연삭하지 않으면 안 되는 것을 알 수 있었다. 　
비교예 2에서는, 비교예 1만큼은 아니지만, 웨이퍼 전체에 줄무늬 모양의 고저차를 확인할 수 있다. 이 점에서, 전체에 굴곡에 의한 고저차가 남아 있는 것을 알 수 있다. 이 이유는, 도 5(b)에서 웨이퍼(200)의 제1면(204)을 평면 연삭한 직후에는 웨이퍼(200)의 제1면(204)은 고평탄화되기는 하지만, 흡인 지지를 해제하면 웨이퍼에 가해져 있던 응력이 개방되어 제2면(205)에 가해져 있던 굴곡(202)에 의한 응력에 의해, 제1면(204)에, 휨, 굴곡이 나타난다고 생각된다. 이 점에서, 비교예 2에서는, 실시예 1-1, 1-2와 같은 고평탄화된 표면을 얻을 수 없었다고 생각한다. 　
비교예 3에서는, 웨이퍼 전체에 줄무늬 모양의 고저차를 확인할 수 있지만, 비교예 1, 2보다도 고저차가 적다. 이 이유는, 랩핑에 의해, 파장 영역 100㎜ 이하의, 특히 50㎜ 이하의 굴곡(202)을 경감했기 때문에 나노토포그래피 특성이 개선되었기 때문이라고 생각된다. 그러나, 다음 공정의 평면 연삭에서는, 상기와 같이 흡인 지지를 해제하면 웨이퍼에 가해져 있던 응력이 개방되어 제2면(205)에 가해져 있던 굴곡(202)에 의한 응력에 의해, 제1면(204)에, 휨, 굴곡이 나타남으로써, 실시예 1-1, 1-2보다도 고저차가 나타났다고 생각한다. 　
<평가 시험 2>　
평가 시험 1과 동일하게, 각 웨이퍼(200)의 표면 형상이, 경면 연마 처리 후의 웨이퍼 표면의 나노토포그래피에 어떠한 영향을 주는지를 조사했다. 본 시험에서는, 실시예 1-1, 1-2, 비교예 1, 2, 3과 동일한 조건의 웨이퍼(200)를 각각 복수매 제조하고, 그 복수의 웨이퍼(200) 각각에 대해서, 평가 시험 1과 동일한 조건의 경면 연마 처리(양면 연마 장치를 이용한 초벌 연마 처리＋편면 연마 장치를 이용한 마무리 연마 처리)를 행하여, 각 웨이퍼(200)의 표면이 경면 연마된 웨이퍼(200)를 작성했다. 도 8, 9는, 경면 연마된 각 웨이퍼(200)의 표면을 광학 간섭식의 평탄도 측정 장치(KLA Tencor사: Wafersight2)를 이용하여 각 웨이퍼(200)의 표면의 윈도우 사이즈 10㎜의 나노토포그래피를 측정하고, 개개의 그래프에 나타낸 것이다. 　
도 8, 9로부터 분명한 바와 같이, 실시예 1-1, 1-2에서는 고저차가 9∼11㎚, 비교예 1에서는 17∼28㎚, 비교예 2에서는 18∼23㎚, 비교예 3에서는 13∼33㎚의 범위가 되었다. 실시예 1-1, 1-2의 웨이퍼(200)는 표면 전체의 나노토포그래피가 11㎚ 이하의 고평탄화된 표면을 얻을 수 있었다.
<평가 시험 3>
다음으로, 경면 연마 처리를 행하기 전의 각 웨이퍼(200)의 표면 높이를 주파수 해석하고, 굴곡 성분의 파장의 진폭을 조사했다. 그 결과를 도 10, 11에 나타낸다. 도 10은 직경 300㎜의 웨이퍼(200)로서,
도 3(i)로 나타나는 수지 접합 연삭 2회 후의 웨이퍼(200)(실시예 1-1),
도 4(f)로 나타나는 수지 접합 연삭 1회 후의 웨이퍼(200)(비교예 1),
도 11은 직경 450㎜의 웨이퍼(200)로서,
도 3(i)로 나타나는 수지 접합 연삭 2회 후의 웨이퍼(200)(실시예 1-1),
도 4(f)로 나타나는 수지 접합 연삭 1회 후의 웨이퍼(200)(비교예 1),
각각에 대해서, 정전 용량 방식의 형상 측정 장치(주식회사 코벨코 과학 연구소: SBW)를 이용하여 웨이퍼(200)의 표면 높이의 주파수 해석을 행한 결과를 나타내고 있다. 해석 방법은, 웨이퍼(200)의 표면 높이 측정 데이터에 단파장 주기 성분 10㎜ 미만, 장파장 주기 성분 100㎜ 초과의 파장 대역을 컷 오프하여 밴드 패스 필터링 처리하고, 10㎜∼100㎜의 파장 영역에 있어서의 굴곡 성분의 파장의 진폭을 구했다. 　
도 10으로부터 분명한 바와 같이, 수지 접합 연삭 1회 후의 직경 300㎜의 웨이퍼(200)의 (비교예 1)에서는 최대 0.2㎛의 진폭이 관찰된 것에 대하여, 수지 접합 연삭 2회 후의 직경 300㎜의 웨이퍼(200)의 (실시예 1-1)에서는, 최대 0.1㎛이며, 수지 접합 연삭 2회의 처리에 의해 진폭을 대폭으로 저감할 수 있는 것을 알 수 있었다. 또한, 도 11로부터 분명한 바와 같이, 수지 접합 연삭 1회 후의 직경 450㎜의 웨이퍼(200)(비교예 1)에서는 최대 0.09㎛의 진폭이 관찰된 것에 대하여, 수지 접합 연삭 2회 후의 직경 450㎜의 웨이퍼(200)(실시예 1-1)에서는, 최대 0.08㎛이며, 450㎜ 웨이퍼에 대해서도 300㎜ 웨이퍼와 동일하게 수지 접합 연삭 2회의 처리에 의해 굴곡의 진폭을 저감할 수 있는 것을 알 수 있었다.
본 발명의 반도체 웨이퍼의 가공 프로세스는, 실리콘이나, 갈륨 등의 잉곳을 슬라이스한 웨이퍼의 표면을 평탄화하는 공정에 이용할 수 있다.
200 : 웨이퍼
221 : 경화성 재료
232 : 기준면

Claims (6)

  1. 반도체 단결정 잉곳을 와이어 소 장치를 이용하여 슬라이스하여 얇은 원판 형상의 웨이퍼를 얻는 슬라이스 공정으로부터 얻어진 웨이퍼를 연삭하는 공정을 포함하는 반도체 웨이퍼의 가공 프로세스로서,
    상기 슬라이스 공정 후의 상기 웨이퍼의 한쪽의 면 전체에 경화성 재료를 도포하여 평탄한 도포층을 형성하는 제1 도포층 형성 공정과,
    상기 평탄화한 웨이퍼의 한쪽의 면이 연삭 장치의 테이블의 기준면에 맞닿도록 상기 웨이퍼를 상기 테이블에 올려놓고 이어서 상기 연삭 장치에 의해 상기 웨이퍼의 다른 한쪽의 면을 평면 연삭하는 제1 평면 연삭 공정과,
    상기 제1 평면 연삭 공정 후의 상기 도포층을 상기 웨이퍼의 한쪽의 면으로부터 제거하는 제1 도포층 제거 공정과,
    상기 도포층이 제거된 상기 웨이퍼의 다른 한쪽의 면이 상기 연삭 장치의 테이블의 기준면에 맞닿도록 상기 웨이퍼를 상기 테이블에 올려놓고 이어서 상기 연삭 장치에 의해 상기 웨이퍼의 한쪽의 면을 평면 연삭하는 제2 평면 연삭 공정을 포함하는 수지 접합 연삭 공정을 반복하여 행하는 반도체 웨이퍼의 가공 프로세스.
  2. 제1항에 있어서,
    앞서 행해진 상기 수지 접합 연삭 공정에서의 연삭량이 후에 행해진 상기 수지 접합 연삭 공정에서의 연삭량과 동일하거나 보다 큰 연삭량인 반도체 웨이퍼의 가공 프로세스.
  3. 제2항에 있어서,
    앞서 행해진 상기 수지 접합 연삭 공정에서의 연삭량과 후에 행해진 상기 수지 접합 연삭 공정에서의 연삭량의 합계를 100으로 했을 때에 앞서 행해진 상기 수지 접합 연삭 공정에서의 연삭량이 50∼80이고, 후에 행해진 상기 수지 접합 연삭 공정에서의 연삭량이 20∼50인 반도체 웨이퍼의 가공 프로세스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 와이어 소 장치가 고정 지립(砥粒) 와이어를 이용한 슬라이스 방식인 반도체 웨이퍼의 가공 프로세스.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 웨이퍼의 직경이 300㎜ 이상인 반도체 웨이퍼의 가공 프로세스.
  6. 제4항에 있어서,
    상기 반도체 웨이퍼의 직경이 300㎜ 이상인 반도체 웨이퍼의 가공 프로세스.
KR1020140061998A 2013-06-26 2014-05-23 반도체 웨이퍼의 가공 프로세스 KR101624151B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2013-133386 2013-06-26
JP2013133386A JP6111893B2 (ja) 2013-06-26 2013-06-26 半導体ウェーハの加工プロセス

Publications (2)

Publication Number Publication Date
KR20150001611A true KR20150001611A (ko) 2015-01-06
KR101624151B1 KR101624151B1 (ko) 2016-05-25

Family

ID=52116003

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140061998A KR101624151B1 (ko) 2013-06-26 2014-05-23 반도체 웨이퍼의 가공 프로세스

Country Status (3)

Country Link
US (1) US9324558B2 (ko)
JP (1) JP6111893B2 (ko)
KR (1) KR101624151B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180064518A (ko) * 2015-10-20 2018-06-14 가부시키가이샤 사무코 반도체 웨이퍼의 가공 방법
KR20200104909A (ko) * 2018-02-21 2020-09-04 가부시키가이샤 사무코 웨이퍼의 제조 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9881783B2 (en) * 2013-02-19 2018-01-30 Sumco Corporation Method for processing semiconductor wafer
JP6500796B2 (ja) * 2016-02-03 2019-04-17 株式会社Sumco ウェーハの製造方法
JP2018074019A (ja) 2016-10-31 2018-05-10 株式会社Sumco ウェーハの製造方法およびウェーハ
CN109894962B (zh) * 2017-12-07 2020-04-17 有研半导体材料有限公司 一种硅片边缘抛光工艺
DE102018221922A1 (de) * 2018-12-17 2020-06-18 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben mittels einer Drahtsäge, Drahtsäge und Halbleiterscheibe aus einkristallinem Silizium
CN115066314B (zh) * 2020-02-17 2024-05-28 东京毅力科创株式会社 加工方法以及加工装置
JP6844733B1 (ja) * 2020-05-21 2021-03-17 信越半導体株式会社 基板ウェーハの製造方法、及び基板ウェーハ
TWI786672B (zh) * 2021-06-09 2022-12-11 環球晶圓股份有限公司 晶圓的研磨方法
JP2023172169A (ja) * 2022-05-23 2023-12-06 信越半導体株式会社 研削ウェーハの製造方法及びウェーハの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3055401B2 (ja) * 1994-08-29 2000-06-26 信越半導体株式会社 ワークの平面研削方法及び装置
JP3348429B2 (ja) * 1996-12-26 2002-11-20 信越半導体株式会社 薄板ワーク平面研削方法
JP4728023B2 (ja) * 2005-03-24 2011-07-20 株式会社ディスコ ウェハの製造方法
KR100931787B1 (ko) 2008-04-11 2009-12-14 주식회사 실트론 양면 연마 공정에서 웨이퍼의 평탄도를 제어하는 방법
JP2010074056A (ja) 2008-09-22 2010-04-02 Sumco Corp 半導体ウェーハおよびその製造方法
JPWO2011105255A1 (ja) * 2010-02-26 2013-06-20 株式会社Sumco 半導体ウェーハの製造方法
JP5524716B2 (ja) 2010-05-28 2014-06-18 株式会社ディスコ ウェーハの平坦加工方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180064518A (ko) * 2015-10-20 2018-06-14 가부시키가이샤 사무코 반도체 웨이퍼의 가공 방법
KR20200104909A (ko) * 2018-02-21 2020-09-04 가부시키가이샤 사무코 웨이퍼의 제조 방법
US11948789B2 (en) 2018-02-21 2024-04-02 Sumco Corporation Wafer production method

Also Published As

Publication number Publication date
US20150004799A1 (en) 2015-01-01
JP2015008247A (ja) 2015-01-15
JP6111893B2 (ja) 2017-04-12
US9324558B2 (en) 2016-04-26
KR101624151B1 (ko) 2016-05-25

Similar Documents

Publication Publication Date Title
KR101624151B1 (ko) 반도체 웨이퍼의 가공 프로세스
KR101638888B1 (ko) 반도체 웨이퍼의 가공 방법
EP1501119B1 (en) Semiconductor wafer manufacturing method and wafer
CN111758152B (zh) 晶片的制造方法
KR102110850B1 (ko) 반도체 웨이퍼의 가공 방법
KR101994782B1 (ko) 경면연마 웨이퍼의 제조방법
JP6252098B2 (ja) 角形金型用基板
WO2023112345A1 (ja) 半導体結晶ウェハの製造装置および製造方法
KR20190057394A (ko) 실리콘 웨이퍼의 연마 방법 및 실리콘 웨이퍼의 제조 방법
JP6500796B2 (ja) ウェーハの製造方法
JP2023050475A (ja) 半導体結晶ウェハの製造方法および製造装置
JP2023091249A (ja) 半導体結晶ウェハの製造方法および製造装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant