KR20150000421A - 반도체 장치의 제조 방법 - Google Patents

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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

본 발명은, DDC 트랜지스터 및 불휘발성 메모리 트랜지스터의 특성을 저하시키지 않고 이들 트랜지스터를 혼재시킬 수 있는 반도체 장치의 제조 방법을 제공한다. 반도체 기판의 제1 영역에 불순물층을 형성하고, 반도체 기판 위에 실리콘층을 성장하고, 제2 영역의 제1 실리콘층 위에 터널 게이트 절연막을 형성하고, 터널 게이트 절연막 위에 제1 도전체층을 형성하고, 제2 실리콘층 위에 제1 실리콘 산화막 및 실리콘 질화막을 형성하고, 감압 상태에서 산소와 수소를 산화로 내에 독립적으로 도입하여 실리콘 질화막을 산소의 활성종 및 수소의 활성종에 폭로함으로써 실리콘 질화막을 산화하여 제2 실리콘 산화막을 형성하고, 제1 영역의 실리콘층 위에 게이트 절연막을 형성하고, 제2 실리콘 산화막 위 및 게이트 절연막 위에 제2 도전체층을 형성하고, 제2 영역의 제2 도전체층 및 제1 도전체층을 패터닝해서 불휘발성 메모리 트랜지스터의 스택 게이트를 형성하고, 제1 영역 위의 제2 도전체층을 패터닝해서 MIS형 트랜지스터의 게이트 전극을 형성한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 미세화·고집적화에 수반하여, 채널 불순물의 통계적 변동에 의한 트랜지스터의 임계값 전압 편차가 현재화하고 있다. 임계값 전압은 트랜지스터의 성능을 결정짓는 중요한 파라미터의 하나이며, 고성능이면서 또한 고신뢰성의 반도체 장치를 제조하기 위해서, 불순물의 통계적 변동에 의한 임계값 전압 편차를 저감하는 것은 중요하다.
불순물의 통계적 변동에 의한 임계값 전압의 편차를 저감하는 기술의 하나로서, DDC 트랜지스터(Deeply Depleted Channel transistor)라고 불리는 트랜지스터 구조가 제안되어 있다. DDC 트랜지스터는, 급준한 불순물 농도 분포를 갖는 고농도의 채널 불순물층 위에 논 도프의 에피택셜 실리콘층을 형성한 것이다.
한편, 불휘발성 반도체 메모리를 혼재한 로직 반도체 장치는, CPLD(Complex Programmable Logic Device), FPGA(Field Programmable Gate Array)와 같은 제품 분야를 형성하여, 그 프로그래머블이라는 특징에 의해 큰 시장을 형성하기에 이르렀다.
일본 특허 공개 제2001-274154호 공보 일본 특허 공개 제2004-165197호 공보 일본 특허 공개 제2005-005516호 공보 일본 특허 공표 제2009-510769호 공보
Ming-Yi Lee et al., "Anomalous Single Bit Retention Induced by Asymmetric STI-Corner-Thinning for Floating Gate Flash Memories", Proc. of Physical and Failure Analysis of Integrated Circuits, pp.263-267, 2012 A. Chimenton et al., "Drain-accelerated Degradation of Tunnel Oxides in Flash Memories", IEEE IEDM Tech. Dig., pp.167-170, 2002 G. Ghidini, "Charge-related Phenomena and Reliability of Non-volatile Memories", Microelectronics Reliability Vol.52, pp.1876-1882, 2012
이후, DDC 트랜지스터와 불휘발성 메모리 트랜지스터를 혼재시킨 반도체 장치가 요구될 것도 상정된다. 그러나, DDC 트랜지스터 및 불휘발성 메모리 트랜지스터는 각각 특유한 제조 프로세스를 갖고 있어, 단순하게 양쪽 프로세스를 조합해서는, 이들 트랜지스터의 특성을 저하시키지 않고 양자를 혼재시킬 수가 없다.
본 발명의 목적은, DDC 트랜지스터 및 불휘발성 메모리 트랜지스터의 특성을 저하시키지 않고 이들 트랜지스터를 혼재시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
실시 형태의 일 관점에 의하면, 제1 영역 및 제2 영역을 포함하는 반도체 기판의 상기 제1 영역에, 불순물층을 형성하는 공정과, 상기 불순물층을 형성한 상기 반도체 기판의 상기 제1 영역 위 및 상기 제2 영역 위에, 실리콘층을 에피택셜 성장 하는 공정과, 상기 제2 영역 위의 상기 실리콘층 위에 터널 게이트 절연막을 형성하는 공정과, 상기 터널 게이트 절연막 위에, 제1 도전체층을 형성하는 공정과, 상기 제1 도전체층 위에 제1 실리콘 산화막과, 실리콘 질화막을 형성하는 공정과, 감압 상태에서 산소와 수소를 산화로 내에 독립적으로 도입하고, 상기 실리콘 질화막을 산소의 활성종 및 수소의 활성종에 폭로함으로써, 상기 실리콘 질화막을 산화하여, 상기 실리콘 질화막 위에 제2 실리콘 산화막을 형성하는 공정과, 상기 제1 영역 위의 상기 실리콘층 위에 제1 게이트 절연막을 형성하는 공정과, 상기 제2 실리콘 산화막 위 및 상기 제1 게이트 절연막 위에, 제2 도전체층을 형성하는 공정과, 상기 제2 영역의, 상기 제2 도전체층, 상기 제2 실리콘 산화막, 상기 실리콘 질화막, 상기 제1 실리콘 산화막 및 상기 제1 도전체층을 패터닝하고, 상기 제2 영역 위에, 불휘발성 메모리 트랜지스터의 스택 게이트를 형성하는 공정과, 상기 제1 영역 위의 상기 제2 도전체층을 패터닝하고, MIS형 트랜지스터의 게이트 전극을 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
또한, 실시 형태의 다른 관점에 의하면, 제1 영역 및 제2 영역을 포함하는 반도체 기판의 상기 제1 영역에, 불순물층을 형성하는 공정과, 상기 불순물층을 형성한 상기 반도체 기판의 상기 제1 영역 위 및 상기 제2 영역 위에, 실리콘층을 에피택셜 성장하는 공정과, 상기 실리콘층을 750℃ 이하의 온도에서 산화하고, 상기 제2 영역 위의 상기 실리콘층 위에 터널 게이트 절연막을 형성하는 공정과, 상기 터널 게이트 절연막 위에, 제1 도전체층을 형성하는 공정과, 상기 제1 도전체층 위에 제1 실리콘 산화막과, 실리콘 질화막을 형성하는 공정과, 상기 실리콘 질화막을 750℃ 이하의 온도에서 산화하여, 상기 실리콘 질화막 위에 제2 실리콘 산화막을 형성하는 공정과, 상기 제1 영역 위의 상기 실리콘층 위에 제1 게이트 절연막을 형성하는 공정과, 상기 제2 실리콘 산화막 위 및 상기 제1 게이트 절연막 위에, 제2 도전체층을 형성하는 공정과, 상기 제2 영역의, 상기 제2 도전체층, 상기 제2 실리콘 산화막, 상기 실리콘 질화막, 상기 제1 실리콘 산화막 및 상기 제1 도전체층을 패터닝하고, 상기 제2 영역 위에, 불휘발성 메모리 트랜지스터의 스택 게이트를 형성하는 공정과, 상기 제1 영역 위의 상기 제2 도전체층을 패터닝하고, MIS형 트랜지스터의 게이트 전극을 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
본 발명의 반도체 장치의 제조 방법에 의하면, DDC 트랜지스터 및 불휘발성 메모리 트랜지스터의 특성을 저하시키지 않고 이들 트랜지스터를 혼재시킬 수 있다.
도 1은 일 실시 형태에 의한 반도체 장치의 구조를 도시하는 개략 단면도이다.
도 2는 DDC 트랜지스터의 기본 구조를 도시하는 개략 단면도이다.
도 3은 플래시 메모리 트랜지스터의 구조를 도시하는 평면도이다.
도 4는 통상 로직 프로세스, DDC 프로세스, 통상 로직·플래시 혼재 프로세스, DDC·플래시 혼재 프로세스의 대표적인 공정을 비교한 도이다.
도 5는 플래시 메모리 트랜지스터의 구동에 수반하는 임계값 전압의 변화를 나타내는 그래프이다.
도 6은 드레인 디스터브 스트레스의 인가 조건을 도시하는 도면이다.
도 7은 드레인 디스터브 스트레스에 의한 임계값 전압의 변화량과 임계값 전압과의 관계를 나타내는 그래프이다.
도 8은 플래시 메모리 트랜지스터의 데이터 유지 특성을 측정한 결과를 나타내는 그래프(그 1)이다.
도 9는 플래시 메모리 트랜지스터의 데이터 유지 특성을 측정한 결과를 나타내는 그래프(그 2)이다.
도 10은 플래시 메모리 트랜지스터의 데이터 유지 특성을 측정한 결과를 나타내는 그래프(그 3)이다.
도 11은 일 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1)이다.
도 12는 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 2)이다.
도 13은 일 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면 도면(그 3)이다.
도 14는 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 4)이다.
도 15는 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 5)이다.
도 16은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 6)이다.
도 17은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 7)이다.
도 18은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 8)이다.
도 19는 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 9)이다.
도 20은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 10)이다.
도 21은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 11)이다.
도 22는 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 12)이다.
도 23은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 13)이다.
도 24는 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 14)이다.
도 25는 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 15)이다.
도 26은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 16)이다.
도 27은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 17)이다.
도 28은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 18)이다.
도 29는 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 19)이다.
도 30은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 20)이다.
도 31은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 21)이다.
도 32는 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 22)이다.
도 33은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 23)이다.
도 34는 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 24)이다.
도 35는 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 25)이다.
도 36은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 26)이다.
도 37은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 27)이다.
도 38은 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 28)이다.
도 39는 일 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도(그 29)이다.
[실시 형태]
일 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 1 내지 도 39를 사용하여 설명한다.
도 1은, 본 실시 형태에 의한 반도체 장치의 구조를 도시하는 개략 단면도이다. 도 2는, DDC 트랜지스터의 기본 구조를 도시하는 개략 단면도이다. 도 3은, 플래시 메모리 트랜지스터의 구조를 도시하는 평면도이다. 도 4는, 통상 로직 프로세스, DDC 프로세스, 통상 로직·플래시 혼재 프로세스, DDC·플래시 혼재 프로세스의 대표적인 공정을 비교한 도이다. 도 5는, 플래시 메모리 트랜지스터의 구동에 수반하는 임계값 전압의 변화를 나타내는 그래프이다. 도 6은, 드레인 디스터브 스트레스의 인가 조건을 도시하는 도면이다. 도 7은, 드레인 디스터브 스트레스에 의한 임계값 전압의 변화량과 임계값 전압과의 관계를 나타내는 그래프이다. 도 8 내지 도 10은, 플래시 메모리 트랜지스터의 데이터 유지 특성을 측정한 결과를 나타내는 그래프이다. 도 11 내지 도 39는, 본 실시 형태에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
먼저, 본 실시 형태에 의한 반도체 장치의 구조에 대하여 도 1 및 도 2를 사용하여 설명한다.
실리콘 기판(10) 위에는, 도 1에 도시한 바와 같이, DDC-NMOS 트랜지스터 영역(22), DDC-PMOS 트랜지스터 영역(30), 고전압 NMOS 트랜지스터 영역(52), 고전압 PMOS 트랜지스터 영역(60), 메모리 셀 영역(50)이 설치되어 있다. 각 영역에는, 실리콘 기판(10) 내에 매립된 소자 분리 절연막(46)에 의해 활성 영역이 획정되어 있고, 그 활성 영역에 소정의 트랜지스터가 형성되어 있다.
DDC-NMOS 트랜지스터 영역(22)의 실리콘 기판(10) 내에는, P웰(24)과, P형 불순물층(26)이 형성되어 있다. P형 불순물층(26) 위에는, 에피택셜 실리콘층(36)이 형성되어 있다. 에피택셜 실리콘층(36) 위에는, 게이트 절연막(94)이 형성되어 있다. 게이트 절연막(94) 위에는, 게이트 전극(118)이 형성되어 있다. 게이트 전극(118)의 양측 에피택셜 실리콘층(36) 및 실리콘 기판(10) 내에는, N형 소스/드레인 영역(134)이 형성되어 있다. 이들에 의해, DDC-NMOS 트랜지스터 영역(22)에는, DDC-NMOS 트랜지스터가 형성되어 있다.
DDC-PMOS 트랜지스터 영역(30)의 실리콘 기판(10) 내에는, N웰(32)과, N형 불순물층(34)이 형성되어 있다. N형 불순물층(34) 위에는, 에피택셜 실리콘층(36)이 형성되어 있다. 에피택셜 실리콘층(36) 위에는, 게이트 절연막(94)이 형성되어 있다. 게이트 절연막(94) 위에는, 게이트 전극(118)이 형성되어 있다. 게이트 전극(118)의 양측 에피택셜 실리콘층(36) 및 실리콘 기판(10) 내에는, P형 소스/드레인 영역(136)이 형성되어 있다. 이들에 의해, DDC-PMOS 트랜지스터 영역(30)에는, DDC-PMOS 트랜지스터가 형성되어 있다.
DDC-NMOS 트랜지스터 및 DDC-PMOS 트랜지스터는, 도 2에 도시한 바와 같이, 채널 영역(206)에, 고농도의 불순물층을 포함하는 임계값 전압 제어층(208)과, 임계값 전압 제어층(208) 위에 형성된 논 도프의 에피택셜층(210)을 갖는다. 임계값 전압 제어층(208)은, DDC-NMOS 트랜지스터의 P형 불순물층(26)에 해당하고, DDC-PMOS 트랜지스터의 N형 불순물층(34)에 해당한다. 또한, 에피택셜층(210)은, DDC-NMOS 트랜지스터 및 DDC-PMOS 트랜지스터의 에피택셜 실리콘층(36)에 해당한다. DDC 트랜지스터(Deeply Depleted Channel transistor)라고 불리는 이러한 구조의 트랜지스터는, 불순물의 통계적 변동에 의한 임계값 전압 편차를 억제하는 효과가 커서, 로직 회로 등에 사용되는 저전압 동작의 고속 트랜지스터 등에 유용하다.
메모리 셀 영역(50)에는, P웰(54)과, P웰(54)의 저부에 설치된 매립 N웰(56)이 형성되어 있다. P웰(54)의 주연부는, N웰(62)로 둘러싸여 있다. 이에 의해, P웰(54)은 매립 N웰(56) 및 N웰(62)에 의해 실리콘 기판(10)의 다른 영역으로부터 전기적으로 분리된 이중 웰로 되어 있다. P웰(54)의 표면부에는, 채널 불순물층으로서의 P형 불순물층(66)이 형성되어 있다. 또한, 메모리 셀 영역(50)의 실리콘 기판(10) 위에도, 에피택셜 실리콘층(36)은 형성되어 있다. P형 불순물층(66)은, 실리콘 기판(10) 위에 에피택셜 실리콘층(36)이 적층된 기판의 표면부에 형성되어 있다. 이 기판 위에는, 터널 게이트 절연막(68), 플로팅 게이트(102), ONO막(104), 컨트롤 게이트(106)가 순차 적층되어 이루어지는 게이트 스택 구조가 형성되어 있다. 게이트 전극(118)의 양측 기판 내에는, N형 소스/드레인 영역(142)이 형성되어 있다. 이들에 의해, 메모리 셀 영역(50)에는, 스택 게이트 구조의 불휘발성 메모리 트랜지스터(플래시 메모리 트랜지스터)가 형성되어 있다.
도 1에는 1개의 플래시 메모리 트랜지스터만을 기재하고 있지만, 메모리 셀 영역(50)에는, 복수의 플래시 메모리 트랜지스터가 매트릭스 형상으로 형성된다.
도 3은, 메모리 셀 영역(50)에서의 플래시 메모리 트랜지스터의 레이아웃 일례를 도시하는 평면도이다.
워드선을 겸하는 컨트롤 게이트(106)는 특별히 한정되는 것은 아니나, 예를 들어 선 폭이 0.20㎛이며, 0.54㎛ 피치로 반복해서 배치된다. 또한, 소자 분리 절연막(46)은 특별히 한정되는 것은 아니나, 0.20㎛ 폭의 활성 영역이 0.38㎛ 피치로 배치되도록 형성된다.
고전압 NMOS 트랜지스터 영역(52)에는, P웰(54)과, P웰(54)의 저부에 설치된 매립 N웰(56)이 형성되어 있다. P웰(54)의 주연부는, N웰(62)로 둘러싸여 있다. 이에 의해, P웰(54)은 매립 N웰(56) 및 N웰(62)에 의해 실리콘 기판(10)의 다른 영역으로부터 전기적으로 분리된 이중 웰로 되어 있다. P웰(54)의 표면부에는, 채널 불순물층으로서의 P형 불순물층(82)이 형성되어 있다. 또한, 고전압 NMOS 트랜지스터 영역(52)의 실리콘 기판(10) 위에도, 에피택셜 실리콘층(36)은 형성되어 있다. P형 불순물층(82)은, 실리콘 기판(10) 위에 에피택셜 실리콘층(36)이 적층된 기판의 표면부에 형성되어 있다. 이 기판 위에는, 게이트 절연막(90)이 형성되어 있다. 게이트 절연막(90) 위에는, 게이트 전극(118)이 형성되어 있다. 게이트 전극(118)의 양측 기판 내에는, N형 소스/드레인 영역(138)이 형성되어 있다. 이들에 의해, 고전압 NMOS 트랜지스터 영역(52)에는, 고전압 NMOS 트랜지스터가 형성되어 있다.
고전압 PMOS 트랜지스터 영역(60)에는, N웰(62)이 형성되어 있다. N웰(62)의 표면부에는, 채널 불순물층으로서의 N형 불순물층(86)이 형성되어 있다. 또한, 고전압 PMOS 트랜지스터 영역(60)의 실리콘 기판(10) 위에도, 에피택셜 실리콘층(36)은 형성되어 있다. N형 불순물층(86)은, 실리콘 기판(10) 위에 에피택셜 실리콘층(36)이 적층된 기판의 표면부에 형성되어 있다. 이 기판 위에는, 게이트 절연막(90)이 형성되어 있다. 게이트 절연막(90) 위에는, 게이트 전극(118)이 형성되어 있다. 게이트 전극(118)의 양측 기판 내에는, P형 소스/드레인 영역(140)이 형성되어 있다. 이들에 의해, 고전압 PMOS 트랜지스터 영역(60)에는, 고전압 PMOS 트랜지스터가 형성되어 있다.
고전압 NMOS 트랜지스터 및 고전압 PMOS 트랜지스터는, 메모리 트랜지스터의 기입·소거 동작 시에 사용되는 고내압의 트랜지스터이다.
각 트랜지스터의 게이트 전극(118) 위, 컨트롤 게이트(106) 위, N형 소스/드레인 영역(134, 138, 142) 위 및 P형 소스/드레인 영역(136, 140) 위에는, 금속 실리사이드막(144)이 형성되어 있다.
트랜지스터가 형성된 기판 위에는, 층간 절연막(146)이 형성되어 있다. 층간 절연막(146)에는, 트랜지스터의 각 단자에 접속된 콘택트 플러그(148)가 매립되어 있다. 콘택트 플러그(148)에는, 배선(150)이 접속되어 있다.
또한, 도 1에서 플래시 메모리 트랜지스터와 고전압 PMOS 트랜지스터의 사이에 기재되어 있는 구조체(152)는, 플래시 메모리 트랜지스터와 주변 트랜지스터를 구분 제작할 때에 메모리 셀 영역(50)의 주연부에 잔존하는 것이다.
상술한 바와 같이, 본 실시 형태에 의한 반도체 장치는, 로직 회로 등을 구성하는 DDC 트랜지스터와, 플래시 메모리 트랜지스터 및 이것의 구동에 사용하는 고전압 트랜지스터를, 하나의 실리콘 기판 위에 혼재한 것이다.
이어서, DDC 트랜지스터와 플래시 메모리 트랜지스터를 혼재시킬 경우의 과제에 대해서, DDC 트랜지스터가 아닌 통상의 로직 트랜지스터와 플래시 메모리 트랜지스터를 혼재시키는 경우와의 비교를 섞어 설명한다.
도 4는, 통상 로직 프로세스(BL), DDC 프로세스(DDC), 통상 로직·플래시 혼재 프로세스(flash on BL), DDC·플래시 혼재 프로세스(flash on DDC)의 대표적인 공정을 비교한 것이다.
도 4 중, 「DDC implant」는, DDC 트랜지스터의 임계값 전압 제어층을 형성하기 위한 이온 주입 공정이다. 「Blanket epi」는, DDC 트랜지스터의 에피택셜층을 형성하기 위한 성막 공정이다. 「STI」는, 소자 분리 절연막의 형성을 위한 일련의 공정이다. 「Flash TN-OX, FG & ONO」는, 플래시 메모리 트랜지스터의 터널 게이트 절연막, 플로팅 게이트, ONO막 등을 형성하기 위한 일련의 성막 공정이다. 「HV implant」는, 고전압 트랜지스터용의 이온 주입 공정이다. 「MV implant」는, I/O용에 사용되는 3.3V 동작의 트랜지스터(이하, 중전압 트랜지스터라 칭함)용의 이온 주입 공정이다. 「HV-GOX」는, 고전압 트랜지스터의 게이트 절연막의 형성을 위한 열산화 공정이다. 「MV-GOX」는, 중전압 트랜지스터의 게이트 절연막의 형성을 위한 열산화 공정이다. 「DDC-GOX」는, 저전압 트랜지스터의 게이트 절연막의 형성을 위한 열산화 공정이다. 「Gate poly」는, 게이트 전극, 컨트롤 게이트가 되는 폴리실리콘막의 성막 공정이다. 「Flash CG」는, 컨트롤 게이트의 형성 공정이다. 「Flash SD」는, 플래시 메모리 트랜지스터의 소스/드레인 영역 형성 공정이다. 「Flash SW-OX」는, 게이트 스택의 측벽 산화막의 형성을 위한 열산화 공정이다. 「HV/MV/DDC Gate」는, 게이트 전극의 형성 공정이다. 「HV LDD」는, 고전압 트랜지스터의 LDD 영역을 형성하기 위한 이온 주입 공정이다. 「MV LDD」는, 중전압 트랜지스터의 LDD 영역을 형성하기 위한 이온 주입 공정이다. 「LV LDD」는, 저전압 트랜지스터의 LDD 영역을 형성하기 위한 이온 주입 공정이다. 「SW」는, 측벽 절연막의 형성 공정이다. 「SD」는, 소스/드레인 영역을 형성하기 위한 이온 주입 공정이다. 「Silicide」는, 살리사이드 프로세스에 의한 실리사이드막의 형성 공정이다. 「BEOL」은, 일련의 백 엔드 프로세스이다. 또한, 「HT」는 고온(High Temperature)을 나타내고, 「LT」는 저온(Low Temperature)을 나타낸다. 또한, 「POR」은, 미리 정해진 조건(Process Of Record)을 나타낸다.
통상의 플래시 혼재 로릭 프로세스 플로우(flash on BL)에서는, 도 4에 도시한 바와 같이, 터널 게이트 절연막이나 ONO막의 형성 등의 플래시 메모리 트랜지스터 특유의 공정의 대부분은, 로직 트랜지스터의 형성 공정보다 전에 완료된다. 이로 인해, 이들 공정을 저온화할 필요성은 없었다. 또한, 측벽 산화막의 형성 공정(Flash SW-OX)도 로직 트랜지스터의 채널 프로파일에는 다소의 영향을 주지만, LDD 형성 전에 완료되기 때문에, 실효 채널 길이에는 영향을 주지 않아, 저온화의 필요성은 적다.
한편, DDC 트랜지스터와 플래시 메모리 트랜지스터를 혼재시킬 경우, 임계값 전압 제어층을 형성하는 공정과 에피택셜층을 성장하는 공정이 새롭게 필요해지는데, 이들 공정은 상술한 플래시 메모리 트랜지스터 특유의 공정보다 전에 행하게 된다.
그러나, 플래시 메모리 트랜지스터 특유의 공정은, 절연막 신뢰성을 향상시키거나 하기 위해 비교적 고온에서 행하여진다. 예를 들어, 터널 게이트 절연막의 형성에는, 1000℃ 내지 1050℃ 정도의 열산화가 사용되고 있다. 또한, ONO막의 톱 산화막의 형성, 고전압 트랜지스터의 게이트 절연막의 형성, 측벽 절연막의 형성에는, 950℃ 정도의 열산화가 사용되고 있다. 이로 인해, 이들 공정을 그대로 DDC 트랜지스터의 프로세스에 편입시켰을 경우, 임계값 전압 제어층을 형성하는 불순물의 확산이 조장되어, 원하는 특성을 갖는 DDC 트랜지스터를 형성할 수 없게 된다.
따라서, DDC 트랜지스터와 플래시 메모리 트랜지스터를 혼재시키기 위해서는, 지금까지 플래시 메모리 트랜지스터의 제조에 적용된 적이 없는 새로운 방법을 적용하여, DDC 트랜지스터의 특성에 영향을 미치지 않는 조건에서 플래시 메모리 트랜지스터를 형성할 필요가 있다.
이러한 관점에서, 본 실시 형태에 의한 반도체 장치의 제조 방법에서는, 플래시 메모리 트랜지스터 특유의 상술한 열 공정을, DDC 트랜지스터의 특성에 대한 영향이 작은 750℃ 정도 이하의 저온 조건에서 행한다.
구체적으로는, 터널 게이트 절연막(68) 및 고전압 트랜지스터의 게이트 절연막(90)(실리콘 산화막(90a))의 형성을, 750℃ 정도 이하에서의 상압의 웨트 산화에 의해 행한다. 상압의 웨트 산화란, 상압 상태에서 산소와 수소를 산화로 외부에서 반응시킨 뒤에 상기 산화로 내에 도입하여 열산화를 행하는 방법이다.
또한, ONO막(104)의 톱 산화막(실리콘 산화막(78)) 및 측벽 산화막(실리콘 산화막(108))의 형성을, 배치(batch)식의 산화로를 사용한 750℃ 정도 이하의 온도에서의 LPRO(Low Pressure Radical Oxidation: 저압 라디칼 산화)법에 의한 열산화에 의해 행한다. LPRO법이란, 감압 하(상압 미만의 압력 하)에서, 산소와 수소를 독립적으로 소정 온도로 설정한 산화로 튜브에 공급하여, 그것들의 활성 분자·원자를 이용하여 산화를 행하는 방법이다. 배치식의 산화로를 사용하고 있는 것은, LPRO법에 의한 저온에서의 산화에는 장시간을 필요로 하기 때문이다. 단, LPRO법에 의한 열산화를 배치 처리로 행하는 것은 처리 시간의 관점에서이며, LPRO법에 의한 열산화를 낱장 처리로 행하는 것을 배제하는 것이 아니다.
LPRO법은 열산화 온도를 저온화할 수 있는 한편, 배치식의 산화로에서는 산화로 튜브 내로의 가스 공급이 복잡해지기 때문에, 상압 산화의 경우보다 산화로 튜브 내에서의 막 두께 분포가 악화된다. 이로 인해, 고정밀도의 막 두께 제어가 요구되는 터널 게이트 절연막(68) 및 고전압 트랜지스터의 게이트 절연막(90)(실리콘 산화막(90a))의 형성에는, 막 두께 제어성이 높은 웨트 산화를 사용하는 것이 바람직하다.
한편, ONO막(104)의 톱 산화막(실리콘 산화막(78))은, 산화 내성이 높은 실리콘 질화막(76)의 산화에 의해 형성하는 것이며, DDC 트랜지스터의 특성을 유지할 수 있는 열처리로 하기 위해서는, 활성종을 사용하는 LPRO법에 의한 열산화가 바람직하다. 또한, 측벽 산화막(실리콘 산화막(108))의 형성은, 스택 게이트에 발생하는 버즈빅를 억제하는 관점에서, LPRO법에 의한 열산화가 바람직하다. 이것은, 측벽 산화막(실리콘 산화막(108))의 형성에, 터널 게이트 절연막(68) 및 고전압 트랜지스터의 게이트 절연막(90)의 경우와 마찬가지의 저온에서의 상압 웨트 산화를 사용하면, 스택 게이트에 발생하는 버즈빅(bird's beak)이 커지기 때문이다. 여기서 버즈빅이란, 열산화 등에 의해 형성한 산화막에 두께가 상이한 부분이 발생하는 것을 말한다.
측벽 산화막(도 1의 실리콘 산화막(108))의 형성에 LPRO법에 의한 열산화를 사용함으로써 스택 게이트의 측면에 발생하는 버즈빅을 억제할 수 있다.
본원 발명자들이 검토를 행한 결과, ONO막(104)의 톱 산화막이나 측벽 산화막의 형성에는, 터널 게이트 절연막(68)이나 고전압 트랜지스터의 게이트 절연막(90)(실리콘 산화막(90a))에 요구되는 정도의 고정밀도 막 두께 제어가 필요하지 않은 것을 알았다.
또한, 소자 분리 절연막의 코너부에서의 터널 게이트 절연막의 국소적인 박막화를 방지하여 플래시 메모리 트랜지스터의 특성을 향상시키는 관점에서, 소자 분리 절연막의 코너부에 라운딩을 부여한 구조가 유효하다는 보고가 있다. 이러한 관점에서는, 터널 게이트 절연막의 형성은 고온에서 행하는 것이 바람직하다고도 생각된다. 그러나, 본 실시 형태에 의한 반도체 장치의 제조 방법에 의해 형성한 플래시 메모리 트랜지스터에서는, 후술하는 바와 같이, 통상 로직 혼재 플래시 메모리 트랜지스터와 손색이 없는 데이터 유지 특성을 실현할 수 있다.
플래시 메모리 트랜지스터 특유의 상기의 열 공정을 상술한 저온 조건에서 행했을 때의 DDC 트랜지스터에 대한 영향에 대하여 본원 발명자들이 검토를 행한 결과, 만족할만한 특성의 DDC 트랜지스터가 얻어지는 것을 확인할 수 있었다.
이어서, 플래시 메모리 트랜지스터 특유의 열 공정을 저온화함으로 인한 플래시 메모리 트랜지스터에 대한 영향에 대하여 본원 발명자들이 검토를 행한 결과에 대하여 나타낸다.
도 5는, 플래시 메모리 트랜지스터의 임계값 전압의 변화를 나타내는 그래프이다. 도면 중, ◆표시의 플롯은 통상 로직 혼재 플래시 메모리 트랜지스터의 결과를 나타내고, □표시, △표시, ◇표시, ○표시의 플롯은 DDC 혼재 플래시 메모리 트랜지스터의 결과를 나타낸다.
□표시, △표시, ◇표시의 플래시 메모리 트랜지스터는, 임계값 전압 제어를 위한 이온 주입 도우즈량이 상이하다. 즉, □표시, △표시, ◇표시의 순서대로 이온 주입 도우즈량이 많아지고 있다.
○표시의 플래시 메모리 트랜지스터는, □표시, △표시, ◇표시의 플래시 메모리 트랜지스터보다 가속 에너지가 높은 이온 주입 조건에서 소스/드레인 영역(N형 불순물층(112))을 형성한 것이다. 즉, □표시, △표시, ◇표시의 플래시 메모리 트랜지스터는 As+50keV 6×1014cm-2의 조건에서 소스/드레인 영역을 형성하고 있는 것에 반해, ○표시의 플래시 메모리 트랜지스터는 As+90keV 6×1014cm-2의 조건에서 소스/드레인 영역을 형성하고 있다.
도 5의 횡축은, 좌측부터 순서대로 초기 상태(INITIAL), 기입후(PROGRAM), 드레인 디스터브 스트레스후(DRAIN DISTURB), 소거후(ERASE), 게이트 디스터브 스트레스후(GATE DISTURB)에서의 임계값 전압의 측정 결과를 나타내고 있다. 드레인 디스터브 스트레스는, 도 6에 도시한 바와 같이, 드레인 단자(비트선: BL)에 5.5V, 다른 단자(소스 단자: SL, 컨트롤 게이트: CG, P웰: Pwell, 매립 N웰: BURIED Nwell)에 0V를 인가함으로써 행하였다. 게이트 디스터브 스트레스는, 게이트 단자에 10V, 다른 단자에 0V를 인가함으로써 행하였다.
도 5에 도시한 바와 같이, 통상 로직 혼재 플래시 메모리 트랜지스터에서는 드레인 디스터브 스트레스 인가 후의 임계값 전압의 시프트량은 작지만, DDC 혼재 플래시 메모리 트랜지스터에서는 드레인 디스터브 스트레스 인가 후의 임계값 전압의 시프트량이 커지고 있다. 이 결과로부터, DDC 혼재 플래시 메모리 트랜지스터에서는, 드레인 디스터브 내성이 저하되어, 차지 손실이 발생하고 있는 상황을 알 수 있다.
도 7은, 도 5의 측정 결과를, 드레인 디스터브 스트레스에 의한 임계값 전압의 변화량과 임계값 전압과의 관계에 재기입한 그래프이다. 도면 중, ◆표시의 플롯은 통상 로직 혼재 플래시 메모리 트랜지스터의 결과를 나타내고, ■표시 및 ●표시의 플롯은 DDC 혼재 플래시 메모리 트랜지스터의 결과를 나타낸다. ■표시의 플래시 메모리 트랜지스터는 As+50keV 6×1014cm-2의 조건에서 소스/드레인 영역을 형성하고 있는 것에 반해, ●표시의 플래시 메모리 트랜지스터는 As+90keV 6×1014cm-2의 조건에서 소스/드레인 영역을 형성하고 있다.
차지 손실의 발생 원인으로서는, 플로팅 게이트로부터 드레인 단자로의 전자의 인발과, P웰-드레인간 전계에 의해 발생한 전자 정공쌍의 정공 플로팅 게이트로의 주입에 2가지의 메커니즘을 생각할 수 있다(도 6 참조). DDC 혼재 플래시 메모리 트랜지스터에서의 드레인 디스터브 내성의 저하는, 이들 중 주로 후자가 원인인 것으로 생각된다.
즉, 도 7에 ■표시의 플롯으로 나타내는 바와 같이, DDC 혼재 플래시 메모리 트랜지스터에서는, 임계값 전압 제어를 위한 이온 주입 도우즈량이 증가할수록 임계값 전압의 변화량이 커지고 있다. 이온 주입 도우즈량의 증가는 P웰 농도의 증가를 의미하고 있으며, 이에 의해 P웰-드레인간의 전기장이 급준해짐으로써, 플로팅 게이트로의 정공의 주입이 증가하고 있는 것이라 생각된다.
따라서, P웰- 드레인간의 전기장을 완만하게 함으로써, DDC 혼재 플래시 메모리 트랜지스터에서도, 드레인 디스터브 내성을 개선할 수 있는 것으로 생각된다.
도 7에 나타낸 ●표시의 플래시 메모리 트랜지스터에 있어서 임계값 전압의 변화량이 작아지고 있는 것은, 바로 P웰-드레인간의 전기장이 완만해지는 것이 원인인 것으로 추정된다.
즉, ●표시로 나타내는 플래시 메모리 트랜지스터는, ■표시의 플래시 메모리 트랜지스터의 경우보다 고가속 에너지의 이온 주입 조건에서 소스/드레인 영역을 형성한 것이다. 고가속 에너지의 이온 주입 조건에서 소스/드레인 영역을 형성함으로써, 기판 표면 근방에서의 드레인 영역의 불순물 농도가 저하되어, P웰-드레인간의 전기장이 완만해진 것이라 생각된다.
■표시의 플래시 메모리 트랜지스터에서의 임계값 전압의 변화량의 기울기에 기초하여, ●표시의 플래시 메모리 트랜지스터의 특성으로부터 임계값 전압의 변화량을 외부 삽입하면, 도 7에 점선으로 나타내게 된다. 이 결과로부터, 고가속 에너지의 이온 주입 조건에서 소스/드레인 영역을 형성함으로써, 통상 로직 혼재 플래시 메모리 트랜지스터에 가까운 값까지, 임계값 전압의 변화량을 억제할 수 있음을 예측할 수 있다.
이러한 점에서, DDC 혼재 플래시 메모리 트랜지스터에서도, 채널 영역 및 소스/드레인 확산층의 불순물 프로파일을 적절하게 제어함으로써, 드레인 디스터브 내성을 개선할 수 있다고 생각된다.
도 8 내지 도 10은, 플래시 메모리 트랜지스터의 데이터 유지 특성을 측정한 결과를 나타내는 그래프이다. 10개의 칩의 512k개의 플래시 메모리 트랜지스터에 대해서, 프로그램과 소거를 1000회 반복한 후, 소정 시간마다 임계값 전압의 측정을 행한 결과이다. 도 8이 통상 로직 혼재 플래시 메모리 트랜지스터의 경우이며, 도 9 및 도 10이 DDC 혼재 플래시 메모리 트랜지스터의 경우이다. 도 9의 플래시 메모리 트랜지스터는 As+50keV 6×1014cm-2의 조건에서 소스/드레인 영역을 형성한 것이며, 도 10의 플래시 메모리 트랜지스터는 As+90keV 6×1014cm-2의 조건에서 소스/드레인 영역을 형성한 것이다.
도 9에 도시한 바와 같이, 저가속 에너지의 이온 주입 조건에서 소스/드레인 영역을 형성한 플래시 메모리 트랜지스터에서는, 경과 시간이 증가할수록 프로그램 상태의 임계값 전압이 저하된 비트가 증가하여, 분포의 밑단이 임계값 전압이 낮은 측으로 연장되어 있다. 이 현상은, 싱글 비트 차지 로스라고 불리고 있는 것으로, 터널 게이트 절연막의 질이나 STI(소자 분리 절연막) 각의 라운딩과 밀접한 관계를 가지고 있다고 여겨져 왔다.
이에 반해, 도 10에 도시한 바와 같이, 고가속 에너지의 이온 주입 조건에서 소스/드레인 영역을 형성한 플래시 메모리 트랜지스터에서는, 경과 시간의 증가에 수반하는 임계값 전압의 변화는 거의 없어, 도 8에 나타내는 통상 로직 혼재 플래시 메모리 트랜지스터와 동등한 데이터 유지 특성을 실현할 수 있었다.
이상의 결과로부터, 문헌 등에서 지적되고 있던 예측과는 달리, 플래시 메모리 트랜지스터 특유의 열산화 공정을 저온화하거나, STI의 각의 라운딩을 작게 해도, 통상 로직 혼재 플래시 메모리 트랜지스터와 손색이 없는 절연막 신뢰성이 얻어지는 것을 확인할 수 있었다.
이어서, 본 실시 형태에 의한 반도체 장치의 제조 방법에 대하여 도 11 내지 도 39를 사용하여 설명한다.
먼저, 실리콘 기판(10) 위에 마스크 얼라인먼트용의 마크가 되는 홈(16)을 형성하는 영역에 개구부(14)를 갖는 포토레지스트막(12)을 형성한다. 개구부(14)는, 실리콘 기판(10)의 제품 형성 영역 외, 예를 들어 스크라이브 영역에 형성된다.
계속해서, 포토레지스트막(12)을 마스크로 하여 실리콘 기판을 에칭하여, 개구부(14) 내의 실리콘 기판(10)에 홈(16)을 형성한다(도 11).
본 실시 형태에 의한 반도체 장치의 제조 방법에서는, 소자 분리 절연막(46)의 형성 전에, 웰이나 채널 불순물층을 형성한다. 홈(16)은 소자 분리 절연막(46)의 형성 전에 행하여지는 포토리소그래피 공정(웰이나 채널 불순물층의 형성 등)에서, 마스크 얼라인먼트용의 마크로서 사용되는 것이다.
계속해서, 예를 들어 애싱에 의해 포토레지스트막(12)을 제거한다.
계속해서, 실리콘 기판(10)의 전체면에, 예를 들어 열산화법에 의해, 실리콘 기판(10)의 표면 보호막으로서의 실리콘 산화막(18)을 형성한다.
계속해서, 포토리소그래피에 의해, DDC-NMOS 트랜지스터 영역(22)을 노출시키고, 다른 영역을 덮는 포토레지스트막(20)을 형성한다. 포토리소그래피의 위치 정렬에는, 홈(16)의 마크를 사용한다.
계속해서, 포토레지스트막(20)을 마스크로 하여 이온 주입을 행하여, DDC-NMOS 트랜지스터 영역(22)에, P웰(24)과, DDC-NMOS 트랜지스터의 채널 불순물층이 되는 P형 불순물층(26)을 형성한다(도 12).
P웰(24)은 예를 들어 붕소 이온(B+)을, 가속 에너지 150keV, 도우즈량 7.5×1012cm-2의 조건에서, 기판 법선 방향에 대하여 경사진 4 방향으로부터, 각각 이온 주입함으로써 형성한다. P형 불순물층(26)은, 예를 들어 게르마늄 이온(Ge+)을 가속 에너지 30keV, 도우즈량 5×1014cm-2의 조건에서, 탄소 이온(C+)을 가속 에너지 5keV, 도우즈량 5×1014cm-2의 조건에서, 붕소 이온을 가속 에너지 20keV, 도우즈량 1.8×1013cm-2의 조건에서, 불화붕소 이온(BF2 +)을 가속 에너지 25keV, 도우즈량6×1012cm-2의 조건 및 가속 에너지 10keV, 도우즈량 3×1012cm-2의 조건에서, 각각 이온 주입함으로써 형성한다. 게르마늄은, 실리콘 기판(10)을 비정질화하여 붕소 이온의 채널링을 방지함과 함께, 실리콘 기판(10)을 비정질화하여 탄소가 격자점에 배치되는 확률을 높이도록 작용한다. 격자점에 배치된 탄소는, 붕소의 확산을 억제하도록 작용한다. 이러한 관점에서, 게르마늄은, 탄소 및 붕소보다 먼저 이온 주입한다. P웰(24)은 P형 고농도 불순물층(26)보다 먼저 형성하는 것이 바람직하다.
계속해서, 예를 들어 애싱에 의해 포토레지스트막(20)을 제거한다.
계속해서, 실리콘 기판(10)의 표면에, 예를 들어 810℃의 ISSG(in-situ steam generation) 산화법에 의해, 예를 들어 막 두께 3nm의 실리콘 산화막(19)을 형성한다.
계속해서, 포토리소그래피에 의해, DDC-PMOS 트랜지스터 영역(30)을 노출시키고, 다른 영역을 덮는 포토레지스트막(28)을 형성한다. 포토리소그래피의 위치 정렬에는, 홈(16)의 마크를 사용한다.
계속해서, 포토레지스트막(28)을 마스크로 하여 이온 주입을 행하고, DDC-PMOS 트랜지스터 영역(30)에, N웰(32)과, DDC-PMOS 트랜지스터의 채널 불순물층이 되는 N형 불순물층(34)을 형성한다(도 13).
N웰(32)은, 예를 들어 인 이온(P+)을 가속 에너지 360keV, 도우즈량 7.5×1012cm-2의 조건에서, 기판 법선 방향에 대하여 경사진 4 방향으로부터 각각 이온 주입하고, 안티몬 이온(Sb+)을 가속 에너지 80keV, 도우즈량 1.2×1013cm-2의 조건 및 가속 에너지 130keV, 도우즈량 6×1012cm-2의 조건에서 이온 주입함으로써 형성한다. N형 불순물층(34)은 예를 들어 안티몬 이온을, 가속 에너지 20keV, 도우즈량 6×1012cm-2의 조건에서 이온 주입함으로써 형성한다.
계속해서, 예를 들어 애싱에 의해 포토레지스트막(28)을 제거한다.
또한, 여기에서는 2종류의 DDC 트랜지스터를 형성하는 경우를 나타내지만, 임계값 전압이 상이한 DDC 트랜지스터나 내압이 상이한 DDC 트랜지스터를 더 형성하는 경우에는, 마찬가지의 프로세스를 반복하거나, 또는, 임계값 전압 제어용의 이온 주입만을 추가하여, 소정의 웰 및 채널 영역이 되는 불순물층을 형성한다.
계속해서, 불활성 가스 분위기 중에서 열처리를 행하여, 실리콘 기판(10)에 도입된 이온 주입 대미지를 회복함과 함께, 주입한 불순물을 활성화한다. 예를 들어, 질소 분위기 중에서, 600℃ 150초의 열처리를 행한다.
계속해서, 예를 들어 불산 수용액을 사용한 습식 에칭에 의해, 실리콘 산화막(19)을 제거한다.
계속해서, 예를 들어 810℃의 ISSG(in-situ steam generation) 산화법에 의해, 예를 들어 막 두께 3nm의 실리콘 산화막을 성장시키고, 불산 수용액을 사용한 습식 에칭에 의해 제거한다. 이렇게 해서, 이온 주입 시에 발생한 실리콘 표면의 노크 온 산소를 포함하는 영역을 제거한다.
계속해서, 예를 들어 CVD법에 의해, 실리콘 기판(10)의 표면에, 예를 들어 막 두께 35nm의 논 도프의 실리콘층(에피택셜 실리콘층)(36)을 에피택셜 성장한다(도 14).
또한, 플래시 메모리를 혼재하지 않는 DDC 트랜지스터 프로세스에서는, 예를 들어 막 두께 25nm 정도의 에피택셜 실리콘층을 성장한다. 본 실시 형태에 의한 반도체 장치의 제조 방법에서 에피택셜 실리콘층(36)의 막 두께를 두껍게 하고 있는 것은, 플래시 메모리 혼재 프로세스 특유의 산화 공정 등에 의한 에피택셜 실리콘층(36)의 막 감소를 고려한 것이다.
계속해서, 예를 들어 ISSG법에 의해, 감압 하에서 에피택셜 실리콘층(36)의 표면을 웨트 산화하여, 예를 들어 막 두께 3nm의 실리콘 산화막(38)을 형성한다. 처리 조건은, 예를 들어 온도를 810℃, 시간을 20초간으로 한다. 여기서, 본 웨트 산화의 처리 시간은 20초간으로 단시간이기 때문에, DDC 트랜지스터의 임계값 전압의 변동에 대한 영향은 무시할 수 있는 범위이다.
계속해서, 실리콘 산화막(38) 위에, 예를 들어 감압 CVD법에 의해, 예를 들어 막 두께 80nm의 실리콘 질화막(40)을 퇴적한다. 처리 조건은, 예를 들어 온도를 700℃, 시간을 150분간으로 한다.
계속해서, 포토리소그래피에 의해, 실리콘 질화막(40) 위에 소자 분리 영역을 노출시키는 포토레지스트막(42)을 형성한다. 포토리소그래피의 위치 정렬에는, 홈(16)의 마크를 사용한다.
계속해서, 건식 에칭에 의해, 포토레지스트막(42)을 마스크로 하여, 실리콘 질화막(40), 실리콘 산화막(38), 에피택셜 실리콘층(36) 및 실리콘 기판(10)을 이방성 에칭한다. 이에 의해, 각 트랜지스터 영역의 사이의 영역을 포함하는 소자 분리 영역에, 소자 분리 홈(44)을 형성한다(도 15).
계속해서, LPRO법에 의해, 에피택셜 실리콘층(36) 및 실리콘 기판(10)의 표면을 산화하여, 소자 분리 홈(44)의 내벽에, 라이너 막으로서, 예를 들어 막 두께 10nm의 실리콘 산화막을 형성한다. 산화 조건은, 예를 들어 온도를 650℃, 산소 유량을 7slm, 수소 유량을 3slm, 압력을 0.95Torr, 시간을 125분으로 한다. LPRO법에 의하면, 750℃ 정도 이하와 같은 저온에서의 실리콘 산화막의 형성이 가능하게 된다.
단, LPRO법은, 산화로 튜브 내로의 가스 공급이 복잡해지기 때문에, 상압 산화의 경우보다 산화로 튜브 내에서의 막 두께 분포가 악화된다. 본 발명자들의 시작 결과에서는, 10nm의 성막에 대하여 0.2nm 내지 0.3nm 정도의 로내 분포가 나타났다. 이 로내 분포의 값은, 상압 산화를 사용한 경우에 2배 내지 3배 정도다.
라이너 막에는 고정밀도의 막 두께 제어는 불필요하므로, LPRO법을 사용하여 산화 온도의 저온화를 도모하는 것이 가능하다.
계속해서, 예를 들어 고밀도 플라즈마 CVD법에 의해, 예를 들어 막 두께 500nm의 실리콘 산화막을 퇴적하고, 소자 분리 홈(44)을 실리콘 산화막에 의해 매립한다.
계속해서, 예를 들어 CMP(Chemical Mechanical Polishing)법에 의해, 실리콘 질화막(40) 위의 실리콘 산화막을 제거한다. 이렇게 해서, 소위 STI(Shallow Trench Isolation)법에 의해, 소자 분리 홈(44)에 매립된 실리콘 산화막에 의해 소자 분리 절연막(46)을 형성한다(도 16).
계속해서, 실리콘 질화막(40)을 마스크로 하여, 예를 들어 불산 수용액을 사용한 습식 에칭에 의해, 소자 분리 절연막(46)을 예를 들어 30nm 정도 에칭한다. 이 에칭은, 완성한 트랜지스터에 있어서, 에피택셜 실리콘층(36)의 표면 높이와 소자 분리 절연막(46)의 표면 높이가 동일 정도가 되도록 조정하기 위한 것이다.
계속해서, 예를 들어 핫 인산을 사용한 습식 에칭에 의해 실리콘 질화막(40)을 제거한다(도 17).
계속해서, 포토리소그래피에 의해, 메모리 셀 영역(50) 및 고전압 NMOS 트랜지스터 영역(52)을 노출시키는 포토레지스트막(48)을 형성한다.
계속해서, 포토레지스트막(48)을 마스크로 하여 이온 주입을 행하고, 메모리 셀 영역(50) 및 고전압 NMOS 트랜지스터 영역(52)에, P웰(54) 및 매립 N웰(56)을 형성한다(도 18).
P웰(54)은, 예를 들어 붕소 이온을 가속 에너지 420keV, 도우즈량1.4×1013cm-2의 조건 및 가속 에너지 150keV, 도우즈량 1.6×1012cm-2의 조건에서 이온 주입함으로써 형성한다. 또한, 매립 N웰(56)은 예를 들어 인 이온을, 가속 에너지 2MeV, 도우즈량 2×1013cm-2의 조건에서 이온 주입함으로써 형성한다.
계속해서, 예를 들어 애싱에 의해 포토레지스트막(48)을 제거한다.
계속해서, 포토리소그래피에 의해, 고전압 PMOS 트랜지스터 영역(60)을 노출시키는 포토레지스트막(58)을 형성한다.
계속해서, 포토레지스트막(58)을 마스크로 하여 이온 주입을 행하여, 고전압 PMOS 트랜지스터 영역(60)에 N웰(62)을 형성한다(도 19). N웰(62)은, 예를 들어 인 이온을, 가속 에너지 480keV, 도우즈량 2.9×1012cm-2의 조건에서 이온 주입함으로써 형성한다.
또한, 이에 의해 P웰(54)은 N웰(62)과 매립 N웰(56)(N웰(32)일 수도 있음)에 의해 둘러싸인 이중 웰이 된다.
계속해서, 예를 들어 애싱에 의해 포토레지스트막(58)을 제거한다.
계속해서, 포토리소그래피에 의해, 메모리 셀 영역(50)을 노출시키는 포토레지스트막(64)을 형성한다.
계속해서, 포토레지스트막(64)을 마스크로 하여 이온 주입을 행하여, 메모리 셀 영역(50)에, 임계값 전압 제어용의 채널 불순물층이 되는 P형 불순물층(66)을 형성한다(도 20).
P형 불순물층(66)은, 예를 들어 붕소 이온을, 가속 에너지 15keV, 도우즈량 5.0×1013cm-2의 조건에서 이온 주입함으로써 형성한다.
계속해서, 예를 들어 애싱에 의해 포토레지스트막(64)을 제거한다.
계속해서, 예를 들어 불산 수용액을 사용한 습식 에칭에 의해, 실리콘 산화막(38)을 제거한다.
계속해서, 에피택셜 실리콘층(36)의 표면을 웨트 분위기 중에서 열 산화하여, 에피택셜 실리콘층(36)의 표면에, 예를 들어 막 두께 10nm의 실리콘 산화막을 포함하는 터널 게이트 절연막(68)을 형성한다. 터널 게이트 절연막(68)은 예를 들어 온도를 750℃, 질소 유량을 5.28slm, 산소 유량을 4.8slm, 수소 유량을 0.264slm, 압력을 상압, 시간을 65분으로 해서 성막을 행한다.
또한, 터널 게이트 절연막(68)의 성막에는, 높은 막 두께 제어성이 요구되기 때문에, LPRO법이 아니라 웨트 산화법을 사용한다.
계속해서, 터널 게이트 절연막(68)이 형성된 실리콘 기판(10) 위에 예를 들어 CVD법에 의해, 인이 첨가된 폴리실리콘막(70)을 퇴적한다.
계속해서, 포토리소그래피에 의해, 플로팅 게이트(102)가 되는 폴리실리콘막(70)의 패터닝용의 포토레지스트막(72)을 형성한다.
계속해서, 포토레지스트막(72)을 마스크로 하여 폴리실리콘막(70)을 패터닝하고, 메모리 셀 영역 이외의 폴리실리콘막(70)을 제거함과 함께, 인접하는 메모리 트랜지스터간의 플로팅 게이트를 분리하기 위한 예비적인 가공을 행한다(도 21).
계속해서, 예를 들어 애싱에 의해 포토레지스트막(72)을 제거한다.
계속해서, 전체면에, 예를 들어 감압 CVD법에 의해, 예를 들어 막 두께 5nm의 실리콘 산화막(74)을 퇴적한다. 성막 온도는, 예를 들어 750℃로 한다.
계속해서, 실리콘 산화막(74) 위에 예를 들어 감압 CVD법에 의해, 예를 들어 막 두께 10nm의 실리콘 질화막(76)을 퇴적한다(도 22).
계속해서, LPRO법에 의해, 실리콘 질화막(76)의 표면을 산화하여, 예를 들어 막 두께 5nm의 실리콘 산화막(78)을 형성한다(도 23). 산화 조건은, 예를 들어 온도를 750℃, 산소 유량을 7slm, 수소 유량을 3slm, 압력을 0.95Torr, 시간을 30분으로 한다. LPRO법을 사용함으로써, 산화 온도를 750℃ 정도 이하까지 저온화할 수 있어, DDC 트랜지스터부의 불순물의 확산을 억제할 수 있다.
또한, 통상의 웨트 산화에 의해 동일한 막 두께의 실리콘 산화막을 성장시키기 위해서는, 950℃에서 산화해도, 실리콘 상에서의 막 두께 환산으로 240nm 정도의 성장에 필요로 하는 산화 시간이 필요하여, DDC 트랜지스터부의 불순물의 확산을 억제하는 것은 불가능하다.
또한, 이렇게 형성되는 실리콘 산화막(78)/실리콘 질화막(76)/실리콘 산화막(74)의 적층막(ONO막)은 메모리 트랜지스터의 게이트간 절연막이 된다.
계속해서, 포토리소그래피에 의해, 고전압 NMOS 트랜지스터 영역(52)을 노출시키는 포토레지스트막(80)을 형성한다.
계속해서, 포토레지스트막(80)을 마스크로 하여 이온 주입을 행하여, 고전압 NMOS 트랜지스터 영역(52)에, 임계값 전압 제어용의 채널 불순물층이 되는 P형 불순물층(82)을 형성한다(도 24). P형 불순물층(82)은, 예를 들어 붕소 이온을, 가속 에너지 10keV, 도우즈량 1.5×1012cm-2의 조건에서 이온 주입함으로써 형성한다.
계속해서, 예를 들어 애싱에 의해 포토레지스트막(80)을 제거한다.
계속해서, 포토리소그래피에 의해, 고전압 PMOS 트랜지스터 영역(60)을 노출시키는 포토레지스트막(84)을 형성한다.
계속해서, 포토레지스트막(84)을 마스크로 하여 이온 주입을 행하여, 고전압 PMOS 트랜지스터 영역(60)에, 임계값 전압 제어용의 채널 불순물층이 되는 N형 불순물층(86)을 형성한다(도 25). N형 불순물층(86)은 예를 들어 인 이온을, 가속 에너지 25keV, 도우즈량 1.6×1012cm-2의 조건에서 이온 주입함으로써 형성한다.
계속해서, 예를 들어 애싱에 의해 포토레지스트막(84)을 제거한다.
계속해서, 포토리소그래피에 의해, 메모리 셀 영역을 덮고, 고전압 트랜지스터 영역 및 DDC 트랜지스터 영역을 노출시키는 포토레지스트막(88)을 형성한다.
계속해서, 포토레지스트막(88)을 마스크로 하여, 실리콘 산화막(78), 실리콘 질화막(76), 실리콘 산화막(74, 68)을 에칭하여, 고전압 트랜지스터 영역 및 DDC 트랜지스터 영역의 ONO막을 제거한다(도 26).
계속해서, 에피택셜 실리콘층(36)의 표면을 웨트 분위기 중에서 열 산화하여, 에피택셜 실리콘층(36)의 표면 위에, 예를 들어 막 두께 10nm의 실리콘 산화막(90a)을 형성한다. 실리콘 산화막(90a)은, 예를 들어 온도를 750℃, 질소 유량을 5.28slm, 산소 유량을 4.8slm, 수소 유량을 0.264slm, 압력을 상압, 시간을 65분으로 해서 성막을 행한다.
또한, 후에 게이트 절연막이 되는 실리콘 산화막(90a)의 성막에는, 높은 막 두께 제어성이 요구되기 때문에, LPRO법이 아니라 웨트 산화법을 사용한다.
계속해서, 포토리소그래피에 의해, DDC 트랜지스터 영역을 노출시키고, 다른 영역을 덮는 포토레지스트막(92)을 형성한다.
계속해서, 예를 들어 불산 수용액을 사용한 습식 에칭에 의해, 포토레지스트막(92)을 마스크로 하여 실리콘 산화막(90a)을 에칭한다. 이에 의해, DDC 트랜지스터 영역의 실리콘 산화막(90a)을 제거한다(도 27).
계속해서, 예를 들어 애싱에 의해 포토레지스트막(92)을 제거한다.
계속해서, 예를 들어 ISSG법에 의해, 감압 하에서 에피택셜 실리콘층(36)의 표면을 웨트 산화한다. 이에 의해, DDC 트랜지스터 영역에, 예를 들어 막 두께 2nm의 실리콘 산화막을 포함하는 게이트 절연막(94)을 형성함과 함께, 실리콘 산화막(90a)을 추가 산화하여 게이트 절연막(90)을 형성한다(도 28). 처리 조건은, 예를 들어 온도를 810℃, 시간을 20초간으로 한다. 여기서, 본 웨트 산화의 처리 시간은 20초간으로 단시간이기 때문에, DDC 트랜지스터의 임계값 전압의 변동에 관한 영향은 무시할 수 있는 범위이다.
또한, 게이트 절연막(90, 94)을 형성할 때의 산화 공정은, DDC 트랜지스터의 통상 프로세스이며, DDC 트랜지스터의 게이트 절연막 형성 프로세스의 산화 조건을 그대로 사용할 수 있다.
계속해서, 불활성 가스 분위기 중에서, 예를 들어 1050℃, 1초간의 단시간 열처리를 행한다. 여기서, 본 열처리의 처리 시간은 1초간으로 단시간이기 때문에, DDC 트랜지스터의 임계값 전압의 변동에 관한 영향은 무시할 수 있는 범위이다.
계속해서, 전체면에, 예를 들어 감압 CVD법에 의해, 예를 들어 막 두께 100nm의 논 도프의 폴리실리콘막(96)을 퇴적한다. 처리 조건은, 예를 들어 온도를 605℃로 한다.
계속해서, 폴리실리콘막(96) 위에 예를 들어 플라즈마 CVD법에 의해, 예를 들어 막 두께 50nm의 실리콘 질화막(98)을 퇴적한다(도 29).
계속해서, 포토리소그래피에 의해, 메모리 셀 영역에 메모리 트랜지스터의 게이트 패턴을 갖고, 다른 영역을 덮는 포토레지스트막(100)을 형성한다.
계속해서, 포토레지스트막(100)을 마스크로 하여, 실리콘 질화막(98), 폴리실리콘막(96), 실리콘 산화막(78), 실리콘 질화막(76), 실리콘 산화막(74), 폴리실리콘막(70)을 패터닝한다. 이에 의해, 메모리 셀 영역에, 폴리실리콘막(70)을 포함하는 플로팅 게이트(102)와, ONO막(104)과, 폴리실리콘막(96)을 포함하는 컨트롤 게이트(106)와, 실리콘 질화막(98)을 갖는 게이트 스택 구조를 형성한다. ONO막(104)은 실리콘 산화막(74), 실리콘 질화막(76) 및 실리콘 산화막(78)의 적층막이다(도 30).
계속해서, 예를 들어 애싱에 의해 포토레지스트막(100)을 제거한다.
계속해서, LPRO법에 의해, 게이트 스택 구조의 측벽 부분을 산화하여, 예를 들어 막 두께 10nm의 실리콘 산화막(108)을 형성한다(도 31). 산화 조건은, 예를 들어 온도를 750℃, 산소 유량을 7slm, 수소 유량을 3slm, 압력을 0.95Torr, 시간을 45분으로 한다. LPRO법을 사용함으로써, 산화 온도를 750℃ 정도 이하까지 저온화할 수 있어, DDC 트랜지스터부의 불순물의 확산을 억제할 수 있다.
계속해서, 포토리소그래피에 의해, 메모리 셀 영역을 노출시키고, 다른 영역을 덮는 포토레지스트막(110)을 형성한다.
계속해서, 포토레지스트막(110) 및 게이트 스택 구조를 마스크로 하여 이온 주입을 행하여, 메모리 셀 영역에, 소스/드레인 영역이 되는 N형 불순물층(112)을 형성한다(도 32). 예를 들어, 비소 이온을, 가속 에너지 90keV, 도우즈량 6×1014cm-2의 조건에서 이온 주입하여, N형 불순물층(112)을 형성한다.
계속해서, 예를 들어 애싱에 의해 포토레지스트막(110)을 제거한다.
계속해서, LPRO법에 의해, 게이트 스택 구조의 측벽 부분을, 다시 10nm 정도 산화한다. 산화 조건은, 예를 들어 온도를 750℃, 산소 유량을 7slm, 수소 유량을 3slm, 압력을 0.95Torr, 시간을 45분으로 한다. LPRO법을 사용함으로써, 산화 온도를 750℃ 정도 이하까지 저온화할 수 있어, DDC 트랜지스터부의 불순물의 확산을 억제할 수 있다. 또한, 도면에서는, 2번의 산화로 형성되는 실리콘 산화막도, 실리콘 산화막(108)이라 나타내고 있다.
계속해서, 예를 들어 감압 CVD법에 의해 실리콘 질화막을 퇴적한다.
계속해서, 이 실리콘 질화막 및 실리콘 질화막(98)을 이방성 에칭하여, 게이트 스택 구조의 측벽 부분에, 실리콘 질화막을 포함하는 측벽 절연막(114)을 형성한다(도 33).
계속해서, 포토리소그래피에 의해, DDC 트랜지스터 영역 및 고전압 트랜지스터 영역에 게이트 패턴을 갖고, 메모리 셀 영역을 덮는 포토레지스트막(116)을 형성한다.
계속해서, 포토레지스트막(116)을 마스크로 하여 폴리실리콘막(96)을 패터닝하고, DDC 트랜지스터 영역 및 고전압 트랜지스터 영역에, 게이트 전극(118)을 형성한다(도 34).
계속해서, 예를 들어 애싱에 의해 포토레지스트막(116)을 제거한다.
계속해서, 포토리소그래피 및 이온 주입에 의해, DDC-NMOS 트랜지스터 영역에, LDD 영역이 되는 N형 불순물층(120)을 형성한다. 또한, 포토리소그래피 및 이온 주입에 의해, DDC-PMOS 트랜지스터 영역에, LDD 영역이 되는 P형 불순물층(122)을 형성한다. 또한, 포토리소그래피 및 이온 주입에 의해, 고전압 NMOS 트랜지스터 영역에, LDD 영역이 되는 N형 불순물층(124)을 형성한다. 또한, 포토리소그래피 및 이온 주입에 의해, 고전압 PMOS 트랜지스터 영역에, LDD 영역이 되는 P형 불순물층(126)을 형성한다(도 35).
계속해서, 예를 들어 감압 CVD법에 의해 실리콘 산화막을 퇴적한다.
계속해서, 이 실리콘 산화막을 이방성 에칭하여, 메모리 트랜지스터의 게이트 스택 구조의 측벽 부분 및 게이트 전극(118)의 측벽 부분에, 실리콘 산화막을 포함하는 측벽 절연막(128)을 형성한다(도 36).
계속해서, 포토리소그래피 및 이온 주입에 의해, DDC-NMOS 트랜지스터 영역, 고전압 NMOS 트랜지스터 영역 및 메모리 셀 영역에, 소스/드레인 영역이 되는 N형 불순물층(130)을 형성한다. 또한, 포토리소그래피 및 이온 주입에 의해, DDC-PMOS 트랜지스터 영역 및 고전압 PMOS 트랜지스터 영역에, 소스/드레인 영역이 되는 P형 불순물층(132)을 형성한다(도 37).
N형 불순물층(130)은 예를 들어 인 이온을, 가속 에너지 8keV, 도우즈량 8.0×1015cm-2의 조건에서 이온 주입함으로써 형성한다. 또한, P형 불순물층(132)은 예를 들어 붕소 이온을, 가속 에너지 4keV, 도우즈량 4.0×1015cm-2의 조건에서 이온 주입함으로써 형성한다.
계속해서, 불활성 가스 분위기 중에서, 예를 들어 1025℃, 0초간의 단시간 열처리를 행하여, 주입한 불순물의 활성화 및 컨트롤 게이트(106) 및 게이트 전극(118) 중의 확산을 행한다. 여기서, 본 열처리의 처리 시간은 단시간이기 때문에, DDC 트랜지스터의 임계값 전압의 변동에 관한 영향은 무시할 수 있는 범위이다.
이 열처리에 의해, DDC-NMOS 트랜지스터 영역에는, N형 불순물층(120, 130)을 포함하는 N형 소스/드레인 영역(134)이 형성된다. 또한, DDC-PMOS 트랜지스터 영역에는, P형 불순물층(122, 132)을 포함하는 P형 소스/드레인 영역(136)이 형성된다. 또한, 고전압 NMOS 트랜지스터 영역에는, N형 불순물층(124, 130)을 포함하는 N형 소스/드레인 영역(138)이 형성된다. 또한, 고전압 PMOS 트랜지스터 영역에는, P형 불순물층(126, 132)을 포함하는 P형 소스/드레인 영역(140)이 형성된다. 또한, 메모리 셀 영역에는, N형 불순물층(112, 130)을 포함하는 N형 소스/드레인 영역(142)이 형성된다.
계속해서, 살리사이드 프로세스에 의해, 컨트롤 게이트(106) 위, 게이트 전극(118) 위, N형 소스/드레인 영역(134, 138, 142) 위 및 P형 소스/드레인 영역(136, 140) 위에 금속 실리사이드막(144)을 선택적으로 형성한다(도 38). 금속 실리사이드막(144)은 특별히 한정되는 것은 아니지만, 예를 들어 코발트 실리사이드막을 적용할 수 있다.
계속해서, 전체면에, 예를 들어 CVD법에 의해, 예를 들어 막 두께 50nm의 실리콘 질화막을 퇴적하여, 에칭 스토퍼막으로서의 실리콘 질화막을 형성한다.
계속해서, 실리콘 질화막 위에, 예를 들어 고밀도 플라즈마 CVD법에 의해, 예를 들어 막 두께 500nm의 실리콘 산화막을 퇴적한다.
이에 의해, 실리콘 질화막과 실리콘 산화막의 적층막의 층간 절연막(146)을 형성한다.
계속해서, 예를 들어 CMP법에 의해, 층간 절연막(146)의 표면을 연마하여 평탄화한다.
계속해서, 층간 절연막(146)에 매립된 콘택트 플러그(148), 콘택트 플러그(148)에 접속된 배선(150) 등을 형성한다(도 39).
이 후, 원하는 백 엔드 프로세스를 행하여, 본 실시 형태에 의한 반도체 장치를 완성한다.
이와 같이, 본 실시 형태에 따르면, DDC 트랜지스터 및 플래시 메모리 트랜지스터의 특성을 저하시키지 않고 이들 트랜지스터를 혼재시킬 수 있다.
[변형 실시 형태]
상기 실시 형태에 한하지 않고 다양한 변형이 가능하다.
예를 들어, 상기 실시 형태에서는, 가장 바람직한 조건으로서, 터널 게이트 절연막(68)의 형성 공정, 게이트 절연막(90)의 형성 공정, 실리콘 산화막(78)의 형성 공정 및 실리콘 산화막(108)의 형성 공정 전부를 저온 조건에서 행했지만, 반드시 전부를 저온화할 필요는 없다. DDC 트랜지스터의 특성에 대한 영향을 고려하면서, 저온화하는 공정을 적절히 선택하도록 해도 된다. 예를 들어, 상기 4 공정 중 가장 산화가 곤란한 공정은 실리콘 산화막(78)의 형성 공정이며, 이 공정만을 저온화하도록 해도 된다.
또한, 상기 실시 형태에서는, 터널 게이트 절연막(68)의 형성 공정, 게이트 절연막(90)의 형성 공정, 실리콘 산화막(78)의 형성 공정 및 실리콘 산화막(108)의 형성 공정으로서, 각각에 적합한 열산화 조건을 예시했지만, 각 공정의 열산화 조건은 이들에 한정되는 것은 아니다. DDC 트랜지스터의 특성에 대한 영향을 방지하는 관점에서는, 이들 열산화 공정을 750℃ 이하의 온도에서 행하면 된다. 상기 각 공정의 열산화 방법은, 원하는 특성의 플래시 메모리 트랜지스터가 얻어지는 범위에서, 적절히 선택하는 것이 바람직하다.
또한, 상기 실시 형태에서는, 플로팅 게이트에 전하를 축적하는 플래시 메모리 트랜지스터를 예시했지만, 이것에 한정되지는 않는다. 예를 들어, 게이트 절연막 및 플로팅 게이트를 갖지 않고, ONO막의 실리콘 질화막에 전하를 축적하는, 소위 SONOS형의 플래시 메모리 트랜지스터의 제조 방법에, 상기 실시 형태의 기술을 적용할 수 있다.
또한, 상기 실시 형태에 기재한 반도체 장치의 구조, 구성 재료, 제조 조건 등은, 일례를 나타낸 것에 지나지 않고, 당업자의 기술 상식 등에 따라서 적절히 수정이나 변경이 가능하다.
이상의 실시 형태에 관하여, 또한 이하의 부기를 개시한다.
(부기 1) 제1 영역 및 제2 영역을 포함하는 반도체 기판의 상기 제1 영역에 불순물층을 형성하는 공정과,
상기 불순물층을 형성한 상기 반도체 기판의 상기 제1 영역 위 및 상기 제2 영역 위에 실리콘층을 에피택셜 성장하는 공정과,
상기 제2 영역 위의 상기 실리콘층 위에 터널 게이트 절연막을 형성하는 공정과,
상기 터널 게이트 절연막 위에 제1 도전체층을 형성하는 공정과,
상기 제1 도전체층 위에 제1 실리콘 산화막과, 실리콘 질화막을 형성하는 공정과,
감압 상태에서 산소와 수소를 산화로 내에 독립적으로 도입하여, 상기 실리콘 질화막을 산소의 활성종 및 수소의 활성종에 폭로함으로써, 상기 실리콘 질화막을 산화하여, 상기 실리콘 질화막 위에 제2 실리콘 산화막을 형성하는 공정과,
상기 제1 영역 위의 상기 실리콘층 위에 제1 게이트 절연막을 형성하는 공정과,
상기 제2 실리콘 산화막 위 및 상기 제1 게이트 절연막 위에, 제2 도전체층을 형성하는 공정과,
상기 제2 영역의, 상기 제2 도전체층, 상기 제2 실리콘 산화막, 상기 실리콘 질화막, 상기 제1 실리콘 산화막 및 상기 제1 도전체층을 패터닝하여, 상기 제2 영역 위에, 불휘발성 메모리 트랜지스터의 스택 게이트를 형성하는 공정과,
상기 제1 영역 위의 상기 제2 도전체층을 패터닝하여, MIS형 트랜지스터의 게이트 전극을 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2) 부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제2 실리콘 산화막을 형성하는 공정은, 750℃ 이하의 온도에서 행하는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 3) 부기 1 또는 2에 기재된 반도체 장치의 제조 방법에 있어서,
상기 터널 게이트 절연막을 형성하는 공정에서는, 상압 상태에서 산소와 수소를 산화로 외부에서 반응시킨 뒤에 상기 산화로 내에 도입하여 상기 실리콘층을 산화함으로써, 상기 제2 실리콘 산화막을 형성하는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 4) 부기 1 내지 3 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 있어서,
상기 터널 게이트 절연막을 형성하는 공정은, 750℃ 이하의 온도에서 행하는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 5) 부기 1 내지 4 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 있어서,
상기 반도체 기판은, 제3 영역을 더 갖고,
상기 제2 실리콘 산화막을 형성하는 공정 후, 상기 제1 게이트 절연막을 형성하는 공정 전에, 상기 반도체 기판의 상기 제2 영역 위 및 상기 제3 영역 위에, 상압 상태에서 산소와 수소를 산화로 외부에서 반응시킨 뒤에 상기 산화로 내에 도입하여 상기 실리콘층을 산화함으로써, 제2 게이트 절연막을 형성하는 공정과, 상기 제2 영역 위의 상기 제2 게이트 절연막을 제거하는 공정을 더 갖는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 6) 부기 5에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제2 게이트 절연막을 형성하는 공정은, 750℃ 이하의 온도에서 행하는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 7) 부기 1 내지 6 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 있어서,
상기 스택 게이트를 형성하는 공정 후, 상기 게이트 전극을 형성하는 공정 전에, 상기 스택 게이트를 산화하여, 상기 스택 게이트의 측벽 부분에 제3 실리콘 산화막을 형성하는 공정을 더 갖는
것을 특징으로 하는 반도체 기억 장치의 제조 방법.
(부기 8) 부기 7에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제3 실리콘 산화막을 형성하는 공정에서는, 감압 상태에서 산소와 수소를 산화로 내에 독립적으로 도입하여, 각각의 활성 원소를 상기 실리콘 질화막의 상기 표면에 폭로함으로써, 상기 제3 실리콘 산화막을 형성하는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9) 부기 7 또는 8에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제3 실리콘 산화막을 형성하는 공정은, 750℃ 이하의 온도에서 행하는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10) 부기 1 내지 9 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 있어서,
상기 상기 제2 실리콘 산화막을 형성하는 공정은, 배치 처리로 행하는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11) 제1 영역 및 제2 영역을 포함하는 반도체 기판의 상기 제1 영역에 불순물층을 형성하는 공정과,
상기 불순물층을 형성한 상기 반도체 기판의 상기 제1 영역 위 및 상기 제2 영역 위에, 실리콘층을 에피택셜 성장하는 공정과,
상기 실리콘층을 750 ℃ 이하의 온도에서 산화하여, 상기 제2 영역 위의 상기 실리콘층 위에 터널 게이트 절연막을 형성하는 공정과,
상기 터널 게이트 절연막 위에 제1 도전체층을 형성하는 공정과,
상기 제1 도전체층 위에 제1 실리콘 산화막과 실리콘 질화막을 형성하는 공정과,
상기 실리콘 질화막을 750℃ 이하의 온도에서 산화하여, 상기 실리콘 질화막 위에 제2 실리콘 산화막을 형성하는 공정과,
상기 제1 영역 위의 상기 실리콘층 위에 제1 게이트 절연막을 형성하는 공정과,
상기 제2 실리콘 산화막 위 및 상기 제1 게이트 절연막 위에, 제2 도전체층을 형성하는 공정과,
상기 제2 영역의, 상기 제2 도전체층, 상기 제2 실리콘 산화막, 상기 실리콘 질화막, 상기 제1 실리콘 산화막 및 상기 제1 도전체층을 패터닝하여, 상기 제2 영역 위에, 불휘발성 메모리 트랜지스터의 스택 게이트를 형성하는 공정과,
상기 제1 영역 위의 상기 제2 도전체층을 패터닝하여, MIS형 트랜지스터의 게이트 전극을 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12) 부기 11에 기재된 반도체 장치의 제조 방법에 있어서,
상기 반도체 기판은, 제3 영역을 더 갖고,
상기 제2 실리콘 산화막을 형성하는 공정 후, 상기 제1 게이트 절연막을 형성하는 공정 전에, 상기 제1 반도체층을 750℃ 이하의 온도에서 산화하여, 상기 반도체 기판의 상기 제2 영역 위 및 상기 제3 영역 위에 제2 게이트 절연막을 형성하는 공정과, 상기 제2 영역 위의 상기 제2 게이트 절연막을 제거하는 공정을 더 갖는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 13) 부기 11 또는 12에 기재된 반도체 장치의 제조 방법에 있어서,
상기 스택 게이트를 형성하는 공정 후, 상기 게이트 전극을 형성하는 공정 전에, 상기 스택 게이트를 750℃ 이하의 온도에서 산화하여, 상기 스택 게이트의 측벽 부분에 제3 실리콘 산화막을 형성하는 공정을 더 갖는
것을 특징으로 하는 반도체 장치의 제조 방법.
10 : 실리콘 기판
12, 20, 28, 42, 48, 64, 72, 80, 84, 88, 92, 110 : 포토레지스트막
14 : 개구부 16 : 홈
18, 19, 38, 74, 78, 90a : 실리콘 산화막
22 :DDC-NMOS 트랜지스터 영역 24, 54 : P웰
26, 66, 82, 122, 126, 132 : P형 불순물층
30 : DDC-PMOS 트랜지스터 영역 32 : N웰
34, 86, 112, 120, 124, 130 : N형 불순물층
36 : 에피택셜 실리콘층 40, 76, 98 : 실리콘 질화막
44 : 소자 분리 홈 46 : 소자 분리 절연막
50 : 메모리 셀 영역 52 : 고전압 NMOS 트랜지스터 영역
56 : 매립 N웰 60 : 고전압 PMOS 트랜지스터 영역
68 : 터널 게이트 절연막 70, 96 : 폴리실리콘막
90, 94 : 게이트 절연막 114, 128 : 측벽 절연막
134, 138, 142 : N형 소스/드레인 영역
136, 140 : P형 소스/드레인 영역 144 : 금속 실리사이드막
146 : 층간 절연막 148 : 콘택트 플러그
150 : 배선 200 : 실리콘 기판
202 : 소스 영역 204 : 드레인 영역
206 : 채널 영역 208 : 임계값 전압 제어층
210 : 에피택셜층 212 : 게이트 절연막
214 : 게이트 전극

Claims (15)

  1. 제1 영역 및 제2 영역을 포함하는 반도체 기판의 상기 제1 영역에, 불순물층을 형성하는 공정과,
    상기 불순물층을 형성한 후, 상기 반도체 기판의 상기 제1 영역 위 및 상기 제2 영역 위에, 실리콘층을 에피택셜 성장하는 공정과,
    상기 실리콘층을 에피택셜 성장한 후, 상기 반도체 기판의 상방에, 제1 실리콘 산화막과, 실리콘 질화막을 형성하는 공정과,
    감압 상태에서 산소와 수소를 산화로 내에 독립적으로 도입하여, 상기 실리콘 질화막을 산소의 활성종 및 수소의 활성종에 폭로함으로써, 상기 실리콘 질화막을 산화하여, 상기 실리콘 질화막 위에 제2 실리콘 산화막을 형성하는 공정과,
    상기 제1 영역 위의 상기 실리콘층 위에, 제1 게이트 절연막을 형성하는 공정과,
    상기 제2 실리콘 산화막 위 및 상기 제1 게이트 절연막 위에, 제1 도전체층을 형성하는 공정과,
    상기 제1 도전체층, 상기 제2 실리콘 산화막, 상기 실리콘 질화막 및 상기 제1 실리콘 산화막을 패터닝하여, 상기 제2 영역 위에, 불휘발성 메모리 트랜지스터의 스택 게이트를 형성하는 공정과,
    상기 제1 영역 위의 상기 제1 도전체층을 패터닝하여, MIS형 트랜지스터의 게이트 전극을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 영역 위의 상기 실리콘층 위에, 터널 게이트 절연막을 형성하는 공정과,
    상기 제1 실리콘 산화막 및 상기 실리콘 질화막을 형성하기 전에, 상기 터널 게이트 절연막 위에, 제2 도전체층을 형성하는 공정
    을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 실리콘 산화막을 형성하는 공정은, 750℃ 이하의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 터널 게이트 절연막을 형성하는 공정에서는, 상압 상태에서 산소와 수소를 산화로 외부에서 반응시킨 뒤에 상기 산화로 내에 도입하여 상기 실리콘층을 산화함으로써, 상기 제2 실리콘 산화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 터널 게이트 절연막을 형성하는 공정은, 750℃ 이하의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 반도체 기판은, 제3 영역을 더 갖고,
    상기 제2 실리콘 산화막을 형성하는 공정 후, 상기 제1 게이트 절연막을 형성하는 공정 전에, 상기 제2 영역 및 상기 제3 영역의 상기 반도체 기판 위에, 상압 상태에서 산소와 수소를 산화로 외부에서 반응시킨 후에 상기 산화로 내에 도입하여 상기 실리콘층을 산화함으로써, 제2 게이트 절연막을 형성하는 공정과,
    상기 제2 영역 위의 상기 제2 게이트 절연막을 제거하는 공정
    을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 게이트 절연막을 형성하는 공정은, 750℃ 이하의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 스택 게이트를 형성하는 공정 후, 상기 게이트 전극을 형성하는 공정 전에, 상기 스택 게이트를 산화하여, 상기 스택 게이트의 측벽 부분에 제3 실리콘 산화막을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제3 실리콘 산화막을 형성하는 공정에서는, 감압 상태에서 산소와 수소를 산화로 내에 독립적으로 도입하여, 각각의 활성 원소를 상기 실리콘 질화막의 상기 표면에 폭로함으로써, 상기 제3 실리콘 산화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 제3 실리콘 산화막을 형성하는 공정은, 750℃ 이하의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 제2 실리콘 산화막을 형성하는 공정은, 배치(batch) 처리로 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1 영역 및 제2 영역을 포함하는 반도체 기판의 상기 제1 영역에, 불순물층을 형성하는 공정과,
    상기 불순물층을 형성한 후, 상기 반도체 기판의 상기 제1 영역 위 및 상기 제2 영역 위에, 실리콘층을 에피택셜 성장하는 공정과,
    상기 실리콘층을 에피택셜 성장한 후, 상기 반도체 기판의 상방에, 제1 실리콘 산화막과, 실리콘 질화막을 형성하는 공정과,
    상기 실리콘 질화막을 750℃ 이하의 온도에서 산화하여, 상기 실리콘 질화막 위에 제2 실리콘 산화막을 형성하는 공정과,
    상기 제1 영역 위의 상기 실리콘층 위에, 제1 게이트 절연막을 형성하는 공정과,
    상기 제2 실리콘 산화막 위 및 상기 제1 게이트 절연막 위에, 제1 도전체층을 형성하는 공정과,
    상기 제1 도전체층, 상기 제2 실리콘 산화막, 상기 실리콘 질화막 및 상기 제1 실리콘 산화막을 패터닝하여, 상기 제2 영역 위에, 불휘발성 메모리 트랜지스터의 스택 게이트를 형성하는 공정과,
    상기 제1 영역 위의 상기 제2 도전체층을 패터닝하여, MIS형 트랜지스터의 게이트 전극을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 실리콘층을 750℃ 이하의 온도에서 산화하여, 상기 제2 영역 위의 상기 실리콘층 위에 터널 게이트 절연막을 형성하는 공정과,
    상기 제1 실리콘 산화막 및 상기 실리콘 질화막을 형성하기 전에, 상기 터널 게이트 절연막 위에, 제2 도전체층을 형성하는 공정
    을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 반도체 기판은, 제3 영역을 더 갖고,
    상기 제2 실리콘 산화막을 형성하는 공정 후, 상기 제1 게이트 절연막을 형성하는 공정 전에, 상기 실리콘층을 750℃ 이하의 온도에서 산화하여, 상기 제2 영역의 상기 실리콘층 위 및 상기 제3 영역의 상기 실리콘층 위에, 제2 게이트 절연막을 형성하는 공정과,
    상기 제2 영역 위의 상기 제2 게이트 절연막을 제거하는 공정
    을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제11항에 있어서,
    상기 스택 게이트를 형성하는 공정 후, 상기 게이트 전극을 형성하는 공정 전에, 상기 스택 게이트를 750℃ 이하의 온도에서 산화하여, 상기 스택 게이트의 측벽 부분에 제3 실리콘 산화막을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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