KR20140147781A - 기계적으로 자율적인 미소전자 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 기계적으로 자율적인 미소전자 장치(10)를 제조하는 방법에 관한 것이다. 이 미소전자 장치는, 적어도 하나의 제1면으로부터 전기적 연결을 가능하게 하는 하나 이상의 전기 관통로(50)를 포함하며, 본 방법은
- 제1기판(100)의 제1면에 노출되는 전기 관통로(50)의 제1부분(51)을 포함하는 제1기판(100)으로부터, 그리고 제2기판(200)의 제1면에 노출되는 전기 관통로(50)의 제2부분(52)을 포함하는 제2기판(200)으로부터, 제2기판(200) 상에 제1기판(100)을 그 제1면들의 직접 접합을 통해 접합하여서, 전기 관통로(50)의 제1부분(51)과 제2부분(52)이 전기적으로 연속되도록 하는 단계와,
- 제1기판(100)의 제1면에 대향하는 제2면에서, 전기 관통로(50)의 제1부분(51)에 도달할 때까지 상기 제1기판(100)의 일부를 부분적으로 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

기계적으로 자율적인 미소전자 장치의 제조 방법{METHOD FOR PRODUCING A MECHANICALLY AUTONOMOUS MICROELECTRONIC DEVICE}
본 발명은 3D(3차원) 집적에 관한 것으로, 특히, 인터포저 기술이라고도 부르는 2.5D 집적에 관한 것이다. 보다 구체적으로 본 발명은 적어도 하나의 전기 관통로(electric via)를 포함하는, 기계적으로 자율적인 미소전자 장치의 제조에 관한 것이다.
전자 산업에서 매 2년마다 전자 소자의 집적도가 2배가 된다는 경험적 예측에 관한 무어의 법칙(Moore law)을 참조하면, 현재의 전자공학의 발전은 두 가지의 상보적인 방향으로 흔히 언급된다. 한 가지의 발전 방향은 ≪모어무어(More Moore)≫ 소형화(miniaturisation)로서, 기본 소자의 크기가 지속적으로 감소된다는 것이고, 다른 하나는, ≪모어댄무어(More than Moore)≫ 다양화(diversification)로서, 이는 소형화의 정도가 어떻든간에 동일한 칩 내에 점점 더 많은 기능들이 집적된다는 경향을 정의한다. 이들 두 가지 발전은 동시적이며, 모든 주요 연구개발자에 의해 연구되는 폭넓은 기술과 방법에 관련되어 있다. 연구되는 방법 중에서, 3차원의 ≪3D 집적≫ 아키텍처는, 칩 및/또는 웨이퍼를 중첩시키고 전자 소자들을 수직으로 적층하여서 각 층들을 직접 관통해서 각 소자들을 최단으로 전기 연결한다. 3D 집적에서는 수직으로 적층된 각종 칩들 간의 전기적 연결을 제어해야 한다. 많은 어려움, 구체적으로, 복잡한 설계, 열 발산에 수반된 문제들, 표준화의 부재, 신뢰성, 적층 회로에 적용되는 테스트 전략의 정의 등의 과제에 직면해야 한다.
회로의 입력과 출력에 신호를 주기 위해 일반적으로 사용되는 연결 방식으로 "와이어 접합(wire bonding)" 및 "플립 칩(flip chip) 접합"의 두 가지 유형이 있다. 동일한 ≪패키징≫ 내에서 외부 도선을 사용하지 않고 다수의 칩을 연결하는 여러 방식들을 이용가능하다. 이러한 모든 집적화 방식 중에서, 일반적인 방식은, 제1면과 제2면의 전기적 연결을 위해 칩 외부에서 와이어를 사용하지 않고 전기 관통로(electric via)를 통해서 행하는 것이다. 칩 내에서의 연결을 행하기 위해서 두 가지 옵션이 제공된다. 첫 번째 옵션은 적층된 활성 칩들 중 하나에 직접 전기 관통로를 형성하는 것이다. 두 번째 옵션은 더 일반적으로 사용되는 것으로서, 기계적으로 자율적인 미소전자 장치(mechanically autonomous microelectronic device) 또는 패시브 기판(passive substrate)(인터포저(interposer)라고도 부름)을 설계하는 것이다. 이를 이용하여 이 장치 주위에 있는 두 개의 "샌드위치" 식으로 구성된 칩을 연결한다. 내부 배선과 인터포저의 전면 및 후면을 연결하는 전기 관통로를 사용하여, 양측의 시스템이 서로 통하게 된다. 하나의 기계적으로 자율적인 미소전자 장치 상에 여러 소자들이 나란히 배치되는 경우에, 이를 2.5D 집적이라고 부른다.
실리콘 인터포저가 최근에 업계에서 개발되었다. 그러나, 몇 가지 단점 때문에 사용하기가 곤란하다. 사실상, 현재의 인터포저는 그 두께가 얇기 때문에 기계적으로 안정하지 않다. 일반적으로 말하자면, 현재의 인터포저는 꽤 얇은데, 그 이유는 상면(≪칩 배선(interconnection)≫)으로부터 하면(≪기판 배선≫)으로의 통로를 만들기 위하여 수직적인 전기 연결(TSV(≪Through Silicon Via≫) 또는 TGV(≪Through Glass Via≫))이 제공되기 때문이다. 실리콘의 경우에, 현재의 진보된 제조 기술로는 약 10:1의 폼팩터(form factor)를 갖는 전기 관통로를 형성하는 것이 가능하다. 전기적 요건과 구리제 전기 관통로를 충전하는 비용을 고려하여, 많은 업계 종사자들은 전기 관통로의 실용적인 직경을 대략 10 미크론으로 선택하였다. 10:1의 폼팩터는, 전기 관통로의 길이, 따라서 인터포저의 두께가 일반적으로 80 내지 120 미크론으로 제한된다는 것을 의미한다. 향후 수 년 동안에, 이보다 더 큰 폼팩터를 전기 관통로에 대한 목표로 삼아야 할 것이다. 예컨대 단지 20:1의 폼팩터라도 일부 업계 종사자들은 목표하고 있다. 그러나, 개선된 폼팩터라 할지라도, 전기 관통로의 길이는 매우 얇은 인터포저의 제작 및 활용을 요하며, 결과적으로 본연의 기계적 취성(brittleness)을 필요로 한다.
실리콘 인터포저는 비교적 얇으며 기계적으로 깨지기 쉬운 점에서 큰 단점이 있기 때문에, 전기적 측정 및 테스트가 점점 더 어려워지고 조만간 거의 불가능해질 수도 있다. 인터포저는 조립 전에 테스트할 가능성이 크며, 따라서 불합격에 따른 비용이 매우 높을 것이다. 몇몇 회사에서는 현재 여전히, 칩과 인터포저를 모두 제조할 수 있다. 한 제조자만이 칩과 인터포저의 생산에 관여할 경우에는, 불합격 비용을 회수하는 문제를 내부적으로 처리할 수 있으며 보다 용이하게 통제할 수 있다. 그러나 두 개별 제조회사들은, 테스트 및 정량화를 수행하는 방법을 모르기 때문에 이들 두 회사가 불합격의 규칙 및 조건에 합의하는 것은 매우 어렵다. 이것은, 칩을 생산하는 한 회사와 기판을 생산하는 다른 회사가 더 이상 협력하지 않게 되어, 생산 단위 및 개발 비용을 갖지 않는 회사들의 생산 라인에 영향을 주는 것을 피할 수 없게 됨을 의미한다.
현재 실리콘 인터포저의 제조 공정은 까다롭다(따라서 비용이 많이 든다). (고비용 이외에) 주된 이유 중 하나는, 현재의 방법은 매우 얇은 웨이퍼의 취급 및 처리를 필요로 한다는 것이다. 웨이퍼를 취급할 때에 매우 얇은 실리콘 인터포저가 임시 접합에 의해서 실리콘 또는 글라스 기판에 부착된 상태로 유지될 때에, 진보적인 기술이 사용된다. 따라서 매우 얇은 소자의 처리 다음에 이루어지는 접합 및 접합 해제가 매우 어려워진다. 그 밖의 많은 접합 및 접합 해제 기술, 예를 들어서, 이른바 ≪레이저 해제(laser release)≫, ≪온도 해제(temperature release)≫, ≪다층 접착(multi-layer glue)≫, ≪회전 도포(spin-on)≫, ≪라미네이트(laminate)≫ 기술 등이 존재한다. 그러나 일반적으로 말해서, 업계에서는 기준 기술이라는 것이 합의될 수 없다. 즉, 각 기술에는 단점이 있는 것이다.
실리콘 인터포저를 제조하기 위해 어떠한 집적 방법을 선택하든간에 최종 소자는 매우 얇다. 실리콘 인터포저의 각 상이한 면에 상이한 스트레스가 가해질 때(상면과 하면은 매우 상이한 구조를 가지며, 상이한 배선 위치가 필요함이 명백하다), 인터포저는 굴곡되어서 변형되는 경향이 있다. 인터포저의 표면이 클수록 그 굴곡 및 변형은 심해진다.
이상이, 비용 이전에, 오늘날 인터포저를 설계할 때의 주된 기술적 과제이다.
본 발명에 의해서 현재 기술의 단점들 중 전부 또는 적어도 일부를 개선할 수 있다. 본 발명은 생산 라인에서 요구하는 사항을 만족시키는, 기계적으로 안정적이며 자율적인 미소전자 장치를 제조하는 것에 관한 것이다.
본 발명의 한 측면은 기계적으로 자율적인 미소전자 장치를 제조하는 방법에 있어서, 이 미소전자 장치의 적어도 하나의 제1면으로부터의 전기적 연결을 가능하게 하는 적어도 하나의 전기 관통로가 포함된 기계적으로 자율적인 미소전자 장치를 제조하는 방법에 관련된다.
본 발명에 따른 방법은 아래와 같은 단계를 포함한다.
- 제1기판의 제1면에 노출되는 전기 관통로의 제1부분을 포함하는 제1기판으로부터, 그리고 제2기판의 제1면에 노출되는 전기 관통로의 제2부분을 포함하는 제2기판으로부터, 제2기판 상에 제1기판을 그 제1면들의 직접 접합을 통해 접합하여서 전기 관통로의 제1부분과 제2부분이 전기적으로 연속되도록 하는 단계와,
- 제1기판의 제1면에 대향하는 제2면으로부터, 전기 관통로의 제1부분에 도달할 때까지 상기 제1기판의 일부를 부분적으로 제거하는 단계.
본 발명에 따르면, 미소전자 장치(microelectronic device)는 미크론 및/또는 나노미터 크기를 갖는 소자들을 포함하는 장치를 의미하고, 기계적으로 자율적인 장치는 센티미터 또는 그 미만의 크기를 갖는 소자들을 포함한다.
본 발명은 또한 기계적으로 자율적인 미소전자 장치에 있어서, 이 미소전자 장치의 적어도 하나의 제1면으로부터의 전기적 연결을 가능하게 하는 적어도 하나의 전기 관통로가 포함된, 기계적으로 자율적인 미소전자 장치에 관련된다. 이 장치에서, 제1기판의 제1면에 노출되는 전기 관통로의 제1부분을 포함하는 제1기판과, 제2기판의 제1면에 노출되는 전기 관통로의 제2부분을 포함하는 제2기판은 접합 계면으로부터 협동하는 것을 특징으로 한다.
본 발명에 의해 창출되는 기술적 효과는, 상이한 기판들의 전기 관통로 부분들로부터, 더 높은 폼팩터를 갖는 완전한 전기 관통로를 형성할 수 있다는 것이다.
또한, 본 발명은 적어도 하나의 관통로를 포함하는 미소전자 장치를 기계적으로 안정되고 자율적이 되게 할 수 있다. 본 발명에 따른 방법은 특히, 인터포저의 취성, 변형, 및 구부러짐을 줄일 수 있다.
본 발명의 목표 및 목적 그리고 특징 및 장점은 이하의 첨부 도면에 도시되며 다음의 실시예에 대한 상세한 설명으로부터 보다 명확해질 것이다.
- 도 1a는 종래의 공지된 방법에 따른, 기판과 칩을 포함하는 미소전자 장치를 도시한다.
- 도 1b는, (칩으로부터의) 좁은 간극과 (기판으로부터의) 큰 간극 사이에 출력 와이어링이 구비되는, 적어도 하나의 칩과 기판 사이에 삽입된 인터포저를 도시한다.
- 도 2는 적어도 하나의 전기 관통로를 포함하는 제1기판을 도시한다.
- 도 3은 적어도 하나의 제2기판 상에 제1기판을 접합하는 단계를 도시한다.
- 도 4는 제1기판의 제1면과 대향하는 상기 제1기판의 제2면으로부터 상기 전기 관통로의 제1부분에 도달할 때까지 제1기판의 일부를 부분적으로 제거하는 단계를 도시한다.
- 도 5는 적어도 하나의 전기 관통로를 포함하며 인터포저로서 사용할 수 있는 기계적으로 자율적인 미소전자 장치를 도시한다.
- 도 6은 4배의 폼팩터를 구비하며 직경이 상이한 전기 관통의 부분을 갖는, 기계적으로 자율적인 미소전자 장치를 도시한다.
- 도 7은 4배의 폼팩터와 적어도 제1면 상에 재배치 층을 갖는 기계적으로 자율적인 미소전자 장치를 도시한다.
본원에 첨부된 도면은 예시로서 제공된 것으로 본 발명을 제한하는 것이 아니다. 도면은 본 발명의 이해를 용이하게 하기 위한 모식도이며 실제 적용되는 축척으로 도시되어 있지 않다. 특히, 각 층과 기판의 상대적 두께가 현실적으로 표현되어 있지 않다.
본 발명의 실시예들의 상세한 검토를 하기 전에, 임의의 조합으로서 또는 대안적인 해법으로서 사용될 수 있는 선택적 특징들에 대해서 이하 열거한다.
- 본 방법은 직접 접합을 포함하는 조립 단계를 포함한다.
- 본 방법은 제2기판의 제1면과 대향하는 이 제2기판의 제2면으로부터 전기 관통로의 제2부분에 도달할 때까지 제2기판의 일부를 부분적으로 제거하는 단계를 포함한다.
- 본 방법은 적어도 하나의 전기 관통로와 동시에, 적어도 다른 전기 관통로를 형성하는 것을 포함한다. 여기서 관통로는 상기 다른 전기 관통로가 열 관통로를 형성하도록 열적 및 전기적 특성을 갖는 물질로 이루어진다.
- 본 방법은 제1기판 및/또는 제2기판상에 적어도 다른 기판을 조립하는 단계를 포함한다.
- 본 방법은 제1기판의 전기 관통로의 제1부분을, 제2기판의 전기 관통로의 제2부분에 정렬하는 단계를 포함하는 조립 단계를 포함한다.
- 본 방법은 어닐링 단계가 따라오는 조립 단계를 포함한다.
- 본 방법은 연마 작업을 포함하는, 제1기판의 일부분을 제거하는 단계를 포함한다.
- 본 장치는 직접 접합 계면을 포함한다.
- 본 장치는 인터포저를 형성할 수 있도록 구성된다.
- 본 장치는 커패시티 전극을 형성하도록 배치되는 적어도 하나의 전기 관통로를 포함한다.
- 본 장치는 제2기판의 전기 관통로의 제2부분의 단면과 동일한, 제1기판의 전기 관통로의 제1부분의 단면을 포함한다.
- 본 장치는 제2기판의 전기 관통로의 제2부분의 단면보다 큰, 제1기판의 전기 관통로의 제1부분의 단면을 포함한다.
- 본 장치는 적어도 하나의 전기 관통로와 동시에, 적어도 다른 전기 관통로를 포함한다. 여기서 관통로들은 상기 다른 전기 관통로가 열 관통로를 형성하도록 열적 및 전기적 특성을 갖는 물질로 이루어진다.
- 본 장치는, 높이가 200 미크론보다 작되 일반적으로는 150 미크론보다 작은 관통로의 각 부분을 포함한다.
- 본 장치는, 높이가 20 미크론보다 작되 일반적으로는 15 미크론보다 작은 전기 관통로의 직경을 포함한다.
- 본 장치는 금속 재료로 이루어진 적어도 하나의 전기 관통로를 포함한다.
- 본 장치는 전체적으로 또는 부분적으로 실리콘 또는 글라스 계열의 재료로 이루어진 적어도 하나의 기판을 포함한다.
도 1a는 기판(5)과 칩(15)을 포함하는 미소전자 장치를 도시한다. 유기질 기판(5)(기판은 또한 세라믹으로 만들 수도 있다) 상에 위치한 실리콘으로 이루어진 플립 칩(15)을 이용하는 것이 종래기술로서 공지되어 있는데, 이 조립체는 보호 "패키징"(예컨대 폴리머로 제작됨) 내에 밀봉된다. 실리콘 칩(15)과 기판(5)은 다양한 종류의 기술로 전기적 연결된다.
무어의 법칙 및 칩(15) 수의 감소에 따라 이 칩들은 항상 작으며, 반면에 각 칩(15) 상의 배선의 수는 지속적으로 증가한다. 따라서 현재의 칩(15) 상의 배선의 폭이 점점 작아진다. 그러나 이에 비례하여 기판(5)(특히, 유기질 기판) 상의 배선의 폭을 줄이는 것은 여전히 어렵다. 유기질/세라믹 기판(5)은, 배선의 측면에서 그 한계에 근접하거나, 아니면 이미 한계에 봉착하였다. 결론적으로, 현재의 실리콘 칩(15)에 필요한 배선의 작은 폭에 관한 요구사항과, 기판(5)에 대하여 배선의 넓은 간격을 요구하는 제한 간의 치수상의 크기에는 갭이 존재한다.
이 문제에 대한 해결책 중 하나로서 업계에서 개발된 인터포저(10)가 있다. 이 인터포저는 실리콘으로 이루어지는 것이 바람직하다. 도 1b는 (칩(15)으로부터의) 좁은 간격과 (기판(5)으로부터의) 큰 간격 사이에 출력 와이어링이 구비되는, 적어도 하나의 실리콘 칩(15)과 유기질 기판(5) 사이에 삽입된 인터포저(10)를 도시한다. 전기 신호는 적어도 한 개의 TSV형 실리콘 전기 관통로(50)를 통해, 인터포저(10)의 제1면으로부터 그에 대향하는 제2면으로 흘러야 한다. 전술한 바와 같이, TSV형의 전기 관통로 기술은 인터포저(10)의 두께를 약 200 미크론까지 제한한다. 인터포저(10)의 표준 제조 공정 중에, 인터포저(10)의 기판을 얇게 만들기 전에 인터포저(10)의 제1면을 임시 지지체로 조립하여서 약 200 내지 100 미크론의 두께에 도달하도록 함으로써, 상기 인터포저(10)의 기판의 제2면으로부터 적어도 하나의 전기 관통로(50)를 노출시켜야 한다. 따라서 현재의 인터포저(10)는 그 두께가 얇기 때문에 기계적으로 그리 안정적이지 않다.
도 2 내지 도 7을 참조하여 설명한 이하의 방법은 기계적으로 자율적인 미소전자 장치(mechanically autonomous microelectronic device)를 제작하는 것을 목적으로 한다. 기계적으로 자율적인 장치란, 다른 장치와 독립적으로 사용될 수 있으며 기계적으로 자체 동작하는 자체 지지력이 있는 장치를 의미한다.
도 2는 적어도 하나의 전기 관통로(50)의 적어도 제1부분(51)을 포함하는 제1기판(100)을 도시한다. 제1기판(100)은 바람직하게는 부도전성 또는 약도전성의 재료로 제조된다. 오늘날, 인터포저(10) 형태의 기계적으로 자율적인 미소전자 장치의 대부분은 실리콘 계열(예컨대, 다결정 실리콘)의 기판(100)으로부터 형성하는 것이 바람직하다. 그러나, 전체적으로 또는 부분적으로 다결정 실리콘으로 된 기판(100), 또는 글라스로 된 기판(100)도 또한 사용할 수 있다. 기판(100)은 플레이트(현재 "웨이퍼"라고 부름) 형태로 제공되는 것이 특히 유리하지만, 패널 형태인 것도 가능하다. 특히 유리하게는 제1기판(100)의 두께 범위는 100 미크론 내지 1 밀리미터이다.
본 발명은 본질적으로 제1 실리콘 기판(100)을 관통하는 적어도 하나의 전기 관통로(50)에 기반한 구현 형태에 관련되는 것이 바람직하다. 이 형태를 또한, ≪Through Silicon Via≫ 또는 약칭 TSV라고 한다. 다른 실시예에 따르면, 본 발명은 글라스로 제작된 제1기판(100)을 관통해 구비되는 전기 관통로(50)에 적용될 수도 있다. 이 형태를 ≪Through Glass Via≫ 또는 약칭 TGV라고 한다. 적어도 하나의 전기 관통로(50)는 제1기판(100) 상에 형성되는 것이 유리하다.
전기 관통로는 기판의 두께에 따른 부품 지향적이며, 보다 일반적으로는, 기판의 또는 장치의 두께에 있어서 상이한 두 레벨 사이에 전기적 연속성을 제공하는 전자 장치이다. 여기서 레벨은 기판의 면일 수 있다.
기판을 관통하는 전기 관통로(50)를, 특히, 기판이 도전성인 경우에는 기판으로부터 전기적으로 절연시킬 수 있어야 한다. 관통로(50)를 구성하는 도체와 기판 사이의 전류 누설을 방지하기 위하여 매우 양호한 전기 절연이 제공되어야 한다. 따라서 일 실시예에 따르면, 전기 관통로(50)를 만들기 위해 사전에 기판에 만들어 놓은 구멍 내에 절연성 유전체층을 형성한다. 그 다음에, 연속된 도전 하부를 증착하는데, 이를 행하는 목적은 한편으로는 전기 관통로(50)의 전해질 충전을 가능케 하기 위한 것이고, 다른 한편으로는, 확산 장벽을 형성함으로써, 상기 작업 중에, 전기 관통로(50)를 구성하는 도전성 재료가 기판으로 확산하는 것을 방지하기 위한 것이다.
전기 관통로(50)는 도전체이다. 특히 유리하게는, 전기 관통로(50)는 구리 또는 텅스텐을 포함한다. 그러나, 전기 관통로(50)는 그 밖의 금속으로 제조할 수도 있다.
전기적 요건과 구리제 전기 관통로(50)를 채우는 비용을 고려할 때, 제1기판(100)에 형성하는 전기 관통로(50)의 제1부분(51)의 높이는 200 미크론 미만이다(예를 들어 100 미크론). 전기 관통로(50)의 제1부분(51)은 5 미크론 내지 20 미크론 사이인 것이 유리하며, 약 10 미크론의 실용적 직경을 갖는 것이 바람직하다.
바람직한 실시예에 따르면, 전기 관통로(50)의 제1부분(51)은 원통형이다. 다른 실시예에 따르면, 전기 관통로(50)의 제1부분(51)은 환형 형상을 갖는다.
특히 유리하게는, 제1기판(100)의 제1면의 전기 관통로(50)의 제1부분(51)은 모두가 동일한 단면, 동일한 직경, 동일한 높이, 그리고 동일한 형상을 갖는다. 바람직한 실시예에 따르면, 제1기판(100)의 전기 관통로(50)의 제1부분(51)은 동일한 간격으로 분리된다. 전기 관통로(50)의 각 제1부분(51) 사이의 간격은 예를 들어 10 나노미터 내지 10 미크론 사이이다.
도 3은 적어도 하나의 제2기판(200)과 제1기판을 조립하는 단계를 도시한다. 제2기판(200)은 바람직하게는 부도전성 또는 약한 도전성 재료로 제조된다. 제2기판(200)은 바람직하게, 실리콘 계열 재료(예컨대, 다결정 실리콘) 또는 폴리실리콘 또는 글라스로 만들어진다. 제2기판(200)은 웨이퍼 또는 패널 형상인 것이 유리하다. 특히 유리하게는 제2기판(200)의 두께는 100 미크론 내지 1 밀리미터의 범위에 있다.
제2기판(200)은 적어도 하나의 전기 관통로(50)의 제2부분(52)을 포함한다. 제2기판(200)에 형성된 전기 관통로(50)의 제2부분(52)의 높이는 200 미크론 미만인 것이 바람직하다(예를 들어 100 미크론). 전기 관통로(50)의 제2부분(52)은 5 미크론 내지 20 미크론 사이의 직경을 가지며, 바람직하게는 약 10 미크론의 실용적 직경을 갖는다.
제2기판(200)의 전기 관통로(50)의 각 제2부분(52)의 단면은 동일한 것이 특히 유리하다. 제2기판(200)의 전기 관통로(50)의 각 제2부분(52) 사이의 간격은 동일한 것이 바람직하다. 바람직한 실시예에 따르면, 제2기판(200)의 전기 관통로(50)의 각 제2부분(52)의 단면은 제1기판(200)의 전기 관통로(50)의 각 제1부분(51)의 단면과 동일하다. 바람직한 실시예에 따르면, 제2기판(200)의 전기 관통로(50)의 각 제2부분(52) 간의 간격은 제1기판(200)의 전기 관통로(50)의 각 제1부분(51) 간의 간격과 동일하다
일반적으로 말해서, 기판(100, 200)의 제1면들을 조립할 때에, 아래에서 설명하는 것과 같이, 전기 관통로(50)의 제1부분(51) 및 제2부분(52)의 위치가 일치하도록 하는 것이 유리하다.
조립 단계에는, 제2기판(200)의 전기 관통로(50)의 제2부분(52)에 제1기판(100)의 전기 관통로(50)의 제1부분(51)을 정렬하는 단계가 포함되는 것이 바람직하다.
제2기판(200)의 전기 관통로(50)의 제2부분(52)에 제1기판(100)의 전기 관통로(50)의 제1부분(51)을 정렬하는 단계에서의 옵셋(위치어긋남)의 정확도는 예를 들면 1 미크론보다 작다. 제1기판(100)과 제2기판(200)의 전기 관통로(50)의 각 부분(51, 52)의 직경은, 제1기판(100)과 제2기판(200)의 각 전기 관통로(50)의 제1부분(51)과 제2부분(52)의 정렬시의 옵셋을 보상할 수 있도록 설정된다. 정렬시에 발생할 가능성이 있는 옵셋에 대한 허용도가 크면, 특히 바람직하게, 생산 속도를 증가시킬 수 있다(반대로, 정렬 정밀도가 크면 공정이 느려진다). 인터포저에 있어서, 일반적으로 배선의 직경은 그 하면보다는 상면에서 더 작은데, 이는, 전기 관통로(50)의 제1면의 직경이 그 대향면인 제2면에서의 직경과 다르게 전기 관통로(50)가 형성되는 것을 허용할 수 있다는 것을 의미한다.
이상은, 본 발명에서 사용되는 것과 같이 전기 관통로(50)의 부분(51, 52)을 적층하는 기술을 사용함으로써만 가능한 것이 특히 유리하다.
정렬 단계가 완료되면, 제2기판(200)의 전기 관통로(50)의 제2부분(52)과 제1기판(100)의 전기 관통로(50)의 제1부분(51)을 영구 접합하는 단계가 수행된다.
배선 분야에서, 다양한 형식의 전기 접촉부에 적용되는 적절한 전기 접촉부((≪솔더볼(solder ball)≫, ≪구리 기둥(copper pillar)≫, 구리-구리 직접 연결 등)를 위한(여기서 ≪피치≫, 즉, 접촉부들의 크기 및 그 간격은 수백 내지 수 미크론 사이에 있음) 그리고 재배치를 위한 폭 넓은 범위의 기술이 사용가능한바, 적층 및 조립/접합과 같은 모든 후속 작업에 기하학적으로 그리고 기계적으로 호환될 수 있다.
제조자가 요구하는 모든 사양을 포괄하도록 다양한 "접합" 기술이 제공된다.
그러나, 웨이퍼 사이에 또는 칩 사이에 직접적인 접합을 가능케 하며 접합 재료가 필요없고 큰 열이나 높은 압력을 필요로 하지 않는 "직접 접합(direct bonding)" 방법의 사용이 가장 바람직할 것이다. 이러한 기술은 두 대향면의 원자들 사이에서의 분자의 부착을 이용한 것이다. 조달 라인(procurement line)에 적합한 기계적으로 안정된 인터포저를 제작할 수 있는 기술로서 직접 접합이 사용된 적은 없다.
특히 유리하게, 제1기판(100)의 전기 관통로(50)의 제1부분(51)은 기계적 및 전기적 접합에 의해서, 제2기판(200)의 전기 관통로(50)의 제2부분(52) 상에 접합된다. 제1기판(100)의 전기 관통로(50)의 제1부분(51)과 제2기판(200)의 전기 관통로(50)의 제2부분(52)을 서로 정렬하여서, 관통로(200)의 길이가 실효적으로 두 배가 되도록 제1기판(100)과 제2기판(200)의 정렬에 의해서 적어도 하나의 연속된 전기 관통로(50)가 만들어진다. 예로서 제공되는, 본 실시예에서는 5μm2의 표면적을 갖는 접촉 패드와 1 미크론 미만의 정렬 허용도를 나타내었다(이는 현재의 TSV형 전기 관통로의 직경인 10 미크론보다 훨씬 작음). 전기 관통로의 저항에 비해 접촉 저항은 무시할 수 있다.
바람직한 실시예에 따르면, 조립 단계는 영구 접합 형식인 직접 접합을 포함한다. "직접 접합"은 기판(100, 200)이 견고하게 접촉되도록 이들 기판(100, 200)을 중간 수단을 사용하지 않고 조립하는 것을 의미한다. "영구 접합"은 예를 들어, 한 기판을 다른 기판 상에 영구적으로 접착하는 경우의 접합을 의미한다. 제1기판(100)의 전기 관통로(50)의 제1부분(51)과 제2기판(200)의 전기 관통로(50)의 제2부분(52)을 전기 관통로(50)(구리로 만드는 것이 바람직함)끼리 직접 접합하는 것은 전기 관통로(100)의 제1 및 제2부분(51, 52) 사이에 기계적 및 전기적 접합을 함으로써 상기 제1기판(100)과 제2기판(200) 상에서 이루어진다.
제1기판(100)의 전기 관통로(50)의 제1부분(51)과 제2기판(200)의 전기 관통로(50)의 제2부분(52) 사이의 접합 계면은 놀랍게도 기계적으로 견고하며 신뢰적인 것으로 판정되었으며 낮은 전기 저항을 갖는다. 이 개념은 특히 유리하게, 다른 기판(100, 200) 또는 도체로 확장될 수 있다.
본 발명에 따른 방법에서는 임의 형식의 지지체에 모든 방식의 영구 접합을 사용하는 것이 허용된다. 접합은 ≪실리콘 직접 접합≫ 방식일 수 있다. 본 실시예에 따르면, 조립 지지체(100, 200)는 실리콘/실리콘 형태이다. 조립하고자 하는 각 지지체(100, 200)의 표면은, 실리콘 다이옥사이드(SiO2)를 포함하는 것이 바람직하다. 본 발명의 한정적이지 않은 다른 실시예에 따르면, 도전성 재료는 글라스/글라스, 금속/금속, 또는 금속산화물/금속산화물 조립체일 수 있다. 따라서 본 발명의 방법은 접합 단계, 즉, 직접 접합 또는 분자 접합을 포함한다. 기판 접합 기술은 미소전자 장치의 제조 공정에 속하는 것이다. 그러나, 기판 접합 기술에는 일반적으로, 예컨대 기판들 사이에 삽입되는 중간 접착층(레지스트, 폴리머, 또는 금속층 등)을 사용할 것이 필요하다.
특히 유리하게는, 본 발명은 제1기판(100)과 제2기판(200) 사이에 중간층을 사용할 것을 요하지 않는다.
접합 공정 다음에는 어닐링(annealing)이 따르는 것이 바람직하다. 어닐링은 전기 관통로(50) 형성 재료의 국지적 용융을 촉진시킨다. 어닐링의 장점은 제1기판(100)과 제2기판(200) 사이의 결합력을 강화시키는 것이다. 특히 유리하게는, 제1기판(100)과 제2기판(200) 사이의 접합을 보강하기 위한 것을 목적으로 하는 어닐링 단계는 각 접합 및/또는 다양한 접합된 기판(100, 200)의 적층 형성 이후에 실행될 수 있다. 유리한 실시예에 따르면, 본 발명은 작은 두께를 갖는 유기질 기판(100)에 적용될 수 있다. 이 경우, 유기질 재질은 전기 관통로(50)의 형성에 사용된 구리의 어닐링 온도(400℃에 가까움)에 견딜 수 있어야 한다. 어닐링 온도는 전기 관통로(50)의 부분들 사이의 계면에서의 기계적 접합 및 전기적 접촉이 향상되도록 선택하는 것이 유리하다. 특히 유리하게는, 전기 관통로(50)의 금속 표면 상의 산화물의 존재(이는 무시할 수 있음)에 의해서, 글라스의 전이 온도(transition temperature)를 초과하지 않고도 전기적 접촉을 향상시킬 수 있다. 어닐링에 사용되는 온도 범위는 전기 관통로(50)의 부분들에 사용된 재료 뿐만 아니라, 전기 관통로(50)의 상기 부분들의 금속 표면 상의 산화물의 존재에 따라 변동된다. 어닐링 온도는 0℃ 내지 1000℃의 범위인 것이 유리하며, 바람직하게는 100℃ 내지 800℃의 범위에 있다. 구리가 사용되는 특정 실시예에 따르면, 최적의 어닐링 온도는 100℃ 내지 400℃인 것이 바람직하다. 어닐링 온도는, 한편으로는 직접 접합을 보강할 수 있도록, 다른 한편으로는, 관통로에의 도전성 재료의 충전을 촉진할 수 있도록 선택하는 것이 특히 유리하다.
도 4는 전기 관통로(50)의 제1부분(51)에 도달할 때까지 제1기판(100)의 제1면에 대향하는 제1기판(100)의 제2면으로부터 제1기판(100)의 일부를 제거하는 공정을 도시한다. 특히 유리하게는, 제1기판(100)의 일부를 부분적으로 제거하는 단계에는 연마 공정이 포함된다. 제1기판(100)의 일부분의 연마는 기계-화학적 연마(또는 평탄화)(즉, CMP: ≪Chemical Mechanical Planarization≫　또는 ≪Chemical Mechanical Polishing≫의 영어 약자)를 사용하는 것이 바람직하다. 예를 들어, 이 공정은 실리콘 옥사이드 또는 다결정 실리콘 층, 그리고 금속 층의 요철을 평탄화한다. 이는 상기 층들을 평탄화하여서 후속하는 리소그래피 단계에 제공함으로써, 감광 레지스트에 광을 조사할 때에 제각각의 깊이를 조정하는 문제를 피할 수 있도록 하는 공정이다.
제1기판(100)의 일부를 부분적으로 제거하는 단계는 이 기판(100)을 얇게 하는 데 이용되는 평탄화 단계이다. 따라서 이 단계는, 전기 관통로(50)의 제1부분(51)에 도달할 때까지 제2면으로부터 제1기판(100)을 얇게 만드는 것을 포함한다. 부분적으로 제1기판(100)의 일부를 제거하는 단계는, 전기 관통로(50)의 제1부분(51)에 도달하게 되면 바로 정지된다. 바람직한 실시예에 따르면, 부분적으로 제1기판(100)의 일부를 제거하는 단계는, 저항하는 토크가 증가하는 것이 검출된 때에 바로 정지된다. 이 경우, 개방률(opening rate)이 매우 낮기 때문에(1% 미만), 화학-기계적 평탄화의 기계적 작용이 전기 관통로(50)의 제1부분(51)의 돌출 물질을 연마할 수 있다. 여기서 개방률은 웨이퍼의 전체 표면적으로 나눈 돌출 표면에 해당되는 값이다. 돌출물이 연마될 때, 전기 관통로(50)의 제1부분(51)을 형성하는 재료는, 거의 웨이퍼 표면의 전체를 나타내게 되고, 그 후의 연마 속도는 현저히 감소된다. 전기 관통로(50)의 제1부분(51)은 화학-기계 연마 단계를 위한 장벽 층이 된다. 아울러, 제1기판(100) 상에 형성되는 각 전기 관통로(50) 사이의 간격은 화학-기계 연마의 정지를 양호하게 제어할 수 있도록 구성된다.
부분적으로 제1기판(100)의 일부를 제거하는 공정이 완료되면, 제1기판(100)의 제2면이 완전히 평탄화되어 전기 관통로(50)의 부분(51)이 표면과 같은 높이가 된다.
특히 유리하게는, 제1기판(100)과 제2기판(200)이 적층되어 전기 관통로(50)가 제1기판(100)의 제1부분(51)과 제2기판(200)의 제2부분(52)을 포함하게 되기 때문에, 원래의 폼팩터보다 2배 향상된 폼팩터를 갖는 전기 관통로(50)가 형성된다.
TSV 또는 TGV형의 전기 관통로(50)에 이미 존재하는 허용가능 저항에 비해서, 구리 접촉부들 사이의 접촉 저항은 무시할 수 있다는 것이 알려져 있다. 또한, 시험 후에, 전기이동(electromigration)의 신뢰성이 접합 계면에 의존하지 않는다는 것이 알려져 있다. 다른 말로, 예를 들어 직경이 약 10 미크론인 구리선의 전기적 특성과 유사한 전기적 특성이 얻어진다.
부분적으로 제1기판(100)의 일부를 제거하는 공정이 완료되면 기계적으로 자율적인 미소전자 장치가 얻어지는데, 이 장치에서는 종래의 경우의 적어도 두 배의 폼팩터를 갖는 전기 관통로(50)으로부터 커패시티 전극(capacity electrode)이 형성된다. 이것은 제2기판(200)의 전기 관통로의 제2부분 상에 제1기판(100)의 제1부분을 접합하여 얻어진다. 전기 관통로(50)의 부분(51, 52)들을 적층하여 커패시티를 제공함으로써, 깊이가 깊은 커패시티를 얻을 수 있으며, 이로써 그 정전용량을 향상시킬 수 있다. 직접 접합 기술에 관련된 장점 덕분에, 제1 및 제2 부분(51, 52)에 의해 형성된 전기 관통로(50)를 통해 낮은 전기 저항을 갖는 통로를 얻을 수 있다.
이상의 방법은 다수의 기판(100, 200)이 기계적 안정성에 도달하기에 충분한 두께를 가질 때까지 적층함에 따라 반복되는 것이 바람직하다. 적층은 기판들 중 하나의 제2면으로부터 수행할 수 있을 것인데, 이 면은 화학-기계 연마에 의해서 미리 연마하여서 전기 관통로(50)의 부분(51, 52)이 노출되도록 한다. 화학-기계 연마 단계가 완료되면, 유리하게, 관통로(50)의 부분(51, 52)은 표면과 같은 높이가 된다. 이 연마 단계는 표면을 평탄화하여 균일성을 증진할 수 있는 것이 유리하다. 전기 관통로(50)의 부분들은 표면과 같은 높이가 된다. 접합에 의한 기판(100, 200)의 조립성이 개선되며 기판(100, 200) 사이의 기계적 결합성이 보다 향상될 뿐만 아니라, 표면과 같은 높이의 전기 관통로(50) 부분(51, 52) 사이의 전기적 접촉이 향상된다.
도 5는 적어도 하나의 전기 관통로를 포함하며 인터포저로서 사용가능한 기계적으로 자율적인 미소전자 장치를 도시한다. 특히 유리하게는, 적어도 하나의 전기 관통로를 포함하는 기계적으로 자율적인 미소전자 장치(10)는 이 장치의 적어도 제1면으로부터의 전기적 연결을 가능하게 한다. 제1기판(100)의 제1면에 노출된 전기 관통로(50)의 제1부분(51)을 포함하는 제1기판(100)과, 제2기판(200)의 제1면에 노출된 전기 관통로의 제2부분(52)을 포함하는 제2기판(200)은 바람직하게 접합 계면에서 서로 협력한다.
특히 유리하게는, 본 발명에 따른 방법은 전기 관통로(50)의 폼팩터를 실제적으로 적어도 두 배로 배가시킬 수 있다. 따라서 이러한 기계적으로 자율적인 미소전자 장치(10)는 그 두께가 두껍기 때문에 원래의 형태보다 기계적으로 더 안정한 구조를 갖는다. 이 장치(10)가 이미 충분히 두껍거나 충분히 기계적으로 안정된 경우에는, 표준 공정의 추가 단계로서 사용될 수 있다.
바람직한 실시예에 따르면, 다수의 기판(100, 200)으로부터의 전기 관통로(50)의 부분(51, 52)의 적층은, 기계적으로 자율적인 미소전자 장치(10)에 특유한 두께, 즉, 정해진 길이의 전기 관통로(50)에 도달할 때까지 변하지 않고 진행된다.
일 실시예에 따르면, 적어도 하나의 전기 관통로(50) 및 2배 폼팩터를 포함하는 두 개의 추가 기판을 접합에 의한 조립에 의해 적층하여서 4배 폼팩터를 갖는 적어도 하나의 전기 관통로(50)가 형성된다.
또 다른 실시예에 따르면, 적어도 하나의 전기 관통로(50)를 포함하는 기판이 적어도 하나의 전기 관통로(50)를 포함하는 기판들의 적층 위에 적층되어서, 정상적인 것보다도 50n 배 더 개선된 전기 관통로의 폼팩터를 갖는 전기 관통로(50)의 3×, 4×, 5×, ..., n× 부분을 형성한다.
최종적으로 산출된 기계적으로 자율적인 미소전자 장치의 두께는 전기 관통로(50)의 최종 폼팩터를 결정함으로써 제어할 수 있으며, 또한 전기 관통로(50)의 적층된 부분의 수에 의해서 제어할 수 있다.
직경 300 밀리미터의 실리콘 기판의 경우에, 약 400 미크론의 두께를 갖는 기계적으로 자율적인 미소전자 장치는 만족스러워 보인다. 현재 사용되는 TSV형 전기 관통로 기술과 함께, 적어도 하나의 전기 관통로(50)를 포함하는 4개의 기판들의 적층을 사용할 수 있다. 직경 200 밀리미터의 실리콘 기판의 경우에는, 기계적으로 자율적인 미소전자 장치는 약 300 미크론의 두께를 가질 수 있다. 현재 사용되는 전기 관통로 기술과 함께, 적어도 하나의 전기 관통로(50)를 포함하는 3개의 기판들의 적층을 사용할 수 있다.
그러나, TSV 또는 TGV형의 전기 관통로의 폼팩터의 개선을 고려할 때, 두 가지 경우의 기판의 수는 줄어들 수도 있을 것이다.
특히 유리하게, 적층 순서는 다르게 될 수 있다. 바람직한 실시예에 따르면, 전기 관통로(50)의 부분(51, 52)의 적층은, 전기 관통로(50)의 부분(51, 52)이 구비된 기판의 제1면에서부터 실행된다. 다른 실시예에 따르면, 전기 관통로(50)의 부분(51, 52)의 적층은, 전기 관통로(50)의 부분(51, 52)이 구비된 기판의 제2면에서부터 실행된다.
특히 유리하게는, 전기 관통로(50)의 부분(51, 52)의 적층 중 적어도 하나의 기판은 반도전성, 유기질, 또는 글라스 재질을 포함한다. 다른 실시예에 따르면, 전기 관통로(50)의 부분(51, 52)의 적층의 다양한 기판들은 모두, 반도전성, 유기질, 또는 글라스 재질로 제작된다.
두 개 이상의 기판이 적층되는 실시예에 따르면, 정렬 옵셋의 보상 원리도 또한 적용할 수 있다.
도 6은 기계적으로 자율적인 미소전자 장치(10)가 4개의 기판(100, 200, 300, 400)의 적층으로 형성되는 구성을 나타낸다. 유리하게, 전기 관통로(50)가 제1부분(51), 제2부분(52), 제3부분(53), 제4부분(54)의 직접 접합으로 형성된다. 다른 방식에 따르면, 전기 관통로(50)의 제1, 제2, 제3, 및 제4부분(51, 52, 53, 54)은 기판(100, 200, 300, 400)의 두께에 따라 동일한 종방향 축을 갖는다. 제2기판(200)의 전기 관통로(50)의 제2부분(52)은 제1 및 제3기판(100, 300)의 제1부분(51) 및 제3부분(53) 각각보다 작은 직경을 갖는다.
다른 실시예에 따르면, 전기 관통로(50)의 부분(51, 52, 53, 54)의 적층은, 각 부분(51, 52, 53, 54)의 직경이 전기 관통로(50)의 제1면으로부터 전기 관통로(50)의 제2면까지 차례차례 증가하거나 감소할 수도 있다.
도 7은 전기 관통로(50)의 부분(51, 52, 53, 54)이 구비된 기판(100, 200, 300, 400)의 적층에 4배 폼팩터를 제공하는 장점을 갖는, 기계적으로 자율적인 미소전자 장치(10)를 도시한다. 이 기계적으로 자율적인 미소전자 장치(10)는 바람직하게, 적어도 제1면 상에 재배치 층(75)을 갖는다. 재배치 층(75)은 전반적으로 여러 층들의 적층을 포함하는데, 이들 중 적어도 하나는 도전성이며 구조화된 층이다. 도시하지는 않았지만, 이 재배치 층은 도 1b에도 사용될 수 있음은 물론이다. 보다 일반적으로, 재배치 층(75)은 기계적으로 자율적인 미소전자 장치(10)의 두 면의 각각의 면에 사용될 수 있다. 바람직하게 이 재배치 층은, 적어도 하나의 전기 관통로(50)가 노출되어 있는 기계적으로 자율적인 미소전자 장치(10)의 제1면 상에, 본 발명에 따라 기계적으로 자율적인 미소전자 장치(10)의 제작과 함께 증착될 수 있다. 특히 유리하게는, 재배치 층(75)은 적어도 하나의 전기 관통로(50)의 노출과 함께, 기계적으로 자율적인 미소전자 장치(10)의 제1면 및 이에 대향하는 제2면 상에 증착될 수 있다.
인터포저의 주된 이익은 작은 폭의 칩 배선과 매우 넓은 기판(5)(유기질이 것이 바람직함) 사이의 케이블의 재배치를 제공해 주는 것인 반면, 추가적인 장점은 기계적으로 자율적인 미소전자 장치(10) 상에 재배치 층(75)이 존재함으로써, 칩(15)을 나란히 적층할 수 있다는 것이다. 이로써 칩(15)들 간의 짧고 가까운 직접적인 수직적 연결이 가능해져서, 양호한 대역폭 및 높은 전송 속도가 가능해진다. 즉, 기존의 3D 집적으로부터 기대되는 장점을 얻게 된다. 본 발명의 장점은 모든 3차원 집적 방법에 연관된다.
도 6에 나타낸 실시예에 따르면, 동일한 기판(100, 200, 300, 400) 상의 각 전기 관통로(50) 사이의 간격이 다르다. 특히 유리하게는, 제1기판(100)의 전기 관통로(50)의 각 부분(51) 사이의 간격이 적층 내의 다른 기판들(200, 300, 400)의 전기 관통로(50)의 각 부분(52, 53, 54) 사이의 간격과 일치하도록 구성된다. 특히 유리하게는, 동일한 기판(100, 200, 300, 400)에 구비된 각 전기 관통로(50) 사이의 간격은, 기판(200, 300, 400)의 각 면 상에서 기판 내에 포함된 재료의 충분한 비율을 유지하도록 구성함으로써 적어도 다른 기판(100, 200, 300, 400)에 직접 접합되도록 한다.
선택사항으로서, 본 방법은 전기 관통로(50)의 부분(51, 52, 53, 54)을 갖는 동일한 기판(100, 200, 300, 400)을 제작하는 것으로 표준화된다.
기계적으로 자율적인 미소전자 장치(10)는 많은 분야에 응용가능하다. 기존의 인터포저를 필요로 하는 어떠한 응용분야에서도, 본 발명의 것과 같은 기계적으로 자율적인 미소전자 장치(10)를 활용할 수 있다.
이 기계적으로 자율적인 미소전자 장치(10)에 대한 가능한 응용의 예를 들면, 칩(15) 조립을 포함한 "패키징"을 들 수 있다. 이는, 짧은(그리고 보다 효율적이고 빠른) 배선 방법으로 최적화함으로써 보다 소형의 시스템을 얻을 수 있다. 이 경우, 인터포저는 3가지의 기능을 갖는 장점이 있다 - 칩(15) 연결을 기판(5) 연결로 재배선, 칩(15)의 표면적을 줄임에 의한 수율의 향상(예를 들어, 패키지 당 1개가 아닌 4개의 칩(15)), 그리고 이종 집적(즉, 동일한 실리콘 패키지에 다양한 기술을 적층).
본 발명은 종래의 3D 집적 공정에서의 활용을 가능하게 하는 영구 접합(일반적이며 보다 구체적으로는, 직접 접합)을 통해, 전기 관통로(50)의 폼팩터를 증가시킬 수 있다. 본 발명에 의해서, 기계적으로 안정되고 자율적인, 적어도 하나의 전기 관통로(50)를 포함하는 미소전자 장치(10)를 만들 수 있다. 이는 구체적으로 인터포저의 취성, 변형, 및 구부러짐을 줄일 수 있다.
본 발명은 매우 얇은 재료를 취급하는 것을 피할 수 있도록 한다. 제조 공정에 있어서 매우 얇은 기판을 필요로 하지 않는다. 최종적으로 산출된 기계적으로 자율적인 미소전자 장치(10)는, 이 장치의 구부러짐이나 변형으로 인한 스트레스를 완전히 제거하기 위해 필요할 정도로 얇을 수(또는 두꺼울 수) 있다.
본 발명은 상술한 실시예들에만 한정되지 않고, 그 사상에 부합하는 모든 실시 형태에 적용된다. 특히, 본 발명은 인터포저에만 한정되지 않고, 기계적으로 자율적인 미소전자 장치의 어떠한 형태에도 적용된다.
본 발명은 전기 연결용으로 사용되는 전기 관통로의 형성에만 한정되는 것은 아니다. 실제로 본 발명은 상기 적어도 하나의 전기 관통로와 동시에, 적어도 다른 전기 관통로(50)의 제작을 포함할 수 있다. 여기서, 관통로는 열적 및 전기적 특성을 갖는 재료를 포함하여서, 상기 다른 전기 관통로(50)가 열 관통로를 형성하도록 한다. 열 관통로는 열을 전도할 수 있는 관통로로서, 전기적 연결을 위해서는 사용될 수 없다. 열 관통로와 전기 관통로는 그 구조에 있어서는 동일하지만 그 기능은 다르다.

Claims (17)

  1. 기계적으로 자율적인 미소전자 장치(10)를 제조하는 방법에 있어서,
    상기 미소전자 장치는 하나 이상의 제1면으로부터 전기적으로 연결되도록 하는 하나 이상의 전기 관통로(50)를 포함하고,
    상기 미소전자 장치를 제조하는 방법은,
    - 제1기판(100)의 제1면에 노출되는 전기 관통로(50)의 제1부분(51)을 포함하는 제1기판(100)으로부터, 그리고 제2기판(200)의 제1면에 노출되는 전기 관통로(50)의 제2부분(52)을 포함하는 제2기판(200)으로부터, 상기 제1기판의 제1면과 상기 제2기판의 제1면을 직접 접합함으로써 제2기판(200) 상에 제1기판(100)을 접합하여, 상기 전기 관통로(50)의 제1부분(51)과 제2부분(52)을 전기적으로 연결시키는 단계와,
    - 제1기판(100)의 제1면에 대향하는 제2면에서, 전기 관통로(50)의 제1부분(51)에 도달할 때까지, 상기 제1기판(100)의 일부를 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치의 제조 방법.
  2. 제1항에 있어서,
    제2기판(200)의 제1면에 대향하는 제2면으로부터, 전기 관통로(50)의 제2부분(52)에 도달할 때까지 상기 제2기판(200)의 일부를 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    하나 이상의 상기 전기 관통로(50)와 동시에, 적어도 다른 전기 관통로(50)를 형성하는 것을 포함하되, 상기 관통로(50)는 상기 다른 전기 관통로(50)가 열 관통로(50)를 형성하도록 열적 및 전기적 특성을 갖는 재료를 포함하는 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1기판(100) 및/또는 상기 제2기판(200)상에 적어도 다른 기판을 접합하는 하나 이상의 단계를 포함하는 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2기판(200) 상에 제1기판(100)을 접합하는 단계는, 상기 제1기판(100)의 전기 관통로(50)의 제1부분(51)을, 제2기판(200)의 전기 관통로(50)의 제2부분(52)에 정렬하는 단계를 포함하는 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2기판(200) 상에 상기 제1기판(100)을 접합하는 단계 다음에, 어닐링 단계가 이어지는 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1기판(100)의 일부 및/또는 상기 제2기판(200)의 일부를 부분적으로 제거하는 단계는 연마 공정을 포함하는 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치의 제조 방법.
  8. 기계적으로 자율적인 미소전자 장치(10)에 있어서,
    상기 미소전자 장치의 하나 이상의 제1면으로부터 전기적 연결이 이루어지게 하는 하나 이상의 전기 관통로(50)를 포함하고,
    제1기판(100)의 제1면에 노출되는 전기 관통로(50)의 제1부분(51)을 포함하는 제1기판(100)과, 제2기판(200)의 제1면에 노출되는 전기 관통로(50)의 제2부분(52)을 포함하는 제2기판(200)을 포함하고,
    상기 전기 관통로(50)는, 접합 계면에서 전기적으로 접촉되는 상기 제1부분(51)과 제2부분(52)을 포함하고, 상기 접합 계면은 직접 접합 계면인 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치.
  9. 제8항에 있어서,
    상기 미소전자 장치는 인터포저를 형성하도록 구성되는 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치.
  10. 제8항 또는 제9항에 있어서,
    하나 이상의 전기 관통로(50)는 커패시티 전극을 형성하도록 배치되는 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1기판(100)의 전기 관통로(50)의 제1부분(51)의 단면은 상기 제2기판(200)의 전기 관통로(50)의 제2부분(52)의 단면과 동일한 것을 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치.
  12. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1기판(100)의 전기 관통로(50)의 제1부분(51)의 단면은 상기 제2기판(200)의 전기 관통로(50)의 제2부분(52)의 단면보다 큰 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치.
  13. 제8항 내지 제12항 중 어느 한 항에 있어서,
    상기 하나 이상의 전기 관통로(50)와 동시에, 적어도 다른 전기 관통로(50)를 포함하되, 상기 관통로는 상기 다른 전기 관통로(50)가 열 관통로(50)를 형성하도록 열적 및 전기적 특성을 갖는 재료를 포함하는 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치.
  14. 제8항 내지 제13항 중 어느 한 항에 있어서,
    상기 전기 관통로(50)의 각 부분의 높이는 200 미크론 미만이고, 일반적으로는 150 미크론 미만인 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치.
  15. 제8항 내지 제14항 중 어느 한 항에 있어서,
    상기 전기 관통로(50)의 직경은 20 미크론 미만이고, 일반적으로는 15 미크론 미만인 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치.
  16. 제8항 내지 제15항 중 어느 한 항에 있어서,
    하나 이상의 전기 관통로(50)는 금속 재료로 이루어진 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치.
  17. 제8항 내지 제16항 중 한 어느 항에 있어서,
    하나 이상의 기판(100, 200)은 전체적으로 또는 부분적으로 실리콘-기재 물질 또는 글라스-기재 물질로 이루어진 것을 특징으로 하는, 기계적으로 자율적인 미소전자 장치.
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