KR20140147694A - 세라믹 전자부품 및 그 제조방법 - Google Patents
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Abstract
세라믹층과 내부전극이 교대로 적층된 직방체상의 적층체와, 적층체의 표면의 일부에 마련되어 내부전극과 전기적으로 접속된 외부전극을 포함한다. 외부전극은, 적층체의 표면의 일부를 덮고 수지 성분과 금속 성분의 혼합물로 이루어지는 내측 외부전극과, 이 내측 외부전극을 덮고 금속 성분으로 이루어지는 외측 외부전극을 포함한다. 내측 외부전극은, 금속 성분으로서, 일부가 내부전극과 합금을 형성하여 내부전극과 내측 외부전극을 접속하는 제1의 금속 성분과, 이 제1의 금속 성분보다 융점이 높고, 일부가 제1의 금속 성분과 합금을 형성하여 내측 외부전극과 외측 외부전극을 접속하는 제2의 금속 성분을 포함한다. 내측 외부전극의 표층 금속 농도가 17%이상이다.
Description
본 발명은 세라믹 전자부품 및 그 제조방법에 관한 것이다.
최근, 적층 세라믹 콘덴서로 대표되는 세라믹 전자부품은 종래에 비해 보다 가혹한 환경하에서 사용되게 되어 오고 있다.
예를 들면, 휴대전화 및 휴대 음악 플레이어 등의 모바일 기기에 사용되는 전자부품에 대해서는, 낙하시의 충격에 견디는 것이 요구된다. 구체적으로는, 낙하 충격을 받은 경우에, 실장 기판으로부터 탈락하지 않을 것, 및 자체에 크랙이 생기지 않을 것이 전자부품에 요구된다.
또한 ECU(Engine Control Unit) 등의 차재(車載) 기기에 사용되는 전자부품에 대해서는, 열 사이클의 충격에 견디는 것이 요구된다. 구체적으로는, 열 사이클에 의해 실장 기판이 열 팽창 및 수축함으로써 발생하는 휨 응력을 받은 경우에, 실장용의 솔더 및 자체에 크랙이 생기지 않을 것이 전자부품에 요구된다.
상기의 요구에 따르기 위해, 세라믹 전자부품의 외부전극으로서, 종래의 소성형 도전 페이스트를 대신하여, 열 경화성 도전 페이스트를 사용하는 것이 제안되어 있다.
열 경화성 도전 페이스트로 형성된 외부전극을 가지는 적층 세라믹 전자부품을 개시한 선행 문헌으로서 국제공개 제2004/053901호가 있다.
국제공개 제2004/053901호에 기재된 적층 세라믹 전자부품에 있어서는, 300℃이하의 융점을 가지는 금속 분말 및 수지를 포함하는 열 경화성 도전 페이스트를 사용하여 형성된 외부전극층에 도금을 실시하여 외부전극을 형성하고 있다.
일반적으로 수지는 흡습성이 높고 수분을 흡수하기 쉽다. 수분을 흡수한 수지가 가열되면, 수지의 내부에 있어서, 수분이 기화하여 수증기가 발생하는 동시에, 수지의 일부가 분해되어 분해 가스가 발생한다.
국제공개 제2004/053901호에 기재된 적층 세라믹 전자부품과 같이, 수지를 포함하는 열 경화성 도전 페이스트를 사용하여 형성된 외부전극층에 도금을 실시하여 외부전극을 형성한 경우, 적층 세라믹 전자부품을 실장할 때의 리플로우 공정에 있어서의 가열에 의해, 외부전극의 내부에 있어서 수증기 및 분해 가스가 발생한다. 이 수증기 및 분해 가스는 외부전극의 표면의 도금막에 의해 갇혀 있다.
도금막에 결함부 또는 부분적인 얇은 부분이 존재할 경우, 갇혀 있던 수증기 및 분해 가스가 결함부 또는 얇은 부분으로부터 외부전극의 외측으로 분출되는 경우가 있다. 이 분출에 의해, 일반적으로 "솔더 터짐(solder burst)"이라 불리우는 리플로우 공정에서 용융한 솔더가 튀는 현상이 일어난다.
국제공개 제2004/053901호에 기재된 적층 세라믹 전자부품과 같이, 열 경화성 도전 페이스트가 세라믹 적층체에 직접 도포되어 있는 경우, 세라믹 적층체에 포함되어 있던 수분이 외부전극의 내부의 수지에 흡수되기 때문에, 가열시에 발생하는 수증기의 양이 많아져 솔더 터짐이 발생하기 쉽다.
본 발명의 주된 목적은, 솔더 터짐의 발생을 억제할 수 있는 세라믹 전자부품 및 그 제조방법을 제공하는 것에 있다.
본 발명에 근거하는 세라믹 전자부품은, 세라믹층과 내부전극이 교대로 적층된 직방체상의 적층체와, 적층체의 표면의 일부에 마련되어 내부전극과 전기적으로 접속된 외부전극을 포함한다. 외부전극은, 적층체의 표면의 일부를 덮고 수지 성분과 금속 성분의 혼합물로 이루어지는 내측 외부전극과, 이 내측 외부전극을 덮고 금속 성분으로 이루어지는 외측 외부전극을 포함한다. 내측 외부전극은, 금속 성분으로서, 일부가 내부전극과 합금을 형성하여 내부전극과 내측 외부전극을 접속하는 제1의 금속 성분과, 이 제1의 금속 성분보다 융점이 높고, 일부가 제1의 금속 성분과 합금을 형성하여 내측 외부전극과 외측 외부전극을 접속하는 제2의 금속 성분을 포함한다. 내측 외부전극의 표층 금속 농도가 17%이상이다.
본 발명에 근거하는 세라믹 전자부품의 제조방법은, 세라믹층과 내부전극이 교대로 적층된 직방체상의 적층체를 준비하는 공정과, 내부전극과 전기적으로 접속되도록 적층체의 표면의 일부에 외부전극을 마련하는 공정을 포함한다. 외부전극을 마련하는 공정은, 수지 성분과 금속 성분의 혼합물을 적층체의 표면의 일부를 덮도록 도포하고, 혼합물을 도포한 적층체를 가열함으로써 내측 외부전극을 마련하는 공정과, 이 내측 외부전극의 표층을 배럴 연마하는 공정과, 배럴 연마하는 공정 후의 내측 외부전극을 덮도록 금속 성분을 도금하여 외측 외부전극을 마련하는 공정을 포함한다. 내측 외부전극의 금속 성분은, 일부가 내부전극과 합금을 형성하여 내부전극과 내측 외부전극을 접속하는 제1의 금속 성분과, 이 제1의 금속 성분보다 융점이 높고, 일부가 제1의 금속 성분과 합금을 형성하여 내측 외부전극과 외측 외부전극을 접속하는 제2의 금속 성분을 포함한다. 배럴 연마하는 공정 후에 있어서, 내측 외부전극의 표층 금속 농도가 17%이상이다.
본 발명의 한 형태에 있어서는 외측 외부전극의 금속 성분이 Ni이다.
본 발명의 한 형태에 있어서는 제1의 금속 성분이 Sn이다.
본 발명의 한 형태에 있어서는 제2의 금속 성분이 Ag 또는 Cu이다.
본 발명의 한 형태에 있어서는, 상기 혼합물에 있어서, 제1의 금속 성분의 함유율은 20중량%이상 40중량%이하이다.
본 발명의 한 형태에 있어서는, 상기 혼합물에 있어서, 제2의 금속 성분의 함유율은 30중량%이상 70중량%이하이다.
본 발명의 한 형태에 있어서는, 내측 외부전극을 마련하는 공정에 있어서, 적층체를 가열하는 온도가 450℃이상이다.
본 발명의 한 형태에 있어서는, 내측 외부전극을 마련하는 공정에 있어서, 100ppm이하의 산소 농도의 분위기하에서 적층체를 가열한다.
본 발명에 의하면, 솔더 터짐의 발생을 억제할 수 있다.
이 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부의 도면과 관련하여 이해되는 이 발명에 관한 다음의 상세한 설명으로부터 명백해질 것이다.
본 발명에 의하면, 솔더 터짐의 발생을 억제할 수 있는 세라믹 전자부품 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 한 실시형태에 따른 세라믹 전자부품의 외관을 나타내는 사시도(斜視圖)이다.
도 2는 도 1의 세라믹 전자부품을 II-II선 화살표 방향으로부터 본 단면도이다.
도 3은 도 2의 세라믹 전자부품을 III-III선 화살표 방향으로부터 본 단면도이다.
도 4는 도 2의 세라믹 전자부품을 IV-IV선 화살표 방향으로부터 본 단면도이다.
도 5는 본 발명의 한 실시형태에 따른 세라믹 전자부품의 제조방법을 나타내는 흐름도이다.
도 6은 본 발명의 한 실시형태의 제1변형예에 따른 세라믹 전자부품의 외관을 나타내는 사시도이다.
도 7은 본 발명의 한 실시형태의 제2변형예에 따른 세라믹 전자부품의 외관을 나타내는 사시도이다.
도 8은 도 7의 세라믹 전자부품을 화살표 VIII 방향으로부터 본 도면이다.
도 9는 본 실험 결과에 있어서의 표층 금속 농도와 솔더 터짐의 발생율의 관계를 나타내는 그래프이다.
도 2는 도 1의 세라믹 전자부품을 II-II선 화살표 방향으로부터 본 단면도이다.
도 3은 도 2의 세라믹 전자부품을 III-III선 화살표 방향으로부터 본 단면도이다.
도 4는 도 2의 세라믹 전자부품을 IV-IV선 화살표 방향으로부터 본 단면도이다.
도 5는 본 발명의 한 실시형태에 따른 세라믹 전자부품의 제조방법을 나타내는 흐름도이다.
도 6은 본 발명의 한 실시형태의 제1변형예에 따른 세라믹 전자부품의 외관을 나타내는 사시도이다.
도 7은 본 발명의 한 실시형태의 제2변형예에 따른 세라믹 전자부품의 외관을 나타내는 사시도이다.
도 8은 도 7의 세라믹 전자부품을 화살표 VIII 방향으로부터 본 도면이다.
도 9는 본 실험 결과에 있어서의 표층 금속 농도와 솔더 터짐의 발생율의 관계를 나타내는 그래프이다.
이하, 본 발명의 한 실시형태에 따른 세라믹 전자부품에 대하여 도면을 참조하여 설명한다. 이하의 실시형태의 설명에 있어서는, 도면 중의 동일 또는 상당 부분에는 동일 부호를 부여하여, 그 설명은 반복하지 않는다. 이하의 설명에 있어서는, 세라믹 전자부품으로서 세라믹 콘덴서에 대하여 설명하는데, 전자부품은, 콘덴서에 한정되지 않고 압전 부품, 서미스터 또는 인덕터 등을 포함한다.
도 1은 본 발명의 한 실시형태에 따른 세라믹 전자부품의 외관을 나타내는 사시도이다. 도 2는 도 1의 세라믹 전자부품을 II-II선 화살표 방향으로부터 본 단면도이다. 도 3은 도 2의 세라믹 전자부품을 III-III선 화살표 방향으로부터 본 단면도이다. 도 4는 도 2의 세라믹 전자부품을 IV-IV선 화살표 방향으로부터 본 단면도이다. 도 1에 있어서는, 후술하는 적층체의 길이방향을 L, 적층체의 폭방향을 W, 적층체의 두께방향을 T로 나타내고 있다.
도 1~4에 나타내는 바와 같이, 본 발명의 한 실시형태에 따른 세라믹 전자부품(100)은, 세라믹층(150)과 평판상의 내부전극(140)이 교대로 적층된 직방체상의 적층체(110)와, 적층체(110)의 표면의 일부에 마련되어 내부전극(140)과 전기적으로 접속된 외부전극을 포함한다.
본 실시형태에 있어서는, 외부전극은 적층체(110)의 양단부에 마련되어 있다. 구체적으로는, 외부전극은, 적층체(110)의 길이방향의 한쪽측의 단부(端部)에 마련된 제1외부전극(120), 및 적층체(110)의 길이방향의 다른 쪽측의 단부에 마련된 제2외부전극(130)을 포함한다.
서로 이웃하여 대향하는 내부전극(140)끼리에 있어서, 제1내부전극(141)은 제1외부전극(120)에 전기적으로 접속되고, 제2내부전극(142)은 제2외부전극(130)에 전기적으로 접속되어 있다.
본 실시형태에 따른 적층체(110)에 있어서는, 세라믹층(150)과 내부전극(140)의 적층방향이, 적층체(110)의 길이방향(L) 및 적층체(110)의 폭방향(W)에 대하여 직교하고 있다. 즉, 세라믹층(150)과 내부전극(140)의 적층방향은 적층체(110)의 두께방향(T)과 평행하다.
적층체(110)는, 두께방향(T)과 직교하는 1쌍의 주면, 길이방향(L)과 직교하는 1쌍의 단면, 및 폭방향(W)과 직교하는 1쌍의 측면을 가진다.
상기와 같이 적층체(110)는 직방체상의 외형을 가지는데, 모퉁이부가 둥그스름해도 된다. 또한 1쌍의 주면, 1쌍의 단면 및 1쌍의 측면의 어느 하나의 면에 요철이 형성되어 있어도 된다.
이하, 각 구성에 대하여 상세하게 설명한다. 각 세라믹층(150)의 두께는 0.5㎛이상 10㎛이하인 것이 바람직하다. 세라믹층(150)을 구성하는 재료로서는, BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3 등을 주성분으로 하는 유전체 세라믹스를 사용할 수 있다. 또한 이들 주성분에 부성분으로서 Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물 또는 Ni 화합물 등이 첨가된 재료를 사용해도 된다.
또한 전자부품이 압전 부품일 경우, 적층체(110)를 압전 세라믹스로 구성할 수 있다. 압전 세라믹스로서는 예를 들면 PZT(티탄산지르콘산납)계 세라믹 등이 있다.
전자부품이 서미스터일 경우, 적층체(110)를 반도체 세라믹스로 구성할 수 있다. 반도체 세라믹스로서는 예를 들면 스피넬계 세라믹 등이 있다.
전자부품이 인덕터일 경우, 적층체(110)를 자성체 세라믹스로 구성할 수 있다. 자성체 세라믹스로서는 예를 들면 페라이트세라믹 등이 있다.
각 내부전극(140)의 두께는 0.2㎛이상 2.0㎛이하인 것이 바람직하다. 내부전극(140)은, 평면으로 보아 거의 직사각형상의 제1내부전극(141)과, 평면으로 보아 거의 직사각형상의 제2내부전극(142)을 포함한다. 제1내부전극(141)과 제2내부전극(142)은 적층체(110)의 두께방향(T)을 따라 등간격으로 교대로 배치되어 있다. 또한 제1내부전극(141)과 제2내부전극(142)은 세라믹층(150)을 사이에 끼워 서로 대향하도록 배치되어 있다.
제1내부전극(141)은 적층체(110)의 길이방향의 한쪽측의 단부로부터 다른 쪽측의 단부를 향해 연장되어 있다. 도 3에 나타내는 바와 같이, 제1내부전극(141)은 적층체(110)의 한쪽측의 단면에 있어서 제1외부전극(120)과 접속되어 있다.
제2내부전극(142)은, 적층체(110)의 길이방향의 다른 쪽측의 단부로부터 한쪽측의 단부를 향해 연장되어 있다. 도 4에 나타내는 바와 같이, 제2내부전극(142)은 적층체(110)의 다른 쪽측의 단면에 있어서 제2외부전극(130)과 접속되어 있다.
내부전극(140)을 구성하는 재료로서는 Ni, Cu, Ag, Pd, Au 등의 금속, 또는 이들 금속의 적어도 1종을 포함하는 합금, 예를 들면 Ag와 Pd의 합금 등을 사용할 수 있다. 내부전극(140)을 구성하는 재료는, 후술하는 내측 외부전극을 구성하는 혼합물에 포함되는 제1의 금속 성분과 화합하여 합금을 형성한다.
외부전극은, 적층체(110)의 양단부를 덮고 수지 성분과 금속 성분의 혼합물로 이루어지는 내측 외부전극과, 이 내측 외부전극을 덮고 금속 성분으로 이루어지는 외측 외부전극을 포함한다. 수지 성분으로서 에폭시 수지 또는 페놀 수지 등의 열 경화성 수지를 사용할 수 있다. 내측 외부전극의 두께는 5.0㎛이상 70.0㎛이하인 것이 바람직하다.
도 2~4에 나타내는 바와 같이, 제1외부전극(120)은 제1내측 외부전극(121)과 제1외측 외부전극(122)을 포함한다. 제1내측 외부전극(121)은 적층체(110)의 길이방향의 한쪽측의 단부를 덮고 있다. 제1내측 외부전극(121)의 일부는 제1내부전극(141)의 일부와 합금을 형성하고 있다.
제2외부전극(130)은 제2내측 외부전극(131)과 제2외측 외부전극(132)을 포함한다. 제2내측 외부전극(131)은 적층체(110)의 길이방향의 다른 쪽측의 단부를 덮고 있다. 제2내측 외부전극(131)의 일부는 제2내부전극(142)의 일부와 합금을 형성하고 있다.
본 실시형태에 있어서는, 내측 외부전극은, 금속 성분으로서 제1의 금속 성분과, 이 제1의 금속 성분보다 융점이 높은 제2의 금속 성분을 포함한다. 제1의 금속 성분의 융점은 550℃이하인 것이 바람직하고, 180℃이상 340℃이하인 것이 더욱 바람직하다. 제2의 금속 성분의 융점은 850℃이상 1050℃이하인 것이 바람직하다.
제1의 금속 성분으로서는 Sn, In, Bi 등의 금속, 또는 이들 금속의 적어도 1종을 포함하는 합금을 사용할 수 있다. 제1의 금속 성분으로서 Sn과 Ag의 합금, Sn과 Bi의 합금, 혹은 Sn과 Ag와 Cu의 합금 등의 Sn을 포함하는 합금, 또는 Sn을 사용하는 것이 바람직하다. 이와 같은 금속 성분을 사용함으로써, 내부전극(140)과 내측 외부전극의 합금층을 형성하기 쉬워져, 내부전극(140)과 내측 외부전극의 전기적 접속이 용이해진다.
제1의 금속 성분은, 세라믹 전자부품(100)을 실장할 때의 리플로우 공정에 있어서의 가열에 의해 연화(軟化)하여 유동하고, 내부전극(140)을 구성하는 재료와 화합하여 합금을 형성한다.
가열되어 경화한 후의 혼합물에 있어서의 제1의 금속 성분의 함유율은 8체적%이상 18체적%이하인 것이 바람직하다.
제2의 금속 성분으로서는 Ag, Cu, Pd, Pt, Au 등의 금속, 또는 이들 금속의 적어도 1종을 포함하는 합금을 사용할 수 있다. 제2의 금속 성분으로서 Ag와 Pd의 합금 등의 Ag를 포함하는 합금, Ag 또는 Cu를 사용하는 것이 바람직하다.
제2의 금속 성분은 내측 외부전극 내의 통전 경로를 구성한다. 또한 제2의 금속 성분은 제1의 금속 성분과 화합하여 합금을 형성한다. 가열되어 경화한 후의 혼합물에 있어서의 제2의 금속 성분의 함유율은 19체적%이상 25체적%이하인 것이 바람직하다.
제1외측 외부전극(122)은 제1내측 외부전극(121)을 덮고 있다. 제1외측 외부전극(122)의 일부는 제1내측 외부전극(121)의 일부와 합금을 형성하고 있다. 제2외측 외부전극(132)은 제2내측 외부전극(131)을 덮고 있다. 제2외측 외부전극(132)의 일부는 제2내측 외부전극(131)의 일부와 합금을 형성하고 있다.
본 실시형태에 있어서는 외측 외부전극의 금속 성분이 Ni이다. 단, 외측 외부전극의 금속 성분은 Ni에 한정되지 않고, Cu 등이어도 된다. 외측 외부전극은 솔더 배리어층으로서 기능한다. 외측 외부전극의 두께는 1.0㎛이상 15.0㎛이하인 것이 바람직하다.
본 실시형태에 있어서는, 외부전극은 외측 외부전극을 덮는 도시하지 않는 표층 외부전극을 더 포함한다. 표층 외부전극을 구성하는 재료로서는, 솔더와의 젖음성이 양호한 Sn, Au 등의 금속, 또는 이들 금속의 적어도 1종을 포함하는 합금을 사용하는 것이 바람직하다. 표층 외부전극의 두께는 1.0㎛이상 15.0㎛이하인 것이 바람직하다.
상기의 구성을 가지는 본 실시형태에 따른 세라믹 전자부품(100)에 있어서는, 내측 외부전극과 외측 외부전극의 경계에 위치하는 내측 외부전극의 표층 금속 농도가 17%이상이다.
여기서, 내측 외부전극의 표층 금속 농도란, 내측 외부전극의 외표면으로부터 소정의 깊이까지의 표층에 있어서, 제1의 금속 성분의 원자 백분율, 제2의 금속 성분의 원자 백분율 및 수지 성분의 원자 백분율의 합계에 대한, 제1의 금속 성분의 원자 백분율 및 제2의 금속 성분의 원자 백분율의 합계의 비율이다. 또한 수지 성분의 원자 백분율은 수지 성분 중에 포함되는 C의 원자 백분율로 한다. 소정의 깊이는, 외측 외부전극의 결정 성장에 영향을 미치는 범위의 깊이이며, 예를 들면 내측 외부전극의 외표면으로부터 5nm의 깊이이다.
내측 외부전극의 표층 금속 농도를 17%이상으로 함으로써, 외측 외부전극을 내측 외부전극상에 형성할 때에, 외측 외부전극의 금속 성분의 성장점을 충분히 확보할 수 있다. 그 결과, 본 실시형태에 따른 세라믹 전자부품(100)에 있어서는, 내측 외부전극상에, 결함부를 거의 가지지 않는 외측 외부전극이 거의 균일하게 형성된다.
이와 같이 내측 외부전극을, 결함부를 거의 가지지 않는 외측 외부전극으로 거의 균일하게 덮음으로써, 세라믹 전자부품(100)을 실장할 때의 리플로우 공정에 있어서의 가열에 의해 내측 외부전극 내에서 수분이 기화하여 발생하는 수증기 및 수지 성분이 분해되어 발생하는 분해 가스의 대부분을, 외측 외부전극에 의해 외부전극의 내부에 가둘 수 있다. 이것에 의해 솔더 터짐을 억제할 수 있다.
내측 외부전극은 수지 성분을 포함함으로써 완충층으로서 기능한다. 즉, 세라믹 전자부품(100)에 물리적인 충격 또는 열 사이클에 기인하는 충격이 가해졌을 경우에, 내측 외부전극의 수지 성분이 충격을 흡수한다. 그 결과, 실장용의 솔더 및 세라믹 전자부품(100) 자체에 크랙이 생기는 것을 억제할 수 있다.
단, 내측 외부전극의 수지 성분의 양이 많을 경우, 수지 성분에 흡수되는 수분의 양이 많아져 솔더 터짐이 일어나기 쉬워지기 때문에 바람직하지 않다. 그 때문에, 내측 외부전극의 수지 성분의 양은, 내측 외부전극이 완충층으로서 기능할 수 있는 범위 내에서 적은 쪽이 바람직하다.
이 관점에서, 세라믹 전자부품(100)이 0.95mm이상 1.20mm이하의 길이, 0.45mm이상 0.70mm이하의 폭, 및 0.45mm이상 0.70mm이하의 두께의 외형 치수를 가지는 경우, 내측 외부전극에 있어서 수지 성분이 차지하는 체적이 3.3×10-6ml이하인 것이 바람직하다.
여기서, 내측 외부전극 중의 수지 성분의 체적의 산출방법에 대하여 설명한다. 우선, 적층체(110)의 중량을 측정한다. 다음으로, 혼합 페이스트를 도포한 후의 적층체의 중량을 측정하고, 적층체(110)의 중량으로부터의 증가량을 산출한다. 이 증가량이 도포된 혼합 페이스트의 경화 전의 중량이 된다. 이 경화 전의 혼합 페이스트의 중량에, 경화 전의 혼합 페이스트에 있어서의 수지의 중량 비율(함유율)을 곱함으로써, 경화 전의 혼합 페이스트에 포함되는 수지의 중량을 산출한다.
또한 시차열·열 중량 동시 측정장치(TG-DTA: Thermogravimetric/Differential Thermal Analysis)를 사용하여, 미리 경화 전의 수지 성분의 중량과 경화 후의 수지 성분의 중량을 온도 조건을 바꾸어 측정해 둔다. 이 측정에 의해, 소성 온도로 가열했을 경우의 수지 성분의 중량의 추이(推移)의 경향을 알 수 있다. 구체적으로는, 소성 온도로 가열했을 때의 수지 성분의 중량 감소율을 알 수 있다. 또한 시차열 열 중량 동시 측정장치(TG-DTA) 대신에, 열 중량·질량 동시 분석장치(TG-MS: Thermogravimetry mass spectrometer)를 사용하여, 경화 전의 수지 성분의 중량과 경화 후의 수지 성분의 중량을 온도 조건을 바꾸어 측정해 두어도 된다.
이 미리 조사한 수지 성분의 중량 감소율과 경화 전의 수지의 중량을 곱함으로써, 경화 후의 수지의 감소량을 산출할 수 있다. 그러므로, 경화 전의 혼합 페이스트에 포함되는 수지의 중량으로부터 경화 후의 수지의 감소량을 뺌으로써, 경화 후의 혼합 페이스트 즉 내측 외부전극에 포함되는 수지의 중량을 산출할 수 있다. 경화 후의 수지의 중량을 경화 후의 수지의 밀도로 나눔으로써, 내측 외부전극에 포함되는 수지의 체적을 산출할 수 있다.
이하, 본 발명의 한 실시형태에 따른 세라믹 전자부품의 제조방법에 대하여 도면을 참조하여 설명한다. 도 5는 본 발명의 한 실시형태에 따른 세라믹 전자부품의 제조방법을 나타내는 흐름도이다.
도 5에 나타내는 바와 같이, 세라믹층(150)과 내부전극(140)이 교대로 적층된 직방체상의 적층체(110)를 준비한다(S100). 적층체(110)는 하기와 같이 제작된다.
우선, 세라믹 분말을 포함하는 세라믹 페이스트를, 스크린 인쇄법 등에 의해 시트상으로 도포하여 건조시킴으로써 세라믹 그린시트를 제작한다.
제작한 복수의 세라믹 그린시트 중 일부에 있어서, 세라믹 그린시트상에, 스크린 인쇄법 등에 의해 내부전극 형성용의 도전 페이스트를 소정의 패턴이 되도록 도포한다. 이와 같이 하여, 내부전극이 되는 도전 패턴이 형성된 세라믹 그린시트와, 도전 패턴이 형성되어 있지 않은 세라믹 그린시트를 준비한다. 또한 세라믹 페이스트 및 내부전극 형성용의 도전 페이스트에는 공지의 바인더 및 용매가 포함되어 있어도 된다.
도전 패턴이 형성되어 있지 않은 세라믹 그린시트를 소정 매수 적층하고, 그 위에, 도전 패턴이 형성된 복수의 세라믹 그린시트를 순차 적층하여, 또한 그 위에, 도전 패턴이 형성되어 있지 않은 세라믹 그린시트를 소정 매수 적층함으로써 마더 적층체를 제작한다. 필요에 따라, 정수압(靜水壓) 프레스 등의 수단에 의해 마더 적층체를 적층방향으로 프레스해도 된다.
마더 적층체를 소정의 형상으로 컷트하여 분할함으로써, 복수의 직방체상의 연질 적층체를 제작한다. 또한 직방체상의 연질 적층체를 배럴 연마하여, 연질 적층체의 모퉁이부를 둥그스름하게 해도 된다.
연질 적층체를 소성함으로써 경화시켜 적층체(110)를 제작한다. 소성 온도는, 세라믹 재료 및 도전 재료의 종류에 따라 적절히 설정되고, 예를 들면 900℃이상 1300℃이하의 범위 내에서 설정된다.
다음으로, 열 경화성 수지 등의 수지 성분과, 제1의 금속 성분으로 이루어지는 제1의 금속 필러와, 제1의 금속 성분보다도 융점이 높은 제2의 금속 성분으로 이루어지는 제2의 금속 필러를 포함하는 혼합물인 혼합 페이스트를 준비한다. 혼합 페이스트에 있어서, 제1의 금속 필러, 제2의 금속 필러 및 수지 성분의 합계 중량에 대한 제1의 금속 필러의 중량 비율(함유율)은 20중량%이상 40중량%이하인 것이 바람직하고, 22.0중량%이상 37.2중량%이하인 것이 보다 바람직하다.
제1의 금속 필러의 함유율이 너무 적을 경우, 내부전극(140)을 구성하는 재료와 화합하여 형성되는 합금의 양이 불충분해져, 내부전극(140)과 외부전극의 전기적 접속을 확보할 수 없게 된다.
제1의 금속 필러의 함유율이 너무 많을 경우, 제2의 금속 필러와 반응하지 않고 잔존하는 제1의 금속 필러의 양이 많아진다. 이 경우, 세라믹 전자부품(100)을 실장할 때의 리플로우 공정에 있어서의 가열에 의해 외부전극이 변형하는 경우가 있다. 또한 제1의 금속 필러의 형상은 특별히 한정되지 않고 구상(球狀) 또는 편평상 등이어도 된다.
혼합 페이스트에 있어서, 제1의 금속 필러, 제2의 금속 필러 및 수지 성분의 합계 중량에 대한 제2의 금속 필러의 중량 비율(함유율)은 30중량%이상 70중량%이하인 것이 바람직하고, 41.2중량%이상 64중량%이하인 것이 보다 바람직하다.
제2의 금속 필러의 함유율이 너무 적을 경우, 외부전극의 도전율이 저하하여, 세라믹 전자부품(100)의 등가 직렬 저항(ESR: Equivalent Series Resistance)이 높아지는 경우가 있다.
제2의 금속 필러의 함유율이 너무 많을 경우, 내측 외부전극 중에 있어서의 수지 성분의 함유율이 적어져, 내측 외부전극이 완충층으로서 기능하지 않게 되는 경우가 있다. 또한 제2의 금속 필러의 형상은 특별히 한정되지 않고, 구상 또는 편평상 등이어도 된다. 제2의 금속 필러의 평균 입자경은 특별히 한정되지 않고, 예를 들면 0.5㎛이상 5.0㎛이하여도 된다.
혼합 페이스트에 있어서, 제1의 금속 필러, 제2의 금속 필러 및 수지 성분의 합계 중량에 대한 수지 성분의 중량 비율(함유율)은 5중량%이상 40중량%이하인 것이 바람직하고, 9.8중량%이상 31.5중량%이하인 것이 보다 바람직하다.
수지 성분의 함유율이 너무 적을 경우, 내측 외부전극이 완충층으로서 기능하지 않게 될 경우가 있다. 수지 성분의 함유율이 너무 많을 경우, 외부전극의 도전율이 저하하여, 세라믹 전자부품(100)의 등가 직렬 저항(ESR)이 높아지는 경우가 있다.
상기의 혼합 페이스트를 적층체(110)의 표면의 일부에 각종 인쇄법 또는 딥법 등에 의해 도포하고, 혼합 페이스트를 도포한 적층체(110)를 가열함으로써 내측 외부전극을 마련한다(S111).
내측 외부전극을 마련하는 공정(S111)에 있어서, 혼합 페이스트를 도포한 적층체(110)의 가열은, 질소 가스 분위기 등의 중성 분위기 또는 환원성 분위기 그 외의 비산화성 분위기에 있어서 행해지는 것이 바람직하다. 구체적으로는, 혼합 페이스트를 도포한 적층체(110)를 100ppm이하의 산소 농도의 분위기하에서 가열하는 것이 바람직하다.
혼합 페이스트를 도포한 적층체(110)를 가열하는 온도는, 제1의 금속 성분과 제2의 금속 성분의 합금에 있어서의 결정 상태가 열 역학적으로 변화하는 온도(제1의 금속 성분에 있어서의 내측 외부전극의 내부전극측에의 확산이 촉진되는 온도역) 이상인 것이 바람직하다. 구체적으로는, 혼합 페이스트를 도포한 적층체(110)를 가열하는 온도가 450℃이상인 것이 바람직하다. 혼합 페이스트를 도포한 적층체(110)를 이러한 온도로 가열한 경우, 내부전극(140)의 단부로부터 내측 외부전극을 향해, 내부전극(140)과 내측 외부전극의 합금층을 형성할 수 있다.
한편, 혼합 페이스트를 도포한 적층체(110)를 가열하는 온도가 너무 높을 경우, 내측 외부전극을 안정되게 형성할 수 없어진다. 그 때문에, 혼합 페이스트를 도포한 적층체(110)를 가열하는 온도는 800℃미만인 것이 바람직하고, 650℃이하인 것이 보다 바람직하다.
본 실시형태에 있어서는, 혼합 페이스트를 도포한 적층체(110)를 가열하는 온도와, 혼합 페이스트 중에 포함되는 금속 성분의 양을 조정함으로써, 내측 외부전극 중에 포함되는 수지 성분의 양을 소망하는 양으로 하고 있다. 또한 내측 외부전극의 두께를 조정함으로써 내측 외부전극 자체의 양을 변경함으로써도, 내측 외부전극 중에 포함되는 수지 성분의 양을 소망하는 양으로 할 수 있다.
다음으로, 내측 외부전극을 마련한 적층체를 배럴 연마함으로써, 내측 외부전극의 표층을 배럴 연마한다(S112). 배럴 연마에 의해, 내측 외부전극의 표층에 위치하는 수지 성분을 깎아낼 수 있다. 그 결과, 내측 외부전극의 외표면에 제1의 금속 성분 및 제2의 금속 성분을 노출시키면서, 내측 외부전극의 표층 금속 농도를 조정할 수 있다. 구체적으로는, 배럴 연마하는 시간을 길게 할수록 내측 외부전극의 표층 금속 농도를 높게 할 수 있다.
그 후, 내측 외부전극상에, 도금법 등에 의해 금속 성분을 부착시킴으로써 외측 외부전극을 마련한다(S113). 외측 외부전극을 마련하는 방법으로서는 전해 도금법이 바람직하다.
또한 외측 외부전극상에, 도금법 등에 의해 금속 성분을 부착시킴으로써 표층 외부전극을 마련한다. 표층 외부전극을 마련하는 방법으로서는 전해 도금법이 바람직하다.
내측 외부전극을 마련하는 공정(S111), 배럴 연마하는 공정(S112), 외측 외부전극을 마련하는(S113) 및 표층 외부전극을 마련하는 공정에 의해, 내부전극(140)과 전기적으로 접속되도록 적층체(110)의 표면의 일부에 외부전극을 마련할 수 있다(S110).
상기의 적층체(110)를 준비하는 공정(S100) 및 외부전극을 마련하는 공정(S110)에 의해, 본 실시형태에 따른 세라믹 전자부품(100)을 제작할 수 있다.
또한 외부전극이 마련되는 위치는 적층체(110)의 양단부에 한정되지 않는다. 이하, 외부전극이 적층체(110)의 양단부 이외의 위치에 마련된 변형예에 대하여 설명한다.
도 6은 본 실시형태의 제1변형예에 따른 세라믹 전자부품의 외관을 나타내는 사시도이다. 도 7은 본 실시형태의 제2변형예에 따른 세라믹 전자부품의 외관을 나타내는 사시도이다. 도 8은 도 7의 세라믹 전자부품을 화살표 VIII 방향으로부터 본 도면이다.
도 6에 나타내는 바와 같이, 제1변형예의 세라믹 전자부품(100a)에 있어서는, 제1외부전극(120a)은 적층체(110a)의 한쪽의 측면상으로부터 양쪽의 주면상에 걸쳐 마련되어 있다. 제2외부전극(130a)은 적층체(110a)의 한쪽의 측면상으로부터 양쪽의 주면상에 걸쳐 마련되어 있다. 제1변형예의 세라믹 전자부품(100a)은 이른바 콘덴서 어레이이다.
도 7, 8에 나타내는 바와 같이, 제2변형예의 세라믹 전자부품(100b)에 있어서는, 제1외부전극(120b)은 적층체(110a)의 한쪽의 주면상에 있어서 한쪽의 단면측에 마련되어 있다. 제2외부전극(130b)은 적층체(110a)의 한쪽의 주면상에 있어서 다른 쪽의 단면측에 마련되어 있다. 제2변형예의 세라믹 전자부품(100b)은 이른바 필렛리스 콘덴서(filletless capacitor)이다.
이하, 본 발명의 효과를 확인한 실험예에 대하여 설명한다.
0.95mm이상 1.20mm이하의 길이, 0.45mm이상 0.70mm이하의 폭, 및 0.45mm이상 0.70mm이하의 두께의 외형 치수를 가지는 500개의 세라믹 전자부품을 제작하여 실험을 행하였다.
세라믹 전자부품의 제작에 있어서, 배럴 연마의 시간 이외의 조건에 대해서는 공통으로 하였다. 우선, 공통의 조건 및 구성에 대하여 설명한다.
세라믹층을 구성하는 재료로서 BaTiO3을 사용하였다. 각 세라믹층의 평균 두께를 1.0㎛로 하였다. 내부전극을 구성하는 재료로서 Ni를 사용하였다. 외부전극은 적층체의 양단부에 마련하였다.
제1의 금속 필러를 Sn으로 구성하고, 제2의 금속 필러를 Ag로 구성하였다. 수지 성분으로서 에폭시 수지를 사용하였다. 혼합 페이스트 중에 있어서의 제1의 금속 필러와 제2의 금속 필러의 중량 비율을 3:7로 하였다.
경화 후의 혼합 페이스트 중의 제1의 금속 필러와 제2의 금속 필러를 합친 체적 비율(함유율)을 46체적%로 하였다. 경화 후의 혼합 페이스트 중의 수지 성분의 체적 비율(함유율)을 54체적%로 하였다.
혼합 페이스트를 도포한 적층체의 가열을, 질소 가스 분위기하에 있어서 450℃의 온도에서 20분 행하였다. 경화 후의 혼합 페이스트 중의 제1의 금속 필러와 제2의 금속 필러를 합친 체적 비율(함유율)을 77체적%로 하였다. 경화 후의 혼합 페이스트 중의 수지 성분의 체적 비율(함유율)을 23체적%로 하였다.
내측 외부전극의 두께를 20㎛이상 30㎛이하(목적의 값은 이 중앙값)로 하였다. 외측 외부전극을 2㎛이상 3㎛이하(목적의 값은 이 중앙값)의 두께의 Ni 도금막으로 구성하였다. 표층 외부전극을 2㎛이상 3㎛이하(목적의 값은 이 중앙값)의 두께의 Sn 도금막으로 구성하였다.
실시예 1에 있어서는, 배럴 연마하는 시간을 60분으로 하고, 100개의 세라믹 전자부품을 제작하였다. 실시예 2에 있어서는, 배럴 연마하는 시간을 30분으로 하여, 100개의 세라믹 전자부품을 제작하였다. 실시예 3에 있어서는, 배럴 연마하는 시간을 20분으로 하여, 100개의 세라믹 전자부품을 제작하였다.
비교예 1에 있어서는, 배럴 연마하는 시간을 10분으로 하여, 100개의 세라믹 전자부품을 제작하였다. 비교예 2에 있어서는, 배럴 연마하는 시간을 5분으로 하여, 100개의 세라믹 전자부품을 제작하였다. 비교예 3에 있어서는, 배럴 연마를 행하지 않고 100개의 세라믹 전자부품을 제작하였다.
실시예 1~3 및 비교예 1~3에 있어서 제작한 각 100개의 세라믹 전자부품 중 각각 3개씩, 내측 외부전극과 외측 외부전극의 경계에 위치하는 내측 외부전극의 표층 금속 농도를 측정하였다. 또한 실시예 1~3 및 비교예 1~3에 있어서 제작한 각 100개의 세라믹 전자부품을 실장했을 때에 발생하는 솔더 터짐의 발생율을 확인하였다.
내측 외부전극의 표층 금속 농도를 하기와 같이 측정하였다. 우선, 외측 외부전극 및 표층 외부전극을 질산 수용액 등을 사용하여 제거하였다. 다음으로, 내측 외부전극의 외표면에 있어서, 적층체의 단면의 중앙부에 위치하는 부분을 XPS(X-ray Photoelectron Spectroscopy) 분석하였다.
구체적으로는, 내측 외부전극의 외표면의 세로 500㎛, 가로 500㎛의 범위에 있어서, 아루박·파이 제품인 Quantum 2000을 사용하여 XPS 분석하였다. X선원(線源)으로서 단색화 AlK α선을 사용하여, 빔 직경을 100㎛로 하고, 분석 깊이를 5nm로 하였다.
XPS 분석에 의해, 내측 외부전극의 표층에 포함되는 C, O, Si, Ag, Ba 및 Sn의 각 원자량을 측정하였다. 이 측정에 의해 얻어진 각 원자량으로부터, [(Ag의 원자량+Sn의 원자량)/(C의 원자량+Ag의 원자량+Sn의 원자량)]×100을 계산함으로써 내측 외부전극의 표층 금속 농도를 산출하였다. 실시예 1~3 및 비교예 1~3의 각각의 내측 외부전극의 표층 금속 농도는, XPS 분석한 3개의 세라믹 전자부품에 있어서의 내측 외부전극의 표층 금속 농도의 산출 결과를 평균한 값으로 하였다.
솔더 터짐의 발생율을 하기와 같이 산출하였다. 세라믹 전자부품을 유리 에폭시 기판에 리플로우 공정에 의해 실장한 후, 목시(目視)에 의해 솔더의 비산(飛散) 상황을 확인하였다. 솔더 터짐이 확인된 세라믹 전자부품의 수를, 각각 실장한 세라믹 전자부품의 수(100개)로 나누고, 또한 100을 곱함으로써 솔더 터짐의 발생율을 산출하였다.
표 1은 실시예 1~3 및 비교예 1~3의 실험 결과를 정리한 것이다. 도 9는 본 실험 결과에 있어서의 표층 금속 농도와 솔더 터짐의 발생율의 관계를 나타내는 그래프이다. 도 9에 있어서는, 세로축에 솔더 터짐의 발생율(%), 가로축에 내측 외부전극의 표층 금속 농도(%)를 나타내고 있다.
| 배럴 연마 시간(분) | 내측 외부전극의 표층 금속 농도(%) |
솔더 터짐의 발생율(%) | |
| 실시예 1 | 60 | 19.7 | 0 |
| 실시예 2 | 30 | 18.6 | 0 |
| 실시예 3 | 20 | 17.5 | 0 |
| 비교예 1 | 10 | 16.2 | 11 |
| 비교예 2 | 5 | 13.8 | 16 |
| 비교예 3 | 0 | 10.5 | 20 |
표 1 및 도 9에 나타내는 바와 같이, 실시예 1에 있어서는, 내측 외부전극의 표층 금속 농도가 19.7%, 솔더 터짐의 발생율이 0%였다. 실시예 2에 있어서는, 내측 외부전극의 표층 금속 농도가 18.6%, 솔더 터짐의 발생율이 0%였다. 실시예 3에 있어서는, 내측 외부전극의 표층 금속 농도가 17.5%, 솔더 터짐의 발생율이 0%였다.
비교예 1에 있어서는, 내측 외부전극의 표층 금속 농도가 16.2%, 솔더 터짐의 발생율이 11%였다. 비교예 2에 있어서는, 내측 외부전극의 표층 금속 농도가 13.8%, 솔더 터짐의 발생율이 16%였다. 비교예 3에 있어서는, 내측 외부전극의 표층 금속 농도가 10.5%, 솔더 터짐의 발생율이 20%였다.
본 실험예에 있어서, 배럴 연마하는 시간이 길어짐에 따라, 내측 외부전극의 표층 금속 농도가 커지는 것이 확인되었다. 또한 내측 외부전극의 표층 금속 농도가 커짐에 따라, 솔더 터짐의 발생율이 저하하는 것이 확인되었다.
솔더 터짐의 발생율은 15%이하인 것이 바람직하다. 내측 외부전극의 표층 금속 농도를 17%이상으로 함으로써, 솔더 터짐의 발생율은 15%이하로 할 수 있는 것을 확인할 수 있었다.
본 발명의 실시의 형태에 대하여 설명했는데, 이번에 개시된 실시의 형태는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 청구의 범위에 의해 나타나며, 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
Claims (12)
- 세라믹층과 내부전극이 교대로 적층된 직방체상의 적층체와,
상기 적층체의 표면의 일부에 마련되어 상기 내부전극과 전기적으로 접속된 외부전극을 포함하고,
상기 외부전극은, 상기 적층체의 상기 표면의 일부를 덮고 수지 성분과 금속 성분의 혼합물로 이루어지는 내측 외부전극과, 상기 내측 외부전극을 덮고 금속 성분으로 이루어지는 외측 외부전극을 포함하며,
상기 내측 외부전극은, 금속 성분으로서, 일부가 상기 내부전극과 합금을 형성하여 상기 내부전극과 상기 내측 외부전극을 접속하는 제1의 금속 성분과, 상기 제1의 금속 성분보다 융점이 높고, 일부가 상기 제1의 금속 성분과 합금을 형성하여 상기 내측 외부전극과 상기 외측 외부전극을 접속하는 제2의 금속 성분을 포함하고,
상기 내측 외부전극의 표층 금속 농도가 17%이상인 것을 특징으로 하는 세라믹 전자부품. - 제1항에 있어서,
상기 외측 외부전극의 상기 금속 성분이 Ni인 것을 특징으로 하는 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 제1의 금속 성분이 Sn인 것을 특징으로 하는 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 제2의 금속 성분이 Ag 또는 Cu인 것을 특징으로 하는 세라믹 전자부품. - 세라믹층과 내부전극이 교대로 적층된 직방체상의 적층체를 준비하는 공정과,
상기 내부전극과 전기적으로 접속되도록 상기 적층체의 표면의 일부에 외부전극을 마련하는 공정을 포함하고,
상기 외부전극을 마련하는 공정은, 수지 성분과 금속 성분의 혼합물을 상기 적층체의 상기 표면의 일부를 덮도록 도포하고, 상기 혼합물을 도포한 상기 적층체를 가열함으로써 내측 외부전극을 마련하는 공정과, 상기 내측 외부전극의 표층을 배럴 연마하는 공정과, 상기 배럴 연마하는 공정 후의 상기 내측 외부전극을 덮도록 금속 성분을 도금하여 외측 외부전극을 마련하는 공정을 포함하며,
상기 내측 외부전극의 금속 성분은, 일부가 상기 내부전극과 합금을 형성하여 상기 내부전극과 상기 내측 외부전극을 접속하는 제1의 금속 성분과, 상기 제1의 금속 성분보다 융점이 높고, 일부가 상기 제1의 금속 성분과 합금을 형성하여 상기 내측 외부전극과 상기 외측 외부전극을 접속하는 제2의 금속 성분을 포함하며,
상기 배럴 연마하는 공정 후에 있어서, 상기 내측 외부전극의 표층 금속 농도가 17%이상인 것을 특징으로 하는 세라믹 전자부품의 제조방법. - 제5항에 있어서,
상기 외측 외부전극의 상기 금속 성분이 Ni인 것을 특징으로 하는 세라믹 전자부품의 제조방법. - 제5항에 있어서,
상기 제1의 금속 성분이 Sn인 것을 특징으로 하는 세라믹 전자부품의 제조방법. - 제5항에 있어서,
상기 제2의 금속 성분이 Ag 또는 Cu인 것을 특징으로 하는 세라믹 전자부품의 제조방법. - 제5항 내지 제8항 중 어느 한 항에 있어서,
상기 혼합물에 있어서, 상기 제1의 금속 성분의 함유율은 20중량%이상 40중량%이하인 것을 특징으로 하는 세라믹 전자부품의 제조방법. - 제5항 내지 제8항 중 어느 한 항에 있어서,
상기 혼합물에 있어서, 상기 제2의 금속 성분의 함유율은 30중량%이상 70중량%이하인 것을 특징으로 하는 세라믹 전자부품의 제조방법. - 제5항 내지 제8항 중 어느 한 항에 있어서,
상기 내측 외부전극을 마련하는 공정에 있어서, 상기 적층체를 가열하는 온도가 450℃이상인 것을 특징으로 하는 세라믹 전자부품의 제조방법. - 제5항 내지 제8항 중 어느 한 항에 있어서,
상기 내측 외부전극을 마련하는 공정에 있어서, 100ppm이하의 산소 농도의 분위기하에서 상기 적층체를 가열하는 것을 특징으로 하는 세라믹 전자부품의 제조방법.
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