KR20140141465A - 소자 기판, 기록 헤드, 및 기록 장치 - Google Patents

Abstract

최근 잉크젯 기록 장치는 히터 전원을 안정화하기 위해 커패시턴스가 큰 커패시터를 포함한다. 이러한 커패시터의 존재는 전력 차단 등의 시점에 히터 전압을 강하하는데 오랜 시간을 요구한다. 이러한 이유로 인해, 원하지 않은 히터 전류가 강하 중에 흐를 수 있다. 이러한 문제점을 해결하기 위해, 본 실시예에서, 고전압 논리 회로가 기록 소자 근처에 제공되고, 신호가 이러한 회로에 직접 입력될 수 있도록 단자가 제공된다. 이 단자를 통해 히터 구동 제어가 수행된다. 이는 논리 전압이 전압 차단 등의 시점에 갑자기 강하되는 경우에도 논리 전력 공급 상태와 상관 없이 히터를 확실히 제어할 수 있게 만든다.

Description

소자 기판, 기록 헤드, 및 기록 장치{ELEMENT SUBSTRATE, PRINTHEAD, AND PRINTING APPARATUS}

본 발명은 소자 기판, 기록 헤드, 및 기록 장치에 관한 것으로서, 더 구체적으로 예를 들어 소자 기판을 통합하고 잉크젯 방식에 따라 기록하는 풀 라인 기록 헤드 및 이를 이용해 기록하는 기록 장치에 관한 것이다. 더 구체적으로, 본 발명은 복수의 기록 소자 및 이들 기록 소자를 구동하도록 구성된 구동 회로가 단일 소자 기판에 구비되는 소자 기판을 포함하는 기록 헤드 및 기록 장치에 관한 것이다.

예를 들어, 워드 프로세서, 개인용 컴퓨터, 및 팩시밀리 장치 등의 정보 출력 장치로서, 일반적으로, 용지 또는 필름과 같은 시트형 기록 매체에 문자 및 화상과 같은 소망의 정보를 기록하는 기록 장치가 널리 사용된다.

이들 기록 장치의 일부는 열 에너지를 이용하여 기록하는 잉크젯 기록 헤드(이하 기록 헤드라고 지칭됨)를 사용한다. 이러한 기록 헤드는 잉크 액적들(ink droplets)을 토출하기 위한 토출구들(orifices)과 연통하는 부위들에 제공되는 기록 소자(히터)를 포함한다. 기록 소자들에 전류가 공급되어 히터들이 발열하게 한다. 잉크 액적들이 잉크의 막 비등(film boiling)에 의해 토출되고, 기록이 수행된다. 이와 같은 기록 헤드는 여러 토출구 및 기록 소자들(히터들)을 고밀도로 배열할 수 있는데, 이로써 고해상도 화상이 기록될 수 있다.

도 14는 종래의 잉크젯 기록 헤드에 통합된 소자 기판의 배열을 도시한 회로도이다.

도 14에 도시된 바와 같이, 소자 기판(101)이 전력 테이블(140)을 통해 기록 장치의 본체 회로(200)에 연결된다. 이로써 히터 전압(VH)가 패드(130)를 통해 복수의 히터(기록 소자; 111)에 인가된다. 접지 전압(GNDH)가 패드(131)에 인가된다는 점에 유의한다. 본체 회로(200)의 ASIC(107)이 신호 케이블(141) 및 패드(135 내지 138)를 통해 논리 회로(114)에 데이터 신호(DATA), 클럭 신호(CLK), 래치 신호(LT), 및 열 인에이블 신호(HE)를 공급한다. 복수의 논리 회로(114)가 플립-플롭 회로(118), 래치 회로(119), 및 AND 회로(120)를 포함하는 동일한 회로 배열을 갖는다는 점에 유의한다.

각각의 논리 회로(114)에서, 플립-플롭 회로(118)는 클럭 신호(CLK)와 동기화하여 입력된 데이터 신호(DATA)를 수신한다. 플립-플롭 회로(118)에 의해 수신되는 데이터 신호(DATA)는 패드(135)를 통해 입력된 래치 회로(LT)와 동기화하여 래치 회로(119)에 의해 수신 및 유지된다. 한편, 히터 구동 주기를 정의하는 열 인에이블 신호(HE)는 패드(136)에 입력된다. AND 회로(120)는 열 인에이블 신호(HE)와 래치 회로(119)의 출력 사이의 논리 곱(AND)를 획득하고, 선택 신호로서 그 결과를 레벨 변환기(LVC; 122)에 출력한다.

소자 기판(101)은 일반적인 파워 디바이스의 소자 기판에 비해, 구동될 소자들을 많이 포함한다. 열 전원(102)에 연결된 기록 소자(히터; 111)의 개수는 기판 당 수천 내지 수만이다. 대응 구동 소자들(112)이 히터(111)만큼 제공되기 때문에, 레벨 변환기(122)의 개수는 구동 소자(112)를 구동하는데 필수적인 레벨 변환기(122)의 개수 또한 매우 많다. 이러한 이유로 인해, 레벨 변환기(122)의 전력 소비는 소자 기판(101)로부터의 발열을 초래하여, 기록 특성에 크게 영향을 미친다. 그러므로, 대기 전력을 소비하지 않는 차동 입력 타입의 2-입력 회로가 레벨 변환기(LVC; 122)로서 널리 사용된다.

잉크젯 기록 장치의 속도를 증가시키기 위한 최근 요건을 충족하기 위해, 단위 시간당 구동된 히터들의 개수가 증가한다. 본체 회로(200)는 전원을 안정화하기 위한 대형 커패시턴스(103)를 포함하며, 이로써 안정적인 전원을 구현한다. 또한, 안정적인 전압원뿐 아니라 논리 회로 전원(104)에 커패시터(105)가 제공된다.

그러나, 대형 커패시턴스 커패시터가 제공되는 경우, 전력 공급 전압을 턴오프하는데 시간이 걸린다.

도 15는 전력 차단 이후의 히터 전압(VH) 및 논리 전압(VDD)의 시간에 따른 전압 강하 변화를 도시한 그래프이다.

도 15에 도시된 바와 같이, 예를 들어 전력 고장(t =t1)으로 인해 본체 회로(200)가 차단되는 경우, 전압이 히터(111)에 인가되는 상태는 커패시터(103)에 축적된 전하들이 토출될 때까지 오래 계속된다. 이를 위해, 히터 전압(VH)이 “0”까지 강하될 때(t = t3)까지 가능한 한 많이 히터들(111)에 원하지 않는 전류를 공급하지 않기 위해 구동 소자들(112)을 계속 제어하는 것이 필요하다.

원하지 않는 히터 전류의 공급을 방지하기 위한 배열로서, 일본 특허 제4,266,460호는 논리 회로가 리셋 기능을 갖는 회로 배열을 제안한다. 논리 전력이 인가되는 상태에서((t = t0 내지 t1), 이러한 배열은 RESET 신호를 입력함으로써 원하지 않는 히터 전류의 공급을 확실히 금지하기 위한 제어를 인에이블한다. 그러나, 도 15에 도시된 바와 같이, 전력 차단 시에(t = t1), 논리 회로 전원(104)은 짧은 기간 내에(t = t2) 토출을 완료하는데, 그 이유는 전압이 히터 전원의 전압보다 낮아지고, 커패시터(105)가 상대적으로 작은 커패시턴스를 갖기 때문이다. 이러한 이유로 인해, RESET 신호에 의한 제어는 즉시 디스에이블된다.

한편, 2-입력 레벨 변환기(122)는 논리 회로 전원(104)의 차단 후에도 동작할 수 있는데, 그 이유는 전력이 히터 전원(102)으로부터 수신되기 때문이다. 그러나, 패드(134)를 통해 공급되는 논리 전압(VDD)이 0V로 강하되어, 그 결과 논리 회로(114)로부터의 모든 신호들이 0V로 변경되는 경우, 레벨 변환기(LVC; 122)는 동상(in-phase) 논리들(양측 0V)을 수신하며, 그 출력 논리는 불확정(indefinite)된다.

도 16a 및 도 16b는 2-입력 레벨 변환기(122)의 회로 배열 및 입출력 관계를 각각 도시한 도면들이다.

도 16a는 2-입력 레벨 변환기(122)의 배열을 도시한 회로도이다. 도 16a를 참조하면, INB 및 IN는 입력(단자)을 나타내고, OUT은 출력(단자)을 나타낸다. 도 14 및 도 16a의 비교로부터 명확해지듯이, 2-입력 레벨 변환기(122)는 패드(130)를 통해 히터 전압(VH)을 수신하고, 패드(133)를 통해 접지 전압(VSS)에 연결된다. 2-입력 레벨 변환기(122)는 6개의 MOSFET으로 형성된다.

전술한 배열에서, 논리 회로(114)로부터의 논리 전압(VDD) 양측 모두가 0V가 됨에 따라 전력이 차단되고(즉, IN와 INB가 모두 로우 상태에 있음), 히터 전압(VH)가 “0”인 경우, NMOS(401) 양측 모두가 턴오프되고, PMOS(402) 양측 모두의 게이트 전압이 플로팅된다. 그 결과, 출력이 불활정된다. 이는 IN 및 INB가 로우이고, OUT이 불확정인 도 16b에 도시된 상태에 대응한다.

이에 따라, 도 15에서 t = t2 내지 t3인 구간 동안, 구동 소자들(112)이 제어될 수 없고, 상태가 불확정인 노드들의 전압들이 0V 이상으로 변하면, 원하지 않는 전류가 히터들로 흐를 수 있다. 전술한 이유로 인해, 전력 차단 등의 경우 일본 특허 제4,266,460호에 제안된 배열에 의해 예측하지 못한 효과가 획득될 수 있다.

이러한 문제를 해결하기 위해, 일본 특허 제4,183,226호는 구동 소자들의 게이트 전압들을 제어하기 위한 구동 회로부를 파워 오프하는 배열을 제안하며, 이로써 구동 소자들(112)의 입력(게이트) 전압들을 0V로 설정하고, 원하지 않는 히터 전류가 흐르는 것을 확실히 방지할 수 있다. 그러나, 이러한 배열은 구동 회로부에 대한 전력이 강압 회로를 통해 히터 전압(VH)로부터 공급되도록 요구한다. 강압 회로를 포함하지 않는 도 14에 도시된 종래의 배열은 이러한 요구를 충족시킬 수 없다.

따라서, 본 발명은 종래 기술의 전술한 불이익에 대한 응답으로서 여겨진다.

예를 들어, 본 발명에 따른 신뢰 가능한 소자 기판, 이를 사용하는 기록 헤드, 및 기록 헤드를 포함하는 기록 장치는 예를 들어, 전력 차단 시에 원하지 않는 히터 전류의 공급을 방지할 수 있다.

본 발명의 일 양태에 따르면, 제1 전압이 인가되는 복수의 기록 소자, 복수의 기록 소자와 대응하여 구비되고 복수의 기록 소자를 구동하도록 구성된 복수의 구동 소자, 복수의 기록 소자를 선택 및 구동하는데 사용되는 선택 신호를 외부 입력 신호에 기반하여 생성하도록 구성된 복수의 논리 회로, 및 복수의 논리 회로와 대응하여 구비되고 선택 신호의 제1 전압보다 낮은 제2 전압을 갖는 논리 전압을 승압하도록 구성된 복수의 제1 레벨 변환기를 포함하는 소자 기판이 제공된다. 소자 기판은 논리 전압의 강하의 검출을 나타내는 검출 신호를 외부 수신하도록 구성된 패드; 패드를 통해 검출 신호를 수신하고 검출 신호를 승압하도록 구성된 제2 레벨 변환기; 및 복수의 구동 소자 및 복수의 제1 레벨 변환기와 대응하여 구비되고, 복수의 제1 레벨 변환기로부터 각각 출력되는 승압된 선택 신호들 및 제2 레벨 변환기에 의해 승압된 검출 신호를 수신하고, 승압된 선택 신호들과 승압된 검출 신호의 논리 연산을 수행하여 논리 연산의 결과를 출력하고, 복수의 구동 소자를 구동하도록 구성된 복수의 고전압 논리 회로를 포함하고, 검출 신호가 입력되는 경우 복수의 고전압 논리 회로는 승압된 선택 신호들과 상관 없이 복수의 구동 소자의 구동을 금지한다.

본 발명의 다른 양태에 따르면, 전술한 배열, 특히 잉크를 토출하고 잉크젯 방식에 따라 기록하는 풀 라인 잉크젯 기록 헤드를 갖는 소자 기판을 사용하여 기록 헤드가 제공된다.

본 발명의 또 다른 측면에 따르면, 전술한 풀 라인 기록 헤드를 사용하여 기록하기 위한 기록 장치가 제공된다. 기록 장치는 논리 전압을 공급하도록 구성된 논리 회로 전원, 논리 전압의 강하를 검출하도록 구성된 검출 유닛, 및 검출 유닛에 의한 검출을 검출 신호로서 풀 라인 기록 헤드에 출력하도록 구성된 출력 유닛을 포함한다.

본 발명은 특히 기록 소자들의 구동을 금지하기 위한 제어가 논리 전압의 강하의 검출을 나타내는 검출 신호를 외부 입력함으로써 확실히 수행될 수 있다는 이점이 있다. 이는 기록 소자들을 구동하기 위한 원하지 않는 전류의 공급을 방지하여 기록 헤드의 신뢰도를 개선한다.

본 발명의 추가적인 특징들은 (첨부 도면들을 참조한) 예시적인 실시예에 대한 다음 설명으로부터 명확해질 것이다.

도 1은 본 발명의 예시적인 실시예에 따른 잉크젯 기록 장치의 내부 배열을 도시한 개략적인 측단면도이다.
도 2는 도 1에 도시된 기록 장치의 단면 기록 동작을 설명하기 위한 측단면도이다.
도 3은 도 1에 도시된 기록 장치의 양면 기록 동작을 설명하기 위한 측단면도이다.
도 4는 풀 라인 기록 헤드의 사시도이다.
도 5는 풀 라인 기록 헤드의 확대 사시도이다.
도 6은 제1 실시예에 따른 소자 기판의 배열 및 소자 기판에 연결된 본체 회로의 배열을 도시한 회로도이다.
도 7은 1-입력 레벨 변환기의 배열을 도시한 회로도이다.
도 8a 및 도 8b는 2-입력 NOR 회로의 배열 및 입출력 관계를 각각 도시한 도면들이다.
도 9는 제1 실시예의 변형예에 따른 소자 기판의 배열 및 소자 기판에 연결된 본체 회로의 배열을 도시한 회로도이다.
도 10은 전력 차단 이후의 히터 전압(VH), 고전압 논리 회로들에 인가된 전압(VHT) 및 논리 전압(VDD)의 시간에 따른 전압 강하 변화를 도시한 그래프이다.
도 11은 제2 실시예를 설명하기 위한 비교예로서 역할을 하는 종래의 소자 기판의 배열의 일례를 도시한 회로도이다.
도 12는 제2 실시예에 따른 소자 기판의 배열을 도시한 회로도이다.
도 13은 제3 실시예에 따른 소자 기판의 배열을 도시한 회로도이다.
도 14는 종래의 잉크젯 기록 헤드에 통합된 소자 기판의 배열을 도시한 회로도이다.
도 15는 전력 차단 이후의 전원 전압(VH) 및 논리 전압(VDD)의 시간에 따른 전압 강하변화를 도시한 그래프이다.
도 16a 및 도 16b는 2-입력 레벨 변환기(122)의 회로 배열 및 입출력 관계를 각각 도시한 도면들이다.

본 발명의 예시적인 실시예들은 첨부 도면들에 따라 상세히 설명될 것이다. 동일한 도면 부호들은 이미 설명된 부분들을 의미하고, 이에 대한 반복적인 설명이 생략될 것이라는 점에 유의한다.

본 명세서에서, “기록(print)” 및 “기록하는(printing)”이라는 용어는 문자 및 그래픽과 같은 중요 정보의 형성을 포함할 뿐 아니라, 중요한지 중요하지 않은 지 및 인간에 의해 시각적으로 인식 가능하도록 시각화되는 지와 상관 없이 기록 매체에 화상, 숫자, 패턴 등의 형성 또는 매체의 처리를 폭넓게 포함한다.

또한, “기록 매체”라는 용어는 일반적인 기록 장치에 사용되는 용지 시트를 포함할 뿐 아니라, 잉크를 받아들일 수 있는 천, 플라스틱 필름, 금속판, 유리, 세라믹, 나무, 및 가죽을 폭넓게 포함한다.

게다가, (이하 “액체”라고도 지칭될) “잉크”라는 용어는 전술한 “기록”의 정의와 유사하게 확장 해석되어야 한다. 즉, “잉크”는 기록 매체에 인가되는 경우 화상, 숫자, 패턴 등을 형성할 수 있고, 기록 매체를 처리할 수 있고, 잉크를 처리할 수 있는 액체를 포함한다. 잉크의 처리는 예를 들어, 기록 매체에 인가된 잉크에 함유된 착색제를 고화 또는 불용화하는 것을 포함한다.

또한, “노즐”은 일반적으로 잉크 토출구 또는 이와 연통하는 액체 채널을 의미하고, 다르게 특정되지 않으면 잉크를 토출하는데 사용되는 에너지를 발생시키는 소자를 의미한다.

이하 사용될 기록 헤드용 소자 기판(헤드 기판)은 단순히 실리콘 반도체로 형성된 베이스(base)를 나타내지 않고, 소자, 배선 등이 구비된 부품을 나타낸다.

“기판 상에(on the substrate)”는 단순히 소자 기판 위를 나타내지 않고, 소자 기판의 표면 및 기판 근처의 소자 기판의 내측을 나타낸다. 본 발명에서, “내장(built-in)”은 별도 부재로서 기판 표면 상에 별도의 소자들을 단순히 배열하는 것을 나타내지 않고, 예를 들어 반도체 회로 제조 공정에서 소자 기판 상에 개별 소자들을 통합 형성 및 제조하는 것을 나타낸다.

다음으로, 잉크젯 기록 장치의 일 실시예가 설명될 것이다. 이 기록 장치는 롤에 감긴 연속 시트(기록 매체)를 사용하고, 단면 기록과 양면 기록 양측 모두를 지원하는 고속 라인 프린터(high-speed line printer)이다. 예를 들어, 기록 장치는 프린트 랩(print laboratory) 등의 대규모 프린트 분야에 적합하다.

도 1은 본 발명의 예시적인 실시예에 따른 (이하 기록 장치라고 지칭되는) 잉크젯 기록 장치의 개략적인 내부 배열을 도시한 측단면도이다. 장치의 내부는 크게 시트 공급 유닛(1), 디컬링 유닛(decurling unit; 2), 스큐 교정 유닛(skew adjustment unit; 3), 기록 유닛(4), 클리닝 유닛(미도시), 검사 유닛(5), 커터 유닛(6), 정보 기록 유닛(7), 건조 유닛(8), 시트 권취 유닛(sheet winding unit; 9), 토출 반송 유닛(10), 선별기 유닛(sorter unit; 11), 토출 트레이(discharge tray; 12), 제어 유닛(13) 등으로 나뉠 수 있다. 도 1에서의 실선에 의해 표시된 시트 반송 경로를 따라 롤로 쌍 및 벨트를 포함하는 반송 메커니즘에 의해 시트가 반송된다.

시트 공급 유닛(1)은 롤에 감겨진 연속 시트를 저장 및 공급한다. 시트 공급 유닛(1)은 2개의 롤(R1 및 R2)를 저장할 수 있고, 시트를 선택적으로 인출 및 공급하도록 구성된다. 저장 가능 롤의 개수가 2개로 제한되지 않으며, 1개 또는 3개 이상의 롤이 저장될 수 있다. 디컬링 유닛(2)은 시트 공급 유닛(1)으로부터 공급된 시트의 컬(curl)(와프(warp))을 경감시킨다. 디컬링 유닛(2)은 하나의 구동 롤러에 관해 2개의 핀치 롤러를 사용하여 컬의 반대 방향으로 와프를 부여하기 위해 시트를 구부리고 스트로크하여, 컬을 감소시킨다. 스큐 교정 유닛(3)은 디컬링 유닛(2)을 통과한 시트의 스큐(원 이동 방향에 대한 기울기)를 교정한다. 기준 측면에서의 시트 엔드가 가이드 부재에 대해 눌리며, 이로써 시트의 스큐를 교정한다.

기록 유닛(4)은 기록 헤드 유닛(14)에 의해 반송되는 시트에 화상을 형성한다. 기록 유닛(4)은 또한 시트를 반송하도록 구성된 복수의 반송 롤러를 포함한다. 기록 헤드 유닛(14)은 사용될 것이라고 추정되는 시트들의 최대 폭을 커버하는 범위 내에 잉크젯 노즐 어레이가 형성되는 풀 라인(full line) 기록 헤드(잉크젯 기록 헤드)를 포함한다. 기록 헤드 유닛(14)에서, 복수의 기록 헤드가 시트 반송 방향에 따라 평행하게 배열된다. 이 실시예에서, 기록 헤드 유닛(14)은 K(블랙), C(시안), M(마젠타), 및 Y(옐로)의 4가지 색상에 대응하는 4개의 기록 헤드를 포함한다. 기록 헤드들은 시트 반송의 상류 측(upstream side)으로부터 K, C, M, 및 Y의 순서로 배열된다. 잉크 컬러의 개수 및 기록 헤드의 개수가 4개로 제한되지 않는다는 점에 유의한다. 잉크젯 방식으로서, 가열 소자들을 사용하는 방법, 압전 소자들을 사용하는 방법, 정전기 소자들을 사용하는 방법, MEMS 소자들을 사용하는 방법 등이 채택될 수 있다. 개별 색상 잉크들은 잉크 튜브를 통해 잉크 탱크들로부터 기록 헤드 유닛(14)으로 공급된다.

검사 유닛(5)은 기록 유닛(4)에 의해 시트에 기록된 검사 패턴 또는 화상을 광학적으로 판독하고, 기록 헤드들의 노즐 상태, 시트 반송 상태, 화상 위치 등을 검사한다. 검사 유닛(5)은 화상을 실제 판독하고 화상 데이터를 생성하는 스캐너 유닛 및 판독 화상을 분석하고 분석 결과를 기록 유닛(4)으로 반환하는 화상 분석 유닛을 포함한다. 검사 유닛(5)은 시트 반송 방향에 수직한 방향으로 배열된 CCD 라인 센서를 포함한다.

전술한 바와 같이, 도 1에 도시된 기록 장치는 단면 기록과 양면 기록 양측 모두를 지원한다는 점에 유의한다. 도 2 및 도 3은 각각 도 1에 도시된 기록 장치의 단면 기록 동작 및 양면 기록 동작을 설명하는 도면이다.

도 4는 기록 헤드 유닛(14)에 포함된 풀 라인 기록 헤드(100)와 기록 매체(800)의 반송 방향 사이의 관계를 도시한 도면이다.

기록 동작을 수행하는 경우, 풀 라인 기록 헤드(100)는 기록 장치에 고정되고, 기록 매체(800)는 반송되고, 잉크들은 소자 기판들(101)에 제공되는 복수의 토출구(706)로부터 토출되며, 이로써 기록 매체(800)에 화상을 형성한다.

도 4로부터 명확해지듯이, 이 예시에서, 풀 라인 기록 헤드(100)는 4개의 소자 기판(101)을 통합함으로써 형성된다.

도 5는 풀 라인 기록 헤드의 확대 사시도이다.

풀 라인 기록 헤드(100)는 4개의 소자 기판(101-1, 101-2, 101-3, 및 101-4), 지지 부재(501), 인쇄 보드(110), 및 잉크 고급 부재(502)를 포함한다. 도 5에 도시된 바와 같이, 4개의 소자 기판은 풀 라인 기록 헤드(100)에 지그재그로 배열된다. 포함된 소자 기판들(101)의 개수를 증가시킴으로써 더 큰 기록 폭을 갖는 기록 헤드가 형성될 수 있다는 점에 유의한다. 4개의 소자 기판을 개별적으로 특정하지 않고 설명하는 경우, 소자 기판들(101)이라고 간단히 지칭될 것이다.

도 5로부터 명확해지듯이, 인쇄 보드(110)는 기본적으로 직사각형이고, 소자 기판들(101)은 직사각형이다. 복수의 토출구(706)는 소자 기판(101)의 수직 방향으로 배열된다. 소자 기판(101)은 수직 방향, 즉 복수의 토출구의 어레이 방향은 인쇄 보드(110)의 수직 방향과 일치하도록 배열된다.

다음으로, 여러 실시예는 전술한 배열을 갖는 기록 장치에 포함된 풀 라인 기록 헤드에 통합된 소자 기판에 관해 설명될 것이다.

[제1 실시예]

도 6은 제1 실시예에 따른 소자 기판의 배열 및 소자 기판에 연결된 본체 회로의 배열을 도시한 회로도이다. 도 14를 참조하여 이미 설명된 바와 동일한 도면 부호 또는 심볼들이 도 6의 동일한 구성 요소들 또는 신호들을 의미하고, 이에 대한 설명이 생략될 것이라는 점에 유의한다.

도 6에 도시된 소자 기판(101)은 종래의 컴포넌트뿐 아니라 복수의 고전압 논리 회로(113), 레벨 변환기(121), 및 풀 다운 저항기(115)를 포함한다. 고전압 논리 회로(113)에는 히터 전압(VH)(제1 전압)이 공급된다. 이에 따라, 레벨 변환기(122)는 또한 제1 레벨 변환기라고 지칭될 것이고, 레벨 변환기(121)는 제2 레벨 변환기라고 지칭될 것이다.

또한 본 실시예에서, 각각의 논리 회로(114)로부터의 최종 출력은 히터를 선택하기 위한 선택 신호로서 대응 레벨 변환기(LVC; 122)로 전송된다. 논리 회로(114)로부터의 신호 전압의 레벨은 2-입력 레벨 변환기(122)에 의해 상승되어 고전압 논리 회로(113)에 입력된다.

고전압 논리 회로(113)는 고전압 2-입력 NOR 회로(116)로 형성된다. 회로(116)는 레벨 변환기(122)로부터 신호를 수신하고, (소자 기판으로부터 관측된 때 외부적으로) 패드(132)를 통해 본체 회로(200)로부터 입력되어 1-입력 레벨 변환기(121)를 통해 레벨업된 차단 신호(SD)를 수신한다. 1-입력 레벨 변환기(121)는 반전 출력 구조를 갖는다. 차단 신호(SD)는 로우 논리(0V)에 의한 열 구동을 금지한다. 풀 다운 저항기(115)는 패드(132)에 연결된다. 즉, 사용자가 불필요하게 신호 케이블(141)을 플러그 오프하면, 입력 논리는 로우(0V)로 변하여 열 구동을 금지한다.

도 7은 1-입력 레벨 변환기(121)의 배열을 도시한 회로도이다.

이 배열에서, 하이 레벨의 게이트 신호가 입력되는 경우, 도 16a에 도시된 2-입력 레벨 변환기(122)와 달리, NMOS(503)가 턴온되고 관통 전류(through current)가 흐른다. 그러나, 본 실시예의 배열에서, 도 6에 도시된 바와 같이 소자 기판(101)이 단 하나의 1-입력 레벨 변환기(121)를 포함하기 때문에, 발열로 인한 영향은 작고, 기록 특성은 영향을 받지 않는다.

도 6에 도시된 배열을 갖는 소자 기판에 전력 차단이 일어나는 경우, 종래 기술을 위한 도 15를 참조하여 설명된 바와 같이, 히터 전압(VH)에 앞서 논리 전압(VDD)(제2 전압)이 “0”(제로)이 된다. 이 때, 로우 레벨(0V)의 차단 신호(SD)(즉, 액티브 논리)는 패드(132)로 입력된다. 도 15로부터 명확해지는 바와 같이, 히터 전압(VH)이 논리 전압(VDD)보다 훨씬 크다는 점에 유의한다. 일반적으로, 히터 전압(VH)는 약 18V 내지 24V이고, 논리 전압(VDD)는 3.3V 또는 5V이다.

한편, 논리 회로(114)로부터 출력된 모든 신호는 로우(0V)로 변하고, 종래 기술에서와 같이 2-레벨 입력 레벨 변환기(122)는 0V의 동상(in-phase) 신호들을 수신하며 이로써 출력(OUT)의 논리가 불확정되는 도 16b에 도시된 상태가 획득된다. 이 때, 불확정 논리 및 하이 레벨의 신호들은 고전압 2-입력 NOR 회로(116)의 2개의 입력으로 각각 입력된다.

도 8a 및 도 8b는 2-입력 NOR 회로(116)의 배열 및 입출력 관계를 각각 도시한 도면들이다.

도 8a는 불확정 논리의 신호 및 하이 레벨의 액티브 논리의 차단 신호(SD)가 2-입력 NOR 회로(116)의 입력 단자(301 및 302)에 각각 입력되는 상태를 도시한다.

도 8a의 회로 배열에 의해 지시되는 바와 같이, 2개의 입력 중 하나의 논리가 불확정인 경우 단자(301)에 대한 입력 신호의 논리가 불확정인 경우)에도, 다른 입력의 논리가 하이이기만 하면 단자(302)에 대한 입력 신호의 논리가 하이인 경우) VH로부터의 스위치는 확실히 턴오프된다. GND(VSS 측)에 대한 스위치가 확실히 턴온되기 때문에, 출력 논리는 로우라고 결정된다. 본 실시예에서, 2-입력 레벨 변환기(122)의 출력 논리가 불확정되는 경우에 대처하기 위해, 전술한 방식으로 2-입력 NOR 회로의 회로 특성을 사용하여 신뢰 가능한 가열 금지 제어가 수행된다. 이는 도 8b의 맨 아래의 입출력 관계에 기반한다. 도 8b를 참조하면, A는 2-입력 NOR 회로(116)의 단자(301)에 입력된 신호의 레벨을 나타내고, B는 단자(302)에 입력된 신호의 레벨을 나타낸다.

고전압 2-입력 NOR 회로(116)의 논리는 차단 신호(SD)가 활성인 경우 하이 레벨의 신호를 입력하고 로우 레벨의 신호를 출력함으로써 히터 구동을 금지할 필요가 있다. 논리 회로 전력 공급 전압(VDD)가 0인 경우에도, 차단 신호(SD)의 논리에 대한 영향은 회피될 필요가 있다. 패드(132)로부터 레벨 변환기(121)의 입력으로의 경로에서 논리 회로 전원 전압(VDD)를 사용하여 임의의 논리 회로의 개입을 방지하고, 당연히 논리 회로 전원 전압(VDD)으로부터 입력 보호(정전기) 회로(미도시)를 분리 해제해야 한다.

본체 회로(200)의 ASIC(element substrate control unit; 107)이 논리 회로 전원 전압(VDD)을 위한 전압 검출 입력 단자(106)를 제공받는다. 이러한 배열을 이용하면, 논리 회로 전원 전압의 강하 시작이 검출되고, 검출 신호 역할을 하는 로우 레벨의 차단 신호(SD)는 패드(132)에 출력된다.

그러므로, 본 실시예에 따르면, 차단 신호(SD)는 본체 회로(200)로부터 소자 기판(101)으로 미리 입력된다. 이로 인해, 논리 회로 전원(104)의 전압이 내려가는 경우 시간(t = t1 내지 t2) 중에 신뢰 가능한 가열 금지 제어를 수행할 수 있다.

도 9는 제1 실시예의 변형예에 따른 소자 기판의 배열 및 소자 기판에 연결된 본체 회로의 배열을 도시한 회로도이다. 종래 기술의 도 14 또는 도 6을 참조하여 이미 설명된 바와 동일한 도면 부호 또는 심볼들이 도 9의 동일한 구성 요소들 또는 신호들을 의미하고, 이에 대한 설명이 생략될 것이라는 점에 유의한다.

도 9 및 도 6의 비교로부터 명백하듯이, 히터 전압보다 낮은 전압(VHT: 제3 전압)이 고전압 논리 회로(113) 및 레벨 변환기들(121 및 122)에 인가된다. 이러한 배열은 본체 회로(200)이 고전압 논리 전원(601) 및 커패시터(602)를 포함한다는 점에서 도 6에 도시된 바와 상이하다.

도 10은 전력 차단 이후의 히터 전압(VH), 고전압 논리 회로들 및 레벨 변환기에 인가된 전압(VHT), 및 논리 전압(VDD)의 시간에 따른 전압 강하 변화를 도시한 그래프이다.

도 10에 도시된 바와 같이, 전력 차단이 본체 회로(200)에 일어나는 경우, 전압이 강하된다. 이 경우, t = t2 내지 t4 기간 중에 원하지 않는 히터 전류를 공급하지 하기 위한 제어가 수행된다. 그러나, t = t4 내지 t3 기간 중에는 제어가 수행되지 않는다. 그러나, 이러한 변형예의 배열에서도, t = t4에서의 히터 전210

압(VH)은 t=t2에서보다 낮다. 그러므로, 원하지 않는 히터 전류가 흐르는 경우에도, 발열량이 작으며, 기록 헤드(소자 기판)의 신뢰성은 개선된다.

본 실시예에서는 전력 차단을 가정하는 일례가 설명되어 있지만, 차단 신호는 예를 들어, 기록 장치 본체에서의 기계적 오류(예를 들어, 용지 걸림(paper jam)), 데이터 전송 에러, 또는 칩 발열로 인한 열 구동 중단 시에 사용될 수 있다는 점에 유의한다. 논리 회로에 의한 가열 금지 제어를 제안하는 일본 특허 제4,266,460호에 비해, 가열 금지 제어가 구동 소자(112)에 가까운 회로에 의해 수행되고 신뢰도가 높기 때문에 본 명세서는 이점을 갖는다. 또한, 고전압에 의해 구동된 고전압 논리 회로(113)가 가열 금지 제어를 직접 수행하기 때문에, 잡음에 대한 내성이 매우 높다.

도 6에 도시된 바와 같이, 가열 금지 제어 회로가 히터 전원 전압과 동일한 전원을 사용하여 설계되는 경우, 고전압이 히터에 인가되기만 하면, 원하지 않는 히터 전류가 흐르지 않는다.

본 실시예에서, 2-입력 NOR 회로가 고전압 논리 회로(113)가 고전압 논리 회로(113)로서 사용된다. 그러나, NAND 구성을 갖는 회로가 사용될 수 있다. 그러나, NAND 회로가 사용되는 경우, 적어도 하나의 입력에 의해 액티브 로우로 변하는 차단 신호(SD)를 수신하고 하이-레벨 신호를 출력하여 구동 소자(112)를 턴오프하는 논리 회로를 설계해야 한다. 이를 위해, 도 6에 도시된 배열에 비해 소자들의 개수가 증가한다.

[제2 실시예]

도 11은 제2 실시예를 설명하기 위한 비교예로서 역할을 하는 종래의 소자 기판의 배열의 일례를 도시한 회로도이다.

도 11에 도시된 회로는 도 14에 도시된 바와 비교된다. 이 예시에서, 히터들(기록 소자들)(111)의 매트릭스 선택을 수행하기 위한 배열이 채택되며, 이로써 논리 회로(114) 및 레벨 변환기(122)의 개수 및 데이터 신호(DATA)의 비트 개수를 감소시킨다. 도 14를 참조하여 이미 설명된 바와 동일한 도면 부호 또는 심볼들이 도 11의 동일한 구성 요소들 또는 신호들을 의미하며, 이에 대한 설명이 생략될 것이라는 점에 유의한다.

이러한 배열에 따르면, 논리 회로(114)의 출력 전압이 2-입력 레벨 변환기(122)에 의해 레벨업된 후, 고전압 2-입력 NOR 회로(1101)가 논리 연산을 수행한다. 데이터 신호(DATA) 및 열 인에이블 신호(HE)가 2-입력 NOR 회로(1101)의 하나의 입력에 입력되고, 블록 선택 신호(BLE)가 다른 신호에 입력된다. 데이터 신호(DATA) 및 블록 선택 신호(BLE)에 의해 구동될 히터가 선택된다. 이는 매트릭스 선택 구성이라고 지칭될 것이다. 논리 연산이 고전압에 의해 수행되는 경우, 도 14에 도시된 배열에 비해 소자 기판 상의 2-입력 레벨 변환기(122)의 개수는 감소된다. 도 16a에 도시된 바와 같이, 하나의 2-입력 레벨 컨버터(122)가 6개의 MOSFET으로 형성되며, 대형 회로 레이아웃 사이즈를 갖는다. 그러므로, 도 11에 도시된 매트릭스 구성은 기판 사이즈를 감소시키기 위해 채택된다.

도 12는 제2 실시예에 따른 소자 기판의 배열을 도시한 회로도이다.

도 12에 도시된 바와 같이, 본 예시는 도 11에서와 동일한 매트릭스 구성을 채택함으로써 기판 사이즈 감소를 구현하는 동안 차단 신호(SD)의 입력을 다루도록 구성된다. 도 14 또는 도 11을 참조하여 이미 설명된 바와 동일한 도면 부호 또는 심볼들이 도 12의 동일한 구성 요소들 또는 신호들을 의미하며, 이에 대한 설명이 생략될 것이라는 점에 유의한다.

본 실시예에서, 도 12에 도시된 바와 같이, 고전압 논리 회로(113)가 3-입력 NOR 회로(801)로 형성된다. 3-입력 NOR 회로의 배열에서도, 차단 신호(SD)가 높아지는 경우, 2-입력 NOR 회로(즉, 도 6에 도시된 바와 같이) 나머지 단자들의 논리가 불확정인 경우에도 로우 논리는 신뢰 가능하게 결정된다. 제2 실시예에서도, 제1 실시예에서와 같이 NOR 회로의 회로 특성을 사용하여 이러한 방식으로 가열 금지 제어가 수행된다.

그러나, 제1 실시예에 채택된 2-입력 NOR 회로에 비해, 3개의 PMOS가 직렬로 연결되기 때문에, 저항이 상승할 수 있고, 구동 소자에 대한 출력 신호의 스루 레이트(through rate)(펄스 상승만)는 하락할 수 있다. 또한, 4가지 소자가 히터 전압(VH)과 접지 전압(VSS) 사이에 연결되기 때문에, 정상 동작을 인에이블하는 히터 전압(VH)의 최소 전압은 2-입력 NOR 회로의 배열에서보다 낮을 수 있다. 그러므로, 이에 대해 주의해야 한다.

고전압 논리 회로들(113) 및 레벨 변환기들(122)의 패드들(130 및 133)이 도 12에 도시된 회로에서 분리됨에도 불구하고 기판에서 공유될 수 있다는 점에 유의한다.

동일한 효과를 갖는 회로가 3-입력 NAND 회로를 사용하여 형성될 수도 있다. 그러나, 이러한 배열에서, NAND 회로의 출력에 인버터가 삽입될 필요가 있고, 기판 사이즈가 커진다.

[제3 실시예]

도 13은 제3 실시예에 따른 소자 기판의 배열을 도시한 회로도이다.

도 13 및 도 12의 비교로부터 명확해지듯이, 고전압 논리 회로(113)의 내부 배열만이 제2 실시예와 상이하다. 본 실시예에서, 고전압 논리 회로(113)는 각각 2개 이하의 입력들을 갖는 논리 회로들로 형성된다. 그러므로, 제2 실시예의 문제들, 즉 정상 동작을 인에이블하는 히터 전원 전압의 최소 전압의 감소 및 스루 레이트(through rate)의 감소가 일어나지 않는다.

도 13에 도시된 배열에서, 2개의 별도의 레벨업된 신호가 2개의 2-입력 NOR 회로(901a)에 각각 입력된다. 2개의 2-입력 NOR 회로들(901a)로부터의 출력들은 2-입력 NOR 회로(901b)에 입력된다. 2-입력 NOR 회로(901b)로부터의 출력에 의해 구동 소자(112)가 제어된다. 각각의 2-입력 NOR 회로(901a)의 하나의 입력에 레벨업된 차단 신호(SD)가 입력된다.

본 실시예에서, 레벨업된 직후 차단 신호(SD)를 수신하도록 구성된 2-입력 NOR 회로들(901a)이 제공되며, 이로써 고전압 논리 회로(113)의 논리가 전력 차단 시에 불확정되는 것을 회피한다.

전력 차단 시에, 도 16a에 도시된 바와 같이, 이들의 게이트에 인가되는 0V의 전압에 의해 2-입력 레벨 변환기(122)의 NMOS(401) 양측 모두는 턴오프된다. 그러므로, 관통 전류(through current)가 이러한 소자에 흐르지 않는다. 한편, 중간 전압이 불확정 논리에 의해 입력되면, 고전압 논리 회로(113)에서 관통 전류가 논리 회로들에 흐를 수 있다. 고전압 논리 회로(113)에서의 원하지 않는 관통 전류는 전류가 높고 에너지가 크다. 이에 따라, 불확정 논리를 확실히 회피할 필요가 있다.

본 실시예와 같은 배열이 채택되는 경우, 회로에 대한 원하지 않는 전류의 공급을 확실히 회피할 수 있다. 그러므로, 더 신뢰할 수 있는 히터 구동 제어가 수행될 수 있다.

본 발명은 예시적인 실시예들을 참조하여 설명되었지만, 개시된 실시예들로 제한되지 않는다는 점이 이해되어야 한다. 다음의 청구항의 범위는 이러한 모든 변형예 및 균등 구조 및 기능을 포괄하도록 최광의로 해석되어야 한다.

Claims (13)

1. 제1 전압이 인가되는 복수의 기록 소자, 상기 복수의 기록 소자와 대응하여 구비되고 상기 복수의 기록 소자를 구동하도록 구성된 복수의 구동 소자, 상기 복수의 기록 소자를 선택 및 구동하는데 사용되는 선택 신호를 외부 입력 신호에 기반하여 생성하도록 구성된 복수의 논리 회로, 및 상기 복수의 논리 회로와 대응하여 구비되고 상기 선택 신호의 상기 제1 전압보다 낮은 제2 전압을 갖는 논리 전압을 승압하도록 구성된 복수의 제1 레벨 변환기를 포함하는 소자 기판으로서,
   상기 논리 전압의 강하의 검출을 나타내는 검출 신호를 외부 수신하도록 구성된 패드;
   상기 패드를 통해 상기 검출 신호를 수신하고 상기 검출 신호를 승압하도록 구성된 제2 레벨 변환기; 및
   상기 복수의 구동 소자 및 상기 복수의 제1 레벨 변환기와 대응하여 구비되고, 상기 복수의 제1 레벨 변환기로부터 각각 출력되는 승압된 선택 신호들 및 상기 제2 레벨 변환기에 의해 승압된 검출 신호를 수신하고, 상기 승압된 선택 신호들과 상기 승압된 검출 신호의 논리 연산을 수행하여 상기 논리 연산의 결과를 출력하고, 상기 복수의 구동 소자를 구동하도록 구성된 복수의 고전압 논리 회로를 포함하며,
   상기 검출 신호가 입력되는 경우 상기 복수의 고전압 논리 회로는 상기 승압된 선택 신호들과 상관 없이 상기 복수의 구동 소자의 구동을 금지하는, 소자 기판.
2. 제1항에 있어서, 상기 복수의 고전압 논리 회로 각각은 2-입력 NOR 회로를 포함하는, 소자 기판.
3. 제1항에 있어서, 상기 제1 전압보다 낮고 상기 제2 전압보다 높은 제3 전압이 상기 복수의 제1 레벨 변환기 및 제2 레벨 변환기의 동작에 사용되는, 소자 기판.
4. 제1항에 있어서, 매트릭스 구성이 상기 복수의 기록 소자를 선택하기 위해 채택되고,
   상기 복수의 고전압 논리 회로 각각은 상기 선택 신호로서 블록 선택 신호 및 데이터 신호를 수신하는, 소자 기판.
5. 제4항에 있어서, 상기 복수의 고전압 논리 회로 각각은 3-입력 NOR 회로를 포함하고,
   상기 NOR 회로는 상기 제2 레벨 변환기에 의해 승압된 상기 데이터 신호, 상기 블록 선택 신호, 및 상기 검출 신호를 수신하고 상기 논리 연산을 수행하는, 소자 기판.
6. 제4항에 있어서, 상기 복수의 고전압 논리 회로 각각은 3개의 2-입력 NOR 회로를 포함하고,
   상기 3개의 NOR 회로 중 2개는 상기 제2 레벨 변환기에 의해 승압된 상기 데이터 신호와 상기 검출 신호, 상기 제2 레벨 변환기에 의해 승압된 상기 블록 선택 신호와 상기 검출 신호를 수신하여 상기 논리 연산을 수행하고,
   상기 3개의 NOR 회로 중 나머지 하나는 상기 2개의 NOR 회로로부터 출력들을 수신하여 상기 논리 연산을 수행하는, 소자 기판.
7. 제1항에 있어서, 상기 복수의 고전압 논리 회로 각각은 2-입력 NAND 회로를 포함하는, 소자 기판.
8. 제4항에 있어서, 상기 복수의 고전압 논리 회로 각각은 3-입력 NAND 회로를 포함하는, 소자 기판.
9. 제1항에 있어서, 상기 패드에 풀 다운 저항기가 연결되고, 상기 검출 신호가 풀 다운되는, 소자 기판.
10. 제9항에 있어서, 상기 제2 레벨 변환기는 반전 출력을 출력하는, 소자 기판.
11. 제1항 내지 제10항 중 어느 한 항에 따른 복수의 소자 기판을 복수의 기록 소자의 어레이 방향으로 배열하여 기록 매체의 폭에 대응하는 기록 폭을 갖는 풀 라인 기록 헤드를 형성하도록 구성된, 기록 헤드.
12. 제11항에 있어서, 상기 풀 라인 기록 헤드는 상기 기록 매체로 잉크를 토출하여 화상을 기록하도록 구성된 잉크젯 기록 헤드를 포함하는, 기록 헤드.
13. 제11항에 따른 풀 라인 기록 헤드를 사용하여 기록하는 기록 장치로서,
    상기 논리 전압을 공급하도록 구성된 논리 회로 전원;
    상기 논리 전압의 강하를 검출하도록 구성된 검출 유닛; 및
    상기 검출 신호로서 상기 풀 라인 기록 헤드로 상기 검출 유닛에 의한 검출을 출력하도록 구성된 출력 유닛을 포함하는, 기록 장치.

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