JP2014233894A - 素子基板、記録ヘッド及び記録装置 - Google Patents

Abstract

【課題】近年のインクジェット記録装置にはヒータ電源の安定化のため大容量コンデンサが搭載されている。このコンデンサにより電源遮断時などにおいてヒータ電圧の降下に時間を要するため、この降下中に不要なヒータ電流が流れることがある。
【解決手段】記録素子の近くに高電圧ロジック回路を設け、この回路に直接、外部から信号入力を可能とするために端子を設ける。そして、この端子を通して、ヒータ駆動制御を行う。これにより、仮に、ロジック電圧が電源遮断時などより急速に降下しても、ロジック電源状態によらず高い信頼性でヒータを制御することが可能となる。
【選択図】 図６

Description

本発明は素子基板、記録ヘッド及び記録装置に関し、特に、例えば、素子基板を組み込んだインクジェット方式に従って記録を行うフルライン記録ヘッド及びこれを用いて記録を行う記録装置に関する。また、本発明はより詳細には、複数の記録素子と、各記録素子を駆動するための駆動回路とが同一の素子基板上に設けられた素子基板を搭載する記録ヘッド及び記録装置に関する。

例えば、ワードプロセッサ、パーソナルコンピュータ、ファクシミリなどの情報出力装置として、所望の文字や画像等の情報を用紙やフィルム等シート状の記録媒体に記録を行う記録装置が一般的に広く用いられている。

このような記録装置で使用される記録ヘッドの中に、熱エネルギーを利用して記録を行うインクジェット記録ヘッド（以下、記録ヘッド）がある。その記録ヘッドは記録素子としてインク液滴を吐出する吐出口に連通する部位に記録素子（ヒータ）を設け、記録素子に電流を供給し、ヒータを発熱させインクの膜沸騰によりインク液滴を吐出させ記録を行う。このような記録ヘッドは多数の吐出口、記録素子（ヒータ）を高密度に配置することが容易であり、これにより高精細な記録画像を得ることができる。

特許第４２６６４６０号公報 特許第４１８３２２６号公報

図１４は従来のインクジェット記録ヘッドに実装される素子基板の構成を示す回路図である。

図１４に示されるように、素子基板１０１は電源ケーブル１４０を介して記録装置の本体回路２００に接続される。これにより、パッド１３０を介してヒータ電圧ＶＨが複数のヒータ（記録素子）１１１に印加される。なお、パッド１３１はグランド電圧ＧＮＤＨが印加される。また、ロジック回路１１４に対してパッド１３５〜１３８を介して、信号ケーブル１４１を介して、本体回路２００のＡＳＩＣ１０７から、データ信号（ＤＡＴＡ）、クロック信号（ＣＬＫ）、ラッチ信号（ＬＴ）、ヒートイネーブル信号（ＨＥ）が供給される。なお、複数のロジック回路１１４は同じ回路構成をもち、フリップフロップ回路１１８、ラッチ回路１１９、ＡＮＤ回路１２０から構成される。

各ロジック回路１１４ではクロック信号（ＣＬＫ）に同期して入力されるデータ信号（ＤＡＴＡ）がフリップフロップ回路１１８に取り込まれる。フリップフロップ回路１１８に取り込まれたデータ信号（ＤＡＴＡ）はパッド１３５を介して入力されるラッチ信号（ＬＴ）に同期してラッチ回路１１９に取り込まれ保持される。一方、パッド１３６にはヒータ駆動期間が規定されるヒートイネーブル信号（ＨＥ）が入力され、ＡＮＤ回路１２０によってラッチ回路１１９の出力との論理積（ＡＮＤ）が取られ、その結果が選択信号として昇圧回路（ＬＶＣ）１２２に出力される。

さて、一般的なパワーデバイス素子基板と比較して、素子基板１０１は駆動する素子数が多く、ヒータ電源１０２には１基板あたり数千〜１万程度の記録素子（ヒータ）１１１が接続される。これに対応する駆動素子１１２もヒータ１１１と同数搭載されているため、駆動素子１１２を駆動するために必須である昇圧回路１２２の数も非常に多い。そのため、昇圧回路１２２での電力消費は素子基板１０１からの発熱につながり、記録特性に大きな影響を与えてしまう。そのため、昇圧回路（ＬＶＣ）１２２には待機時電力が発生しない差動入力の２入力回路構成のものが広く使用されている。

さて、近年のインクジェット記録装置の高速化の要求に応えるため、単位時間当たりに駆動されるヒータ数が増加している。そのため、電源の安定化のために大容量のコンデンサ１０３を本体回路２００に搭載し、安定した電源供給を実現している。また、ロジック回路電源１０４にも電圧安定供給のためにコンデンサ１０５が搭載されている。

しかし、大容量のコンデンサを搭載した場合、電源電圧をＯＦＦするのに時間を要するという課題がある。

図１５は電源遮断後のヒータ電圧ＶＨとロジック電圧ＶＤＤの電圧降下の時間変化を示す図である。

図１５に示すように、例えば、停電等で本体回路２００の電源が遮断された場合（ｔ＝ｔ１）、コンデンサ１０３に蓄積された電荷が放電されるまで、ヒータ１１１に電圧が印加された状態が長く続く。このため、ヒータ電圧ＶＨが“０”になる（ｔ＝ｔ３）まで可能な限りヒータ１１１に不要に電流が流れないように駆動素子１１２を制御し続ける必要がある。

さて、不要にヒータ電流を流さない構成として、特許文献１で提案されているようなロジック回路にリセット機能が搭載されている回路構成がある。この構成においてはロジック電源が印加されている状態（ｔ＝ｔ０〜ｔ１）では、ＲＥＳＥＴ信号の入力で確実に不要なヒータ電流を流さない制御が可能となる。しかし、電源が遮断（ｔ＝ｔ１）されると、図１５に示すように、ロジック回路電源１０４はヒータ電源と比べ電圧も低くコンデンサ１０５も比較的小容量のため短時間で放電が完了する（ｔ＝ｔ２）。このため、ＲＥＳＥＴ信号による制御はすぐに不能となる。

一方、２入力昇圧回路１２２はヒータ電源１０２から供給されるためロジック回路電源１０４が遮断されても動作可能状態にある。しかしながら、パッド１３４を介して供給されるロジック電圧ＶＤＤが０Ｖになり、その結果、ロジック回路１１４からの信号が全て０Ｖとなると、同相論理（両方０Ｖ）が入力となり出力論理が不定となってしまう。

図１６は２入力昇圧回路１２２の回路構成と入出力の関係を示す図である。

図１６（ａ）は２入力昇圧回路１２２の構成を示す回路図である。この図で、ＩＮＢとＩＮとが入力（端子）をＯＵＴが出力（端子）を示す。また、図１４と図１６（ａ）とを比較すると分かるように、２入力昇圧回路１２２はパッド１３０を介してヒータ電圧ＶＨが印加され、パッド１３３を介してグランド電圧ＶＳＳに接続されている。２入力昇圧回路１２２は６個のＭＯＳＦＥＴから構成されている。

以上の構成で、ロジック回路１１４からのロジック電圧ＶＤＤが全て０Ｖ（即ち、ＩＮもＩＮＢもＬｏｗ状態）で電源が遮断され、ヒータ電圧ＶＨが“０”になると、ＮＭＯＳ４０１が両方ＯＦＦし、ＰＭＯＳ４０２の両方のゲート電圧が浮いてしまう。その結果、出力は不定となる。これは、図１６（ｂ）に示すＩＮとＩＮＢがＬｏｗとなり、ＯＵＴが不定となる状態に相当する。

従って、図１５において、ｔ＝ｔ２〜ｔ３の期間、駆動素子１１２を制御できず、不定ノードが０Ｖ以上となった場合にヒータに不要な電流が流れてしまう可能性が生じる。以上の理由から、特許文献１が提案する構成では電源遮断のような場合、期待される効果が望めない。

これに対し、特許文献２ではこの課題に対し、駆動素子のゲート電圧を制御する駆動回路部の電源をＯＦＦすることで、駆動素子１１２の入力（ゲート）電圧を０Ｖとし、確実に不要なヒータ電流が流れない構成を提案している。しかし、このような構成は駆動回路部の電源がヒータ電圧ＶＨから降圧回路を介して供給されていることが必要要件であり、降圧回路がない図１４に示すような従来の構成では対応できない。

本発明は上記従来例に鑑みてなされたもので、例えば、電源遮断時などに不要なヒータ電流の供給を防止できる信頼性の高い素子基板とこれを用いた記録ヘッドとその記録ヘッドを搭載した記録装置を提供することを目的とする。

上記目的を達成するために本発明の素子基板は次のような構成からなる。

即ち、第１の電圧が印加される複数の記録素子と、前記複数の記録素子に対応して備えられ前記複数の記録素子を駆動する複数の駆動素子と、外部から入力される信号に基づいて前記複数の記録素子を選択して駆動するための選択信号を生成する複数のロジック回路と、前記複数のロジック回路に対応して備えられ前記選択信号の前記第１の電圧より低い第２の電圧であるロジック電圧を昇圧する複数の第１の昇圧回路とを備えた素子基板であって、外部からロジック電圧の降下を検知したことを示す検知信号を入力するパッドと、前記検知信号を前記パッドを介して入力して昇圧する第２の昇圧回路と、前記複数の駆動素子と前記複数の第１の昇圧回路とに対応して備えられ、前記複数の第１の昇圧回路それぞれが出力する昇圧された選択信号と、前記第２の昇圧回路により昇圧された検知信号とを入力して論理演算を行い、該論理演算の結果を出力して前記複数の駆動素子を駆動する複数の高電圧ロジック回路とを有し、前記検知信号が入力されたときは、前記昇圧された選択信号に係わりなく、前記複数の高電圧ロジック回路は前記複数の駆動素子の駆動を禁止することを特徴とする。

また本発明を別の側面から見れば、上記構成の素子基板を用いた記録ヘッド、特にインクジェット方式に従ってインクを吐出して記録を行うフルラインのインクジェット記録ヘッドを備える。

さらに本発明を別の側面から見れば、上記のフルライン記録ヘッドを用いて記録を行う記録装置であって、前記ロジック電圧を供給するロジック回路電源と、前記ロジック電圧の降下を検知する検知手段と、前記検知手段による検知を前記検知信号として前記フルライン記録ヘッドに出力する出力手段とを有することを特徴とする記録装置を備える。

従って本発明によれば、ロジック電圧の降下を検知したことを示す検知信号を外部より入力し、確実に記録素子の駆動を禁止する制御が可能となるという効果がある。これにより、不要な記録素子を駆動する電流の供給が防止され、記録ヘッドの信頼性の向上する。

本発明の代表的な実施例であるインクジェット記録装置の内部構成を示す概略側断面図である。 図１に示す記録装置における片面記録時の動作を説明するための図である。 図１に示す記録装置における両面記録時の動作を説明するための図である。 フルライン記録ヘッドの斜視図である。 フルライン記録ヘッドの分解斜視図である。 実施例１に従う素子基板の構成とこれを接続する本体回路の構成を示す回路図である。 １入力の昇圧回路の構成を示す回路図である。 ２入力ＮＯＲ回路の構成とその回路の入出力の関係を示す図である。 実施例１の変型例に従う素子基板の構成とこれを接続する本体回路の構成を示す回路図である。 電源遮断後のヒータ電圧ＶＨと、高電圧ロジック回路と昇圧回路とに印加される電圧ＶＨＴと、ロジック電圧ＶＤＤとの電圧降下の時間変化を示す図である。 実施例２を説明する上で比較例となる従来の素子基板の一構成例を示す回路図である。 実施例２に従う素子基板の構成を示す回路図である。 実施例３に従う素子基板の構成を示す回路図である。 従来のインクジェット記録ヘッドに実装される素子基板の構成を示す回路図である。 電源遮断後の電源電圧ＶＨとロジック電圧ＶＤＤの電圧降下の時間変化を示す図である。 ２入力昇圧回路１２２の回路構成と入出力の関係を示す図である。

以下添付図面を参照して本発明の好適な実施例について、さらに具体的かつ詳細に説明する。なお、既に説明した部分には同一符号を付し重複説明を省略する。

なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。また人間が視覚で知覚し得るように顕在化したものであるか否かを問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。

またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

以下に用いる記録ヘッド用の素子基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。

さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み（built-in）」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造することを示すものである。

次に、インクジェット記録装置の実施例について説明する。この記録装置は、ロール状に巻かれた連続シート（記録媒体）を使用し、片面記録及び両面記録の両方に対応した高速ラインプリンタであり。例えば、プリントラボ等における大量枚数のプリント分野に適している。

図１は本発明の代表的な実施例であるインクジェット記録装置（以下、記録装置）の内部概略構成を示す側断面図である。装置内部は大きくは、シート供給部１、デカール部２、斜行矯正部３、記録部４、クリーニング部（不図示）、検査部５、カッタ部６、情報記録部７、乾燥部８、シート巻取部９、排出搬送部１０、ソータ部１１、排出トレイ１２、制御部１３などに分けられる。シートは、図中の実線で示したシート搬送経路に沿ってローラ対やベルトからなる搬送機構で搬送され、各ユニットで処理がなされる。

シート供給部１はロール状に巻かれた連続シートを収納して供給するユニットである。シート供給部１は、２つのロールＲ１、Ｒ２を収納することが可能であり、択一的にシートを引き出して供給する構成となっている。なお、収納可能なロールは２つであることに限定はされず、１つ、あるいは３つ以上を収納するものであってもよい。デカール部２は、シート供給部１から供給されたシートのカール（反り）を軽減させるユニットである。デカール部２では、１つの駆動ローラに対して２つのピンチローラを用いて、カールの逆向きの反りを与えるようにシートを湾曲させてしごくことでカールを軽減させる。斜行矯正部３は、デカール部２を通過したシートの斜行（本来の進行方向に対する傾き）を矯正するユニットである。基準となる側のシート端部をガイド部材に押し付けることにより、シートの斜行が矯正される。

記録部４は、搬送されるシートに対して記録ヘッド部１４によりシートの上に画像を形成するユニットである。記録部４は、シートを搬送する複数の搬送ローラも備えている。記録ヘッド部１４は、使用が想定されるシートの最大幅をカバーする範囲でインクジェット方式のノズル列が形成されたフルライン記録ヘッド（インクジェット記録ヘッド）を有する。記録ヘッド部１４は、複数の記録ヘッドがシートの搬送方向に沿って平行に配置されている。この実施例ではＫ（ブラック）、Ｃ（シアン）、Ｍ（マゼンタ）、Ｙ（イエロ）の４色に対応した４つの記録ヘッドを有する。記録ヘッドの並び順はシート搬送上流側から、Ｋ、Ｃ、Ｍ、Ｙとなっている。なお、インク色数及び記録ヘッドの数は４つには限定はされない。また、インクジェット方式としては、発熱素子を用いた方式、ピエゾ素子を用いた方式、静電素子を用いた方式、ＭＥＭＳ素子を用いた方式等を採用することができる。各色のインクは、インクタンクからそれぞれインクチューブを介して記録ヘッド部１４に供給される。

検査部５は、記録部４でシートに記録された検査パターンや画像を光学的に読み取って、記録ヘッドのノズルの状態、シート搬送状態、画像位置等を検査するユニットである。検査部５は実際に画像を読み取り画像データを生成するスキャナ部と読み取った画像を解析して記録部４へ解析結果を返す画像解析部より構成されている。検査部５はＣＣＤラインセンサであり、シート搬送方向と垂直な方向にセンサが並べられている。

なお、上述のように図１に示した記録装置は、片面記録及び両面記録の両方に対応しているが、図２と図３とはそれぞれ、図１に示す記録装置において片面記録時の動作と両面記録時の動作を説明するための図である。

図４は記録ヘッド部１４に搭載されるフルライン記録ヘッド１００と記録媒体８００の搬送方向の関係を示した図である。

記録動作を行う際には、フルライン記録ヘッド１００は記録装置に固定されており、記録媒体８００が搬送され、素子基板１０１に設けられた複数の吐出口７０６からインクが吐出され、記録媒体８００に画像が形成される。

この図から分かるように、この例では、フルライン記録ヘッド１００は４つの素子基板１０１を実装して構成されてる。

図５はフルライン記録ヘッドの分解斜視図である。

フルライン記録ヘッド１００は４つの素子基板１０１−１、１０１−２、１０１−３、１０１−４、支持部材５０１、プリント配線板１１０、インク供給部材５０２等を備えている。図５に示すように、フルライン記録ヘッド１００には４つの素子基板が千鳥状に配置されている。なお、搭載する素子基板１０１の数を増やすことでさらに記録幅の長い記録ヘッドを構成することが可能である。また、４つの素子基板を個別的に特定せずに説明する場合には、単に素子基板１０１として言及する。

図５から分かるように、プリント配線板１１０は基本的には矩形形状、素子基板１０１は矩形形状をしている。そして、素子基板１０１の長手方向に複数の吐出口７０６が配列される。また、素子基板１０１の長手方向。つまり、複数の吐出口の配列方向がプリント配線板１１０の長手方向となるように配置される。

次に、上記構成の記録装置に搭載するフルライン記録ヘッドに実装される素子基板に関しいくつかの実施例を説明する。

図６は実施例１に従う素子基板の構成とこれを接続する本体回路の構成を示す回路図である。なお、図６において、既に従来例の図１４を参照して説明したのと同じ構成要素や同じ信号には同じ参照番号や参照記号を付して、その説明は省略する。

図６に示す素子基板１０１には、従来の構成に加えて、複数の高電圧ロジック回路１１３と昇圧回路１２１とプルダウン抵抗１１５とを備えている。高電圧ロジック回路１１３にはヒータ電圧ＶＨ（第１の電圧）が供給される。従って、昇圧回路１２２を第１の昇圧回路、昇圧回路１２１を第２の昇圧回路ともいう。

また、この実施例でも、ロジック回路１１４からの最終出力はヒータを選択する選択信号として昇圧回路（ＬＶＣ）１２２に送られる。そして、ロジック回路１１４の出力は２入力昇圧回路１２２によってその信号電圧レベルが上げられ、高電圧ロジック回路１１３に入力される。

高電圧ロジック回路１１３は、高電圧２入力ＮＯＲ回路１１６から成っている。この回路１１６には昇圧回路１２２からの信号とパッド１３２を介して本体回路２００から（素子基板からすれば外部から）入力されるシャットダウン信号（ＳＤ）が１入力昇圧回路１２１を経て昇圧された信号が入力される。１入力昇圧回路１２１は反転出力の構成となっている。シャットダウン信号（ＳＤ）はＬｏｗ論理（０Ｖ）でヒート駆動禁止となっており、パッド１３２にはプルダウン抵抗１１５が接続されている。つまり、仮にユーザによって不要に信号ケーブル１４１が抜かれてしまった場合に入力論理がＬｏｗ（０Ｖ）になり、ヒート駆動禁止されるようになっている。

図７は１入力の昇圧回路１２１の構成を示す回路図である。

この構成では図１６に示した２入力昇圧回路１２２とは異なり、Ｈｉｇｈのゲート信号入力時にＮＭＯＳ５０３がＯＮとなり、貫通電流が流れる。しかしながら、この実施例に示す構成では図６に示すように、１入力昇圧回路１２１は素子基板１０１に１つ備えられるのみなので発熱影響も小さく、記録特性には影響を与えることはない。

さて、図６に示す構成の素子基板において電源が遮断されると、従来例で図１５を参照して説明したようにヒータ電圧ＶＨよりもロジック電圧ＶＤＤ（第２の電圧）が先にゼロになる。この時、パッド１３２にはＬｏｗレベル（０Ｖ）の（即ち、ａｃｔｉｖｅ論理の）シャットダウン信号（ＳＤ）が入力される。なお、図１５からも明らかなように、ヒータ電圧ＶＨはロジック電圧ＶＤＤよりもはるかに高い電圧である。ヒータ電圧ＶＨとしては１８〜２４Ｖ程度、ロジック電圧ＶＤＤとしては３．３Ｖや５Ｖが一般的である。

一方、ロジック回路１１４は従来と同様、その出力信号が全てＬｏｗ（０Ｖ）となり、２入力昇圧回路１２２には０Ｖの同相信号が入力され、図１６（ｂ）に示すような状態となり、出力（ＯＵＴ）の論理は不定となる。このとき、高電圧２入力ＮＯＲ回路１１６の２つの入力にはそれぞれ、不定論理とＨｉｇｈレベルの信号が入力される。

図８は２入力ＮＯＲ回路１１６の構成とその回路の入出力の関係を示す図である。

図８（ａ）は２入力ＮＯＲ回路１１６に入力端子３０１と３０２にそれぞれ、不定論理とａｃｔｉｖｅ論理のＨｉｇｈレベルのシャットダウン信号（ＳＤ）が入力された時の状態を示している。

図８（ａ）の回路構成が示すように、２つの入力の片側の論理が不定（端子３０１への入力信号の論理が不定）であるとしても、もう一方の入力論理がＨｉｇｈ（端子３０２への入力信号の論理がＨｉｇｈ）であればＶＨからのスイッチは確実にＯＦＦになる。そして、ＧＮＤ（ＶＳＳ側）へのスイッチは確実にＯＮになるするため、出力論理はＬｏｗに確定する。このように、この実施例では２入力ＮＯＲ回路の回路特性を利用し、２入力の昇圧回路１２２の出力論理が不定となる場合に対応し、確実なヒート禁止制御を行う。このことは、図８（ｂ）に示す入出力関係の一番下の関係が示す通りである。図８（ｂ）において、Ａは２入力ＮＯＲ回路１１６の端子３０１に入力される信号のレベルを表わし、Ｂは端子３０２に入力される信号のレベルを表わす。

高電圧２入力ＮＯＲ回路１１６の入力はシャットダウン信号（ＳＤ）がａｃｔｉｖｅ時にＨｉｇｈ、そして、その出力がＬｏｗでヒータを駆動しない論理とする必要がある。また、ロジック回路電源電圧ＶＤＤがゼロになってもシャットダウン信号（ＳＤ）の論理に影響が及ばない構成にする必要性がある。さらに、パッド１３２から昇圧回路１２１の入力までの間にはロジック回路電源電圧ＶＤＤを用いるロジック回路を一切介さないことはもちろん、入力保護（静電）回路（不図示）についてもロジック回路電源電圧と切り離す必要がある。

また、本体回路２００のＡＳＩＣ（素子基板制御部）１０７にはロジック回路電源電圧ＶＤＤの電圧検知入力端子１０６が設けられる。これにより、ロジック回路電電圧源の下がり始めを検知し、検知信号としての役目を果たすパッド１３２にａｃｔｉｖｅ論理であるＬｏｗレベルのシャットダウン信号（ＳＤ）を出力する。

従って、この実施例に従えば、予めシャットダウン信号（ＳＤ）を本体回路２００から素子基板１０１に入力することにより、ロジック回路電源１０４の電圧が立ち下がる過程（ｔ＝ｔ１〜ｔ２)における確実なヒート禁止制御が可能となる。

図９は実施例１の変型例に従う素子基板の構成とこれを接続する本体回路の構成を示す回路図である。なお、図９において、既に従来例の図１４や図６を参照して説明したのと同じ構成要素や同じ信号には同じ参照番号や参照記号を付して、その説明は省略する。

図９と図６とを比較すると分かるように、この例では高電圧ロジック回路１１３と昇圧回路１２１、１２２にヒータ電圧よりも低い電圧（ＶＨＴ：第３の電圧）を印加する構成としている。図６に示す構成との差は、本体回路２００に高電圧ロジック電源６０１とコンデンサ６０２とが設けられている点にある。

図１０は電源遮断後のヒータ電圧ＶＨと、高電圧ロジック回路と昇圧回路とに印加される電圧ＶＨＴと、ロジック電圧ＶＤＤとの電圧降下の時間変化を示す図である。

図１０に示すように、本体回路２００において電源が遮断されると、それぞれの電圧が降下する。この場合、ｔ＝ｔ２〜ｔ４の期間は不要なヒータ電流が流れないよう制御されるが、ｔ＝ｔ４〜ｔ３の期間は制御されない。しかしながら、このような変形例の構成でも、ｔ＝ｔ２におけるヒータ電圧ＶＨよりもｔ＝ｔ４におけるヒータ電圧ＶＨの方が低いため、仮に不要なヒータ電流が流れたとしてもその発熱量は低く、記録ヘッド（素子基板）の信頼性は向上する。

なお、この実施例では電源遮断を想定した例について説明したが。記録装置本体の機構的な異常（紙詰まり等）やデータ転送異常やチップ発熱によるヒート駆動休止時などにシャットダウン信号を利用してもよい。特許文献１が提案するようにロジック回路でヒート禁止制御を行う場合と比較し、この実施例では駆動素子１１２により近接した回路でヒート禁止制御を行っているため信頼性が高いという利点がある。また、高電圧駆動の高電圧ロジック回路１１３でヒート禁止制御を直接行うため、耐ノイズ性も格段に高い。

また、図６に示すようにヒータ電源電圧と同電源でヒート禁止制御回路が組まれている場合には、ヒータに高電圧が印加されている限りは不要にヒータ電流が流れてしまうことはない。

さらにこの実施例では高電圧ロジック回路１１３として２入力ＮＯＲ回路を用いたが、ＮＡＮＤ構成の回路を用いても良い。ただし、ＮＡＮＤ回路を用いる場合は、少なくとも入力の一つがＬｏｗレベルでａｃｔｉｖｅ論理となるシャットダウン信号（ＳＤ）で、出力がＨｉｇｈで駆動素子１１２がＯＦＦする論理回路を組む必要があるので、図６に示す構成と比較し素子数は増加する。

図１１は実施例２を説明する上で比較例となる従来の素子基板の一構成例を示す回路図である。

図１４に示した回路と比較すると、この例では、ヒータ（記録素子）１１１をマトリクス選択する構成を採用することでロジック回路１１４の数と昇圧回路１２２とデータ信号（ＤＡＴＡ）のビット数を減らした回路構成としている。なお、この図においても、既に図１４を参照して説明したのと同じ構成要素や同じ信号には同じ参照番号や参照記号を付して、その説明は省略する。

この構成によれば、ロジック回路１１４の出力電圧を２入力昇圧回路１２２で昇圧後、高電圧２入力ＮＯＲ回路１１０１で論理演算している。２入力ＮＯＲ回路１１０１では一方の入力にはデータ信号（ＤＡＴＡ）とヒートイネーブル信号（ＨＥ）とが、他方の入力にはブロック選択信号（ＢＬＥ）が入力される。このようにデータ信号（ＤＡＴＡ）とブロック選択信号（ＢＬＥ）とより駆動されるヒータが選択される。これをマトリクス選択構成という。また、高電圧で論理演算することにより、図１４に示す構成に比べ素子基板上の２入力昇圧回路１２２の数が減る。１つの２入力昇圧回路１２２は、図１６（ａ）に示すように６つのＭＯＳＦＥＴから構成されており、回路レイアウトサイズが大きい。このため、図１１に示すマトリクス構成を採用することで基板サイズの削減を図っている

図１２は実施例２に従う素子基板の構成を示す回路図である。

図１２に示すように、この例は図１１と同様のマトリクス構成を採用し、基板サイズの削減を実現しつつ、シャットダウン信号（ＳＤ）の入力にも対応する構成としている。なお、図１２においても、既に図１４や図１１を参照して説明したのと同じ構成要素や同じ信号には同じ参照番号や参照記号を付して、その説明は省略する。

また、この実施例では、高電圧ロジック回路１１３は、図１２に示すように、３入力ＮＯＲ回路８０１で構成されている。３入力ＮＯＲ回路の構成であっても、２入力ＮＯＲ回路と同様に（即ち、図６と同様に）シャットダウン信号（ＳＤ）がＨｉｇｈとなれば、他の端子が論理不定であってもＬｏｗ論理は確実に確定する。このように実施例２においても実施例１と同様に、ＮＯＲ回路の回路特性を生かしてヒート禁止制御を行う。

ただし、実施例１で採用した２入力ＮＯＲ回路と比較し、ＰＭＯＳがシリアルに３つ接続されるため、抵抗が上がり、駆動素子への出力信号のスルーレート（パルス立ち上りのみ）が落ちる可能性がある。また、素子がＶＨとＶＳＳの間に４素子つながり、正常動作可能なヒータ電圧ＶＨの最低電圧も２入力ＮＯＲ回路の構成と比較して落ちてしまうため、注意が必要である。

なお、図１２に示す回路では、高電圧ロジック回路１１３と昇圧回路１２２のパッド１３０とパッド１３３を分けているが、基板内で共通化してもよい。

また、３入力ＮＡＮＤ回路で同様の効果を持った回路を構成することも可能である。しかしなから、この構成、ＮＡＮＤ回路の出力にインバータの挿入が必要であり、基板サイズが増えてしまう。

図１３は実施例３に従う素子基板の構成を示す回路図である。

図１３と図１２とを比較すると分かるように、実施例２との違いは高電圧ロジック回路１１３の内部構成のみである。この実施例では高電圧ロジック回路１１３が２入力以下の論理回路で構成されているため、実施例２で課題になったようなスルーレートの低下や正常動作するヒータ電源電圧の最低電圧が低下するといった問題はないという利点がある。

図１３に示す構成では、昇圧後の２系統の信号をそれぞれ２入力ＮＯＲ回路９０１ａが入力した後、これらからの出力を２入力ＮＯＲ回路９０１ｂが入力する。そして、２入力ＮＯＲ回路９０１ｂから出力で駆動素子１１２を制御している。ここで、２入力ＮＯＲ回路９０１ａの片側にはシャットダウン信号（ＳＤ）を昇圧した信号が入力される。

このように、この実施例では、昇圧直後のシャットダウン信号（ＳＤ）を入力する構成の２入力ＮＯＲ回路９０１ａを設けることにより、電源遮断時の高電圧ロジック回路１１３が論理不定となることを回避している。

電源遮断時における２入力昇圧回路１２２は、図１６（ａ）に示すように、両方のＮＭＯＳ４０１の両方のゲートに０ＶがかかりＯＦＦとなるため、この素子に貫通電流が流れることはない。一方、高電圧ロジック回路１１３内部の論理回路は、論理不定によって中間的な電圧が入力されると貫通電流が流れてしまう可能性がある。高電圧ロジック回路の１１３での不要な貫通電流は電圧が高くエネルギーが大きいため、確実に論理不定を避ける必要がある。

従って、この実施例のような構成を採用することで、不要な電流が回路に流れることを確実に回避することができるので、より信頼性の高いヒータ駆動制御が可能となる。

Claims (10)

1. 第１の電圧が印加される複数の記録素子と、前記複数の記録素子に対応して備えられ前記複数の記録素子を駆動する複数の駆動素子と、外部から入力される信号に基づいて前記複数の記録素子を選択して駆動するための選択信号を生成する複数のロジック回路と、前記複数のロジック回路に対応して備えられ前記選択信号の前記第１の電圧より低い第２の電圧であるロジック電圧を昇圧する複数の第１の昇圧回路とを備えた素子基板であって、 外部からロジック電圧の降下を検知したことを示す検知信号を入力するパッドと、
   前記検知信号を前記パッドを介して入力して昇圧する第２の昇圧回路と、
   前記複数の駆動素子と前記複数の第１の昇圧回路とに対応して備えられ、前記複数の第１の昇圧回路それぞれが出力する昇圧された選択信号と、前記第２の昇圧回路により昇圧された検知信号とを入力して論理演算を行い、該論理演算の結果を出力して前記複数の駆動素子を駆動する複数の高電圧ロジック回路とを有し、
   前記検知信号が入力されたときは、前記昇圧された選択信号に係わりなく、前記複数の高電圧ロジック回路は前記複数の駆動素子の駆動を禁止することを特徴とする素子基板。
2. 前記複数の高電圧ロジック回路はそれぞれ、２入力のＮＯＲ回路を含むことを特徴とする請求項１に記載の素子基板。
3. 前記複数の第１の昇圧回路と前記第２の昇圧回路との動作に前記第１の電圧よりも低く前記第２の電圧よりも高い第３の電圧を用いることを特徴とする請求項１又は２に記載の素子基板。
4. 前記複数の記録素子を選択するためにマトリクス構成を採用し、
   前記複数の高電圧ロジック回路はそれぞれ、データ信号とブロック選択信号とを前記選択信号として入力することを特徴とする請求項１に記載の素子基板。
5. 前記複数の高電圧ロジック回路はそれぞれ、３入力のＮＯＲ回路を含み、
   前記ＮＯＲ回路は、前記データ信号と前記ブロック選択信号と前記第２の昇圧回路により昇圧された検知信号とを入力して論理演算を行うことを特徴とする請求項４に記載の素子基板。
6. 前記複数の高電圧ロジック回路はそれぞれ、２入力のＮＯＲ回路を３つ含み、
   前記３つのＮＯＲ回路の内の２つはそれぞれ、前記データ信号と前記第２の昇圧回路により昇圧された検知信号と、前記ブロック選択信号と前記第２の昇圧回路により昇圧された検知信号とを入力して論理演算を行い、
   前記３つのＮＯＲ回路の内の残りの１つは、前記２つのＮＯＲ回路からの出力を入力して論理演算を行うことを特徴とする請求項４に記載の素子基板。
7. 前記パッドにはプルダウン抵抗が接続され、前記検知信号はプルダウンされることを特徴とする請求項１乃至６のいずれか１項に記載の素子基板。
8. 前記第２の昇圧回路は反転出力されることを特徴とする請求項７に記載の素子基板。
9. 請求項１乃至８のいずれか１項に記載の前記素子基板を複数、前記複数の記録素子の配列方向に配置して記録媒体の幅に対応した記録幅としたフルライン記録ヘッドとすることを特徴とする記録ヘッド。
10. 請求項９に記載のフルライン記録ヘッドを用いて記録を行う記録装置であって、
    前記ロジック電圧を供給するロジック回路電源と、
    前記ロジック電圧の降下を検知する検知手段と、
    前記検知手段による検知を前記検知信号として前記フルライン記録ヘッドに出力する出力手段とを有することを特徴とする記録装置。

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