KR20140096634A - 정전기 방지 회로 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명은 정전기 방지 회로와 이를 포함하는 표시 장치로서, 구체적으로 정전기 방지 회로는, 영상을 표시하는 표시부를 구동시키는 구동 회로와, 상기 구동 회로에 클록 신호를 전달하는 적어도 하나의 클록 신호 배선을 포함하는 표시 장치의 정전기 방지 회로에 있어서, 상기 정전기 방지 회로는 상기 적어도 하나의 클록 신호 배선 각각과 전기적으로 연결되는 적어도 하나의 트랜지스터, 및 상기 트랜지스터의 소스 전극 및 드레인 전극과 공통적으로 연결된 일전극 및 소정의 고정 전압이 인가되는 타전극을 포함하는 적어도 하나의 커패시터를 포함한다.

Description

정전기 방지 회로 및 이를 포함하는 표시 장치{CIRCUIT FOR PREVENTING STATIC ELECTRICITY AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 정전기 방지 회로 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로 유기 발광 표시 장치와 같은 평판 표시 장치는 경량, 박형, 저전력구동, 풀-컬러, 고해상도 구현 등의 특징으로 인해 그 응용범위가 확대되고 있는 실정이다. 현재, 유기 발광 표시 장치는 컴퓨터, 노트북, 전화기, TV, 오디오/비디오기기 등에서 사용이 늘어가는 추세이다.
이러한 유기 발광 표시 장치는 매트릭스로 배열된 복수의 화소 각각에 인가되는 영상 데이터 신호에 따라 유기 발광 소자에 전달되는 구동 전류량을 조절하여 데이터에 따른 화상을 표시한다.
한편 표시 장치의 기판으로는 주로 유리 기판이 사용되는데, 이러한 유리 기판은 절연체이기 때문에, 패널 제조 공정 중 발생되는 정전기는 유리 기판에 대전되어 먼지 등이 쉽게 부착되어 공정 불량을 유발하기도 하며, 패널 내의 소자를 파괴할 수도 있기 때문에, 일반적으로 평판 표시 패널에는 정전기 방지 대책이 마련된다.
종래 기술로서, 표시 패널의 가장자리에 정전기 쉴드용 배선을 삽입하거나 저항을 삽입하는 방식이 있다. 또한 표시 패널을 구동시키는 전원전압을 공급하는 배선과 점등 검사 시 필요한 신호를 공급하는 배선 사이에 다이오드를 이용한 정전기 방지용 회로를 설치하는 방식이 있다.
그러나, 최근 대형 표시 패널이 주로 생산되는 추세에서는 중소형 표시 패널에 비해 공정 및 모듈 시 현저하게 정전기 발생이 많이 일어나게 된다. 따라서 종래의 기술과 같이 정전기 쉴드용 배선이나 저항을 이용하는 것만으로는 대형 표시 패널의 정전기 방지를 막기에 한계가 있다. 그리고 정전기 방지용 회로를 설치하는 경우에도 정전기 발생 시 높은 전위차에 의해 정전기 방지용 회로 자체에 터짐성 데미지가 자주 발생하여 단락(쇼트)성 데미지를 입게 되고 그로 인해 표시 패널 전반의 구동에 불량이 발생하게 될 염려가 있다.
따라서, 정전기 방지용 회로의 터짐성 데미지 현상으로부터 유기 발광 표시 장치의 표시 패널의 구동 불량과 파손을 방지하면서도 대형 표시 패널의 정전기 발생을 효과적으로 막을 수 있는 표시 패널의 정전기 강건 설계에 대한 연구가 필요하다.
본 발명의 실시 예를 통해 해결하려는 과제는 표시 패널에서 정전기의 유입과 발생을 방지하여 정전기로 인한 표시 패널의 오동작, 파손, 및 표시 장치의 공정 불량을 방지하기 위한 것이다.
또한 본 발명의 과제는 대형의 표시 패널에 효과적으로 적용할 수 있는 정전기 방지용 설계 회로를 제공함으로써 표시 장치에서 정전기 유입으로 인한 구동 불량 문제를 해결하여 품질이 우수한 표시 패널을 제공한다.
상기 과제를 해결하기 위한 본 발명의 일 실시 예에 따른 정전기 방지 회로는, 영상을 표시하는 표시부를 구동시키는 구동 회로와, 상기 구동 회로에 클록 신호를 전달하는 적어도 하나의 클록 신호 배선을 포함하는 표시 장치의 정전기 방지 회로에 있어서, 상기 정전기 방지 회로는 상기 적어도 하나의 클록 신호 배선 각각과 전기적으로 연결되는 적어도 하나의 트랜지스터, 및 상기 트랜지스터의 소스 전극 및 드레인 전극과 공통적으로 연결된 일전극 및 소정의 고정 전압이 인가되는 타전극을 포함하는 적어도 하나의 커패시터를 포함한다.
상기 적어도 하나의 클록 신호 배선 각각은 게이트 금속 배선을 통해 상기 적어도 하나의 트랜지스터 각각의 게이트 전극과 연결된다. 그러나 이에 제한되는 것은 아니고, 상기 클록 신호 배선과 상기 트랜지스터의 게이트 전극을 전기적으로 연결시키는 구성이 가능하다.
상기 트랜지스터는, 반도체 불순물로 도핑된 소정의 불순물 도핑 영역과 상기 반도체 불순물로 도핑되지 않은 진성 반도체 영역을 포함하는 반도체층과, 게이트 절연층을 사이에 두고 상기 반도체층 상부에 형성된 게이트 전극층을 포함한다. 이때, 상기 적어도 하나의 클록 신호 배선을 통해 유입되는 정전기 전류는 상기 트랜지스터의 게이트 절연층을 오픈시키거나 쇼트시킨다.
상기 반도체층의 불순물 도핑 영역은, 제1 불순물 도핑 영역, 및 상기 제1 불순물 도핑 영역과 대향하여 형성되고, 상기 게이트 전극층과 중첩되지 않는 영역에서 상기 제1 불순물 도핑 영역과 전기적으로 연결되는 제2 불순물 도핑 영역을 포함한다.
그리고 상기 게이트 절연층이 쇼트되는 경우에, 상기 반도체층의 불순물 도핑 영역과 전기적으로 연결된 일전극을 포함하는 커패시터에 상기 유입된 정전기 전류가 축적될 수 있다.
한편 상기 목적을 달성하기 위한 본 발명의 다른 일 실시 예에 따른 표시 장치는 복수의 화소를 포함하고, 상기 복수의 화소 각각이 영상 데이터 신호에 따른 데이터 전압에 따라 발광하여 영상을 표시하는 표시부, 상기 표시부를 구동시키는 구동 회로부, 상기 구동 회로부에 클록 신호를 전달하는 적어도 하나의 클록 신호 배선, 및 상기 적어도 하나의 클록 신호 배선 각각과 전기적으로 연결되는 적어도 하나의 트랜지스터, 및 상기 트랜지스터의 소스 전극 및 드레인 전극과 공통적으로 연결된 일전극 및 소정의 고정 전압이 인가되는 타전극을 포함하는 적어도 하나의 커패시터를 포함하는 정전기 방지 회로를 포함한다.
이때 상기 정전기 방지 회로는 상기 적어도 하나의 클록 신호 배선과 상기 구동 회로부 사이에 구비될 수 있다.
그리고 상기 적어도 하나의 클록 신호 배선 각각은 게이트 금속 배선을 통해 상기 정전기 방지 회로의 트랜지스터 각각의 게이트 전극과 연결될 수 있다.
상기 트랜지스터는, 반도체 불순물로 도핑된 소정의 불순물 도핑 영역과 상기 반도체 불순물로 도핑되지 않은 진성 반도체 영역을 포함하는 반도체층과, 게이트 절연층을 사이에 두고 상기 반도체층 상부에 형성된 게이트 전극층을 포함하고, 상기 커패시터의 일전극은 상기 불순물 도핑 영역과 전기적으로 연결될 수 있다.
상기 트랜지스터의 게이트 절연층은 적어도 하나의 클록 신호 배선을 통해 유입되는 정전기 전류에 의해 오픈되거나 쇼트되는 것을 특징으로 한다.
상기 게이트 절연층이 쇼트되는 경우에, 상기 반도체층의 불순물 도핑 영역과 전기적으로 연결된 일전극을 포함하는 커패시터에 상기 유입된 정전기 전류가 축적될 수 있다.
본 발명에 따르면 표시 패널로 정전기의 유입과 발생을 방지하여 정전기로 인한 표시 패널의 오동작, 파손, 및 표시 장치의 공정 불량을 방지할 수 있다.
또한 기존의 정전기 방지 중소형 표시 패널보다 정전기 발생이 더욱 빈번한 대형 표시 패널에 효과적으로 적용할 수 있는 정전기 방지용 설계 회로를 추가함으로써, 표시 장치에서 정전기 유입으로 인한 구동 불량 문제를 효율적으로 해결하여 품질이 우수한 표시 패널과 이러한 표시 패널을 포함하는 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 표시 패널의 정전기 방지 회로 구조를 개략적으로 나타낸 도면.
도 2는 본 발명의 일 실시 예에 따른 도 1의 정전기 방지 회로에서 A 부분을 나타내는 회로도.
도 3은 본 발명의 일 실시 예에 따른 도 1의 정전기 방지 회로에서 B-B'부분의 단면 구조를 확대하여 간략히 나타낸 내부 구성도.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명의 실시 예를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 표시 패널의 정전기 방지 회로 구조를 개략적으로 나타낸 도면이다.
도 1을 참조하면 본 발명의 일 실시 예에 따른 표시 패널의 정전기 방지 회로는 표시 장치 내에 구비된다. 일 실시 예로서 정전기 방지 회로는 영상을 표시하는 복수의 화소를 포함하는 표시 패널(표시부)과 상기 표시 패널을 구동시키는 구동 회로를 포함하는 표시 장치 내에 구비된다. 구체적으로 상기 구동 회로와 상기 구동 회로에 클록 신호를 전달하는 복수의 클록 신호 배선(CL1 내지 CL4) 사이에 구비될 수 있다. 도 1에서는 복수의 클록 신호 배선의 일측에 구비되어 있다.
즉, 본 발명의 일 실시 예에 따른 정전기 방지 회로는 표시 패널에서 영상을 표시하는 복수의 화소로 구성된 화소부에 게이트 신호 또는 스캔 신호를 전달하는 구동 회로나 데이터 소스 출력 회로 등으로 소정의 클록 신호들을 전달하는 클록 신호 배선을 통해 유입되는 정전기(ESD)를 방지하기 위하여 클록 신호 배선들과 각각 전기적으로 연결될 수 있다.
도 1을 참조하면 본 발명의 일 실시 예에 따른 정전기 방지 회로는 클록 신호 배선(CL1 내지 CL4)과 각각 연결된 정전기 방지 트랜지스터 및 커패시터로 구성된다.
즉, 복수의 클록 신호를 전달하는 복수의 클록 신호 배선 각각에 적어도 하나 이상 전기적으로 연결되는 정전기 방지 트랜지스터와 상기 정전기 방지 트랜지스터의 소스 및 드레인 전극과 전기적으로 연결되는 일전극을 가지는 커패시터로 구성된다.
도 1의 실시 예에서 정전기 방지 회로는 세 개 라인의 정전기 방지 트랜지스터와 커패시터를 예시하였는데, 이에 한정되지 않으며, 복수의 클록 신호 배선에 대응하여 연결되는 정전기 방지 트랜지스터와 커패시터를 복수 개로 구성할 수 있다. 도 1에서 첫 번째 라인의 정전기 방지 트랜지스터(T1)는 동일한 층에서 서로 연결된 소스 전극(1S)과 드레인 전극(1D)을 구비하고, 그 위에 게이트 절연층(도면 미도시)을 사이에 두고 게이트 전극(1G)을 포함하고 있다. 상기 첫 번째 라인의 정전기 방지 트랜지스터(T1)의 소스 전극(1S)과 드레인 전극(1D)은 하부 쪽에서 서로 연결되어 있고, 게이트 전극(1G)이 적층되는 상부 쪽에서는 서로 이격되어 있다.
그리고 정전기 방지 트랜지스터(T1)의 게이트 전극(1G)은 대응하는 클록 신호 배선(CL3)와 게이트 금속 배선(GL1)을 통해 서로 전기적으로 연결된다. 클록 신호 배선(CL3)과 게이트 금속 배선(GL1)과 복수의 컨택홀(CH)을 통해 전기적으로 연결되고, 상기 게이트 금속 배선(GL1)은 클록 신호 배선의 일측으로 뻗어져 정전기 방지 트랜지스터(T1)의 게이트 전극(1G)과 컨택홀을 통해 전기적으로 연결된다.
또한, 정전기 방지 트랜지스터(T1)의 하부 쪽에서 서로 연결된 소스 전극(1S)과 드레인 전극(1D)은 동일한 층으로 첫 번째 라인의 커패시터(C1)의 일전극(CE1)과 연결된다. 상기 첫 번째 라인의 커패시터(C1)는 정전기 방지 트랜지스터(T1)의 소스 전극(1S) 및 드레인 전극(1D)과 연결된 일전극(CE1), 그 위에 적층된 절연층(도면 미도시), 및 그 위에 적층된 타전극(FE)로 구성된다. 도 1에 도시된 바와 같이, 상기 타전극(FE)은 하나의 도전층으로서, 정전기 방지 회로를 구성하는 모든 복수의 커패시터(C1 내지 C3)의 타전극이 된다. 상기 타전극(FE)을 통해 소정의 고정 전압이 인가되고, 정전기 방지 회로를 구성하는 복수의 커패시터의 일방 전극이 상기 고정 전압의 전압값으로 고정된다.
도 1의 실시 예에서는 상기 설명한 형태로 각 라인마다 클록 신호 배선에 대응하여 연결되는 정전기 방지 트랜지스터와 커패시터가 형성된다. 즉, 클록 신호 배선(CL2)에 정전기 방지 트랜지스터(T2)와 커패시터(C2)가 연결되고, 클록 신호 배선(CL1)에 정전기 방지 트랜지스터(T3)와 커패시터(C3)가 연결된다.
상기 클록 신호 배선(CL1 내지 CL3)과 정전기 방지 회로를 연결하는 게이트 금속 배선(GL1 내지 GL3)은 데이터 소스 출력 회로, 게이트 드라이버, 또는 스캔 드라이버 등의 구동 회로에 클록 신호를 전달하기 위하여 연결되는 금속 배선이다. 클록 신호 배선과 상기 구동 회로 사이에 이들 게이트 금속 배선(GL1 내지 GL3)과 연결된 본 발명의 정전기 방지 회로를 구성함으로써, 이들 게이트 금속 배선 중 패널 공정에서 안테나 룰(Antenna rule)을 따르지 않는 경우 해당 게이트 금속 배선과 연결된 정전기 방지 회로를 이용하여 클록 신호 배선을 통해 유입되는 정전기를 방지할 수 있다.
여기서, 안테나 룰을 따르지 않는다는 의미는 표시 패널에 신장되어 배치된 게이트 금속 배선의 면적이 상기 게이트 금속 배선과 연결된 트랜지스터의 게이트 전극 면적보다 소정의 비율 이상으로 크다는 의미이다.
본 발명의 정전기 방지 회로의 동작을 예를 들어 설명하면, 도 1에 표시한 것과 같이 클록 신호 배선(CL2)를 통해 외부에서 정전기(ESD)가 유입되었을 때 안테나 룰을 위반하는 게이트 금속 배선(GL2))에 연결된 정전기 방지 트랜지스터(T2)의 게이트 절연층을 이용하여 태움(Burnt)으로써 정전기가 표시 패널 내부의 다른 회로 소자에 전달되지 않도록 한다. 즉, 표시 패널 내부에 영상 표시의 회로 동작과 관련이 없는 트랜지스터를 추가함으로써, 복수의 클록 신호 배선 중 일부 배선을 통해 정전기가 유입되었을 때 하이 또는 로우의 정전기 전류를 추가된 정전기 방지 트랜지스터로 유도하고, 정전기 방지 트랜지스터 중 가장 막 두께가 얇은 게이트 절연층을 태워버림으로써 표시 패널의 구동 회로를 보호할 수 있다.
본 발명의 실시 예는 반드시 도 1의 형태에 제한되는 것은 아니며, 클록 신호 배선과 구동 회로를 연결하는 게이트 금속 배선에 적어도 하나 이상의 정전기 방지 회로를 형성할 수 있다.
외부에서 전달되는 정전기 전류를 정전기 방지 트랜지스터로 유도하기 위하여 도 1과 같이 정전기 방지 트랜지스터의 소스 전극 및 드레인 전극과 연결된 커패시터의 타전극(FE)은 고정 전압이 인가되어 유지된다. 정전기 유도 시에 커패시터의 양 전극 간의 쇼트를 방지하기 위하여 커패시터의 일전극은 상기 정전기 방지 트랜지스터의 소스 전극 및 드레인 전극과 연결하지만, 타전극(FE)은 고정 전압의 공급원에 연결하는 것이다.
여기서 정전기 전류를 유도하여 정전기 방지 트랜지스터의 게이트 절연층을 태운다(burnt)는 의미는 하이 또는 로우 레벨의 정전기 전류량에 따라 다를 수 있으나, 정전기 방지 트랜지스터의 게이트 절연층에 영향을 미쳐 전기적으로 오픈(open)되거나 쇼트(short)된다는 것을 의미한다.
정전기 방지 트랜지스터가 오픈되는 경우는 절선된 것과 마찬가지로 전기가 도통되지 않으므로 외부 정전기에 의하여 표시 패널 내부의 회로 소자의 동작에 어떠한 영향을 미치지 않게 된다. 또한 정전기 방지 트랜지스터가 쇼트되는 경우는 과도한 양의 전류가 정전기 방지 트랜지스터를 통과하여 흐르게 되지만, 정전기 방지 트랜지스터의 소스-드레인 전극과 연결된 커패시터의 일전극에 축적되므로, 해당 커패시터는 일전극의 정전기 전압과 타전극의 고정 전압과의 차이만큼 충전된 전압을 유지하게 된다. 이로 인해 클록 신호 배선 및 게이트 금속 배선을 경유하여 외부 정전기가 표시 패널의 내부 구동 회로에 유입되는 것을 막을 수 있다.
본 발명의 일 실시 예에 따른 도 1의 정전기 방지 회로에서 A 부분을 나타내는 회로도는 도 2에 나타내었다.
본 발명의 정전기 방지 회로는 복수의 클록 신호 배선과 각각 전기적으로 연결된 게이트 금속 배선마다 연결된 적어도 하나의 트랜지스터와 커패시터를 기본 단위로 하여 상기 기본 단위의 트랜지스터와 커패시터가 복수 개 포함된 것을 가리킨다.
따라서, 상기 A 부분은 본 발명의 일 실시 예에 따른 정전기 방지 회로의 기본 단위로서, 복수의 클록 신호 배선 중 하나의 배선(도 1에서는 CL3)에 연결된 정전기 방지 회로이다. 즉, 상기 A 부분은 도 1에서 클록 신호 배선(CL3)와 연결된 게이트 금속 배선(GL1)과 연결된 첫 번째 라인의 정전기 방지 트랜지스터(T1)와 커패시터(C1)을 포함한다.
상기 정전기 방지 트랜지스터(T1)는 상기 게이트 금속 배선(GL1)과 연결되어 이로부터 클록 신호 또는 외부에서 유입되는 정전기 전압을 인가받는 게이트 전극(1G), 제1 노드(N1)에 공통적으로 연결된 소스 전극(1S) 및 드레인 전극(1D)을 포함한다.
상기 커패시터(C1)는 상기 제1 노드(N1)에 연결된 일전극 및 고정 전압(VDH)을 전달하는 공급원에 연결되는 타전극을 포함한다.
상기 커패시터(C1)는 외부로부터 유입된 정전기 전류가 정전기 방지 트랜지스터(T1)의 게이트 전극(1G)에 유도되었을 때 상기 게이트 전극의 하부 층인 게이트 절연층이 쇼트되면 과도한 정전기 전류를 일전극에 축적한다. 그리고 타전극에 인가되는 고정 전압(VDH)와의 차이에 대응하는 전압값으로 충전하여 유지한다. 그러면, 정전기 방지 회로에서 유입된 정전기를 축적할 수 있으므로 표시 패널의 다른 회로 소자에 정전기가 영향을 주지 않게 되어 표시 장치를 정전기로부터 보호할 수 있다.
다른 경우로서, 외부로부터 유입된 정전기 전류가 정전기 방지 트랜지스터(T1)의 게이트 전극(1G)에 유도되었을 때 상기 게이트 전극의 하부 층인 게이트 절연층이 오픈되면 전기적으로 도통되지 않기 때문에 표시 패널의 다른 회로 소자들은 정전기의 영향을 받지 않게 된다.
도 3은 본 발명의 일 실시 예에 따른 도 1의 정전기 방지 회로에서 B-B'부분의 단면 구조를 확대하여 간략히 나타낸 내부 구성도이다.
도 3에서 도시되지 않았으나, B-B'부분의 단면 구조의 가장 하부에는 각 구성 수단에 따라서 절연 기판이 배치될 수 있다.
즉, 정전기 방지 트랜지스터(T2)와 커패시터(C2)의 최하부에 절연 기판 및 산화 규소 등으로 이루어진 버퍼층이 형성될 수 있으나, 본 발명의 정전기 방지 회로 구조의 단면을 설명하기 위해서 이러한 공지된 기술 내용은 생략하기로 한다.
또한 상기 B-B'절선은 클록 신호 배선(CL2)에서 이어져 두 개의 클록 신호 배선 CL3, CL4를 지나는 선이지만 설명의 편의를 위하여 도 3의 정전기 방지 트랜지스터(T2)와 전기적으로 연결되지 않는 상기 클록 신호 배선 CL3, CL4의 표시는 생략한다.
도 3을 참조하면, 먼저 정전기 방지 트랜지스터(T2)의 반도체층(SCL)이 형성된다. 이는 폴리 실리콘(다결정 규소, Poly-Si)으로 구성될 수 있다.
반도체층(SCL) 위에 게이트 절연층(20)이 형성된다. 게이트 절연층(20)의 구성물질은 특별히 제한되지 않으나, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등과 같은 무기물, 이러한 무기물의 혼합 물질, PVP(polyvinylphenol), 폴리이미드(polyimide)와 같은 유기물로 이루어질 수 있다. 일반적으로 게이트 절연층(20)의 막 두께가 가장 얇기 때문에 정전기 유입 시 정전기 방지 트랜지스터에서 태워져서(burnt) 전기적으로 오픈되거나 쇼트될 수 있다.
상기 게이트 절연층(20)을 형성하고 난 뒤, 반도체층(SCL)이 형성된 영역의 상부에 게이트 전극층(50)을 패터닝하여 형성한다.
게이트 전극층(50)을 패터닝하고 난 후 게이트 전극층(50)을 도핑 방지막으로 하여 불순물을 도핑하는데, 도 3의 실시 예에서는 p형 불순물이 도핑되어, p형 불순물 도핑 영역(11, 12)을 형성하게 된다. 그러면 게이트 전극층(50)이 형성된 영역의 하부에 위치한 반도체층(SCL)에는 불순물이 도핑되지 않은 진성 반도체층 영역(10)이 형성된다.
상기 p형 불순물 도핑 영역(11, 12)이 각각 소스 전극과 드레인 전극으로 형성될 수 있으며, 도 3에는 도시되지 않았으나, 정전기 방지 트랜지스터(T2)의 다른 위치에서 상기 p형 불순물 도핑 영역(11, 12)이 서로 연결되어 공통 노드를 형성할 수 있다. 그리고 이 공통 노드, 즉 상호 연결된 p형 불순물 도핑 영역(11, 12)과 동일한 층에서 커패시터(C2)의 도전층(70)이 형성되고 커패시터의 일전극(CE2)으로서 상기 p형 불순물 도핑 영역(11, 12)과 서로 연결된다.
한편, 클록 신호 배선(40)은 상기 게이트 절연층(20)을 형성하고 난 뒤, 소정의 영역에 패터닝되어 형성될 수 있다. 그러나 이는 일 실시 형태이며, 정전지 방지 회로와 별도의 공정으로 형성될 수도 있다.
클록 신호 배선(40)은 제어부에서 구동 회로로 클록 신호를 전달하는 금속 배선이다. 이들 금속 배선을 구성하는 물질은 제한되지 않으나, 전도성의 물질이거나 그 합금일 수 있다. 특히 몰리브덴(Mo), 탄탈륨(Ta), 코발트(Co) 등의 금속물질 또는 이들의 합금으로 구성될 수 있다.
한편, 게이트 전극층(50)이 형성된 후 그 위에 층간 절연층(30)이 형성될 수 있다. 도 3의 실시 예에서는 상기 층간 절연층(30)이 클록 신호 배선(40)의 상부에도 이어져 형성되는 것으로 도시하였으나 이에 반드시 한정되는 것은 아니다.
층간 절연층(30)의 구성물질은 특별히 제한되지 않으나, 상기 게이트 절연층(20)과 마찬가지로 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등과 같은 무기물, 이러한 무기물의 혼합 물질, PVP(polyvinylphenol), 폴리이미드(polyimide)와 같은 유기물로 이루어질 수 있다. 층간 절연층(30)은 도 3과 같이 단일층으로 구성되지 않고 적어도 두 개 층으로 구성될 수 있다. 또한 층간 절연층(30)은 상기 게이트 절연층(20)과 동일한 절연물질로 구성될 수 있으나, 그렇지 않고 다르게 구성될 수도 있다.
층간 절연층(30)을 형성하고 난 후 패터닝에 의해 상기 클록 신호 배선(40)과 게이트 전극층(50)의 일부를 노출시킨 후, 게이트 금속 배선(60)(GL2)을 형성한다. 게이트 금속 배선(60)(GL2)을 구성하는 물질은 특별히 제한되지 않으나, 도전성의 금속 물질일 수 있다. 특히 티타늄(Ti), 알루미늄(Al)의 도전성 물질 및 이들의 합금(Ti/Al/Ti) 형태로 구성될 수 있다.
게이트 금속 배선(60)(GL2)은 패터닝되어 노출된 상기 클록 신호 배선(40)과 게이트 전극층(50)의 컨택홀을 통해 상기 클록 신호 배선(40)과 게이트 전극층(50)을 전기적으로 연결한다.
그래서, 상기 클록 신호 배선(40)에서 유입되는 정전기 전류를 게이트 전극층(50)으로 전달한다. 그러면 게이트 전극층(50)과 반도체층(SCL) 사이의 게이트 절연층(20)이 정전기로 인해 번트(burnt)됨으로써 전기적으로 오픈되거나 쇼트된다.
한편, 커패시터(C2)는 일전극(70)의 도전층을 형성하고 난 뒤 절연층(80)을 적층한다. 그리고 그 위에 타전극(90)으로써 도전층을 형성한다. 상기 타전극(90)에는 고정 전압이 인가된다. 따라서, 정전기 전류에 의해 정전기 방지 트랜지스터(T2)의 게이트 절연층(20)이 쇼트되는 경우 반도체층(SCL)의 불순물 도핑 영역(11,12)인 소스 전극과 드레인 전극이 연결된 커패시터(C2)의 일전극(70)에 정전기 전류가 모임으로써 정전기가 표시 패널의 기타 회로 소자에 유입되지 않게 된다.
도 3의 실시 예에서 게이트 금속 배선(60)(GL2)과 커패시터(C2)의 타전극(90)의 상부에 형성될 수 있는 막들은 층간 절연층, 보호층 등과 같은 표시 패널의 제조 공정 중에 일반적으로 형성되는 공지의 막일 수 있으므로 이에 대한 설명은 생략한다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 용이하게 선택하여 대체할 수 있다. 또한 당업자는 본 명세서에서 설명된 구성요소 중 일부를 성능의 열화 없이 생략하거나 성능을 개선하기 위해 구성요소를 추가할 수 있다. 뿐만 아니라, 당업자는 공정 환경이나 장비에 따라 본 명세서에서 설명한 방법 단계의 순서를 변경할 수도 있다. 따라서 본 발명의 범위는 설명된 실시형태가 아니라 특허청구범위 및 그 균등물에 의해 결정되어야 한다.
CL1, CL2, CL3, CL4: 클록 신호 배선
GL1, GL2, GL3: 게이트 금속 배선
T1, T2, T3: 정전기 방지 트랜지스터
C1, C2, C3: 커패시터
10: 진성 반도체층 영역
11, 12: p형 불순물 도핑 영역
20: 게이트 절연층 30: 층간 절연층
40: 클록 신호 배선 50: 게이트 전극층
60: 게이트 금속 배선 70: 커패시터 일전극
80: 절연층 90: 커패시터 타전극

Claims (12)

  1. 영상을 표시하는 표시부를 구동시키는 구동 회로와, 상기 구동 회로에 클록 신호를 전달하는 적어도 하나의 클록 신호 배선을 포함하는 표시 장치의 정전기 방지 회로에 있어서,
    상기 정전기 방지 회로는 상기 적어도 하나의 클록 신호 배선 각각과 전기적으로 연결되는 적어도 하나의 트랜지스터, 및 상기 트랜지스터의 소스 전극 및 드레인 전극과 공통적으로 연결된 일전극 및 소정의 고정 전압이 인가되는 타전극을 포함하는 적어도 하나의 커패시터를 포함하는 것을 특징으로 하는 정전기 방지 회로.
  2. 제 1항에 있어서,
    상기 적어도 하나의 클록 신호 배선 각각은 게이트 금속 배선을 통해 상기 적어도 하나의 트랜지스터 각각의 게이트 전극과 연결되는 것을 특징으로 하는 정전기 방지 회로.
  3. 제 1항에 있어서,
    상기 트랜지스터는, 반도체 불순물로 도핑된 소정의 불순물 도핑 영역과 상기 반도체 불순물로 도핑되지 않은 진성 반도체 영역을 포함하는 반도체층과, 게이트 절연층을 사이에 두고 상기 반도체층 상부에 형성된 게이트 전극층을 포함하고,
    상기 적어도 하나의 클록 신호 배선을 통해 유입되는 정전기 전류는 상기 트랜지스터의 게이트 절연층을 오픈시키거나 쇼트시키는 것을 특징으로 하는 정전기 방지 회로.
  4. 제 3항에 있어서,
    상기 반도체층의 불순물 도핑 영역은,
    제1 불순물 도핑 영역, 및 상기 제1 불순물 도핑 영역과 대향하여 형성되고, 상기 게이트 전극층과 중첩되지 않는 영역에서 상기 제1 불순물 도핑 영역과 전기적으로 연결되는 제2 불순물 도핑 영역을 포함하는 것을 특징으로 하는 정전기 방지 회로.
  5. 제 3항에 있어서,
    상기 게이트 절연층이 쇼트되는 경우에, 상기 반도체층의 불순물 도핑 영역과 전기적으로 연결된 일전극을 포함하는 커패시터에 상기 유입된 정전기 전류가 축적되는 것을 특징으로 하는 정전기 방지 회로.
  6. 복수의 화소를 포함하고, 상기 복수의 화소 각각이 영상 데이터 신호에 따른 데이터 전압에 따라 발광하여 영상을 표시하는 표시부,
    상기 표시부를 구동시키는 구동 회로부,
    상기 구동 회로부에 클록 신호를 전달하는 적어도 하나의 클록 신호 배선, 및
    상기 적어도 하나의 클록 신호 배선 각각과 전기적으로 연결되는 적어도 하나의 트랜지스터, 및 상기 트랜지스터의 소스 전극 및 드레인 전극과 공통적으로 연결된 일전극 및 소정의 고정 전압이 인가되는 타전극을 포함하는 적어도 하나의 커패시터를 포함하는 정전기 방지 회로를 포함하는 표시 장치.
  7. 제 6항에 있어서,
    상기 정전기 방지 회로는 상기 적어도 하나의 클록 신호 배선과 상기 구동 회로부 사이에 구비되는 것을 특징으로 하는 표시 장치.
  8. 제 6항에 있어서,
    상기 적어도 하나의 클록 신호 배선 각각은 게이트 금속 배선을 통해 상기 정전기 방지 회로의 트랜지스터 각각의 게이트 전극과 연결되는 것을 특징으로 하는 표시 장치.
  9. 제 6항에 있어서,
    상기 트랜지스터는, 반도체 불순물로 도핑된 소정의 불순물 도핑 영역과 상기 반도체 불순물로 도핑되지 않은 진성 반도체 영역을 포함하는 반도체층과, 게이트 절연층을 사이에 두고 상기 반도체층 상부에 형성된 게이트 전극층을 포함하고,
    상기 커패시터의 일전극은 상기 불순물 도핑 영역과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  10. 제 9항에 있어서,
    상기 반도체층의 불순물 도핑 영역은,
    제1 불순물 도핑 영역, 및 상기 제1 불순물 도핑 영역과 대향하여 형성되고, 상기 게이트 전극층과 중첩되지 않는 영역에서 상기 제1 불순물 도핑 영역과 전기적으로 연결되는 제2 불순물 도핑 영역을 포함하는 것을 특징으로 하는 표시 장치.
  11. 제 9항에 있어서,
    상기 트랜지스터의 게이트 절연층은 적어도 하나의 클록 신호 배선을 통해 유입되는 정전기 전류에 의해 오픈되거나 쇼트되는 것을 특징으로 하는 표시 장치.
  12. 제 11항에 있어서,
    상기 게이트 절연층이 쇼트되는 경우에, 상기 반도체층의 불순물 도핑 영역과 전기적으로 연결된 일전극을 포함하는 커패시터에 상기 유입된 정전기 전류가 축적되는 것을 특징으로 하는 표시 장치.
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