KR20200005353A - 디스플레이 패널, 디스플레이 장치 - Google Patents

디스플레이 패널, 디스플레이 장치 Download PDF

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Abstract

본 발명의 실시예들은, 디스플레이 패널과 디스플레이 장치에 관한 것으로서, 디스플레이 패널에 배치된 클럭 신호 라인으로 인입되는 정전기를 방전시키기 위한 회로를 배치함으로써, 외부 정전기에 의해 클럭 신호 라인과 연결된 회로 소자가 손상되는 것을 방지할 수 있도록 한다. 또한, 클럭 신호 라인에 따라 저전위 정전기 방전을 위한 회로를 배치하지 않으면서 저전위 정전기의 방전 경로가 제공되도록 함으로써, 정전기 방전 성능을 유지하며 정전기 방전을 위한 회로의 수를 저감시켜 디스플레이 패널의 설계가 용이해지도록 하는 이점을 제공한다.

Description

디스플레이 패널, 디스플레이 장치{DISPLAY PANEL, DISPLAY DEVICE}
본 발명의 실시예들은 디스플레이 패널과 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.
이러한 디스플레이 장치는, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 다수의 게이트 라인을 구동하는 게이트 구동 회로와, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 게이트 구동 회로 및 데이터 구동 회로를 제어하는 컨트롤러를 포함할 수 있다.
그리고, 디스플레이 장치는, 게이트 라인과 데이터 라인을 구동하여 각각의 서브픽셀이 영상 데이터에 대응하는 밝기를 나타내도록 함으로써 이미지를 표시할 수 있다.
여기서, 게이트 라인, 데이터 라인 등을 구동하는 게이트 구동 회로와 데이터 구동 회로 등과 같은 구동 회로는, 제작 공정 중 발생하거나 외부로부터 유입된 정전기에 의해 손상될 수 있다.
따라서, 이러한 정전기에 의한 구동 회로의 손상으로 인해 디스플레이 장치가 정상적으로 구동되지 못하고, 불량이 발생할 수 있는 문제점이 존재한다.
본 발명의 실시예들의 목적은, 디스플레이 패널에 배치된 신호 라인으로 유입되는 외부 정전기를 방전시켜 신호 라인과 연결된 회로 소자를 보호할 수 있는 디스플레이 패널 및 장치를 제공하는 데 있다.
본 발명의 실시예들의 목적은, 외부 정전기 방전을 위해 디스플레이 패널에 배치되는 방전 회로의 수를 최소화하며, 정전기 방전 성능을 개선할 수 있는 디스플레이 패널 및 장치를 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들은, 디스플레이 패널에 배치된 다수의 게이트 라인과, 다수의 게이트 라인으로 스캔 신호를 출력하는 다수의 게이트 회로와, 다수의 게이트 회로 중 적어도 하나의 게이트 회로와 연결된 다수의 클럭 신호 라인을 포함하는 디스플레이 장치를 제공한다.
이러한 디스플레이 장치에서, 다수의 클럭 신호 라인 중 적어도 하나의 클럭 신호 라인은 고전위 방전 회로를 통해 정전기 방전 고전위 전압 라인과 전기적으로 연결되고, 정전기 방전 고전위 전압 라인과 전기적으로 연결된 클럭 신호 라인 중 적어도 하나의 클럭 신호 라인은 정전기 방전 저전위 전압 라인과 절연될 수 있다.
다른 측면에서, 본 발명의 실시예들은, 액티브 영역에 배치된 다수의 게이트 라인과, 액티브 영역의 외측에 위치하는 논-액티브 영역에 배치되고 다수의 게이트 라인으로 스캔 신호를 출력하는 다수의 게이트 회로와, 논-액티브 영역에 배치되고 다수의 게이트 회로 중 적어도 하나의 게이트 회로와 연결된 다수의 클럭 신호 라인을 포함하는 디스플레이 패널을 제공한다.
이러한 디스플레이 패널에서, 다수의 클럭 신호 라인 중 적어도 하나의 클럭 신호 라인은 고전위 방전 회로를 통해 정전기 방전 고전위 전압 라인과 전기적으로 연결되고, 정전기 방전 고전위 전압 라인과 전기적으로 연결된 클럭 신호 라인 중 적어도 하나의 클럭 신호 라인은 정전기 방전 저전위 전압 라인과 절연될 수 있다.
다른 측면에서, 본 발명의 실시예들은, 액티브 영역의 외측에 배치된 제1 클럭 신호 라인과, 액티브 영역의 외측에 배치되고 제1 클럭 신호 라인과 분리된 제2 클럭 신호 라인과, 제1 클럭 신호 라인 및 제2 클럭 신호 라인 각각과 전기적으로 연결된 정전기 방전 고전위 전압 라인과, 제1 클럭 신호 라인과 전기적으로 연결되고 제2 클럭 신호 라인과 절연된 정전기 방전 저전위 전압 라인을 포함하는 디스플레이 패널을 제공한다.
본 발명의 실시예들에 의하면, 디스플레이 패널의 외곽 영역에 배치되는 클럭 신호 라인에 고전위 방전 회로와 저전위 방전 회로를 연결해줌으로써, 외부로부터 인입된 정전기로 인한 회로 소자의 손상을 방지할 수 있도록 한다.
본 발명의 실시예들에 의하면, 클럭 신호 라인과 연결된 게이트 회로 내 회로 소자를 통해 저전위 정전기의 방전 경로를 제공함으로써, 방전 회로의 수를 감소시키며 동일한 정전기 방전 성능을 갖는 디스플레이 패널과 장치를 제공할 수 있도록 한다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에서 게이트 구동 회로의 구조의 예시를 나타낸 도면이다.
도 3은 도 2에 도시된 게이트 구동 회로에서 캐리 클럭 신호 라인의 연결 구조의 예시를 나타낸 도면이다.
도 4는 도 2에 도시된 게이트 구동 회로에서 스캔 클럭 신호 라인의 연결 구조의 예시를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 게이트 구동 회로에 포함된 게이트 회로의 구조를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치에서 클럭 신호 라인에 연결된 방전 회로의 구조의 예시를 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 디스플레이 장치에서 스캔 클럭 신호 라인에 연결된 방전 회로의 구조의 예시를 나타낸 도면이다.
도 8과 도 9는 도 7에 도시된 스캔 클럭 신호 라인으로 인입된 저전위 정전기가 방전되는 경로의 예시를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치에서 클럭 신호 라인에 연결된 방전 회로의 구조의 다른 예시를 나타낸 도면이다.
도 11은 도 10에 도시된 클럭 신호 라인으로 인입된 고전위 정전기가 방전되는 경로의 예시를 나타낸 도면이다.
도 12는 도 10에 도시된 클럭 신호 라인으로 인입된 저전위 정전기가 방전되는 경로의 예시를 나타낸 도면이다.
도 13은 본 발명의 실시예들에 따른 디스플레이 장치에서 게이트 저전위 전압 라인에 연결된 방전 회로의 구조의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 것이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 다수의 서브픽셀(SP)이 배열된 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치된다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC, Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다. 또는, 게이트 구동 회로(120)는, 디스플레이 패널(110)의 베젤 영역에 내장되어 GIP(Gate In Panel) 형태로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC, Source Driver Integrated Circuit)를 포함할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블 신호(DE, Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예, 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP, Gate Start Pulse), 게이트 시프트 클럭(GSC, Gate Shift Clock), 게이트 출력 인에이블 신호(GOE, Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP, Source Start Pulse), 소스 샘플링 클럭(SSC, Source Sampling Clock), 소스 출력 인에이블 신호(SOE, Source Output Enable) 등을 포함하는 각종 데이터 제어 신호를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되며, 디스플레이 장치(100)의 유형에 따라 액정이 배치되거나 발광 소자가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 액정 디스플레이 장치인 경우, 디스플레이 패널(110)로 광을 조사하는 백라이트 유닛과 같은 광원 장치를 포함하고, 디스플레이 패널(110)의 서브픽셀(SP)에는 액정이 배치된다. 그리고, 각각의 서브픽셀(SP)로 데이터 전압이 인가됨에 따라 형성되는 전계에 의해 액정의 배열을 조정함으로써, 영상 데이터에 따른 밝기를 나타내며 이미지를 표시할 수 있다.
또는, 디스플레이 장치(100)는, 자체 발광 소자를 이용하여 영상 데이터에 따른 밝기를 나타내며 이미지를 표시할 수 있다. 이러한 디스플레이 장치(100)는, 각각의 서브픽셀(SP)에 발광 다이오드(LED)나 유기 발광 다이오드(OLED)와 같은 발광 소자를 포함하고, 데이터 전압에 따라 발광 소자에 흐르는 전류를 제어함으로써 이미지를 표시할 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에서, 게이트 구동 회로(120)가 디스플레이 패널(110)의 베젤 영역에 배치되어 구현된 구조의 예시를 나타낸다.
도 2를 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)의 디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되며 이미지를 표시하는 액티브 영역(A/A)과, 액티브 영역(A/A)의 외측에 위치하는 논-액티브 영역(N/A)을 포함한다.
게이트 구동 회로(120)는, 디스플레이 패널(110)의 논-액티브 영역(N/A)에 배치되어, 액티브 영역(A/A)에 배치된 서브픽셀(SP)과 연결된 다수의 게이트 라인(GL)을 제어할 수 있다.
이러한 게이트 구동 회로(120)는, 각각의 게이트 라인(GL)의 구동을 제어하는 다수의 게이트 회로(GC)와, 다수의 게이트 회로(GC) 중 적어도 하나의 게이트 회로(GC)와 연결된 다수의 클럭 신호 라인(CL)을 포함할 수 있다.
이러한 클럭 신호 라인(CL)은, 다수의 게이트 회로(GC) 각각으로 클럭 신호(CLK)를 공급하며, 다수의 게이트 회로(GC)는 입력받은 클럭 신호(CLK)를 이용하여 신호를 출력할 수 있다.
일 예로, 다수의 게이트 회로(GC)는, 제1 클럭 신호 라인(CL1)을 통해 제1 클럭 신호(CLK1)를 입력받고, 제1 클럭 신호(CLK1)에 기초하여 다른 게이트 회로(GC)로 캐리 신호를 출력할 수 있다. 이러한 캐리 신호는, 게이트 회로(GC) 사이에 연결된 캐리 신호 전송 라인을 통해 전달되며, 게이트 회로(GC)의 작동 타이밍을 제어할 수 있다.
다른 예로, 다수의 게이트 회로(GC)는, 제2 클럭 신호 라인(CL2)을 통해 제2 클럭 신호(CLK2)를 입력받고, 제2 클럭 신호(CLK2)에 기초하여 게이트 라인(GL)으로 스캔 신호를 출력할 수 있다. 이러한 스캔 신호는, 게이트 라인(GL)과 연결된 서브픽셀(SP)의 구동 타이밍을 제어할 수 있다.
또한, 각각의 서브픽셀(SP)에 게이트 라인(GL)에 의해 구동되는 스위칭 트랜지스터가 둘 이상 배치된 경우, 복수의 스캔 신호의 출력을 위해 이용되는 복수의 제2 클럭 신호(CLK2)를 공급하는 둘 이상의 제2 클럭 신호 라인(CL2)이 다수의 게이트 회로(GC)와 연결될 수 있다.
즉, 게이트 구동 회로(120)에 따라 다수의 제2 클럭 신호 라인(CL2)이 게이트 회로(GC)와 연결되어, 복수의 제2 클럭 신호(CLK2)를 공급할 수도 있다.
이러한 다수의 클럭 신호 라인(CL) 각각은, 게이트 회로(GC)의 구동 방식에 따라, 2개, 4개 또는 6개의 클럭 신호 라인(CL)으로 구성될 수 있다.
도 3은 도 2에 도시된 게이트 구동 회로(120)에서 캐리 신호 출력에 이용되는 제1 클럭 신호(CLK1)를 공급하는 제1 클럭 신호 라인(CL1)의 연결 구조의 예시를 나타낸다.
도 3을 참조하면, 제1 클럭 신호 라인(CL1)은, 일 예로, 4개의 제1 클럭 신호 라인(CL11, CL12, CL13, CL14)으로 구성될 수 있다. 그리고, 각각의 제1 클럭 신호 라인(CL1)으로 위상이 다른 제1 클럭 신호(CLK11, CLK12, CLK13, CLK14)가 공급될 수 있다.
제1 클럭 신호 라인(CL1) 각각은, 다수의 게이트 회로(GC) 중 일부 게이트 회로(GC)와 연결되고, 연결된 게이트 회로(GC)로 제1 클럭 신호(CLK1)를 공급할 수 있다.
다수의 게이트 회로(GC) 각각은, 제1 클럭 신호 라인(CL1)을 통해 입력받은 제1 클럭 신호(CLK1)에 기초하여 캐리 신호를 다른 게이트 회로(GC)로 출력할 수 있다. 그리고, 이러한 캐리 신호를 통해 게이트 회로(GC)의 작동 타이밍이 제어될 수 있다.
도 4는 도 2에 도시된 게이트 구동 회로(120)에서 스캔 신호 출력에 이용되는 제2 클럭 신호(CLK2)를 공급하는 제2 클럭 신호 라인(CL2)의 연결 구조의 예시를 나타낸다.
도 4를 참조하면, 제2 클럭 신호 라인(CL2)은, 일 예로, 4개의 제2 클럭 신호 라인(CL21, CL22, CL23, CL24)으로 구성될 수 있다. 그리고, 각각의 제2 클럭 신호 라인(CL2)으로 위상이 다른 제2 클럭 신호(CLK21, CLK22, CLK23, CLK24)가 공급될 수 있다.
제2 클럭 신호 라인(CL2) 각각은, 다수의 게이트 회로(GC) 중 일부 게이트 회로(GC)와 연결될 수 있다. 그리고, 제2 클럭 신호 라인(CL2)과 연결된 게이트 회로(GC)로 제2 클럭 신호(CLK2)를 공급할 수 있다.
다수의 게이트 회로(GC) 각각은, 제2 클럭 신호 라인(CLK2)을 통해 입력받은 제2 클럭 신호(CLK2)에 기초하여 게이트 라인(GL)으로 스캔 신호를 출력할 수 있다. 이러한 스캔 신호에 의해 게이트 라인(GL)과 연결된 서브픽셀(SP)의 구동 타이밍이 제어될 수 있다.
도 5는 도 2 내지 도 4에 도시된 게이트 구동 회로(120)에서 게이트 회로(GC)의 개략적인 구조의 예시를 나타낸다.
도 5를 참조하면, 각각의 게이트 회로(GC)는, 캐리 신호의 출력을 제어하는 제1 캐리 박막 트랜지스터(T11)와 제2 캐리 박막 트랜지스터(T12)를 포함할 수 있다. 그리고, 스캔 신호의 출력을 제어하는 제1 스캔 박막 트랜지스터(T21)와 제2 스캔 박막 트랜지스터(T22)를 포함할 수 있다.
여기서, 각각의 박막 트랜지스터는 NMOS 유형인 경우를 예시로 설명하나, PMOS 유형일 수도 있다.
제1 캐리 박막 트랜지스터(T11)는, 제1 클럭 신호 라인(CL1)과 캐리 신호 전송 라인 사이에 전기적으로 연결될 수 있다. 그리고, 제1 캐리 박막 트랜지스터(T11)는, 게이트 회로(GC) 내의 Q 노드의 전압 레벨에 따라 제어될 수 있다.
제2 캐리 박막 트랜지스터(T12)는, 캐리 신호 전송 라인과 게이트 저전위 전압 라인 사이에 전기적으로 연결될 수 있다. 그리고, 제2 캐리 박막 트랜지스터(T12)는, 게이트 회로(GC) 내의 Qb 노드의 전압 레벨에 따라 제어될 수 있다.
여기서, Q 노드의 전압 레벨이 턴-온 전압 레벨이면, Qb 노드의 전압 레벨은 턴-오프 전압 레벨일 수 있다. 그리고, Q 노드의 전압 레벨이 턴-오프 전압 레벨이면, Qb 노드의 전압 레벨은 턴-온 전압 레벨일 수 있다.
따라서, Q 노드의 전압 레벨에 따라 제1 캐리 박막 트랜지스터(T11)가 턴-온 되면, Qb 노드의 전압 레벨에 따라 제2 캐리 박막 트랜지스터(T12)가 턴-오프 된다. 그리고, 제1 클럭 신호(CLK1)에 기초하여 캐리 신호가 출력된다.
Qb 노드의 전압 레벨에 따라 제2 캐리 박막 트랜지스터(T12)가 턴-온 되면, Q 노드의 전압 레벨에 따라 제1 캐리 박막 트랜지스터(T11)는 턴-오프 된다. 그리고, 캐리 신호 전송 라인은 게이트 저전위 전압 레벨로 유지된다.
제1 스캔 박막 트랜지스터(T21)는, 제2 클럭 신호 라인(CL2)과 게이트 라인(GL) 사이에 전기적으로 연결된다. 또한, 제1 스캔 박막 트랜지스터(T21)와 게이트 라인(GL) 사이에 연결된 캐패시터(C)가 배치될 수 있다. 그리고, 제1 스캔 박막 트랜지스터(T21)는, Q 노드의 전압 레벨에 따라 제어될 수 있다.
제2 스캔 박막 트랜지스터(T22)는, 게이트 라인(GL)과 게이트 저전위 전압 라인 사이에 전기적으로 연결된다. 그리고, 제2 스캔 박막 트랜지스터(T22)는, Qb 노드의 전압 레벨에 따라 제어될 수 있다.
Q 노드의 전압 레벨에 따라 제1 스캔 박막 트랜지스터(T21)가 턴-온 되면, 제2 스캔 박막 트랜지스터(T22)는 턴-오프 된다. 그리고, 제2 클럭 신호(CLK2)에 기초하여 스캔 신호가 게이트 라인(GL)으로 출력된다.
그리고, Qb 노드의 전압 레벨에 따라 제2 스캔 박막 트랜지스터(T22)가 턴-온 되면, 제1 스캔 박막 트랜지스터(T21)는 턴-오프 된다. 그리고, 게이트 라인(GL)은, 게이트 저전위 전압 레벨로 유지된다.
이와 같이, 각각의 게이트 회로(GC)는, 클럭 신호 라인(CL)을 통해 입력되는 클럭 신호(CLK)를 이용하여 캐리 신호, 스캔 신호 등을 출력함으로써, 게이트 회로(GC)와 게이트 라인(GL)의 구동 타이밍을 제어할 수 있다.
이때, 이러한 클럭 신호 라인(CL)을 통해 외부 정전기가 유입될 수 있다. 특히, 클럭 신호 라인(CL)이 디스플레이 패널(110)의 외곽 영역에 배치됨에 따라, 외부로부터 정전기가 쉽게 유입될 수 있다.
클럭 신호 라인(CL)을 통해 유입되는 정전기는, 클럭 신호 라인(CL)과 직접 연결된 박막 트랜지스터에 손상을 줄 수 있다. 그리고, 이러한 박막 트랜지스터의 정전기로 인한 손상으로 인해 게이트 회로(GC)가 정상적으로 작동하지 못할 수 있다.
본 발명의 실시예들은, 클럭 신호 라인(CL)으로 인입된 정전기를 방전시킬 수 있는 회로 구조를 제공함으로써, 클럭 신호 라인(CL)으로 인입된 정전기로 인해 회로 소자가 손상되는 것을 방지할 수 있도록 한다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치(100)에서 클럭 신호 라인(CL)에 연결된 방전 회로의 구조의 예시를 나타낸다.
도 6을 참조하면, 본 발명의 실시예들에 따른 디스플레이 패널(110)의 논-액티브 영역(N/A)에 다수의 게이트 회로(GC)와, 다수의 게이트 회로(GC) 중 적어도 하나의 게이트 회로(GC)와 연결된 다수의 클럭 신호 라인(CL)이 배치될 수 있다.
그리고, 다수의 클럭 신호 라인(CL) 각각에는, 클럭 신호 라인(CL)으로 인입된 정전기를 방전시키기 위한 적어도 하나의 방전 회로가 연결될 수 있다.
일 예로, 제1 클럭 신호 라인(CL1)에 제1 방전 회로(630)가 연결될 수 있으며, 이러한 제1 방전 회로(630)는, 제1 고전위 방전 회로(631)와 제1 저전위 방전 회로(632)로 구성될 수 있다.
제1 고전위 방전 회로(631)는, 제1 클럭 신호 라인(CL1)과 정전기 방전 고전위 전압 라인(610) 사이에 전기적으로 연결될 수 있다. 그리고, 제1 저전위 방전 회로(632)는, 제1 클럭 신호 라인(CL1)과 정전기 방전 저전위 전압 라인(620) 사이에 전기적으로 연결될 수 있다.
이러한 제1 고전위 방전 회로(631)와 제1 저전위 방전 회로(632)는 각각, 적어도 하나의 다이오드를 포함할 수 있으나, 이에 한정되지는 아니한다.
그리고, 제2 클럭 신호 라인(CL2)에 제2 고전위 방전 회로(641)와 제2 저전위 방전 회로(642)로 구성된 제2 방전 회로(640)가 연결될 수 있다.
마찬가지로, 제2 고전위 방전 회로(641)는, 제2 클럭 신호 라인(CL2)과 정전기 방전 고전위 전압 라인(610) 사이에 전기적으로 연결될 수 있고, 제2 저전위 방전 회로(642)는, 제2 클럭 신호 라인(CL2)과 정전기 방전 저전위 전압 라인(620) 사이에 전기적으로 연결될 수 있다.
여기서, 정전기 방전 고전위 전압 라인(610)은, 정전기 방전 고전위 전압(VGH_ESD)이 인가된 상태일 수 있다. 그리고, 정전기 방전 고전위 전압(VGH_ESD)은, 게이트 회로(GC)의 구동을 위해 공급되는 게이트 하이 전압(VGH)과 동일한 레벨일 수도 있고, 고전위 정전기를 방전시키기 위해 별도로 설정된 레벨일 수도 있다.
또한, 정전기 방전 저전위 전압 라인(620)은, 정전기 방전 저전위 전압(VGL_ESD)이 인가된 상태일 수 있다. 정전기 방전 저전위 전압(VGL_ESD)은, 게이트 회로(GC)의 구동을 위해 공급되는 게이트 로우 전압(VGL)과 동일한 레벨일 수도 있고, 저전위 정전기를 방전시키기 위해 별도로 설정된 레벨일 수도 있다.
이와 같이, 각각의 클럭 신호 라인(CL)마다 고전위 정전기를 방전시키기 위한 회로와, 저전위 정전기를 방전시키기 위한 회로를 연결해줌으로써, 클럭 신호 라인(CL)으로 인입된 정전기가 방전될 수 있도록 한다.
일 예로, 제1 클럭 신호 라인(CL1)으로 고전위 정전기가 인입되면, 제1 고전위 방전 회로(631)에 포함된 다이오드의 애노드 전극의 전압 레벨이 캐소드 전극의 전압 레벨보다 높아지게 된다.
따라서, 제1 고전위 방전 회로(631)에 포함된 다이오드를 통해 전류가 흐르게 되고, 제1 클럭 신호 라인(CL1)으로 인입된 고전위 정전기가 제1 고전위 방전 회로(631)를 통해 방전될 수 있다.
즉, 도 6에 도시된 ①과 같은 경로로 고전위 정전기가 방전될 수 있어, 제1 클럭 신호 라인(CL1)으로 인입된 고전위 정전기가 제1 클럭 신호 라인(CL1)과 연결된 게이트 회로(GC) 등에 손상을 주는 것을 방지할 수 있다.
또한, 제2 클럭 신호 라인(CL2)으로 고전위 정전기가 인입되면, 이와 유사한 방식으로 제2 고전위 방전 회로(641)를 통해 고전위 정전기가 방전될 수 있다.
다른 예로, 제2 클럭 신호 라인(CL2)으로 저전위 정전기가 인입되면, 제2 저전위 방전 회로(642)에 포함된 다이오드의 캐소드 전극의 전압 레벨이 애노드 전극의 전압 레벨보다 낮아지게 된다.
따라서, 제2 저전위 방전 회로(642)에 포함된 다이오드를 통해 전류가 흐르게 되고, 정전기 방전 저전위 전압(VGL_ESD)에 의해 제2 클럭 신호 라인(CL2)이 충전될 수 있다.
즉, 도 6에 도시된 ②와 같은 경로로 저전위 정전기가 방전된다고 볼 수 있다.
또한, 제1 클럭 신호 라인(CL1)으로 저전위 정전기가 인입되면, 이와 유사한 방식으로 제1 저전위 방전 회로(632)를 통해 저전위 정전기가 방전될 수 있다.
이와 같이, 각각의 클럭 신호 라인(CL)에 연결된 고전위 방전 회로와 저전위 방전 회로를 배치함으로써, 외부로부터 인입된 정전기가 방전될 수 있는 경로를 제공하여, 정전기로 인해 클럭 신호 라인(CL)과 연결된 회로 소자가 손상되는 것을 방지할 수 있다.
이때, 디스플레이 패널(110)의 유형 또는 크기에 따라 디스플레이 패널(110)에 배치된 클럭 신호 라인(CL)의 수가 증가할 수 있다. 그리고, 클럭 신호 라인(CL)의 수가 증가함에 따라, 이와 연결되는 방전 회로의 수가 증가할 수 있다.
따라서, 설계 면적의 제한 등으로 인해 클럭 신호 라인(CL)과 연결된 방전 회로를 배치하는 데 어려움이 존재할 수 있다.
본 발명의 실시예들은, 클럭 신호 라인(CL)에 따라 방전 회로를 배치하지 않고 정전기가 방전될 수 있는 경로를 제공함으로써, 클럭 신호 라인(CL)에 연결된 방전 회로의 수를 감소시키며 정전기 방전 성능을 유지할 수 있는 방안을 제공한다.
도 7은 본 발명의 실시예들에 따른 디스플레이 장치(100)에서, 제2 클럭 신호 라인(CL2)에 연결된 방전 회로의 구조의 예시를 나타낸다.
도 7을 참조하면, 본 발명의 실시예들에 따른 디스플레이 패널(110)에 제2 클럭 신호 라인(CL2)과 연결된 제2 고전위 방전 회로(641)가 배치될 수 있다.
이러한 제2 고전위 방전 회로(641)는, 제2 클럭 신호 라인(CL2)과 정전기 방전 고전위 전압 라인(610) 사이에 연결될 수 있다. 그리고, 제2 고전위 방전 회로(641)는, 제2 클럭 신호 라인(CL2)을 통해 제1 스캔 박막 트랜지스터(T21)로 제2 클럭 신호(CLK2)가 인가되는 지점에 연결될 수 있다.
따라서, 제2 클럭 신호 라인(CL2)을 통해 인입된 고전위 정전기가 제2 고전위 방전 회로(641)를 통해 방전되어, 제2 클럭 신호 라인(CL2)과 직접 연결된 제1 스캔 박막 트랜지스터(T21)에 도달하지 않도록 할 수 있다.
여기서, 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기를 방전시키기 위한 회로는 별도로 배치되지 않을 수 있다.
그리고, 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기는 제2 클럭 신호 라인(CL2)과 연결된 제1 스캔 박막 트랜지스터(T21)와 제2 스캔 박막 트랜지스터(T22)를 통해 게이트 저전위 전압 라인으로 방전될 수 있다.
구체적으로, 제2 클럭 신호 라인(CL2)과 연결된 제1 스캔 박막 트랜지스터(T21)는, 게이트 라인(GL)을 구동하는 스캔 신호를 출력하는 기간 이외의 기간 동안 턴-오프 상태를 유지한다. 그리고, 해당 기간 동안 제2 스캔 박막 트랜지스터(T22)는 턴-온 상태를 유지한다.
따라서, 제1 스캔 박막 트랜지스터(T21)의 게이트 전극은, 제1 스캔 박막 트랜지스터(T21)를 턴-오프 시키기 위한 레벨의 전압이 인가된 상태일 수 있으며, 일 예로, 게이트 로우 전압(VGL)이 인가된 상태일 수 있다.
이때, 제2 클럭 신호 라인(CL2)으로 저전위 정전기가 인입되면, 제2 클럭 신호 라인(CL2)과 연결된 제1 스캔 박막 트랜지스터(T21)의 드레인 전극의 전압 레벨이 게이트 전극의 전압 레벨보다 낮아질 수 있다.
그리고, 제1 스캔 박막 트랜지스터(T21)의 게이트 전극과 드레인 전극 간의 전압 차이가 발생함에 따라, 제1 스캔 박막 트랜지스터(T21)가 드레인 전극 방향으로 턴-온 될 수 있다.
또한, 제2 스캔 박막 트랜지스터(T22)가 턴-온 된 상태이므로, 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기는, 제1 스캔 박막 트랜지스터(T21)와 제2 스캔 박막 트랜지스터(T22)를 통해 게이트 저전위 전압 라인으로 방전될 수 있다.
즉, 게이트 저전위 전압 라인의 전압에 의해 제2 클럭 신호 라인(CL2)이 충전됨으로써, 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기가 방전될 수 있도록 한다.
이와 같이, 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기의 방전 경로를 제공함에 따라, 제2 클럭 신호 라인(CL2)의 저전위 정전기 방전을 위한 회로를 별도로 배치하지 않아도 되는 이점을 제공한다.
그리고, 이러한 저전위 정전기의 방전 경로는, 제2 클럭 신호 라인(CL2)과 연결된 다수의 게이트 회로(GC)에 포함된 다수의 제1 스캔 박막 트랜지스터(T21)에 의해 제공될 수 있다.
도 8과 도 9는 도 7에 도시된 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기가 방전되는 경로의 예시를 나타낸다.
도 8을 참조하면, 제2 클럭 신호 라인(CL2)과 연결된 다수의 게이트 회로(GC) 각각에 포함된 다수의 제1 스캔 박막 트랜지스터(T21)는, 해당 게이트 회로(GC)와 연결된 게이트 라인(GL)으로 스캔 신호를 출력하는 기간 이외의 기간 동안 턴-오프 상태를 유지한다.
그리고, 제2 스캔 박막 트랜지스터(T22)는, 해당 기간 동안 턴-온 상태를 유지한다.
여기서, 제2 클럭 신호 라인(CL2)으로 저전위 정전기가 인입되면, 다수의 게이트 회로(GC)에 포함된 다수의 제1 스캔 박막 트랜지스터(T21)의 드레인 전극의 전압 레벨이 게이트 전극의 전압 레벨보다 낮아질 수 있다.
따라서, 다수의 게이트 회로(GC)에 포함된 다수의 제1 스캔 박막 트랜지스터(T21)가 드레인 전극 방향으로 턴-온 될 수 있다.
도 9를 참조하면, 제2 클럭 신호 라인(CL2)으로 저전위 정전기가 인입되어 다수의 게이트 회로(GC)에 포함된 다수의 제1 스캔 박막 트랜지스터(T21)가 턴-오프 상태에서 턴-온 상태로 변경된다.
그리고, 제2 스캔 박막 트랜지스터(T22)는, 턴-온 상태이므로, 다수의 게이트 회로(GC)가 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기의 방전 경로를 제공할 수 있다.
이때, 제2 클럭 신호 라인(CL2)과 연결된 게이트 회로(GC)가 N개라고 할 때, N개의 게이트 회로(GC) 중 하나의 게이트 회로(GC)는 스캔 신호를 출력하고 있으므로, 스캔 신호를 출력하는 게이트 회로(GC)에 포함된 하나의 제1 스캔 박막 트랜지스터(T21)는 턴-온 상태일 수 있다.
따라서, 제2 클럭 신호 라인(CL2)으로 저전위 정전기가 인입되면, N개의 게이트 회로(GC)에 포함된 N개의 제1 스캔 박막 트랜지스터(T21) 중 (N-1)개의 제1 스캔 박막 트랜지스터(T21)가 턴-오프 상태에서 턴-온 상태로 변경될 수 있다.
그리고, (N-1)개의 게이트 회로(GC)에 포함된 (N-1)개의 제1 스캔 박막 트랜지스터(T21)가 턴-온 상태로 변경됨에 따라, 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기의 방전 경로를 제공할 수 있게 된다.
또는, 제2 클럭 신호 라인(CL2)이 다수 개가 배치되어, 다수의 제2 클럭 신호 라인(CL2) 중 어느 하나의 제2 클럭 신호 라인(CL2)과 연결된 모든 게이트 회로(GC)가 스캔 신호를 출력하지 않는 상태일 수 있다.
이러한 경우, 해당 제2 클럭 신호 라인(CL2)으로 저전위 정전기가 인입되면, 해당 제2 클럭 신호 라인(CL2)과 연결된 N개의 게이트 회로(GC)에 포함된 N개의 제1 스캔 박막 트랜지스터(T21)가 모두 턴-오프 상태에서 턴-온 상태로 변경되며 저전위 정전기의 방전 경로를 제공할 수 있다.
이와 같이, 제2 클럭 신호 라인(CL2)과 연결된 다수의 게이트 회로(GC)가 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기가 방전될 수 있는 경로를 제공함에 따라, 제2 클럭 신호 라인(CL2)의 정전기 방전을 위해 배치되는 회로의 수를 감소시킬 수 있도록 한다.
이에 따라, 디스플레이 패널(110)의 정전기 방전 성능을 유지하면서 정전기 방전을 위한 회로의 수를 저감시킬 수 있도록 하여, 정전기 방전 기능을 제공하는 디스플레이 패널(110)을 용이하게 구현할 수 있도록 한다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치(100)에서, 클럭 신호 라인(CL)에 방전 회로가 연결된 구조의 다른 예시를 나타낸다.
도 10을 참조하면, 본 발명의 실시예들에 따른 디스플레이 패널(110)의 논-액티브 영역(N/A)에 다수의 게이트 회로(GC)가 배치되고, 다수의 게이트 회로(GC)로 클럭 신호(CLK)를 공급하는 다수의 클럭 신호 라인(CL)이 배치될 수 있다.
또한, 이러한 클럭 신호 라인(CL)과 연결되어, 클럭 신호 라인(CL)으로 인입되는 정전기를 방전시키기 위한 회로가 배치될 수 있다.
일 예로, 제1 클럭 신호 라인(CL1)과 연결된 제1 방전 회로(630)가 배치될 수 있다.
이러한 제1 방전 회로(630)는, 제1 클럭 신호 라인(CL1)과 정전기 방전 고전위 전압 라인(610) 사이에 연결된 제1 고전위 방전 회로(631)와, 제1 클럭 신호 라인(CL1)과 정전기 방전 저전위 전압 라인(620) 사이에 연결된 제1 저전위 방전 회로(632)를 포함할 수 있다.
또한, 제2 클럭 신호 라인(CL2)과 연결된 제2 고전위 방전 회로(641)가 배치될 수 있다.
이러한 제2 고전위 방전 회로(641)는, 제2 클럭 신호 라인(CL2)과 정전기 방전 고전위 전압 라인(610) 사이에 연결될 수 있다.
여기서, 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기를 방전시키기 위한 회로는 별도로 배치되지 않을 수 있다.
즉, 클럭 신호 라인(CL)에 따라 고전위 정전기의 방전을 위한 회로와 저전위 정전기의 방전을 위한 회로가 모두 배치되거나, 고전위 정전기의 방전을 위한 회로만 배치될 수 있다.
그리고, 이러한 정전기 방전 회로 구조를 통해, 제1 클럭 신호 라인(CL1)과 제2 클럭 신호 라인(CL2)으로 인입되는 고전위 정전기나 저전위 정전기를 모두 방전시킬 수 있다.
도 11은 도 10에 도시된 클럭 신호 라인(CL)으로 인입된 고전위 정전기가 방전되는 경로의 예시를 나타낸다.
도 11을 참조하면, 제1 클럭 신호 라인(CL1)으로 고전위 정전기가 인입되면, 제1 클럭 신호 라인(CL1)과 연결된 제1 고전위 방전 회로(631)를 통해 고전위 정전기가 방전될 수 있다(도 11의 ③ 참조).
또한, 제2 클럭 신호 라인(CL2)으로 고전위 정전기가 인입되면, 제2 클럭 신호 라인(CL2)과 연결된 제2 고전위 방전 회로(641)를 통해 고전위 정전기가 방전될 수 있다(도 11의 ④ 참조).
이와 같이, 각각의 클럭 신호 라인(CL)에 연결된 고전위 방전 회로를 통해, 해당 클럭 신호 라인(CL)으로 인입된 고전위 정전기가 방전되도록 할 수 있다.
따라서, 클럭 신호 라인(CL)으로 인입된 고전위 정전기로 인해 해당 클럭 신호 라인(CL)과 연결된 게이트 회로(GC) 내의 회로 소자가 손상되는 것을 방지할 수 있다.
도 12는 도 10에 도시된 클럭 신호 라인(CL)으로 인입된 저전위 정전기가 방전되는 경로의 예시를 나타낸다.
도 12를 참조하면, 제1 클럭 신호 라인(CL1)으로 저전위 정전기가 인입되면, 제1 클럭 신호 라인(CL1)과 연결된 제1 저전위 방전 회로(632)를 통해 저전위 정전기가 방전될 수 있다(도 12의 ⑤ 참조).
그리고, 제2 클럭 신호 라인(CL2)으로 저전위 정전기가 인입되면, 제2 클럭 신호 라인(CL2)과 직접 연결된 제1 스캔 박막 트랜지스터(T21) 중 턴-오프 상태인 제1 스캔 박막 트랜지스터(T21)가 턴-온 상태로 변경될 수 있다.
이때, 턴-오프 상태에서 턴-온 상태로 변경된 제1 스캔 박막 트랜지스터(T21)와 직접 연결된 제2 스캔 박막 트랜지스터(T22)는 턴-온 상태이므로, 제1 스캔 박막 트랜지스터(T21)와 제2 스캔 박막 트랜지스터(T22)에 의해 정전기 방전 경로가 제공될 수 있다.
따라서, 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기는, 제2 스캔 박막 트랜지스터(T22)와 연결된 게이트 저전위 전압 라인을 통해 방전될 수 있다(도 12의 ⑥ 참조).
이와 같이, 저전위 방전 회로가 배치된 제1 클럭 신호 라인(CL1)이나, 저전위 방전 회로가 배치되지 않은 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기가 모두 방전될 수 있도록 함으로써, 클럭 신호 라인(CL)으로 인입된 저전위 정전기로 인해 손상이 발생하는 것을 방지할 수 있다.
또한, 정전기 방전 성능을 유지하며, 정전기 방전을 위한 회로의 수를 저감시킬 수 있도록 함으로써, 디스플레이 패널(110)의 논-액티브 영역(N/A)에 정전기 방전 회로의 배치가 용이하도록 할 수 있다.
또한, 클럭 신호 라인(CL)과 연결된 정전기 방전 회로의 수를 감소시킬 수 있도록 함으로써, 다른 신호 라인에 정전기 방전 회로를 배치하여 설계 면적의 제한 내에서 정전기 방전 성능을 극대화할 수도 있다.
일 예로, 게이트 회로(GC)의 제2 스캔 박막 트랜지스터(T22)와 직접 연결되는 게이트 저전위 전압 라인에 정전기 방전을 위한 회로를 배치할 수도 있다.
도 13은 본 발명의 실시예들에 따른 디스플레이 장치(100)에서, 게이트 저전위 전압 라인에 방전 회로가 연결된 구조의 예시를 나타낸다.
도 13을 참조하면, 게이트 회로(GC)에 포함된 제1 스캔 박막 트랜지스터(T21)와 직접 연결된 제2 클럭 신호 라인(CL2)에 제2 고전위 방전 회로(641)만 연결된 구조일 수 있다.
그리고, 제2 스캔 박막 트랜지스터(T22)와 직접 연결된 게이트 저전위 전압 라인에 제3 방전 회로(650)가 연결된 구조일 수 있다.
이러한 제3 방전 회로(650)는, 게이트 저전위 전압 라인과 정전기 방전 고전위 전압 라인(611) 사이에 연결된 제3 고전위 방전 회로(651)와, 게이트 저전위 전압 라인과 정전기 방전 저전위 전압 라인(621) 사이에 연결된 제3 저전위 방전 회로(652)를 포함할 수 있다.
그리고, 게이트 저전위 전압 라인으로 인입된 고전위 정전기는 제3 고전위 방전 회로(651)를 통해 방전되고, 게이트 저전위 전압 라인으로 인입된 저전위 정전기는 제3 저전위 방전 회로(652)를 통해 방전될 수 있다.
따라서, 게이트 저전위 전압 라인으로 인입된 정전기로 인해 게이트 저전위 전압 라인과 직접 연결된 제2 스캔 박막 트랜지스터(T22)가 손상되는 것을 방지할 수 있다.
또한, 이와 같이, 게이트 저전위 전압 라인에 제3 방전 회로(650)가 연결된 구조에서, 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기는 게이트 저전위 전압 라인에 연결된 제3 저전위 방전 회로(652)를 통해 방전될 수도 있다.
즉, 제2 클럭 신호 라인(CL2)으로 저전위 정전기가 인입되면, 제1 스캔 박막 트랜지스터(T21)와 제2 스캔 박막 트랜지스터(T22)가 턴-온 상태가 되므로, 게이트 저전위 전압 라인과 연결된 제3 저전위 방전 회로(652)를 통해 제2 클럭 신호 라인(CL2)으로 인입된 저전위 정전기가 방전될 수도 있다.
이와 같이, 클럭 신호 라인(CL)에 연결된 방전 회로의 수를 감소시킴에 따라, 클럭 신호 라인(CL) 이외의 신호 라인에 정전기 방전을 위한 회로를 용이하게 추가할 수 있다.
전술한 본 발명의 실시예들에 의하면, 외부로부터 정전기가 인입되기 쉬운 클럭 신호 라인(CL)에 정전기 방전을 위한 회로를 연결해줌으로써, 클럭 신호 라인(CL)으로 인입된 정전기로 인해 회로 소자가 손상되는 것을 방지할 수 있도록 한다.
또한, 클럭 신호 라인(CL)에 따라 저전위 정전기를 방전시키기 위한 회로를 배치하지 않음으로써, 정전기 방전을 위한 회로의 수를 저감시킬 수 있도록 한다.
따라서, 디스플레이 패널(110)의 정전기 방전 성능을 유지하면서, 디스플레이 패널(110)에 배치된 신호 라인에 연결된 정전기 방전 회로를 용이하게 배치할 수 있도록 한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러
610, 611: 정전기 방전 고전위 전압 라인
620, 621: 정전기 방전 저전위 전압 라인
630: 제1 방전 회로 631: 제1 고전위 방전 회로
632: 제1 저전위 방전 회로 640: 제2 방전 회로
641: 제2 고전위 방전 회로 642: 제2 저전위 방전 회로
650: 제3 방전 회로 651: 제3 고전위 방전 회로
652: 제3 저전위 방전 회로

Claims (14)

  1. 디스플레이 패널에 배치된 다수의 게이트 라인;
    상기 다수의 게이트 라인으로 스캔 신호를 출력하는 다수의 게이트 회로; 및
    상기 다수의 게이트 회로 중 적어도 하나의 게이트 회로와 연결된 다수의 클럭 신호 라인을 포함하고,
    상기 다수의 클럭 신호 라인 중 적어도 하나의 클럭 신호 라인은 고전위 방전 회로를 통해 정전기 방전 고전위 전압 라인과 전기적으로 연결되고,
    상기 정전기 방전 고전위 전압 라인과 전기적으로 연결된 클럭 신호 라인 중 적어도 하나의 클럭 신호 라인은 정전기 방전 저전위 전압 라인과 절연된 디스플레이 장치.
  2. 제1항에 있어서,
    상기 다수의 게이트 회로 각각은,
    상기 스캔 신호의 출력을 제어하는 제1 스캔 박막 트랜지스터와 제2 스캔 박막 트랜지스터를 포함하고,
    상기 제1 스캔 박막 트랜지스터와 연결된 스캔 클럭 신호 라인은, 상기 정전기 방전 고전위 전압 라인과 상기 고전위 방전 회로를 통해 전기적으로 연결되고, 상기 정전기 방전 저전위 전압 라인과 절연된 디스플레이 장치.
  3. 제2항에 있어서,
    상기 스캔 클럭 신호 라인으로 저전위 정전기가 인입되면, 상기 다수의 게이트 회로 각각에 포함된 상기 제1 스캔 박막 트랜지스터 중 적어도 둘 이상의 제1 스캔 박막 트랜지스터가 턴-온 되는 디스플레이 장치.
  4. 제2항에 있어서,
    상기 스캔 클럭 신호 라인으로 저전위 정전기가 인입되면, 상기 스캔 클럭 신호 라인과 연결된 N개의 게이트 회로에 포함된 N개의 제1 스캔 박막 트랜지스터 중 (N-1)개 이상의 제1 스캔 박막 트랜지스터가 턴-오프 상태에서 턴-온 상태로 변경되는 디스플레이 장치.
  5. 제2항에 있어서,
    상기 스캔 클럭 신호 라인으로 저전위 정전기가 인입되면, 상기 제2 스캔 박막 트랜지스터와 전기적으로 연결된 게이트 저전위 전압 라인 또는 상기 게이트 저전위 전압 라인과 연결된 저전위 방전 회로를 통해 상기 저전위 정전기가 방전되는 디스플레이 장치.
  6. 제2항에 있어서,
    상기 스캔 클럭 신호 라인으로 고전위 정전기가 인입되면, 상기 고전위 방전 회로 및 상기 정전기 방전 고전위 전압 라인을 통해 상기 고전위 정전기가 방전되는 디스플레이 장치.
  7. 제1항에 있어서,
    상기 다수의 게이트 회로 각각은,
    캐리 신호의 출력을 제어하는 제1 캐리 박막 트랜지스터와 제2 캐리 박막 트랜지스터를 포함하고,
    상기 제1 캐리 박막 트랜지스터와 연결된 캐리 클럭 신호 라인은, 상기 정전기 방전 고전위 전압 라인과 상기 고전위 방전 회로를 통해 전기적으로 연결되고, 상기 정전기 방전 저전위 전압 라인과 저전위 방전 회로를 통해 전기적으로 연결된 디스플레이 장치.
  8. 액티브 영역에 배치된 다수의 게이트 라인;
    상기 액티브 영역의 외측에 위치하는 논-액티브 영역에 배치되고, 상기 다수의 게이트 라인으로 스캔 신호를 출력하는 다수의 게이트 회로; 및
    상기 논-액티브 영역에 배치되고, 상기 다수의 게이트 회로 중 적어도 하나의 게이트 회로와 연결된 다수의 클럭 신호 라인을 포함하고,
    상기 다수의 클럭 신호 라인 중 적어도 하나의 클럭 신호 라인은 고전위 방전 회로를 통해 정전기 방전 고전위 전압 라인과 전기적으로 연결되고,
    상기 정전기 방전 고전위 전압 라인과 전기적으로 연결된 클럭 신호 라인 중 적어도 하나의 클럭 신호 라인은 정전기 방전 저전위 전압 라인과 절연된 디스플레이 패널.
  9. 제8항에 있어서,
    상기 다수의 게이트 회로 각각은,
    상기 스캔 신호의 출력을 제어하는 제1 스캔 박막 트랜지스터와 제2 스캔 박막 트랜지스터를 포함하고,
    상기 제1 스캔 박막 트랜지스터와 연결된 스캔 클럭 신호 라인은, 상기 정전기 방전 고전위 전압 라인과 상기 고전위 방전 회로를 통해 전기적으로 연결되고, 상기 정전기 방전 저전위 전압 라인과 절연된 디스플레이 패널.
  10. 제9항에 있어서,
    상기 스캔 클럭 신호 라인으로 저전위 정전기가 인입되면, 상기 다수의 게이트 회로 각각에 포함된 상기 제1 스캔 박막 트랜지스터 중 적어도 둘 이상의 제1 스캔 박막 트랜지스터가 턴-온 되는 디스플레이 패널.
  11. 제8항에 있어서,
    상기 다수의 게이트 회로 각각은,
    캐리 신호의 출력을 제어하는 제1 캐리 박막 트랜지스터와 제2 캐리 박막 트랜지스터를 포함하고,
    상기 제1 캐리 박막 트랜지스터와 연결된 캐리 클럭 신호 라인은, 상기 정전기 방전 고전위 전압 라인과 상기 고전위 방전 회로를 통해 전기적으로 연결되고, 상기 정전기 방전 저전위 전압 라인과 저전위 방전 회로를 통해 전기적으로 연결된 디스플레이 패널.
  12. 액티브 영역의 외측에 배치된 제1 클럭 신호 라인;
    상기 액티브 영역의 외측에 배치되고, 상기 제1 클럭 신호 라인과 분리된 제2 클럭 신호 라인;
    상기 제1 클럭 신호 라인 및 상기 제2 클럭 신호 라인 각각과 전기적으로 연결된 정전기 방전 고전위 전압 라인; 및
    상기 제1 클럭 신호 라인과 전기적으로 연결되고, 상기 제2 클럭 신호 라인과 절연된 정전기 방전 저전위 전압 라인
    을 포함하는 디스플레이 패널.
  13. 제12항에 있어서,
    상기 제1 클럭 신호 라인과 상기 정전기 방전 고전위 전압 라인을 서로 연결하는 제1 고전위 방전 회로;
    상기 제2 클럭 신호 라인과 상기 정전기 방전 고전위 전압 라인을 서로 연결하는 제2 고전위 방전 회로; 및
    상기 제1 클럭 신호 라인과 상기 정전기 방전 저전위 전압 라인을 서로 연결하는 제1 저전위 방전 회로를 더 포함하는 디스플레이 패널.
  14. 제12항에 있어서,
    상기 제2 클럭 신호 라인으로 저전위 정전기가 인입되면, 상기 정전기 방전 고전위 전압 라인 및 상기 정전기 방전 저전위 전압 라인 이외의 전압 라인을 통해 상기 저전위 정전기가 방전되는 디스플레이 패널.
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KR20150126286A (ko) * 2014-05-02 2015-11-11 엘지디스플레이 주식회사 쉬프트 레지스터 및 그를 이용한 표시 장치
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