KR20140071244A - 핀과 드레인 확장 영역을 포함하는 반도체 디바이스 및 제조 방법 - Google Patents

핀과 드레인 확장 영역을 포함하는 반도체 디바이스 및 제조 방법 Download PDF

Info

Publication number
KR20140071244A
KR20140071244A KR1020130147080A KR20130147080A KR20140071244A KR 20140071244 A KR20140071244 A KR 20140071244A KR 1020130147080 A KR1020130147080 A KR 1020130147080A KR 20130147080 A KR20130147080 A KR 20130147080A KR 20140071244 A KR20140071244 A KR 20140071244A
Authority
KR
South Korea
Prior art keywords
region
semiconductor device
semiconductor
drain
drain extension
Prior art date
Application number
KR1020130147080A
Other languages
English (en)
Other versions
KR101606241B1 (ko
Inventor
안드레아스 마이저
크리스티안 캄펜
Original Assignee
인피니언 테크놀로지스 오스트리아 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 오스트리아 아게 filed Critical 인피니언 테크놀로지스 오스트리아 아게
Publication of KR20140071244A publication Critical patent/KR20140071244A/ko
Application granted granted Critical
Publication of KR101606241B1 publication Critical patent/KR101606241B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/2225—Diffusion sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

반도체 디바이스의 일 실시예는 반도체 바디의 제 1 측 위에 핀을 포함한다. 반도체 디바이스는 핀의 적어도 일부에 제 2 전도형의 바디 영역을 더 포함한다. 반도체 디바이스는 제 1 전도형의 드레인 확장 영역, 제 1 전도형의 소스 및 드레인 영역 그리고 핀의 상대 벽에 접하는 게이트 구조를 더 포함한다. 바디 영역과 드레인 확장 영역은 소스 영역과 드레인 영역 사이에 차례로 정렬된다.

Description

핀과 드레인 확장 영역을 포함하는 반도체 디바이스 및 제조 방법 {SEMICONDUCTOR DEVICE INCLUDING A FIN AND A DRAIN EXTENSION REGION AND MANUFACTURING METHOD}
예를 들어 자동차 및 산업 응용분야(automotive and industrial application)에서 사용된 바와 같이 전력 트랜지스터 디바이스(power transistor device)의 개발에 있어서 하나의 목적은 높은 차단 전압과 낮은 온-상태 저항을 제공하는데 있다.
횡형 트랜지스터(lateral transistor) 구조는 드리프트 영역(drift region)의 스케일링에 의해 차단 전압이 조절될 수 있다는 장점을 갖는다. 높은 차단 전압과 낮은 온-상태 저항을 제공하는 설계 개념을 개발하는 것이 바람직하다.
본 발명은 핀과 드레인 확장 영역을 포함하는 반도체 디바이스 및 제조 방법을 제공하는데 그 목적이 있다.
실시예에 따르면, 반도체 디바이스는 반도체 바디(semiconductor body)의 제 1 측 위에 핀(fin)을 포함한다. 반도체 디바이스는 핀의 적어도 일부에 제 2 전도형의 바디 영역(body region)을 더 포함한다. 반도체 디바이스는 제 1 전도형의 드레인 확장 영역, 제 1 전도형의 소스 및 드레인 영역 그리고 핀의 상대 벽(opposing wall)에 접한 게이트 구조를 더 포함한다. 바디 영역과 드레인 확장 영역은 소스 영역과 드레인 영역 사이에 차례로 정렬된다.
다른 실시예에 따르면 반도체 디바이스의 실시예를 제조하는 방법이 제공된다. 방법은 반도체 바디의 제 1 측 위에 핀을 형성하는 단계를 포함한다. 핀의 적어도 일부 내에 제 2 전도형의 바디 영역이 형성된다. 방법은 제 1 전도형의 드레인 확장 영역의 형성 단계, 제 1 전도형의 소스 및 드레인 영역의 형성 단계 그리고 핀의 상대 벽에 접하는 게이트 구조의 형성 단계를 더 포함한다. 바디 영역과 드레인 확장 영역은 소스 영역과 드레인 영역 사이에 차례로 정렬된다.
당업자는 이어지는 상세한 설명을 읽고, 첨부 도면을 볼 때 추가적인 특징과 장점을 인식할 것이다.
첨부 도면은 본 발명의 더 나은 이해를 제공하기 위해 포함되며 명세서에 포함되고 명세서의 일부를 구성한다. 도면은 본 발명의 실시예를 예시하며 상세한 설명과 함께 발명의 원리를 설명하기 위해 제공된다. 발명의 다른 실시예 및 많은 의도된 장점은 실시예가 이어지는 상세한 설명을 참조하여 보다 잘 이해됨에 따라서 쉽게 이해될 것이다. 도면의 요소는 서로에 대하여 반드시 일정 비율일 필요는 없다. 유사한 참조 번호는 대응하는 유사한 부분을 지정한다.
도 1은 핀과 드레인 확장 영역을 포함하는 반도체 디바이스의 일 실시예를 도시한다.
도 2a 내지 도 2d는 핀과 드레인 확장 영역을 포함하는 반도체 디바이스의 일 실시예의 상이한 도면을 도시하며, 여기서 딥 바디 영역(deep body region)은 전하 보상 영역(charge compensation region)으로서 작용한다.
도 3a는 핀과 드레인 확장 영역을 포함하는 반도체 디바이스의 일 실시예를 도시하며, 여기서 드레인 확장 영역은 핀의 외부에 주로 형성된다.
도 3b는 핀과 드레인 확장 영역을 포함하는 트랜지스터 셀의 병렬 연결을 포함하는 반도체 디바이스의 일 실시예의 병렬 연결을 도시하며, 여기서 드레인 확장 영역은 핀의 외부에 주로 형성된다.
도 4는 핀, 드레인 확장 영역 그리고 매장 유전체(buried dielectric)를 포함하는 반도체 디바이스의 일 실시예를 도시한다.
도 5a 및 도 5b는 핀과 드레인 확장 영역을 포함하는 반도체 디바이스의 실시예에 따른 게이트 구조와 채널 영역을 도시한다.
도 6은 핀과 드레인 확장 영역을 포함하는 집적 회로의 일 실시예를 도시한다.
도 7은 핀과 드레인 확장 영역을 포함하는 반도체 디바이스를 제조하는 공정 흐름의 일 실시예를 도시한다.
도 8은 핀과 드레인 확장 영역을 포함하는 반도체 디바이스의 바디 영역을 제조하는 공정 흐름의 일 실시예를 도시한다.
도 9는 핀과 드레인 확장 영역을 포함하는 반도체 디바이스의 소스 영역과 드레인 영역을 제조하는 공정 흐름의 일 실시예를 도시한다.
도 10a 내지 도 10e는 핀과 드레인 확장 영역을 포함하는 반도체 디바이스를 제조하는 방법의 일 실시예의 단면도 및 3-차원 도면을 도시한다.
이어지는 상세한 설명에서, 첨부 도면에 대해 참조가 이루어지며, 첨부 도면은 상세한 설명의 일부이며, 그리고 상세한 설명에서 발명이 실시될 수 있는 특정한 실시예가 예시로서 도시된다. 다른 실시예가 활용될 수 있으며 구조적 변경 및 논리적 변경이 본 발명의 범주를 벗어남이 없이 이루어질 수 있다는 것이 이해될 것이다. 예를 들어 일 실시예에 대해 예시되거나 기술된 특징은 또 다른 추가 실시예를 산출하기 위해 다른 실시예에 대해 또는 다른 실시예와 함께 사용될 수 있다. 본 발명은 이와 같은 변형과 변화를 포함하도록 의도된다. 예가 특정한 언어를 이용해 기술되며, 이러한 예는 첨부된 청구항의 범위를 제한하는 것으로서 간주되어서는 안 된다. 도면은 일정 축척이 아니며 단지 예시적인 목적을 위함이다. 명확성을 위해, 대응하는 요소는 달리 언급되지 않는 한 다른 도면에서 동일한 참조로서 지정되었다.
용어 "갖는(having)", "포함하는(containing)", "포함하는(including)", "포함하는(comprising)" 등은 개방적인 표현이며, 이 용어들은 언급된 구조, 요소 또는 특징의 존재를 표시하지만 추가적인 요소 또는 특징을 배제하지는 않는다.
용어 "차례로(one after another)", "연속적으로(successively)" 등은 정돈된 요소 사이에 배치된 추가적인 요소를 배제하지 않는 요소의 느슨한 순서를 표시한다.
관사 "a", "an", 그리고 "the"는, 문맥이 달리 분명하게 표시하지 않는 한, 단수뿐만 아니라 복수를 포함하도록 하기 위함이다.
본 명세서에서, 'p-형 또는 p-도핑된(p-doped)'은 제 1 전도형을 지칭할 수 있는 반면에 'n-형 또는 n-도핑된'은 제 2 전도형으로 지칭된다. 반도체 디바이스는 제 1 전도형이 p-도핑될 수 있으며 제 2 전도형이 n-도핑될 수 있도록 반대 도핑 관계로 형성될 수 있다. 더욱이, 몇몇 도면은 도핑 형태 다음에 "-" 또는 "+"를 표시함으로써 상대적인 도핑 농도를 도시한다. 예를 들어, "n-"은 "n"-도핑 영역의 도핑 농도보다 적은 도핑 농도를 의미하는 반면에 "n+"-도핑 영역은 "n"-도핑 영역보다 큰 도핑 농도를 갖는다. 그러나, 상대적인 도핑 농도를 표시하는 것은 달리 언급되지 않는 한 동일한 상대적인 도핑 농도의 도핑 영역이 동일한 절대적인 도핑 농도를 갖는다는 것을 의미하지 않는다. 예를 들어, 2개의 상이한 n+ 영역은 상이한 절대적인 도핑 농도를 가질 수 있다. 예를 들어, n+ 영역과 p+ 영역에 동일하게 적용한다.
제 1 전도형은 제 2 전도형이 상호보완적이면 n-형 또는 p-형일 수 있다.
용어 "전기적으로 연결된"은 전기적으로 연결된 요소간의 영구적인 낮은-저항 연결, 예를 들어 금속 및/또는 고준위 도핑된(highly doped) 반도체를 통한 연관 요소 또는 낮은-저항 연결간의 직접적인 접촉을 기술한다.
달리 특별하게 언급되지 않는 한, 본 명세서에 기술된 다양한 실시예의 특징은 서로 조합될 수 있다는 것이 이해될 것이다.
도 1은 반도체 디바이스(100)의 제 1 실시예의 투시도를 도시한다. 반도체 디바이스(100)는 반도체 바디(110)의 제 1 측에 위치된 높이(h1)의 핀(120)을 포함한다. 핀(120)은 예를 들어 반도체 바디(110) 내로 오목한 부분을 에칭함으로써 형성된 반도체 바디(110)의 일부일 수 있다. 핀(120)의 일부는 제 2 전도형의 바디 영역(130)을 포함한다. 바디 영역(130) 및 제 1 전도형의 드레인 확장 영역(140)은 제 1 전도형의 소스 영역(160)과 제 1 전도형의 드레인 영역(165) 사이에 차례로 정렬된다. 소스 영역(160), 바디 영역(130), 드레인 확장 영역(140) 그리고 드레인 영역(165)은 서로 접할 수 있지만, 선택적인 추가 반도체 영역이 임의의 이들 영역 사이에 정렬될 수 있다.
드레인 확장 영역(140)의 평균 도핑 농도는 드레인 영역(165)의 도핑 농도보다 낮다. 일 실시예에 따르면, 드레인 확장 영역(140)과 드레인 영역(165)은 상이한 도펀트(dopant), 예를 들어 상이한 요소 및 화합물을 포함한다. 일 실시예에서 드레인 확장 영역(140)의 도핑 농도는 1018㎝-3 보다 적으며 소스 영역(160)과 드레인 영역(165)의 각각의 도핑 농도는 적어도 1019㎝-3이다. 일 실시예에 따르면, 바디 영역의 도핑 농도는 1016㎝-3과 1019㎝-3 사이의 범위이다.
게이트 구조(150)는 핀(120)의 상대 벽에 접한다. 게이트 구조(150)는 게이트 전극 재료, 예를 들어 금속 또는 금속의 조합, 금속 화합물, 고준위 도핑된 폴리실리콘과 같은 고준위 도핑된 반도체 재료를 포함할 수 있다. 게이트 구조(150)는 게이트 유전체, 예를 들어 SiO2를 더 포함한다. 다른 실시예에 따르면, 게이트 구조(150)는 핀(120)의 도핑되지 않거나 얇게 도핑된 부분에 접하는 금속을 포함한다. 이러한 경우에, 임계 전압은 도핑되지 않거나 얇게 도핑된 바디 영역(130)과 같은 핀(120)의 도핑되지 않거나 얇게 도핑된 부분과 금속 사이의 접촉 장벽(contact barrier)에 의해 정의된다. 게이트 구조(150)는 바디 영역(130) 내부의 제 1 전도형의 채널 영역(135)에 접한다. 일 실시예에 따르면 게이트 유전체는 채널 영역(135)과 접하며 게이트 전극으로부터 채널 영역(135)을 절연시킨다. 다른 실시예에 따르면 게이트 구조(150)의 금속 또는 금속 화합물은 채널 영역(135)에 접하며 쇼트키-형 접합(Schottky-type junction)을 형성한다. 채널 영역(135)에서 전도성은 게이트 구조(150)에 전압을 인가함으로써 제어될 수 있다. 이에 의해, 소스 영역(160)과 드레인 영역(165) 사이의 전류 흐름이 제어될 수 있다.
게이트 구조(150)의 바닥 측은 바닥 유전체(155)에 의해 반도체 바디(110)로부터 전기적으로 절연된다. 바닥 유전체(155)는 게이트 구조(150)의 바닥 측에서 게이트 구조(150)와 반도체 바디(110)의 절연(electric isolation)의 원하는 정도를 보장하기에 충분한 두께를 갖는다. 일 실시예에 따르면, 바닥 유전체(155)의 두께는 게이트 구조(150)의 게이트 유전체의 두께보다 두껍다.
핀(120)의 높이(h1)를 증가시키는 것은 채널 영역(135)의 영역을 또한 증가시킬 것이며 반도체 디바이스(100)의 온-상태 저항의 감소 결과를 가져올 것이다. 일 실시예에서, 핀(120)의 높이(h1)는 0.5㎛와 20㎛ 사이의 범위이다.
드레인 확장 영역(140)은 반도체 디바이스(100)의 전압 차단 능력까지 소스 영역(160)과 드레인 영역(165) 사이에 인가된 역 전압(reverse voltage)을 흡수할 수 있다. 반도체 디바이스(100)의 항복 전압(breakdown voltage)의 값은 드레인 확장 영역(140)의 횡 확장(lateral extension)과 도핑 농도(doping concentration)에 종속한다. 따라서, 드레인 확장 영역(140)의 길이는 반도체 디바이스(100)의 항복 전압을 조절하기 위해 사용될 수 있다. 일 실시예에서, 드레인 확장 영역(140)의 길이(l1)는 0.5㎛와 100㎛ 사이의 범위이다.
반도체 디바이스(100)는 채널 영역(135)과 드레인 영역(165) 사이에 드레인 확장 영역의 정렬과 함께 핀(120)의 벽에서 채널 영역(135)을 형성함으로써 디바이스 영역의 최소화와 함께 높은 차단 전압과 낮은 스위치-온 저항을 가능하게 한다.
도 2a 내지 도 2d를 참조하면, 반도체 디바이스(200)의 일 실시예가 다른 도면에 도시된다. 이들 도면의 몇몇에서, 요소는 가시적이고 부호로서 표기될 수 있는 반면에, 동일한 요소는 다른 도면에서 가시적이지 않을 수 있다. 따라서, 도 2a 내지 도 2d가 함께 참조될 수 있다. 도 2a는 반도체 디바이스(200)의 투시도를 도시한다. 도 2b는 도 2a의 단면 BB'를 따라서 단면도를 도시하며, 도 2c는 도 2a의 단면 CC'를 따라서 단면도를 도시하고, 그리고 도 2d는 도 2a의 단면 DD'를 따라서 단면도를 도시한다.
반도체 디바이스(200)는 반도체 바디(210)의 제 1 측에 위치된 핀(220)을 포함한다. 반도체 바디(210)는 제 2 전도형의 딥 바디 영역(270), 반도체 층(28), 예를 들어 제 1 또는 제 2 전도형의 적층 반도체 층, 제 1 또는 제 2 전도형의 매장 층(290) 그리고 반도체 기판(295)을 포함한다.
매장 층(290)은 반도체 기판(295) 내로 전하 캐리어를 주입하는 수직 쌍극성 트랜지스터(vertical bipolar transistor)의 억제 또는 저하를 가능하게 하는 고준위 도핑될 수 있다. 매장 층(290)은 반도체 층(280) 보다 높은 도핑 농도를 포함할 수 있다. 일 실시예에서, 반도체 기판(295)은 n-도핑되고 매장 층(290)은 p+-도핑된다. 다른 실시예에서, 반도체 기판(295)은 p-도핑되고 매장 층(290)은 n+-도핑된다. 다른 실시예에 따르면, 반도체 기판(295)은 실리콘-온-인슐레이터(silicon-on-insulator: SOI) 기판의 일부이다. 또 다른 실시예에 따르면, 반도체 기판(295)과 매장 층(290)은 고준위 도핑된 반도체 기판 내에서 조합된다.
도 2a 내지 도 2d에 도시된 실시예에서, 핀(220)은 제 2 전도형의 바디 영역(230), 채널 영역(235), 제 1 전도형의 드레인 확장 영역(240) 그리고 드레인 확장 영역(240)의 상부면에 접하는 얕은 트렌치 절연(shallow trench isolation: STI)(245)을 포함한다. 게이트 구조(250)의 게이트 유전체보다 큰 두께를 갖는 절연 층(246)은 드레인 확장 영역(240)의 영역 내 상대 벽에서 핀(220)에 접한다(도 2d를 참조). 게이트 구조(250)는 2개의 상대 벽에서 그리고 채널 영역(235)의 한 영역 내 상부면 위에서 핀(220)에 접한다(도 2c를 참조). 드레인 확장 영역(240) 위에서 얕은 트렌치 절연(245)과 게이트 구조(250)의 정렬은 높은 전계 침식 현상(high electric field punch through)으로 인해 드레인 확장 영역(240)에서 보다 높은 도핑을 가능하게 한다. 이것은 온-상태 저항의 추가적인 감소를 가능하게 한다. 핀(220)의 상부면 위에서 게이트 구조(250)는 또한 없을 수도 있다. 게이트 구조(250)는 바닥 절연체(255)에 의해 딥 바디 영역(270)으로부터 전기적으로 절연된다.
자신의 양 단부에서, 핀(220)은 제 1 전도형의 소스 영역(260) 및 제 1 전도형의 드레인 영역(265)에 접한다. 소스 영역(260)은 소스 접촉(263), 예를 들어 반도체 바디(210) 내로 확장되는 고준위 도핑된 폴리실리콘 및/또는 금속 소스 접촉에 전기적으로 연결된다. 드레인 영역(265)은 드레인 접촉(268), 예를 들어 고준위 도핑된 폴리실리콘 및/또는 금속 드레인 접촉에 전기적으로 연결된다.
소스 영역(260)과 드레인 영역(265)의 하나 또는 둘은 드레인 확장 영역(240)과 같이 반도체 바디(210) 내로 깊이 확장되거나 딥 바디 영역(270)에서 끝날 수 있다.
소스 영역 및 드레인 영역(260, 265) 중 하나는 또한 반도체 바디(210) 내로 보다 깊이 확장될 수 있다. 일 실시예에 따르면, 소스 영역 및 드레인 영역(260, 265) 중 하나는 상부면에서 끝나거나 반도체 층(280), 매장 층(290) 그리고 반도체 기판(295) 중 하나 내로 확장될 수 있다.
도 2b에 도시되는 바와 같이 드레인 접촉(268)은 드레인 영역(265)을 통해 확장되고 반도체 층(280)에서 끝난다. 반도체 층(280)과 전도형을 공유하는 선택적인 고준위 도핑된 제 1 접촉 층(269)은 접촉 저항을 감소시키기 위해 반도체 층(280)과 드레인 접촉(268) 사이에 정렬될 수 있다. 게다가, 소스 접촉(263)은 소스 영역(260)을 통해 확장되고 딥 바디 영역(270)에서 끝난다. 딥 바디 영역(270)과 전도형을 공유하는 선택적인 고준위 도핑된 제 2 접촉 층(264)은 접촉 저항을 감소시키기 위해 딥 바디 영역(270)과 소스 접촉(263) 사이에 정렬될 수 있다.
딥 바디 영역(270)은 바디 영역(230)에 전기적으로 연결되며 횡 방향을 따라서 드레인 확장 영역(240) 아래로 확장된다. 딥 바디 영역(270)과 드레인 확장 영역(240)은 초접합 구조(superjunction: SJ)를 구성한다. 딥 바디 영역(270)과 드레인 확장 영역(240) 사이의 전하 보상은 전압 차단 능력이 유지되는 동안에 드레인 확장 영역(240)의 보다 높은 도핑을 가능하게 한다. 따라서, 온-상태 저항이 개선될 수 있다. 반도체 바디(210)의 제 1 측으로부터 볼 때, 드레인 확장 영역(240), 딥 바디 영역(270), 반도체 층(210), 매장 층(290) 그리고 반도체 기판(295)은 연속적으로 정렬된다. 추가 영역이 드레인 확장 영역(240), 딥 바디 영역(270), 반도체 층(280), 매장 층(290) 그리고 반도체 기판(295) 중 어느 것 사이에 위치될 수 있다.
세부 내용, 예를 들어 재료, 게이트 구조(250)의 형상, 바닥 유전체(255), 바디 영역(230), 드레인 확장 영역(240), 소스 영역(260), 드레인 영역(265) 그리고 핀(120)과 관련하여서는 도 1을 참조하여 기술된 실시예의 정보가 또한 적용된다.
일 실시예에서 딥 바디 영역(270)의 최대 도핑 농도는 1016㎝-3과 1018㎝-3 사이의 범위이고, 반도체 층(280)의 최대 도핑 농도는 1015㎝-3과 1018㎝-3 사이의 범위이며, 그리고 매장 층(290)의 최대 도핑 농도는 1017㎝-3과 1021㎝-3 사이의 범위이다.
도 3a는 다른 실시예에 따른 반도체 디바이스(300)의 투시도를 도시한다. 반도체 디바이스(300)에서 드레인 확장 영역(340)은 핀(320)의 외부에 주로 형성된다.
반도체 디바이스(300)는 반도체 바디(310)의 제 1 측에 위치된 핀(320)을 포함한다. 반도체 바디(310)는 제 2 전도형의 바디 영역(330), 채널 영역(335), 제 1 전도형의 드레인 확장 영역(340) 그리고 드레인 확장 영역(340)의 상부면에 접하는 얕은 트렌치 절연(345)을 더 포함한다. 도 2a에 도시된 실시예와 유사하게, 게이트 구조는 핀(320)의 두 상대 벽에서 그리고 선택적으로 상부면 위에서(도 3a에 도시되지 않으며, 도 2a를 참조) 핀(320)에 접한다. 반도체 디바이스(300)는 제 2 전도형의 딥 바디 영역(370), 딥 바디 영역(370)으로부터 게이트 구조를 절연시키는 바닥 유전체(도 3a에 도시되지 않으며, 도 2a를 참조), 제 1 또는 제 2 전도형의 반도체 층(380), 제 1 또는 제 2 전도형의 고준위 도핑된 매장 층(390) 그리고 반도체 기판(395)을 더 포함한다.
매장 층(390)은 반도체 기판(395) 내로 전하 캐리어(charge carrier)를 주입하는 수직 쌍극성 트랜지스터의 억제 또는 저하를 가능하게 한다. 매장 층(390)은 반도체 층(380) 보다 높은 도핑 농도를 가질 수 있다. 일 실시예에서, 반도체 기판(395)은 n-도핑되고 매장 층(390)은 p+-도핑된다. 다른 실시예에서, 반도체 기판(395)은 p-도핑되고 매장 층(390)은 n+-도핑된다. 다른 실시예에 따르면, 반도체 기판(395)은 실리콘-온-인슐레이터(SOI) 기판의 일부이다. 또 다른 실시예에 따르면, 반도체 기판(395)과 매장 층(390)은 고준위 도핑된 반도체 기판 내에서 조합된다.
얕은 트렌치 절연(345)의 정렬과 드레인 확장 영역(340) 위 게이트 구조는 높은 전계 침식 현상으로 인해 드레인 확장 영역(340) 내에서 보다 높은 도핑을 가능하게 한다. 이것은 온-상태 저항의 추가 감소를 가능하게 한다. 게이트 구조는 또한 핀(320)의 상부면 위에 존재하지 않을 수도 있다.
자신의 양 단부에서, 핀(320)은 제 1 전도형의 소스 영역(360) 및 제 1 전도형의 드레인 영역(365)에 접한다. 소스 영역(360)은 소스 접촉(363), 예를 들어 반도체 바디(310) 내로 확장되는 고준위 도핑된 폴리실리콘 또는 금속 소스 접촉에 전기적으로 연결된다. 드레인 영역(365)은 드레인 접촉(368), 예를 들어 고준위 도핑된 폴리실리콘 또는 금속 드레인 접촉에 전기적으로 연결된다.
소스 영역(360)과 드레인 영역(365) 중 하나 또는 둘은 드레인 확장 영역(340)과 같이 반도체 바디(310) 내로 깊이 확장되거나 딥 바디 영역(370)에서 끝날 수 있다.
소스 및 드레인 영역(360, 365) 중 한 영역은 또한 반도체 바디(310) 내로 보다 깊이 확장될 수 있다. 일 실시예에 따르면, 소스 및 드레인 영역(360, 365) 중 한 영역은 상부면에서 끝나거나 반도체 층(380), 매장 층(390) 그리고 반도체 기판(395) 중 하나로 확장될 수 있다.
도 2a 내지 도 2d에 도시된 실시예와 유사하게, 드레인 접촉(368)은 드레인 영역(365)을 통해 확장되고 반도체 층(380)에서 끝날 수 있다. 반도체 층(38)과 전도형을 공유하는 선택적인 고준위 도핑된 제 1 접촉 층은 접촉 저항을 감소시키기 위해 반도체 층(380)과 드레인 접촉(368) 사이에 정렬될 수 있다. 게다가, 소스 접촉(363)은 소스 영역(360)을 통해 확장되고 딥 바디 영역(370)에서 끝날 수 있다. 딥 바디 영역(370)과 전도형을 공유하는 선택적인 고준위 도핑된 제 2 접촉 층은 접촉 저항을 감소시키기 위해 딥 바디 영역(370)과 소스 접촉(363) 사이에 정렬될 수 있다.
딥 바디 영역(370)은 바디 영역(330)에 전기적으로 연결되고 횡 방향을 따라서 드레인 확장 영역(340) 아래로 확장된다. 딥 바디 영역(370)과 드레인 확장 영역(340)은 초접합(SJ) 구조를 구성한다. 딥 바디 영역(370)과 드레인 확장 영역(340) 사이의 전하 보상은 전압 차단 능력이 유지되는 동안에 드레인 확장 영역(340)의 보다 높은 도핑을 가능하게 한다. 따라서, 온-상태 저항이 개선될 수 있다.
도 3a에 도시된 바와 같이 핀(320)의 외부에 주로 드레인 확장 영역(340)을 형성함으로써, 드레인 확장 영역(340)의 단면 영역은 핀(320)의 단면 영역보다 크다. 이것은 온-상태 저항의 추가 감소를 허용한다.
반도체 바디(310)의 제 1 측으로부터 볼 때, 드레인 확장 영역(340), 딥 바디 영역(370), 반도체 층(380), 매장 층(390) 그리고 반도체 기판(395)은 연속적으로 정렬된다. 추가 영역이 드레인 확장 영역(340), 딥 바디 영역(370), 반도체 층(380), 매장 층(390) 그리고 반도체 기판(395) 중 어느 것 사이에 위치될 수 있다.
도 3b는 핀과 드레인 확장 영역을 갖는 트랜지스터 셀의 병렬 연결을 포함하는 반도체 디바이스(300)의 일례를 도시하며, 여기서 드레인 확장 영역은 핀의 외부에 주로 형성된다. 도 3a가 하나의 트랜지스터 셀을 도시하는 반면에, 도 3b는 트랜지스터 셀의 병렬 연결의 일례이다. 바디 영역(330a, 330b)을 포함하는 핀(320a, 320b)의 각각은 하나의 트랜지스터 셀과 관계된다. 비록 개별적인 소스 접촉(363a, 363b) 및 개별적인 드레인 접촉(368a, 368b)이 도 3b에 도시된 바와 같이 각각의 트랜지스터 셀을 위해 제공될 수 있다고 하더라도, 또한 공통 소스 접촉과 공통 드레인 접촉이 모든 트랜지스터 셀 또는 복수의 트랜지스터 셀을 위해 제공될 수 있다.
도 3a와 도 3b의 도시된 요소, 예를 들어 바디 영역(330)의 재료 및 도핑 농도, 드레인 확장 영역(340), 소스 영역(360), 드레인 영역(365)에 관해서는 도 1 및 도 2a 내지 도 2d를 참조하여 기술된 실시예에 관련된 세부 내용이 또한 적용된다.
도 4는 다른 실시예에 따른 반도체 디바이스(400)를 도시한다. 도 2a 내지 2d에 도시된 반도체 디바이스(200)의 각각의 요소와 유사하게, 반도체 디바이스(400)는 핀(420), 바디 영역(430), 채널 영역(435), 드레인 확장 영역(440), 얕은 트렌치 절연(445), 게이트 구조(450), 소스 영역(460), 소스 접촉(463), 드레인 영역(465), 드레인 접촉(468) 및 딥 바디 영역(470)을 포함한다. 도 2a 내지 도 2d에 도시된 반도체 디바이스(200) 외에, 반도체 디바이스(400)는 실리콘-온-인슐레이터(SOI) 기판을 포함한다. 즉, 매장 유전체(481), 예를 들어 매장 산화물은 도 2a 내지 도 2d에 도시된 반도체 층(280)과 매장 층(290)을 대체한다. 매장 유전체(481)는 반도체 디바이스(400)로부터 매장 유전체(481) 아래의 반도체 기판(495) 내로 임의의 기생 수직 전류 흐름(parasitic vertical current flow)을 제거한다.
도 5a 및 도 5b는 게이트 구조의 상이한 레이아웃을 갖는 예가 도시된다. 게이트 유전체와 게이트 전극을 포함하는 게이트 구조(550a)는 도 5a의 바디 영역(530)을 포함하는 핀(520)의 상대 벽을 보호하는 반면에, 게이트 구조(550b)는 또한 도 5b의 핀(520)의 상부면에 접한다. 채널 영역(535a, 535b)은 바디 영역(530)의 일부를 형성하고 각각의 게이트 구조(550a, 550b)에 접한다. 채널 영역(535a, 535b)에서 전하 캐리어 밀도는 전계-효과(field-effect)에 의해 제어될 수 있다. 예로서, 게이트 구조(550a, 550b)에 인가된 전압은 채널 영역(535a, 535b), 예를 들어 p-도핑된 바디 영역 내 n-도통 채널에서 전하 역전(inversion charge)을 유도할 수 있다. 게이트 구조(550a, 550b)와 접하는 바디 영역(530) 내 동질적인 도핑은 채널 영역(535a, 535b)에 걸쳐 동질적인 전류 분포의 결과를 가져오며 이에 의해 채널 영역(535a, 535b)의 전류-운반 영역을 확대한다. 즉, 게이트 구조(550a, 550b)와 접하는 바디 영역(530) 내 동질적인 도핑은 채널 영역(535a, 535b)을 따라서 동질적인 임계 전압의 결과를 가져온다. 채널 영역(535a, 535b) 내 동질적인 도핑을 제조하는 일례가 도 9를 참조하여 기술된다.
도 5a 및 도 5b에 도시된 예의 각각에 있어서, 바닥 유전체(555)는 게이트 구조(550a, 550b)와 딥 바디 영역(570) 사이의 원하는 절연을 보장하기에 충분한 두께이다.
도 6은 제 1 영역(710) 내에 핀과 드레인 확장 영역을 갖는 반도체 디바이스(700), 예를 들어 본 명세서에 기술된 실시예에 따른 반도체 디바이스를 포함하는 집적 회로와 제 2 영역(720), 예를 들어 아날로그 및/또는 디지털 회로 블록 내의 기타 회로 요소에 대한 개략도이다. 기타 회로 요소는 저항기(resistor), 인덕터(inductor), 커패시터, 트랜지스터, 다이오드 및 이들의 조합 중 하나 이상을 포함할 수 있다.
도 7은 반도체 디바이스를 제조하는 방법의 개략적인 공정 흐름을 도시한다. 공정 특징(S100)은 반도체 바디의 제 1 측에 핀을 형성하는 단계를 포함한다. 공정 특징(S110)은 핀의 적어도 일부에 제 2 전도형의 바디 영역을 형성하는 단계를 포함한다. 공정 특징(S120)은 제 1 전도형의 드레인 확장 영역을 형성하는 단계를 포함한다. 드레인 확장 영역은 또한 예를 들어 에피택셜 성장(epitaxial growth)에 의해 핀을 형성하기에 앞서 형성될 수 있다. 그 다음에 핀은 드레인 확장 영역의 적어도 일부에 형성되며, 바디 영역은 예를 들어 핀 내로 도펀트를 주입함으로써 핀의 적어도 일부에 형성된다. 공정 특징(S130)은 제 1 전도형의 소스 및 드레인 영역을 형성하는 단계를 포함한다. 공정 특징(S140)은 핀의 상대 벽에 접하는 게이트 구조를 형성하는 단계를 포함하며, 여기서 바디 영역과 드레인 확장 영역은 소스 영역과 드레인 영역 사이에 차례로 정렬된다.
도 8은 바디 영역의 동질적으로 도핑된 채널 영역 부분을 제조하는 방법의 공정 흐름의 개략도이다. 채널 영역 부분 내 동질적인 도펀트 농도는 핀의 벽을 따라서 이질적인 전류 흐름에 반대로 작용함에 따라서 전류-운반 영역을 최대화한다.
공정 특징(S200)은, 예를 들어 핀의 벽 및/또는 상부면을 통하거나 반도체 바디의 표면을 통해 바디 영역의 가변 깊이 내로 상이한 주입 에너지에서 도펀트를 주입하는 단계를 포함한다. 주입 에너지(E1 내지 En)는 바디 영역 또는 반도체 바디의 상부면으로부터 거리 x1 내지 xn에 중심이 있는 도펀트 농도의 가우시안 분포 결과를 가져올 수 있다.
공정 특징(S210)은 바디 영역에 열을 인가함으로써 도펀트를 열적으로 확산시키는 단계를 포함한다. 이에 의해, 거리 x1 내지 xn에서 도펀트 농도의 가우시안 분포가 팽창하고 서로 증가적으로 중첩되어 바디 영역의 채널 영역 내 동질적인 도핑 농도의 결과를 가져온다.
도 9는 제 1 전도형의 소스 영역과 드레인 영역을 제조하는 방법의 공정 흐름의 개략도이다.
공정 특징(S300)은 제 1 측으로부터 반도체 바디 내로 확장되는 제 1 접촉 트렌치를 형성하는 단계를 포함한다.
프로세스 특징(S310)은 제 1 측으로부터 반도체 바디 내로 확장되는 제 2 접촉 트렌치를 형성하는 단계를 포함한다.
공정 특징(S320)은 제 1 및 제 2 접촉 트렌치의 각각의 도핑 벽과 바닥 측을 포함한다. 일 실시예에서, 도핑은 실리콘의 n-도핑을 위해 도핑된 규산염 유리, 예를 들어 포스포실리케이트 유리(PSG) 또는 접촉 트렌치의 각각의 벽과 바닥 측에서 실리콘의 p-도핑을 위해 붕규산 유리(borosilicate glass)를 형성하고, 도핑된 규산염 유리에 열을 가함으로써 접촉 트렌치의 각각의 벽과 바닥 측을 통해 도핑된 규산염 유리의 도펀트를 열적으로 확산시키며, 그리고 이후 도핑된 규산염 유리를 제거하는 단계를 포함한다. 다른 실시예에서, 도핑은 접촉 트렌치의 측벽을 통해 도펀트를 경사지게 주입하는 단계를 포함한다.
공정 특징(S330)은 전도성 재료, 예를 들어 고준위 도핑된 폴리실리콘 및/또는 금속으로 제 1 및 제 2 접촉 트렌치를 채우는 단계를 포함하며, 이에 의해 소스 및 드레인 영역에 전기적 접촉을 제공하는 단계를 포함한다.
도 10a 내지 도 10e는 실시예에 따른 반도체 디바이스의 제조 동안 상이한 상태에서 반도체 기판(1195)의 개략적인 단면도 및 투시도를 도시한다.
반도체 기판(1195)은 도 10a에 도시된다. 일 실시예에서, 반도체 기판은 n-도핑된 반도체 기판 위에 p-도핑된 반도체 층, p-도핑된 반도체 기판 위에 n-도핑된 반도체 층 그리고 실리콘-온-인슐레이터 기판, 고준위 도핑된 반도체 기판 중 하나를 포함한다.
도 10b의 반도체 기판(1195)의 개략적인 단면도를 참조하면, 제 1 전도형의 매장 층(1190)은 반도체 기판(1195)의 제 1 측에 형성된다. 매장 층(1190)은 제 1 전도형의 도펀트를 주입하거나 반도체 기판(1195) 내로 도펀트를 확산시킴으로써 형성될 수 있다. 매장 층(1190)은 층 증착(layer deposition), 예를 들어 에피택셜 성장에 의해 또한 형성될 수 있다.
도 10c의 반도체 기판(1195)의 개략적인 단면도를 참조하면, 매장 층(1190)의 농도보다 낮은 도핑 농도를 갖는 제 1 또는 제 2 전도형의 층(1180)은, 예를 들어 에피택셜 성장과 같은 층 증착에 의해 매장 층(1190) 위에 형성된다. 일 실시예에서, 매장 층(1190)의 도핑 농도는 적어도 1017㎝-3이고, 에피택셜 성장된 층(1180)의 도핑 농도는 1018㎝-3 보다 적다.
게다가 바디 영역(1130)을 형성하는 단계, 딥 바디 영역(1170)을 형성하는 단계 및 바디 영역(1130)을 포함하는 핀(1120)을 형성하는 단계를 포함하는 공정은 도 10d의 투시도에 도시된 바와 같은 구조를 가져온다. 반도체 바디(1110)는 반도체 기판(1195), 매장 층(1190), 층(1180) 그리고 딥 바디 영역(1170)의 스택을 포함한다.
도 10d의 선 AA'를 따라서 단면을 도시하는 도 10e의 개략적인 단면도를 참조하면, 얕은 트렌치 절연(1145)이 핀(1120)의 상측에 형성된다. 얕은 트렌치 절연(1145)은 핀(1120) 내로 얕은 트렌치를 에칭하고 트렌치를 절연재, 예를 들어 SiO2로 채움으로써 형성될 수 있다. 바디 영역(1130)은 딥 바디 영역(1170)에 전기적으로 연결되며 드레인 확장 영역(1140)에 접한다. 바디 영역(1130) 및/또는 드레인 확장 영역(1140)은 다중 마스크 된 주입(multiple masked implantation)에 의해 형성될 수 있다. 드레인 확장 영역(1140)은 또한 층(1180)의 일부일 수 있다. 드레인 확장 영역(1140)은 핀(1120)의 적어도 일부에 형성될 수 있으며 드레인 확장 영역(1140)의 횡 확장은 0.5㎛와 100㎛ 사이의 범위일 수 있다. 드레인 확장 영역(1140)의 단부는 얕은 트렌치 절연(1145)의 단부 및 딥 바디 영역(1170)의 단부와 정렬될 수 있다. 일 실시예에서 바디 영역(1130)의 도핑 농도는 1016㎝-3과 1018㎝-3 사이의 범위이고, 드레인 확장 영역(1140)의 도핑 농도는 1018㎝-3 보다 적다.
제 1 전도형의 소스 영역(1160)과 제 1 전도형의 드레인 영역(1165)은, 예를 들어 반도체 바디(1110) 내로 트렌치를 에칭하고 트렌치의 벽과 바닥 측에서 확산원(diffusion source)으로부터 도펀트를 반도체 바디 내로 확산시킴으로써 반도체 바디(1110) 내에 형성된다. 확산원은 소스 및 드레인 영역(1160, 1165)의 형성 후에 제거될 수 있다. 소스 접촉(1163), 예를 들어 고준위 도핑된 폴리실리콘 또는 금속 그리고 드레인 접촉(1168), 예를 들어 고준위 도핑된 폴리실리콘 또는 금속은 소스 영역(1160) 및 드레인 영역(1165) 내로 확장되는 트렌치에 채워진다. 트렌치 중 하나는 소스 영역(1160) 또는 드레인 영역(1165)을 통해 딥 바디 영역(1170), 층(1180) 또는 매장 층(1190) 중 하나까지 또는 하나 내로 확장될 수 있다. 게이트 구조(1150)는 핀(1120)의 상부면 위에 형성된다.
일 실시예에서 소스 및 드레인 영역(1160, 1165)은 도 9에 도시된 공정-흐름(S300 내지 S330)에 기술된 바와 같이 형성되고 소스 및 드레인 영역(1160, 1165)의 도핑 농도는 적어도 1019㎝-3을 초과한다. 소스 영역(1160)은 바디 영역(1130)과 접할 수 있으며 드레인 영역(1165)은 드레인 확장 영역(1140)과 접할 수 있다.
핀(1120)의 상부면을 덮는 대신에, 게이트 구조(1150)는 또한 단지 핀(1120)의 상대 측벽만을 덮거나 핀(1120)의 상대 측벽과 상부면을 덮을 수 있다. 게이트 구조(1150)는 전도성 재료 또는 전도성 재료의 조합, 예를 들어 금속 및/또는 고준위 도핑된 폴리실리콘과 게이트 유전체와 같은 고준위 도핑된 반도체 재료를 포함한다. 게이트 구조(1150)가 핀(1120)의 측벽을 덮는 경우에 바닥 절연체는 딥 바디 영역(1170)으로부터 게이트 구조(1150)를 절연시킨다.
비록 특정한 실시예가 본 명세서에 도시되고 기술되었지만, 다양한 변경 및/또는 등가 구현이 본 발명의 범주를 벗어남이 없이 도시되고 기술된 특정한 실시예를 위해 대체될 수 있다는 것이 당업자에 의해 이해될 것이다. 본 출원은 본 명세서에 논의된 특정한 실시예의 임의의 적응 또는 변화를 커버하도록 의도된다. 따라서, 본 발명은 청구항 및 청구항의 등가물에 의해서만 제한되도록 의도된다.

Claims (25)

  1. 반도체 디바이스로서,
    반도체 바디의 제 1 측에 핀;
    상기 핀의 적어도 일부에 제 2 전도형의 바디 영역;
    제 1 전도형의 드레인 확장 영역;
    상기 제 1 전도형의 소스 영역과 드레인 영역; 그리고
    상기 핀의 상대 벽에 접하는 게이트 구조를 포함하며,
    여기서 상기 바디 영역과 상기 드레인 확장 영역은 상기 소스 영역과 상기 드레인 영역 사이에 차례로 정렬되는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 드레인 확장 영역은 0.5㎛와 100㎛ 사이의 횡 치수를 갖는
    반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 드레인 확장 영역의 최대 도펀트 농도는 1018㎝-3 보다 적은
    반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 핀은 상기 드레인 확장 영역의 적어도 일부를 포함하는
    반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 드레인 확장 영역에 접하는 상기 핀의 상부면에 얕은 트렌치 절연을 더 포함하는
    반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 게이트 구조는 상기 핀의 상기 상부면에 접하는
    반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 바디 영역은 상기 핀의 제 1 측벽에 접하는 제 1 채널부를 포함하며, 여기서 상기 반도체 바디의 상기 제 1 측에 수직인 수직 방향을 따라 상기 바디 영역의 상기 제 1 채널부 내에서 상기 도핑 농도의 최대 상대적인 변화는 20%보다 적은
    반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 드레인 확장 영역의 바닥 측에 접하는 상기 제 2 전도형의 딥 바디 영역을 더 포함하며, 여기서 상기 딥 바디 영역은 상기 바디 영역에 전기적으로 연결되는
    반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 딥 바디 영역의 최대 도펀트 농도는 1018㎝-3인
    반도체 디바이스.
  10. 제 8 항에 있어서,
    상기 반도체 바디는 상기 드레인 확장 영역, 상기 딥 바디 영역, 상기 제 1 전도형의 제 1 반도체 층 그리고 상기 제 1 반도체 층보다 높은 도핑 농도를 포함하고, 상기 반도체 바디의 상기 제 1 측에 수직인 선을 따라서 연속적으로 정렬된 상기 제 1 전도형의 제 2 반도체 층을 포함하는
    반도체 디바이스.
  11. 제 8 항에 있어서,
    상기 반도체 바디는 상기 드레인 확장 영역, 상기 딥 바디 영역, 상기 제 2 전도형의 제 1 반도체 층 그리고 상기 제 1 반도체 층보다 높은 도핑 농도를 포함하고, 상기 반도체 바디의 상기 제 1 측에 수직인 선을 따라서 연속적으로 정렬된 상기 제 1 전도형의 제 2 반도체 층을 포함하는
    반도체 디바이스.
  12. 제 8 항에 있어서,
    상기 반도체 바디는 상기 드레인 확장 영역, 상기 딥 바디 영역 그리고 상기 반도체 바디의 상기 제 1 측에 수직인 선을 따라서 연속적으로 정렬된 매장 실리콘 산화물 층을 포함하는
    반도체 디바이스.
  13. 제 1 항에 있어서,
    상기 반도체 바디는 n-도핑된 반도체 기판 위에 p-도핑된 반도체 층, p-도핑된 반도체 기판 위에 n-도핑된 반도체 층 그리고 실리콘-온-인슐레이터 기판 중 하나를 포함하는
    반도체 디바이스.
  14. 제 1 항에 있어서,
    제 1 접촉 트렌치는 상기 반도체 바디의 상기 제 1 측으로부터 상기 소스 영역 내로 확장되고;
    제 2 접촉 트렌치는 상기 반도체 바디의 상기 제 1 측으로부터 상기 드레인 영역 내로 확장되며;
    상기 소스 영역과 상기 드레인 영역은 상기 제 1 및 상기 제 2 접촉 트렌치의 측벽과 바닥 측에 접하는 상기 제 1 전도형의 고준위 도핑된 실리콘을 포함하고; 그리고
    상기 제 1 및 제 2 접촉 트렌치는 제 1 및 제 2 전도성 재료로 채워지는
    반도체 디바이스.
  15. 제 1 항에 있어서,
    제 1 접촉 트렌치는 상기 반도체 바디의 상기 제 1 측으로부터 상기 소스 영역 내로 확장되고;
    제 2 접촉 트렌치는 상기 반도체 바디의 상기 제 1 측으로부터 상기 드레인 영역 내로 확장되며; 그리고
    상기 제 1 및 제 2 접촉 트렌치 중 하나는 상기 소스 및 드레인 영역 중 각각 하나를 통해 확장되는
    반도체 디바이스.
  16. 제 1 항의 반도체 디바이스를 포함하는
    집적 회로.
  17. 반도체 디바이스 제조 방법으로서,
    반도체 바디의 제 1 측에 핀을 형성하는 단계;
    상기 핀의 적어도 일부에 제 2 전도형의 바디 영역을 형성하는 단계;
    제 1 전도형의 드레인 확장 영역을 형성하는 단계;
    상기 제 1 전도형의 소스 영역과 드레인 영역을 형성하는 단계; 그리고
    상기 핀의 상대 벽에 접하는 게이트 구조를 형성하는 단계를 포함하며,
    여기서 상기 바디 영역과 상기 드레인 확장 영역은 상기 소스 영역과 상기 드레인 영역 사이에 차례로 정렬되는
    반도체 디바이스 제조 방법.
  18. 제 17 항에 있어서,
    상기 핀의 상부면 위에 상기 게이트 구조를 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  19. 제 17 항에 있어서,
    상기 드레인 확장 영역은 상기 핀에 적어도 부분적으로 형성되는
    반도체 디바이스 제조 방법.
  20. 제 17 항에 있어서,
    반도체 기판에 매장 층을 형성하는 단계; 그리고
    상기 매장 층 위에 도핑된 반도체 층을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  21. 제 17 항에 있어서,
    상기 드레인 확장 영역과 접하는 상기 핀의 꼭대기 위에 얕은 트렌치 절연을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  22. 제 17 항에 있어서,
    상기 핀 아래에 상기 제 2 전도형의 딥 바디 영역을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  23. 제 17 항에 있어서,
    다중 마스크된 이온 주입에 의해 상기 바디 영역을 도핑하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  24. 제 17 항에 있어서,
    상기 소스 영역과 상기 드레인 영역을 형성하는 단계는:
    상기 제 1 측으로부터 상기 반도체 바디 내로 확장되는 제 1 접촉 트렌치를 형성하는 단계;
    상기 제 1 측으로부터 상기 반도체 바디 내로 확장되는 제 2 접촉 트렌치를 형성하는 단계;
    0.5㎛와 20㎛ 사이에서 상기 핀의 높이를 조절하는 단계;
    상기 제 1 및 제 2 접촉 트렌치의 각각의 벽과 바닥 측을 도핑하는 단계; 그리고
    상기 제 1 접촉 트렌치와 상기 제 2 접촉 트렌치를 전도성 재료로 채우는 단계를 포함하는
    반도체 디바이스 제조 방법.
  25. 제 17 항에 있어서,
    상기 드레인 확장 영역, 상기 핀 그리고 상기 바디 영역을 형성하는 단계는:
    에피택시(epitaxy)에 의해 반도체 기판 위에 상기 드레인 확장 영역을 형성하는 단계; 그리고
    상기 핀의 적어도 일부에 도펀트를 주입함으로써 상기 바디 영역을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
KR1020130147080A 2012-12-03 2013-11-29 핀과 드레인 확장 영역을 포함하는 반도체 디바이스 및 제조 방법 KR101606241B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/692,462 2012-12-03
US13/692,462 US9006811B2 (en) 2012-12-03 2012-12-03 Semiconductor device including a fin and a drain extension region and manufacturing method

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020160031703A Division KR101694094B1 (ko) 2012-12-03 2016-03-16 핀과 드레인 확장 영역을 포함하는 반도체 디바이스 및 제조 방법

Publications (2)

Publication Number Publication Date
KR20140071244A true KR20140071244A (ko) 2014-06-11
KR101606241B1 KR101606241B1 (ko) 2016-03-24

Family

ID=50726168

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020130147080A KR101606241B1 (ko) 2012-12-03 2013-11-29 핀과 드레인 확장 영역을 포함하는 반도체 디바이스 및 제조 방법
KR1020160031703A KR101694094B1 (ko) 2012-12-03 2016-03-16 핀과 드레인 확장 영역을 포함하는 반도체 디바이스 및 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020160031703A KR101694094B1 (ko) 2012-12-03 2016-03-16 핀과 드레인 확장 영역을 포함하는 반도체 디바이스 및 제조 방법

Country Status (5)

Country Link
US (3) US9006811B2 (ko)
KR (2) KR101606241B1 (ko)
CN (1) CN103855220B (ko)
DE (1) DE102013113343A1 (ko)
TW (1) TWI570928B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735243B2 (en) 2013-11-18 2017-08-15 Infineon Technologies Ag Semiconductor device, integrated circuit and method of forming a semiconductor device
US9123801B2 (en) 2013-09-16 2015-09-01 Infineon Technologies Ag Semiconductor device, integrated circuit and method of manufacturing a semiconductor device
US9461164B2 (en) 2013-09-16 2016-10-04 Infineon Technologies Ag Semiconductor device and method of manufacturing the same
EP3061124A4 (en) 2013-09-26 2017-04-26 Intel Corporation Vertical non-planar semiconductor device for system-on-chip (soc) applications
US9306058B2 (en) 2013-10-02 2016-04-05 Infineon Technologies Ag Integrated circuit and method of manufacturing an integrated circuit
US9287404B2 (en) 2013-10-02 2016-03-15 Infineon Technologies Austria Ag Semiconductor device and method of manufacturing a semiconductor device with lateral FET cells and field plates
US9401399B2 (en) 2013-10-15 2016-07-26 Infineon Technologies Ag Semiconductor device
WO2015195116A1 (en) * 2014-06-18 2015-12-23 Intel Corporation Extended-drain structures for high voltage field effect transistors
US9397157B2 (en) 2014-08-20 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device structure including a fin-embedded isolation region and methods thereof
KR102168302B1 (ko) 2014-11-21 2020-10-22 삼성전자주식회사 3차원 채널을 이용하는 반도체 장치
DE102014117242A1 (de) * 2014-11-25 2016-05-25 Infineon Technologies Dresden Gmbh Leistungstransistor mit Feldelektrode
DE102015105632B4 (de) 2015-04-14 2016-09-01 Infineon Technologies Ag Halbleitervorrichtung mit einem transistor
US10411116B2 (en) * 2015-04-30 2019-09-10 Suzhou Oriental Semiconductor Co., Ltd. Semiconductor super-junction power device and manufacturing method therefor
KR102308747B1 (ko) * 2015-12-03 2021-10-05 삼성전자주식회사 반도체 장치
DE102016106872A1 (de) 2016-04-13 2017-10-19 Infineon Technologies Ag Verfahren zum herstellen einer integrierten schaltung einschliesslich eines lateralen graben-transistors und eines logikschaltungselements
US9929144B2 (en) 2016-04-15 2018-03-27 International Business Machines Corporation Laterally diffused metal oxide semiconductor device integrated with vertical field effect transistor
KR102513081B1 (ko) 2016-07-08 2023-03-24 삼성전자주식회사 반도체 장치
DE102016113393A1 (de) 2016-07-20 2018-01-25 Infineon Technologies Ag Halbleitervorrichtung, die ein Transistor-Array und ein Abschlussgebiet enthält, und Verfahren zum Herstellen solch einer Halbleitervorrichtung
US10453754B1 (en) * 2018-06-28 2019-10-22 Globalfoundries Inc. Diffused contact extension dopants in a transistor device
US11152506B1 (en) * 2020-06-15 2021-10-19 Texas Instruments Incorporated FinFET with lateral charge balance at the drain drift region
US11658184B2 (en) * 2020-12-02 2023-05-23 Texas Instruments Incorporated Fin field effect transistor with merged drift region
CN114284334A (zh) * 2021-06-02 2022-04-05 青岛昇瑞光电科技有限公司 具有超结结构的高压无结FinFET器件及其制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
JP2003533050A (ja) * 2000-05-10 2003-11-05 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体デバイス
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US7589378B2 (en) * 2005-07-13 2009-09-15 Texas Instruments Lehigh Valley Incorporated Power LDMOS transistor
US8692324B2 (en) 2005-07-13 2014-04-08 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
US7282765B2 (en) * 2005-07-13 2007-10-16 Ciclon Semiconductor Device Corp. Power LDMOS transistor
US7323389B2 (en) * 2005-07-27 2008-01-29 Freescale Semiconductor, Inc. Method of forming a FINFET structure
US7235845B2 (en) * 2005-08-12 2007-06-26 Ciclon Semiconductor Device Corp. Power LDMOS transistor
KR100696197B1 (ko) * 2005-09-27 2007-03-20 한국전자통신연구원 실리콘 기판을 이용한 다중 게이트 모스 트랜지스터 및 그제조 방법
US7968394B2 (en) * 2005-12-16 2011-06-28 Freescale Semiconductor, Inc. Transistor with immersed contacts and methods of forming thereof
US7365401B2 (en) * 2006-03-28 2008-04-29 International Business Machines Corporation Dual-plane complementary metal oxide semiconductor
US8174071B2 (en) * 2008-05-02 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage LDMOS transistor
US8159029B2 (en) * 2008-10-22 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device having reduced on-state resistance
US7999315B2 (en) 2009-03-02 2011-08-16 Fairchild Semiconductor Corporation Quasi-Resurf LDMOS
US7829947B2 (en) * 2009-03-17 2010-11-09 Alpha & Omega Semiconductor Incorporated Bottom-drain LDMOS power MOSFET structure having a top drain strap
US8664720B2 (en) 2010-08-25 2014-03-04 Infineon Technologies Ag High voltage semiconductor devices
US8253164B2 (en) * 2010-12-23 2012-08-28 Force Mos Technology Co., Ltd. Fast switching lateral insulated gate bipolar transistor (LIGBT) with trenched contacts
TWI455316B (zh) * 2011-01-28 2014-10-01 Richtek Technology Corp 高壓多閘極元件及其製造方法
US8629420B1 (en) * 2012-07-03 2014-01-14 Intel Mobile Communications GmbH Drain extended MOS device for bulk FinFET technology

Also Published As

Publication number Publication date
US20160268425A1 (en) 2016-09-15
KR101694094B1 (ko) 2017-01-06
KR20160036025A (ko) 2016-04-01
US20150206975A1 (en) 2015-07-23
KR101606241B1 (ko) 2016-03-24
CN103855220B (zh) 2017-01-04
US9006811B2 (en) 2015-04-14
TW201424001A (zh) 2014-06-16
TWI570928B (zh) 2017-02-11
US10205019B2 (en) 2019-02-12
US9356148B2 (en) 2016-05-31
CN103855220A (zh) 2014-06-11
US20140151804A1 (en) 2014-06-05
DE102013113343A1 (de) 2014-06-05

Similar Documents

Publication Publication Date Title
KR101694094B1 (ko) 핀과 드레인 확장 영역을 포함하는 반도체 디바이스 및 제조 방법
US9269592B2 (en) Method of manufacturing a semiconductor device
US9799762B2 (en) Semiconductor device and method of manufacturing a semiconductor device
US8969953B2 (en) Method of forming a self-aligned charge balanced power DMOS
KR101761065B1 (ko) 반도체 디바이스 및 반도체 디바이스를 형성하는 방법
US10115817B2 (en) Method of manufacturing a semiconductor device
KR20100019349A (ko) 반도체 장치 및 그 제조 방법
JP2008543044A (ja) 終端構造を有する半導体デバイス
CN110071169A (zh) 具有体接触与介电间隔部的半导体器件及对应的制造方法
US9112022B2 (en) Super junction structure having a thickness of first and second semiconductor regions which gradually changes from a transistor area into a termination area
JP2019521529A (ja) パワーデバイス及びその製造方法
CN102623504A (zh) 具有新型终端结构的超结半导体器件及其制造方法
US8642427B1 (en) Semiconductor device and method for fabricating the same
US9048115B2 (en) Superjunction transistor with implantation barrier at the bottom of a trench
TWI525817B (zh) Semiconductor device and method for manufacturing semiconductor device
TWI435449B (zh) 溝槽式功率半導體元件及其製造方法
US20180204907A1 (en) Power metal-oxide-semiconductor field-effect transistor device with three-dimensional super junction and fabrication method thereof
TWI506705B (zh) 半導體裝置及其製造方法
TW201415629A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant