KR20140070029A - 협 베젤 영역을 갖는 평판 표시 패널 - Google Patents

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Abstract

본 발명은 베젤(Bezel) 영역의 폭을 줄여 표시 영역을 극대화한 평판 표시 장치용 표시 패널에 관한 것이다. 본 발명에 의한 평판 표시 패널은, 표시 영역과 표시 영역의 외측 주변에 배치된 비 표시 영역을 포함하는 기판; 상기 비 표시 영역에 형성된 게이트 구동 회로; 상기 게이트 구동 회로 외측에 배치되는 공통 패드; 그리고 상기 공통 패드와 접촉하며 상기 게이트 구동 회로 외측에 배치되는 도전성 실을 포함한다. 본 발명에서는 도전성 실재를 사용하여 다수의 공통 배선을 서로 연결함으로써, 베젤 영역을 더욱 감소한 협 베젤 구조를 갖는 표시 패널을 제공한다.

Description

협 베젤 영역을 갖는 평판 표시 패널 {Flat Display Panel Having Narrow Bezel}
본 발명은 베젤(Bezel) 영역의 폭을 줄여 표시 영역을 극대화한 평판 표시 장치용 표시 패널에 관한 것이다. 특히, 본 발명은 베젤 영역에 배치되는 공통 배선을 도전성 실재로 대체하여 베젤 영역의 폭을 줄여 표시 영역을 극대화한 평판 표시 장치용 표시 패널에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판표시장치가 개발되어 활용되고 있다.
평판표시장치는 표시패널의 게이트 라인들에 스캔 신호를 공급하는 게이트 구동회로와 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로를 이용하여 영상을 표시한다. 예를 들어, 게이트 구동회로는 다수의 게이트 드라이브 집적회로(Integrated Circuit)를 실장한 인쇄회로보드(Printed Circuit Board)를 표시패널에 부착하는 TAB(Tape Automated Bonding) 방식으로 형성된다.
도 1은 TAB 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도이다. 도 1을 참조하면, 표시패널(DPL)의 상단부 일측변에는 TAB 방식으로 표시패널(DPL)의 데이터 배선에 연결되는 데이터 구동부(DIC)가 배치된다. 즉, 테이프 캐리어 패키지(혹은, TCP: Tape Carrier Package)(TP)에 데이터 구동부(DIC)가 실장되고, TCP(TP)의 일측변이 표시패널(DPL)의 상단부 일측변에 배치된 패드부와 연결된다. 또한, 표시패널(DPL)의 좌측 일측변에는 TAB 방식으로 표시패널(DPL)의 게이트 배선에 연결되는 게이트 구동부(GIC)가 배치된다. 데이터 구동부(DIC)와 게이트 구동부(GIC)를 제어하기 위한 제어부(TCON)와 전원을 공급하기 위한 전원부(PIC)는 인쇄회로기판(PCB)에 장착되고, 데이터 구동부(DIC)를 실장한 TCP(TP)의 타측변에 인쇄회로기판(PCB)의 패드부가 연결된다.
이와 같은 구조를 갖는 평판표시장치를 구성하는 표시패널(DPL)은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상 하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극의 간격을 상 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
도 2는 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 3은 도 2에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.
도 2 및 도 3에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.
공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하며 화소전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다. 반도체 층(A)과 소스 전극(S) 사이에 그리고 반도체 층(A)과 드레인 전극(D) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로 설명하면, 소스 전극(S)과 드레인 전극(D) 사이를 식각공정으로 분리하는 과정에서 이 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)과 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
다시 도 1을 더 참조하면, 표시패널(DPL)의 좌측 일측변에 게이트 구동부(GIC)가 실장된 TAB이 게이트 패드 단자(GPT)에 부착되어 게이트 구동부(GIC)가 게이트 배선(GL)에 신호를 공급한다. 그리고 표시패널(DPL)의 상부 일측변에 데이터 구동부(DIC)가 실장된 TAB이 데이터 패드 단자(DPT)에 부착되어 데이터 구동부(DIC)가 데이터 배선(DL)에 비디오 데이터 신호를 공급한다.
화소전극(PXL)은 게이트 절연막(GI) 위에서 드레인 전극(D)과 접속한다. 한편, 공통전극(COM)은 화소전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소전극(PXL)과 중첩되게 형성된다. 이와 같은 화소전극(PXL)과 공통전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
이와 같이, 표시패널과 이를 구동하기 위한 제어부 및 구동부를 구비한 평판표시장치를 제공함에 있어서, 전체 표시장치에서 화상 정보를 표현하는 표시 영역이 차지하는 비율이 극대화되고, 더욱 얇아지고, 가벼운 평판 표시장치의 요구가 날로 증가하고 있다. 따라서, 구동부가 차지하는 영역을 더욱 좁게 차지하도록 하고, 표시부의 영역을 극대화하는 노력이 집중되고 있다.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 협 베젤 구조를 갖는 평판 표시장치용 표시 패널을 제공하는 데 있다. 본 발명의 다른 목적은, 표시 패널의 테두리에 형성되는 공통 배선의 영역을 최소화하여 협 베젤 구조를 갖는 평판 표시장치용 표시 패널을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 평판 표시 패널은, 표시 영역과 표시 영역의 외측 주변에 배치된 비 표시 영역을 포함하는 기판; 상기 비 표시 영역에 형성된 게이트 구동 회로; 상기 게이트 구동 회로 외측에 배치되는 공통 패드; 그리고 상기 공통 패드와 접촉하며 상기 게이트 구동 회로 외측에 배치되는 도전성 실을 포함한다.
상기 공통 패드와 상기 도전성 실은 서로 접촉하여 전기적으로 연결되는 것을 특징으로 한다.
상기 공통 패드와 상기 도전성 실은 동일한 면적 공간 내에 형성된 것을 특징으로 한다.
상기 게이트 구동회로는 상기 표시 영역에 형성된 게이트 배선과 연결되고: 상기 공통 패드는 상기 표시 영역에 형성되며 상기 게이트 배선과 평행하게 배열된 공통 배선과 연결되는 것을 특징으로 한다.
상기 비 표시 영역의 최대 폭은, 상기 게이트 구동회로 및 상기 도전성 실이 차지하는 최소 폭에 대응하는 것을 특징으로 한다.
상기 비 표시 영역의 폭은 상기 평판 표시 패널의 베젤 영역에 대응하는 것을 특징으로 한다.
본 발명은 게이트 구동 회로를 표시 패널의 기판에 직접 형성하는 구조를 가져 협 베젤을 갖는 평판 표시장치를 실현할 수 있다. 또한, 본 발명은 표시 패널의 테두리 부에 형성되는 공통 배선과 실 영역을 공존하도록 구성하여 협 베젤 구조를 실현할 수 있다. 본 발명에서는 도전성 실재를 사용하여 다수의 공통 배선을 서로 전기적으로 연결함으로써, 베젤 영역을 더욱 감소한 협 베젤 구조를 갖는 표시 장치용 표시 패널을 제공한다.
도 1은 TAB 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도.
도 2는 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도.
도 3은 도 2에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 4는 본 발명에 의한 GIP 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도.
도 5는 본 발명에 의한 GIP 방식의 평판표시장치의 구조를 나타내는 구성도.
도 6은 본 발명의 제1 실시 예에 의한 베젤 영역을 확대한 평면도.
도 7은 본 발명의 제2 실시 예에 의한 베젤 영역을 확대한 평면도.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하, 도 4 내지 6을 참조하여, 본 발명에 의한 GIP 방식으로 형성한 평판 표시 장치에 대하여 설명한다. 도 4는 본 발명에 의한 GIP 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도이다. 도 4를 참조하면, 표시패널(DPL)의 상단부 일측변에는 TAB 방식으로 표시패널(DPL)의 데이터 배선에 연결되는 데이터 구동부(DIC)가 배치된다. 반면에, 게이트 구동부(GIC)는 별도로 구비하지 않고, 표시패널(DPL) 중에서 화상 데이터를 직접 나타내는 화소 영역(PA)이 형성되는 표시부(AA)의 일측 외부 영역인 비 표시부(NA)에 GIP 방식의 게이트 구동부(GP)를 직접 형성한다.
GIP 방식은 TAB 방식에 비해, 표시장치의 베젤 영역에 대해 슬림화가 가능하므로 외적 미관을 높일 수 있을 뿐만 아니라, 비용 절감이 가능하다는 장점이 있다. 따라서, 최근에 게이트 구동회로는 TAB 방식보다 GIP 방식으로 형성되고 있다. 도면 상으로는 편의상 GIP 방식에 의한 게이트 구동부(GP)가 표시 패널(DPL)에서 상당한 부분을 차지하는 것으로 보일 수 있다. 또한, 도 1에서 설명한 TAB 방식에 의한 게이트 구동부(GIC)가 실장된 TCP(TP)가 표시 패널(DPL)과 접촉하는 면적과 크게 다르지 않아 보일 수 있다. 하지만, 이는 도면 편의상 나타난 것일 뿐이며, 실제로 GIP 방식에서는 표시 패널(DPL)에서 게이트 구동부(GP)가 차지하는 면적은 TAB 방식에 비해서 무척 작으므로 베젤 영역을 15mm 범위 이내로 좁게 형성할 수 있다.
이하, 도 5를 참조하여 GIP 방식의 평판표시장치를 좀 더 상세히 설명한다. 도 5는 본 발명에 의한 GIP 방식의 평판표시장치의 구조를 나타내는 구성도이다. GIP 방식의 평판표시장치는, 표시패널(DPL), 제어부(TCON), 그리고 데이터 구동부(DIC)를 포함한다. 표시패널(DPL)은 비디오 데이터를 표시하는 화소 영역(PA)이 형성되는 표시부(AA)와 게이트 구동부(GP)가 형성되는 비 표시부(NA)로 구성된다.
특히, 표시패널(DPL)의 표시부(AA)에는 유리 기판에 형성된 다수의 데이터 배선들(DL), 그리고 데이터 배선들(DL)과 직교하는 다수의 게이트 배선들(GL)로 이루어진 신호 배선들을 포함한다. 신호 배선들(DL, GL)의 교차 구조에 의해 표시패널(DPL)의 화소 영역(PA)이 형성되는 표시부(AA)에는 다수의 화소(PIC)들이 매트릭스 형태로 배치된다. 화소(PIC) 각각은 적색 서브화소, 녹색 서브화소 및 청색 서브화소를 포함할 수 있다. 비 표시부(NA)에는 표시부(AA)의 게이트 배선들(GL)을 구동시키기 위한 게이트 구동부(GP)가 형성된다.
제어부(TCON)는 비디오 소스로부터 입력되는 비디오 영상의 RGB 데이터를 구동부(DIC, GP)에 공급한다. 또한, 제어부(TCON)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍 신호들을 이용하여 구동부(DIC, GP)의 동작 타이밍을 제어하기 위한 제어 신호들을 발생한다.
데이터 구동부(DIC)의 동작 타이밍을 제어하기 위한 데이터 제어신호는 1수평 라인분의 데이터가 표시되는 1 수평 기간 중에서 데이터의 시작점을 지시하는 소스 스타트 펄스(Source Start Pulse: SSP), 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터의 래치 동작을 제어하는 소스 샘플링 클럭(Source Sampling Clock: SSC), 데이터 구동부(DIC)의 출력을 제어하는 소스 출력 인에이블 신호(SOE), 및 표시패널(DPL)에 공급될 데이터 전압의 극성을 제어하는 극성 제어신호(POL) 등을 포함한다.
게이트 구동부(GP)의 동작 타이밍을 제어하기 위한 게이트 제어신호는 한 화면이 표시되는 1 수직 기간 중에 스캔이 시작되는 시작 수평 라인을 지시하는 게이트 스타트 펄스(Gate Start Pulse: GSP), 게이트 구동부(GP) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트 시키기 위한 게이트 쉬프트 클럭신호(Gate Shift Clock: GSC), 그리고 게이트 구동부(GP)의 출력을 제어하는 게이트 출력 인에이블 신호(Gate Output Enable: GOE)등을 포함한다.
데이터 구동부(DIC)는 데이터 배선들(DL)을 구동시키기 위한 것으로서, 쉬프트 레지스터(Shift Register), 래치(Latch), 디지털-아날로그 변환기(Digital to Analog Converter, DAC), 출력 버퍼(Output Buffer) 등을 포함한다. 데이터 구동부(DIC)는 데이터 제어신호(SSP, SSC, SOE)에 따라 영상 데이터를 래치한다. 데이터 구동부(DIC)는 극성제어신호(POL)에 응답하여 영상 데이터를 아날로그 정극성 감마보상전압과 부극성 감마보상전압으로 변환하여 데이터전압의 극성을 반전시킨다. 데이터 구동부(DIC)는 게이트 구동부(GP)로부터 출력되는 메인 스캔펄스에 동기되도록 데이터 전압을 데이터 배선들(DL)로 출력한다.
게이트 구동부(GP)는 쉬프트 레지스터 어레이(Shift Register Array) 등을 포함한다. 게이트 구동부(GP)의 쉬프트 레지스터 어레이는 표시패널(DPL)에서 화소(PIC)가 형성된 표시부(AA) 외부의 비 표시부(NA)에 GIP 방식으로 형성된다. GIP 방식에 의해, 게이트 쉬프트 레지스터들은 화소(PIC)의 TFT 공정에서 화소의 TFT와 함께 형성된다. 게이트 구동부(GP)는 게이트 제어신호에 따라 게이트 배선(GL)을 구동한다. 게이트 구동부(GP)는 턴 온 레벨의 스캔 펄스를 게이트 배선에 순차적으로 공급한다.
이하, 도 6을 더 참조하여, 본 발명의 제1 실시 예에 의한, 게이트 구동부(GP)가 배치된 비 표시 영역(NA)의 구조를 좀 더 상세하게 살펴본다. 도 6은 본 발명의 제1 실시 예에 의한 베젤 영역을 확대한 평면도이다.
도 6을 참조하면, 게이트 구동부(GP)에는 각 게이트 배선들(GLn, GLn+1, Gn+2, ...)에 연결된 게이트 구동회로(GPn, GPn+1, GPn+2, ...)들을 포함한다. 그리고 화소 영역(PA)에 해당하는 표시부(AA)와 게이트 구동부(GP) 사이에는 수직 공통 배선(CLv)이 수직 방향으로 진행한다. 수직 공통 배선(CLv)은 표시 패널(DPL)의 상단에 배치된 데이터 구동부(DIC)를 통해 타이밍 컨트롤러(TCON) 및 전원부(PIC)와 연결될 수 있다. 그리고 수직 공통 배선(CLv)에서 분기하여 배선들(GLn, GLn+1, Gn+2, ...)과 나란하게 진행하는 공통 배선들(CLn, CLn+1, CLn+2, ...)이 배치된다.
또한, 게이트 구동부(GP) 및 화소 영역(PA)을 둘러싸며 표시 패널(DPL)의 상부 기판과 하부 기판을 밀봉하는 실(SEAL)이 도포된다. 즉, 비 표시 영역(NA)에는 수직 공통 배선(CLv), 게이트 구동부(GP) 및 실(SEAL)을 포함한다. 이 비 표시 영역(NA)의 크기가 표시 패널(DPL)의 베젤 영역을 결정한다.
본 발명의 제1 실시 예를 구현한 예에 의하면, 표시 패널(DPL)의 크기에 따라 다소 차이가 있을 수 있지만, 수직 공통 배선(CLv)에 약 1.5~2mm, 게이트 구동부(GP)에 약 4.5~6mm, 그리고 실(SEAL)에 약 2mm의 폭을 필요로 한다. 즉, 베젤 영역을 결정하는 비 표시 영역(AA)의 최대 폭은 수직 공통 배선(CLv), 게이트 구동부(GP), 그리고 도전성 실(CSL)을 형성하기에 충분한 최소 폭에 대응하는 값을 갖는다. 따라서, 본 발명의 제1 실시 예에 의하면, 표시 패널(DPL)의 외곽 마진(margin) 공간을 고려했을 때, 베젤 영역이 약 9.5 ~ 12mm의 폭을 갖는, 협 베젤(Narrow Bezel) 구조를 구현할 수 있다.
이하, 도 7을 더 참조하여, 본 발명의 제2 실시 예에 의한, 게이트 구동부(GP)가 배치된 비 표시 영역(NA)의 구조를 좀 더 상세하게 살펴본다. 도 6은 본 발명의 제1 실시 예에 의한 베젤 영역을 확대한 평면도이다.
도 7을 참조하면, 제1 실시 예의 경우와 마찬가지로, 게이트 구동부(GP)에는 각 게이트 배선들(GLn, GLn+1, Gn+2, ...)에 연결된 게이트 구동회로(GPn, GPn+1, GPn+2, ...)들을 포함한다. 하지만, 제1 실시 예와 달리, 표시부(AA)와 게이트 구동부(GP) 사이에는 수직 공통 배선(CLv)이 배치되지 않는다.
제2 실시 예에서는, 수직 공통 배선을 대신하여 실을 사용하는 것을 특징으로 한다. 이를 위해, 실 영역 내에 섬 모양으로 고립된 공통 패드들(CPn, CPn+1, CPn+2, ...)이 배치된다. 공통 패드들(CPn, CPn+1, CPn+2, ...)에서 각각 분기하여, 게이트 배선들(GLn, GLn+1, Gn+2, ...)과 나란하게 진행하는 공통 배선들(CLn, CLn+1, CLn+2, ...)이 배치된다. 그리고 게이트 구동부(GP) 및 화소 영역(PA)을 둘러싸며 표시 패널(DPL)의 상부 기판과 하부 기판을 밀봉하기 위한 도전성 실(CSL)이 도포된다. 그러면, 도전성 실(CSL)에 의해 공통 패드들(CPn, CPn+1, CPn+2, ...)들이 모두 전기적으로 연결된다.
또한, 도전성 실(CSL)은 표시 패널(DPL)의 상단에 배치된 데이터 구동부(DIC)의 어느 한 패드(TPD)와 전기적으로 연결된다. 그럼으로써, 공통 패드들(CPn, CPn+1, CPn+2, ...)은 도전성 실(CSL)을 통해 타이밍 컨트롤러(TCON) 및 전원부(PIC)와 연결될 수 있다. 따라서, 타이밍 컨트롤러(TCON) 및 전원부(PIC)로부터 공급되는 공통 신호 및 공통 전압은 도전성 실(CSL)과 공통 패드들(CPn, CPn+1, CPn+2, ...)을 통해 공통 배선들(CLn, CLn+1, CLn+2, ...)로 공급된다.
한편, 공통 패드들(CPn, CPn+1, CPn+2, ...)은 게이트 배선(GL) 및 공통 배선들(CLn, CLn+1, CLn+2, ...)과 같은 물질로 같은 층에 형성될 수 있다. 이 경우, 공통 패드들(CPn, CPn+1, CPn+2, ...)이 게이트 절연막(GI) 및 보호막(PAS)과 같은 절연막들에 의해 덮여 있을 수 있다. 절연막들을 패턴하여, 공통 패드들(CPn, CPn+1, CPn+2, ...)을 노출하는 공통 패드 콘택홀들을 형성하고, 맨 위층에, 콘택홀들을 통해 공통 패드들(CPn, CPn+1, CPn+2, ...)과 접촉하는 공통 패드 단자들을 형성할 수 있다. 그러면, 공통 패드 단자들이 도전성 실(CSL)과 접촉함으로써, 공통 패드들(CPn, CPn+1, CPn+2, ...) 모두를 도전성 실(CSL)과 전기적으로 연결할 수 있다. 이러한 구조는, 종래 기술에서 게이트 패드(GP) 및 게이트 패드 단자(GPT)의 구조와 동일한 것으로, 본 발명의 핵심에 관련된 것이 아니므로 편의상 도면으로 구체적으로 도시하지는 않았다.
또한, 도전성 실(CSL) 하부에는 접지 배선이 더 형성될 수 있다. 접지 배선은 공통 패드들(CPn, CPn+1, CPn+2, ...)과 전기적으로 연결되지 않도록 형성하는 것이 바람직할 수 있다. 이 경우, 접지 배선의 패턴을 조절하여, 공통 패드들(CPn, CPn+1, CPn+2, ...)이 접지 배선과 분리된 섬 형상을 갖도록 형성할 수 있다. 마찬가지로, 이 구조도, 본 발명의 핵심에 관련된 것이 아니므로 편의상 도면으로 구체적으로 도시하지는 않았다.
본 발명의 제2 실시 예에 의한 비 표시 영역(NA)에는 공통 패드들(CPn, CPn+1, CPn+2, ...), 게이트 구동부(GP) 및 도전성 실(CSL)을 포함한다. 이 비 표시 영역(NA)의 크기가 표시 패널(DPL)의 베젤 영역을 결정한다. 제2 실시 예에서는 공통 패드들(CPn, CPn+1, CPn+2, ...)은 실제로 도전성 실(CSL)과 같은 영역 내에 형성되므로, 제1 실시 예의 경우보다, 베젤 영역의 폭이 더 좁다.
본 발명의 제2 실시 예를 구현한 예에 의하면, 표시 패널(DPL)의 크기에 따라 다소 차이가 있을 수 있지만, 베젤 영역은, 게이트 구동부(GP)에 약 4.5~6mm, 그리고 실(SEAL)에 약 2mm의 폭을 필요로 한다. 즉, 베젤 영역을 결정하는 비 표시 영역(AA)의 최대 폭은 게이트 구동부(GP)와 도전성 실(CSL)을 형성하기에 충분한 최소 폭에 대응하는 값을 갖는다. 따라서, 본 발명의 제1 실시 예에 의하면, 표시 패널(DPL)의 외곽 마진(margin) 공간을 고려했을 때, 베젤 영역은 약 6.5 ~ 10mm의 폭을 갖는, 협 베젤(Narrow Bezel) 구조를 구현할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 PAS: 보호막
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 ES: 에치 스토퍼
AA: 표시 영역 NA: 비 표시 영역
DPL: 표시 패널 SEAL: 실
CSL: 도전성 실 CLv: 수직 공통 배선
CP: 공통 패드

Claims (6)

  1. 표시 영역과 표시 영역의 외측 주변에 배치된 비 표시 영역을 포함하는 기판;
    상기 비 표시 영역에 형성된 게이트 구동 회로;
    상기 게이트 구동 회로 외측에 배치되는 공통 패드; 그리고
    상기 공통 패드와 접촉하며 상기 게이트 구동 회로 외측에 배치되는 도전성 실을 포함하는 것을 특징으로 하는 평판 표시 패널.
  2. 제 1 항에 있어서,
    상기 공통 패드와 상기 도전성 실은 서로 접촉하여 전기적으로 연결되는 것을 특징으로 하는 평판 표시 패널.
  3. 제 1 항에 있어서,
    상기 공통 패드와 상기 도전성 실은 동일한 면적 공간 내에 형성된 것을 특징으로 하는 평판 표시 패널.
  4. 제 1 항에 있어서,
    상기 게이트 구동회로는 상기 표시 영역에 형성된 게이트 배선과 연결되고:
    상기 공통 패드는 상기 표시 영역에 형성되며 상기 게이트 배선과 평행하게 배열된 공통 배선과 연결되는 것을 특징으로 하는 평판 표시 패널.
  5. 제 1 항에서,
    상기 비 표시 영역의 최대 폭은, 상기 게이트 구동회로 및 상기 도전성 실이 차지하는 최소 폭에 대응하는 것을 특징으로 하는 평판 표시 패널.
  6. 제 1 항에 있어서,
    상기 비 표시 영역의 폭은 상기 평판 표시 패널의 베젤 영역에 대응하는 것을 특징으로 하는 평판 표시 패널.
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