KR20140065185A - 리드 동작 시 온도 보상된 워드 라인 전압을 인가하는 반도체 메모리 장치 및 그 방법 - Google Patents

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Abstract

본 발명은, 데이터 리드 동작 시 온도 보상된 워드 라인 전압을 워드 라인에 인가하는 반도체 메모리 장치에 관한 것이다.
본 발명에서는, 다수의 워드 라인과, 다수의 비트 라인과, 워드 라인 및 비트 라인에 연결된 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이와, 리드 동작 시, 선택된 워드 라인에 온도 보상된 리드 전압을 인가하고, 선택되지 않은 워드 라인에 온도 보상된 패스 전압을 인가하는 워드 라인 전압 인가부를 포함하는 반도체 메모리 장치가 개시된다.

Description

리드 동작 시 온도 보상된 워드 라인 전압을 인가하는 반도체 메모리 장치 및 그 방법{Semiconductor Memory Device for applying temperature-compensated word line voltage in read operation and method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 데이터 리드 동작 시 워드 라인에 온도 보상된 워드 라인 전압을 인가하는 반도체 메모리 장치에 관한 것이다.
온도 변동에 따라 플래시 메모리 셀의 문턱전압(Vth)도 변동이 발생한다.
따라서, 온도에 따른 문턱 전압의 천이를 고려하여 검증 리드 시 또는 정상리드 시 선택된 워드 라인에 온도 보상된 리드 전압을 인가하여 메모리 셀에 저장된 데이터 정보를 획득하게 된다.
이러한 온도 보상을 하지 않을 경우, 에러 비트가 증가하여 페일(fail)이 발생하게 된다.
도 1은 일반적인 온도 변화에 따른 메모리 셀의 문턱 전압의 천이를 설명하기 위한 도면이다.
임의의 워드 라인(WLa)에 연결된 메모리 셀들은 프로그램된 상태의 메모리 셀들을 포함할 수 있다. 프로그램된 상태의 메모리 셀들은 디폴트 온도 하에서 실선(L1)으로 표시된 문턱 전압 분포에 속한 문턱 전압을 가질 수 있다. 이 경우, 문턱 전압 분포(L1)에 속한 메모리 셀들의 문턱 전압들은 정상 리드 시 리드 전압(V1)을 통해, 검증 리드 시 검증 리드 전압(V2)를 통해 판별될 수 있다.
문턱 전압 분포(L1)는 온도 변화로 인해 점선으로 표시된 문턱 전압 분포(L2)로 천이될 수 있다. 이 경우, 문턱 전압 분포(L2)에 속한 메모리 셀들의 문턱 전압들은 정상 리드 시 온도 보상된 리드 전압(V1')을 통해, 검증 리드 시 온도 보상된 검증 리드 전압(V2')을 통해 판별될 수 있다.
본 발명의 목적은 데이터 리드 시 온도 변화에 따른 데이터 리드 에러를 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 반도체 메모리 장치의 데이터 리드 시 온도 변화에 따른 데이터 리드 에러를 줄일 수 있는 워드 라인 전압 인가 방법을 제공하는데 있다.
본 발명의 목적을 해결하기 위하여, 본 발명의 일 양태에 따른 반도체 메모리 장치는, 다수의 워드 라인과, 다수의 비트 라인과, 워드 라인 및 비트 라인에 연결된 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이과, 리드 동작 시, 선택된 워드 라인에 온도 보상된 리드 전압을 인가하고, 선택되지 않은 워드 라인에 온도 보상된 패스 전압을 인가하는 워드 라인 전압 인가부를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 워드 라인 전압 인가부는, 온도를 검출하고, 검출된 온도에 대응하는 온도 보상된 리드 전압 및 패스 전압을 출력하는 워드 라인 전압 생성부와, 선택된 워드 라인에 상기 리드 전압을 인가하고, 선택되지 않은 워드 라인에 상기 패스 전압을 인가하는 로우 디코더를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 워드 라인 전압 생성부는, 온도를 검출하는 온도 검출부와, 온도에 따라 패스 전압을 온도 보상하기 위한 제1 온도 보상 데이터를 저장하는 제1 룩업 테이블과, 온도에 따라 리드 전압을 온도 보상하기 위한 제2 온도 보상 데이터를 저장하는 제2 룩업 테이블과, 검출된 상기 온도에 대응하는 상기 제1 온도 보상 데이터 및 상기 제2 온도 보상 데이터를 독출하고, 상기 제1 온도 보상 데이터에 대응하는 패스 전압 보상 신호 및 상기 제2 온도 보상 데이터에 대응하는 리드 전압 보상 신호를 출력하는 보상부와, 상기 패스 전압 보상 신호에 상응하는 상기 패스 전압을 출력하는 패스 전압 생성부와, 상기 리드 전압 보상 신호에 상응하는 상기 리드 전압을 출력하는 리드 전압 생성부를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 다수의 비휘발성 메모리 셀은 n레벨의 문턱 전압을 갖고, 상기 워드 라인 전압 인가부는, 선택된 워드 라인에는 온도 보상된 제1 레벨 리드 전압부터 온도 보상된 제n 레벨 리드 전압을 차례로 인가하고, 선택되지 않은 워드 라인에는 온도 보상된 패스 전압을 인가할 수 있다.
본 발명의 일 실시예에 따르면, 상기 다수의 비휘발성 메모리 셀은 n레벨의 문턱 전압을 갖고, 상기 제2 온도 보상 데이터는, 레벨 별 온도 보상 데이터를 포함하고, 상기 보상부는, 상기 제1 온도 보상 데이터에 상응하는 패스 전압 보상 신호를 출력하고, 제1 레벨 제2 온도 보상 데이터에 상응하는 리드 전압 보상 신호부터 제n 레벨 제2 온도 보상 데이터에 상응하는 리드 전압 보상 신호를 차례로 출력할 수 있다.
본 발명의 일 실시예에 따르면, 상기 다수의 비휘발성 메모리 셀은 n레벨의 문턱 전압을 갖고, 상기 워드 라인 전압 인가부는, 선택된 워드 라인에 온도 보상된 해당 레벨 리드 전압을 인가하고 선택되지 않은 워드 라인에 온도 보상된 해당 레벨 패스 전압을 인가하는 레벨 별 워드 라인 전압 인가 과정을 제1 레벨부터 제n 레벨까지 차례로 수행할 수 있다.
본 발명의 일 실시예에 따르면, 상기 다수의 비휘발성 메모리 셀은 n레벨의 문턱 전압을 갖고, 상기 제1 온도 보상 데이터는, 레벨 별 온도 보상 데이터를 포함하고, 상기 제2 온도 보상 데이터는, 레벨 별 온도 보상 데이터를 포함하고, 상기 보상부는, 해당 레벨 제1 온도 보상 데이터에 상응하는 패스 전압 보상 신호를 출력하고 해당 레벨 제2 온도 보상 데이터에 상응하는 리드 전압 보상 신호를 출력하는 레벨 별 보상 신호 발생 과정을 제1 레벨부터 제n 레벨까지 차례로 수행할 수 있다.
본 발명의 일 실시예에 따르면, 상기 메모리 셀 어레이는 NAND형 플래시 메모리 셀 어레이일 수 있다.
본 발명의 다른 양태에 따른 반도체 메모리 장치는, 다수의 워드 라인과, 다수의 비트 라인과, 워드 라인 및 비트 라인에 연결된다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이와, 리드 동작 시, 제1 모드에서는, 선택된 워드 라인에 온도 보상된 리드 전압을 인가하고, 제2 모드에서는, 선택된 워드 라인에 온도 보상된 리드 전압을 인가하고 선택되지 않은 워드 라인에 온도 보상된 패스 전압을 인가하는 워드 라인 전압 인가부를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 모드는, 리드된 데이터의 에러 검출율이 소정 비율 미만인 상태이고, 상기 제2 모드는, 리드된 데이터의 에러 검출율이 소정 비율 이상인 상태일 수 있다.
본 발명의 일 실시예에 따르면, 상기 워드 라인 전압 인가부는, 리드된 데이터에서 에러를 검출하는 에러 정정 회로와, 온도를 검출하고, 에러 검출율이 소정 비율 미만인 상기 제1 모드에서는 검출된 온도에 대응하는 보상된 리드 전압을 출력하고, 에러 검출율이 소정 비율 이상인 상기 제2 모드에서는 검출된 온도에 대응하는 온도 보상된 리드 전압 및 패스 전압을 출력하는 워드 라인 전압 생성부와, 선택된 워드 라인에 상기 리드 전압을 인가하고, 선택되지 않은 워드 라인에 상기 패스 전압을 인가하는 로우 디코더를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 다수의 비휘발성 메모리 셀은 n레벨의 문턱 전압을 갖고, 상기 워드 라인 전압 인가부는, 상기 제1 모드에서, 선택된 워드 라인에 온도 보상된 제1 레벨 리드 전압부터 온도 보상된 제n 레벨 리드 전압을 차례로 인가할 수 있다.
본 발명의 일 실시예에 따르면, 상기 워드 라인 전압 인가부는, 상기 제2 모드에서, 선택된 워드 라인에는 온도 보상된 제1 레벨 리드 전압부터 온도 보상된 제n 레벨 리드 전압을 차례로 인가하고, 선택되지 않은 워드 라인에는 온도 보상된 패스 전압을 인가할 수 있다.
본 발명의 일 실시예에 따르면, 상기 워드 라인 전압 인가부는, 상기 제2 모드에서, 선택된 워드 라인에 온도 보상된 해당 레벨 리드 전압을 인가하고 선택되지 않은 워드 라인에 온도 보상된 해당 레벨 패스 전압을 인가하는 레벨 별 워드 라인 전압 인가 과정을 제1 레벨부터 제n 레벨까지 차례로 수행할 수 있다.
본 발명의 일 실시예에 따르면, 상기 메모리 셀 어레이는 NAND형 플래시 메모리 셀 어레이일 수 있다.
본 발명에 따르면, 온도 변화에 따른 데이터 리드 시의 에러 발생을 효율적으로 줄일 수 있다.
도 1은 일반적인 온도 변화에 따른 메모리 셀의 문턱 전압의 천이를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 온도 별 메모리 셀의 문턱 전압의 변화를 설명하는 도면이다.
도 3a는 본 발명의 실시예에 따라 선택되지 않은 워드 라인에 온도 보상된 패스 전압을 인가할 경우에 선택된 워드 라인에 연결된 메모리 셀의 문턱 전압 산포 곡선을 나타낸 도면이다.
도 3b는 도 3a의 문턱 전압 산포 곡선에 대응하는 선택되지 않은 워드 라인에 적용된 패스 전압 보상 라인을 나타낸 도면이다.
도 4a는 본 발명의 실시예에 따른 레벨 별 패스 전압 보상 라인을 나타내는 도면이다.
도 4b는 본 발명의 실시예에 따른 레벨 별 패스 전압 보상 라인을 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 블록 구성도이다.
도 6은 도 5의 워드라인 전압 발생부의 개략적인 블록 구성도이다.
도 7은 본 발명의 실시예에 따른 리드 동작 시 워드 라인에 워드 라인 전압을 인가하는 방법을 설명하기 위한 흐름도이다.
도 8은 본 발명의 실시예에 따른 리드 동작 시 워드 라인에 워드 라인 전압을 인가하는 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 블록 구성도이다.
도 10은 도 9의 워드라인 전압 발생부의 개략적인 블록 구성도이다.
도 11은 본 발명의 실시예에 따른 리드 동작 시 워드 라인에 워드 라인 전압을 인가하는 방법을 설명하기 위한 흐름도이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 정보처리 시스템의 일 예를 나타내는 블록도이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 2는 본 발명의 실시예에 따른 온도 별 메모리 셀의 문턱 전압의 변화를 설명하는 도면이다.
일반적으로 메모리 셀의 특성 상 온도가 상승하면 문턱 전압(Vth)은 감소하고, 온도가 하강하면 문턱 전압(Vth)은 증가할 수 있다.
따라서, 선택된 워드 라인에 연결된 메모리 셀의 메모리 데이터를 리드하기 위해 온도에 따라 보상된 리드 전압을 선택된 워드 라인에 인가한다.
현재의 온도가 디폴트 온도(T0)보다 낮은 온도 T1인 경우에는, 메모리 셀의 문턱 전압(Vth)은 디폴트 문턱 전압(Vth0)보다 큰 문턱 전압(Vth1)으로 증가하고, 디폴트 리드 전압에 문턱 전압의 증가분(△V1)을 반영한 리드 전압을 선택된 워드 라인에 인가한다.
현재의 온도가 디폴트 온도(T0)보다 높은 온도 T2인 경우에는, 메모리 셀의 문턱 전압(Vth)은 디폴트 문턱 전압(Vth0)보다 작은 문턱 전압(Vth2)으로 감소하고, 디폴트 리드 전압에 문턱 전압의 감소분(△V2)을 반영한 리드 전압을 선택된 워드 라인에 인가한다.
온도 보상을 위해 디폴트 리드 전압에 반영되는 보상분은 문턱 전압의 증가분 또는 감소분과 동일한 것이 바람직하나, 이에 한정되지는 않는다. 예를 들면, 온도 변화에 따라 일정 비율로 증가하거나 감소하는 보상분을 반영할 수도 있다.
도 3a는 본 발명의 실시예에 따라 선택되지 않은 워드 라인에 온도 보상된 패스 전압을 인가할 경우에 선택된 워드 라인에 연결된 메모리 셀의 문턱 전압 산포 곡선을 나타낸 도면이다.
도 3b는 도 3a의 문턱 전압 산포 곡선에 대응하는 선택되지 않은 워드 라인에 적용된 패스 전압 보상 라인을 나타낸 도면이다.
도 3a은 7레벨 메모리 셀의 경우를 나타내고 있다.
도 3a의 실선은 도 3b의 기준 라인(CLref)을 적용한 기준 문턱 전압 산포 곡선(1)을 나타내고, 도 3a의 점선은 도 3b의 제1 비교 라인(CLcom1)을 적용한 제1 비교 문턱 전압 산포 곡선(2)을 나타내고, 도 3a의 일점 쇄선은 도 3b의 제2 비교 라인(CLcom2)을 적용한 제2 비교 문턱 전압 산포 곡선(3)을 나타낸다.
도 3a의 3 개의 문턱 전압 산포 곡선에서 레벨 4에 위치하는 골의 깊이를 보면, 기준 문턱 전압 산포 곡선(1)의 골의 깊이보다 제1 비교 문턱 전압 산포 곡선(2)의 골의 깊이가 더 깊다는 것을 알 수 있다.
이는 선택된 워드 라인에 제4레벨 리드 전압을 인가할 때, 선택되지 않은 워드 라인에 제1 비교 라인(CLcom1)을 따르는 보상된 패스 전압을 인가할 경우, 문턱 전압의 산포가 개선되어 에러 비트 발생을 줄일 수 있다는 것을 나타낸다.
또한, 도 3a의 3 개의 문턱 전압 산포 곡선에서 레벨 5에 위치하는 골의 깊이를 보면, 기준 문턱 전압 산포 곡선(1)의 골의 깊이보다 제2 비교 문턱 전압 산포 곡선(3)의 골의 깊이가 더 깊다는 것을 알 수 있다.
이는 선택된 워드 라인에 제5 레벨 리드 전압을 인가할 때, 선택되지 않은 워드 라인에 제2 비교 라인(CLcom2)을 따르는 보상된 패스 전압을 인가할 경우, 문턱 전압의 산포가 개선되어 에러 비트 발생을 줄일 수 있다는 것을 나타낸다.
본 발명에서는, 데이터 리드 시 선택되지 않은 워드 라인에 패스 전압을 인가함에 있어서, 멀티 레벨의 레벨 별 리드 전압이 선택된 워드 라인에 순차적으로 인가될 때, 선택된 워드 라인에 인가되는 레벨 리드 전압에 무관하게 단일의 패스 전압 보상 라인을 적용한 온도 보상된 패스 전압을 선택되지 않은 워드 라인에 인가할 수 있다.
또한, 에러 비트 방지의 극대화를 위하여 멀티 레벨의 레벨 별 리드 전압이 선택된 워드 라인에 순차적으로 인가될 때, 매 레벨마다 선택되지 않은 워드 라인에 해당 레벨에 대응하는 패스 전압 보상 라인을 따르는 온도 보상된 패스 전압을 인가할 수 있다.
도 4a는 본 발명의 실시예에 따른 레벨 별 패스 전압 보상 라인을 나타내는 도면이다.
도 4a는 7레벨 메모리 셀에 적용되는 레벨 별 패스 전압 보상 라인을 보여주고 있다. 제1 레벨 패스 전압 보상 라인(RD1), 제2 레벨 패스 전압 보상 라인(RD2), 및 제6 레벨 패스 전압 보상 라인(RD6)은 동일한 패스 전압 보상 라인이 적용되고 있다.
여기서, 제n 레벨 패스 전압 보상 라인은 선택된 워드 라인에 제1 레벨 리드 전압이 인가될 때 선택되지 않은 워드 라인에 인가되는 온도에 따른 패스 전압을 나타낸다.
도 4a에서, 패스 전압 보상 라인의 기울기는 제5 레벨 패스 전압 보상 라인(RD5), 제7 레벨 패스 전압 보상 라인(RD7), 제1 레벨 패스 전압 보상 라인(RD1), 제3 레벨 패스 전압 보상 라인(RD3), 제4 레벨 패스 전압 보상 라인(RD4) 순으로 커지고 있다.
제5 및 제7 레벨 패스 전압 보상 라인(RD5, RD7)은 온도가 증가할수록 패스 전압은 감소하므로 기울기가 음의 값이고, 제1 레벨 패스 전압 보상 라인(RD1)은 온도에 무관하게 패스 전압이 일정하므로 기울기가 0이고, 제3 및 제4 레벨 패스 전압 보상 라인(RD3, RD4)은 온도가 증가할수록 패스 전압이 증가하므로 기울기가 양의 값이다.
도 4a에서, 반도체 메모리 장치의 온도가 T1인 경우, 선택된 워드 라인에 제1 레벨, 제2 레벨, 제6 레벨 리드 전압이 인가될 때 선택되지 않은 워드 라인에는 패스 전압 Vpass1이 인가되고, 선택된 워드 라인에 제3 레벨 리드 전압이 인가될 때 선택되지 않은 워드 라인에는 패스 전압 Vpass3이 인가되고, 선택된 워드 라인에 제4 레벨 리드 전압이 인가될 때 선택되지 않은 워드 라인에는 패스 전압 Vpass4이 인가되고, 선택된 워드 라인에 제5 레벨 리드 전압이 인가될 때 선택되지 않은 워드 라인에는 패스 전압 Vpass5이 인가되고, 선택된 워드 라인에 제7 레벨 리드 전압이 인가될 때 선택되지 않은 워드 라인에는 패스 전압 Vpass7이 인가된다.
또한, 각 패스 전압 보상 라인은 기준 온도(T0)에서 동일한 패스 전압 값을 갖고 있음을 알 수 있다.
실시예에 따라서는, 도 4b에서처럼, 각 패스 전압 보상 라인은 기준 온도에서 서로 다른 패스 전압 값을 가질 수도 있음을 알 수 있다.
이러한 패스 전압 보상 라인 특성은 반도체 메모리 생산 환경에 따라 칩 별로 다르게 설정될 수 있다.
실시예에 따라서는, 온도 보상된 패스 전압이 모든 선택되지 않은 워드 라인에 인가되는 것이 아니라, 선택되지 않은 워드 라인 중 특정 워드 라인, 예를 들면, 선택된 워드 라인에 양측으로 가장 인접한 워드 라인 또는 선택된 워드 라인에 양측으로 인접한 특정 개수의 워드 라인에 인가될 수도 있다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 블록 구성도이다.
도 5를 참조하면, 반도체 메모리 장치(500)는 제어 로직(510), 워드라인 전압 발생부(520), 메모리 셀 어레이(530), 로우 디코더(540), 감지증폭기 및 기입 드라이버 회로(550), 컬럼 디코더(560) 및 입출력 인터페이스(570)을 포함할 수 있다. 반도체 메모리 장치는 플래시 메모리 장치일 수 있다.
제어 로직(510)은 리드 명령에 따라 상기 워드라인 전압 발생부(520)로 전압발생제어신호(CVG)를 출력한다.
워드라인 전압 발생부(520)는 전압발생제어신호(CVG)에 응답하여 온도 보상된 패스전압 및 온도 보상된 리드 전압을 로우 디코더(540)로 출력한다.
메모리 셀 어레이(530)는 다수의 워드 라인과 다수의 비트라인을 포함하고, 워드 라인 및 비트 라인에 연결된 다수의 메모리 셀을 포함한다. 메모리 셀 어레이는 낸드(NAND)형일 수 있다. 메모리 셀은 n 레벨의 문턱 전압을 갖는 멀티 레벨 메모리 셀일 수 있다.
로우 디코더(540)는 로우 어드레스에 따라 선택된 워드라인에는 리드 전압을 인가하고 선택되지 않은 워드라인 중 전부 또는 특정 일부에는 패스 전압을 인가할 수 있다.
감지증폭기 및 기입 드라이버 회로(550)는 리드 동작 시 메모리 셀 어레이(530)로부터 데이터를 읽도록 구성되고, 프로그램 동작 시 메모리 셀 어레이(530)에 데이터를 기입하도록 구성된다. 감지증폭기 및 기입 드라이버 회로(550)는 잘 알려진 페이지 버퍼 회로로도 불린다.
컬럼 디코더(560)는 감지증폭기 및 기입 드라이버 회로(550)에 의해서 읽혀진 데이터를 정해진 단위(예컨대, 바이트 단위 등)로 선택하도록 구성된다.
입출력 인터페이스(570)는 컬럼 디코더(560)에 의해 선택된 데이터를 외부로 전송한다.
상기 제어 로직(510)과, 상기 워드라인 전압 발생부(520)와, 상기 로우 디코더(540)는 프로그램 검증 리드 동작 시 또는 정상 리드 동작 시, 선택된 워드 라인에 온도 보상된 리드 전압을 인가하고, 선택되지 않은 워드 라인에 온도 보상된 패스 전압을 인가하는 워드 라인 전압 인가부(501)를 구성할 수 있다.
도 6은 도 5의 워드라인 전압 발생부의 개략적인 블록 구성도이다.
도 6을 참조하면, 워드라인 전압 발생부는, 온도 검출부(521), 제1 룩업 테이블(522), 제2 룩업 테이블(523), 보상부(524), 패스전압 발생부(525), 리드전압 발생부(526)를 포함할 수 있다.
온도 검출부(521)는 메모리 장치의 현재 온도를 검출하고 검출된 온도에 대응하는 온도 데이터(TD)를 보상부(524)로 출력한다.
제1 룩업 테이블(522)은 선택되지 않은 워드 라인에 인가되는 패스 전압에 대한 온도 보상 데이터를 저장한다.
제1 룩업 테이블(522)에는 선택된 워드 라인에 인가되는 리드 전압의 레벨에 무관한 단일의 온도 보상 데이터가 저장되거나, 선택된 워드 라인에 인가되는 레벨 별 리드 전압에 대응하도록 레벨 별로 설정된 온도 보상 데이터가 저장될 수 있다.
제2 룩업 테이블(523)에는 선택된 워드 라인에 인가되는 리드 전압에 대한 온도 보상 데이터가 문턱 전압 레벨 별로 저장되어 있다.
보상부(524)는 온도 데이터(TD)를 입력받고, 제1 룩업 테이블로부터 온도 데이터에 대응하는 제1 온도 보상 데이터(FLD)를 독출하고, 제2 룩업 테이블로부터 온도 데이터에 대응하는 제2 온도 보상 데이터(SLD)를 독출한다.
일 실시예에 따르면, 보상부(524)는, 제어 로직(510)으로부터의 전압발생제어신호(CVG)에 응답하여, 제1 온도 보상 데이터(FLD)에 상응하는 패스 전압 보상 신호(CVp)를 메모리 셀의 문턱 전압 레벨에 무관한 일정한 값으로 출력하고, 제2 온도 보상 데이터(SLD)에 상응하는 리드 전압 보상 신호(CVr)를 문턱 전압 레벨 순에 따라 차례로 출력한다.
일 실시예에 따르면, 보상부(524)는, 제어 로직(510)으로부터의 전압발생제어신호(CVG)에 따라, 제1 온도 보상 데이터(FLD)에 상응하는 패스 전압 보상 신호(CVp)를 문턱 전압 레벨 순에 따라 차례로 출력하고, 제2 온도 보상 데이터(SLD)에 상응하는 리드 전압 보상 신호(CVr)를 문턱 전압 레벨 순에 따라 차례로 출력한다. 예를 들면, 전압발생제어신호(CVG)에 따라, 제1 레벨에 대한 패스 전압 보상 신호 및 리드 전압 보상 신호를 출력한 후, 제2 레벨에 대한 패스 전압 보상 신호 및 리드 전압 보상 신호를 출력하는 식으로 제1 레벨에 대한 패스 전압 보상 신호 및 리드 전압 보상 신호부터 제n 레벨에 대한 패스 전압 보상 신호 및 리드 전압 보상 신호까지 레벨 순에 따라 차례로 출력한다.
패스 전압 발생부(525)는 패스 전압 보상 신호(CVp)에 상응하는 패스 전압(Vpass)을 생성하여 출력한다.
리드 전압 발생부(526)는 리드 전압 보상 신호(CVr)에 상응하는 리드 전압(Vread)을 생성하여 출력한다.
도 7은 본 발명의 실시예에 따른 리드 동작 시 워드 라인에 워드 라인 전압을 인가하는 방법을 설명하기 위한 흐름도이다.
도 5, 6 및 7을 참조하면, 먼저, 온도 검출부(521)에서, 메모리 장치의 현재 온도를 검출한다(S702).
다음으로, 보상부(524)에서, 검출된 현재 온도에 대응하는 제1 온도 보상 데이터 및 레벨 별 제2 온도 보상 데이터를 제1 룩업 테이블(522) 및 제2 룩업 테이블(524)로부터 독출한다(S704).
다음으로, 보상부(524)에서, 제1 온도 보상 데이터에 상응하는 패스 전압 보상 신호를 출력하고, 패스 전압 보상부(525)에서, 패스 전압 보상 신호에 상응하는 패스 전압을 출력하고, 로우 디코더(540)에서, 선택되지 않은 워드 라인에 패스 전압을 인가한다(S706).
다음으로, 보상부(524)에서, 레벨 별 제2 온도 보상 데이터에 상응하는 레벨 별 리드 전압 보상 신호를 레벨 별로 차례로 출력하고, 리드 전압 보상부(525)에서, 레벨 별 리드 전압 보상 신호에 상응하는 리드 전압을 레벨 별로 차례로 출력하고, 로우 디코더(540)에서, 선택된 워드 라인에 리드 전압을 레벨 별로 차례로 인가한다(S708).
도 8은 본 발명의 실시예에 따른 리드 동작 시 워드 라인에 워드 라인 전압을 인가하는 방법을 설명하기 위한 흐름도이다.
도 5, 6 및 8을 참조하면, 먼저, 온도 검출부(521)에서, 메모리 장치의 현재 온도를 검출한다(S802).
다음으로, 보상부(524)에서, 검출된 현재 온도에 대응하는 레벨 별 제1 온도 보상 데이터 및 레벨 별 제2 온도 보상 데이터를 제1 룩업 테이블(522) 및 제2 룩업 테이블(524)로부터 독출한다(S804).
다음으로, 보상부(524)에서, 제m 레벨 제1 온도 보상 데이터에 상응하는 제m레벨 패스 전압 보상 신호 및 제m 레벨 제2 온도 보상 데이터에 상응하는 제m 레벨 리드 전압 보상 신호를 출력하고, 패스 전압 발생부(525) 및 리드 전압 발생부(526)에서, 제m 레벨 패스 전압 보상 신호에 상응하는 제m 레벨 패스 전압 및 제m 레벨 리드 전압 보상 신호에 상응하는 제m 레벨 리드 전압을 출력하고, 로우 디코더(540)에서, 선택되지 않은 워드 라인에 제m 레벨 패스 전압을 인가하고, 선택된 워드 라인에 제m 레벨 리드 전압을 인가하는 레벨 별 워드 라인 전압 인가 과정(S808)을 제1 레벨부터 제n 레벨까지 순서대로 진행한다(S806, S810, S812).
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 블록 구성도이다.
도 9를 참조하면, 반도체 메모리 장치(500)는, 제어 로직(910), 워드라인 전압 발생부(920), 메모리 셀 어레이(930), 로우 디코더(940), 감지증폭기 및 기입 드라이버 회로(950), 컬럼 디코더(960), 에러 정정 회로(970) 및 입출력 인터페이스(980)을 포함할 수 있다. 반도체 메모리 장치는 플래시 메모리 장치일 수 있다.
제어 로직(910)은 리드 명령에 따라 상기 워드라인 전압 발생부(920)로 전압발생제어신호(CVG)를 출력하고, 에러 정정 회로(970)로부터 에러 검출 신호(ED)를 입력받아 에러 검출율이 소정 비율을 초과할 경우, 패스 전압 보상 활성화 신호(ACPV)를 출력한다.
워드라인 전압 발생부(920)는 전압발생제어신호(CVG)에 따라 온도 보상된 리드 전압을 로우 디코더(940)로 출력하거나, 패스 전압 보상 활성화 신호(ACPV)에 응답하여 전압발생제어신호(CVG)에 따라 온도 보상된 리드 전압 및 온도 보상된 패스 전압을 로우 디코더(940)로 출력한다.
메모리 셀 어레이(930)는 다수의 워드 라인과 다수의 비트라인을 포함하고, 워드 라인 및 비트 라인에 연결된 다수의 메모리 셀을 포함한다. 메모리 셀 어레이는 낸드형일 수 있다. 메모리 셀은 n 레벨의 문턱 전압을 갖는 멀티 레벨 메모리 셀일 수 있다.
로우 디코더(940)는 리드 전압만을 입력받은 경우에는 로우 어드레스에 따라 선택된 워드 라인에 리드 전압을 인가하고, 리드 전압 및 패스 전압을 입력받은 경우에는 로우 어드레스에 따라 선택된 워드라인에는 리드 전압을 인가하고 선택되지 않은 워드라인 중 전부 또는 특정된 일부에는 패스 전압을 인가한다.
감지증폭기 및 기입 드라이버 회로(950)는 리드 동작 시 메모리 셀 어레이(930)로부터 데이터를 읽도록 구성되고, 프로그램 동작 시 메모리 셀 어레이(930)에 데이터를 기입하도록 구성된다.
컬럼 디코더(960)는 감지증폭기 및 기입 드라이버 회로(950)에 의해서 읽혀진 데이터를 정해진 단위(예컨대, 바이트 단위 등)로 선택하도록 구성된다.
에러 정정 회로(970)는 컬럼 디코더(960)에 의해 선택된 데이터에 대한 에러 여부를 검출하고, 발생된 에러를 정정한다. 에러가 발생된 경우에는, 선택된 데이터의 비트 수 정보 및 에러가 발생한 비트 수 정보를 포함하는 에러 검출 신호(ED)를 출력한다.
입출력 인터페이스(980)는 에러 정정 회로(970)를 통과한 데이터를 외부로 전송한다.
상기 제어 로직(910)과, 상기 워드라인 전압 생성부(920)와, 상기 로우 디코더(940)와, 상기 에러 정정 회로(970)는 프로그램 검증 리드 동작 시 또는 정상 리드 동작 시, 제1 모드에서는, 선택된 워드 라인에 온도 보상된 리드 전압을 인가하고, 제2 모드에서는, 선택된 워드 라인에 온도 보상된 리드 전압을 인가하고 선택되지 않은 워드 라인에 온도 보상된 패스 전압을 인가하는 워드 라인 전압 인가부(901)를 구성할 수 있다.
도 10은 도 9의 워드라인 전압 발생부의 개략적인 블록 구성도이다.
도 10을 참조하면, 워드라인 전압 발생부는, 온도 검출부(921), 제1 룩업 테이블(922), 제2 룩업 테이블(923), 보상부(924), 패스전압 발생부(925), 리드전압 발생부(926)를 포함할 수 있다.
온도 검출부(921), 제1 룩업 테이블(922), 제2 룩업 테이블(923), 패스전압 발생부(925), 리드전압 발생부(926)에 대한 설명은 도 6에서 설명한 바와 같으므로 생략하기로 한다.
보상부(924)는 온도 검출부(921)로부터 온도 데이터(TD)를 입력받는다.
보상부(924)는 제어 로직(910)으로부터 패스 전압 보상 활성화 신호(ACPV)를 입력받은 경우에는, 제1 룩업 테이블(922)로부터 온도 데이터에 대응하는 제1 온도 보상 데이터(FLD)를 독출하고, 제2 룩업 테이블(923)로부터 온도 데이터에 대응하는 제2 온도 보상 데이터(SLD)를 독출한다.
일 실시예에 따르면, 보상부(924)는, 제어 로직(910)으로부터의 전압발생제어신호(CVG)에 응답하여, 제1 온도 보상 데이터(FLD)에 상응하는 패스 전압 보상 신호(CVp)를 메모리 셀의 문턱 전압 레벨에 무관한 일정한 값으로 출력하고, 제2 온도 보상 데이터(SLD)에 상응하는 리드 전압 보상 신호(CVr)를 문턱 전압 레벨 순에 따라 차례로 출력한다.
일 실시예에 따르면, 보상부(924)는, 제어 로직(910)으로부터의 전압발생제어신호(CVG)에 따라, 제1 온도 보상 데이터(FLD)에 상응하는 패스 전압 보상 신호(CVp)를 문턱 전압 레벨 순에 따라 차례로 출력하고, 제2 온도 보상 데이터(SLD)에 상응하는 리드 전압 보상 신호(CVr)를 문턱 전압 레벨 순에 따라 차례로 출력한다. 예를 들면, 전압발생제어신호(CVG)에 따라, 제1 레벨에 대한 패스 전압 보상 신호 및 리드 전압 보상 신호를 출력한 후, 제2 레벨에 대한 패스 전압 보상 신호 및 리드 전압 보상 신호를 출력하는 식으로 제1 레벨에 대한 패스 전압 보상 신호 및 리드 전압 보상 신호부터 제n 레벨에 대한 패스 전압 보상 신호 및 리드 전압 보상 신호까지 레벨 순에 따라 차례로 출력한다.
보상부(924)는 제어 로직(910)으로부터 패스 전압 보상 활성화 신호(ACPV)를 입력받지 않은 경우에는, 제2 룩업 테이블로부터 온도 데이터에 대응하는 제2 온도 보상 데이터(SLD) 만을 독출한다. 이 경우, 보상부(924)는 제어 로직(910)으로부터의 전압발생제어신호(CVG)에 응답하여, 제2 온도 보상 데이터(SLD)에 상응하는 리드 전압 보상 신호(CVr) 만을 문턱 전압 레벨 순에 따라 차례로 출력한다.
도 11은 본 발명의 실시예에 따른 리드 동작 시 워드 라인에 워드 라인 전압을 인가하는 방법을 설명하기 위한 흐름도이다.
도 9, 10 및 11을 참조하면, 먼저, 워드 라인 전압 발생부(920)에서, 온도 보상된 리드 전압을 레벨 별로 차례로 출력하고, 로우 디코더(940)에서, 선택된 워드 라인에 온도 보상된 리드 전압을 레벨 별로 차례로 인가한다(S1102).
다음으로, 에러 정정 회로(970)에서, 선택된 워드 라인에 연결된 메모리 셀로부터의 메모리 데이터에 대해 에러 비트를 검출한다(S1104).
다음으로, 제어 로직(910)에서, 에러 비트 검출율이 소정 비율 이상이면, 패스 전압 보상 활성화 신호(ACPV)를 출력한다(S1106).
다음으로, 워드 라인 전압 발생부(920)에서, 패스 전압 보상 활성화 신호(ACPV)에 응답하여 온도 보상된 패스 전압 및 온도 보상된 리드 전압을 출력하고, 로우 디코더(940)에서, 선택된 워드 라인에 온도 보상된 리드 전압을 인가하고, 선택되지 않은 워드 라인에 온도 보상된 패스 전압을 인가한다(S1108).
위 S1108 단계는, 도 7 또는 도 8을 참조하면서 설명한 바와 같으므로 자세한 설명은 생략하기로 한다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 12를 참조하면, 메모리 시스템(1200)은 메모리 컨트롤러(1210) 및 메모리 장치(1220)를 포함한다.
메모리 컨트롤러(1210)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 메모리 장치(1220)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(1210)에서 메모리 장치(1220)로 전송되거나, 버스를 통해서 메모리 장치(1220)에서 메모리 컨트롤러(1210)로 전송된다.
메모리 장치(1220)는 본 발명의 실시예에 따른 반도체 메모리 장치일 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 정보처리 시스템의 일 예를 나타내는 블록도이다.
도 13을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(1300)에 본 발명의 실시예에 따른 반도체 메모리 장치가 장착될 수 있다. 컴퓨터 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결되는 메모리 시스템(1310), 모뎀(1320), 중앙 처리장치(1350), RAM(1340) 및 유저 인터페이스(1330)를 구비할 수 있다.
메모리 시스템(1310)은 메모리 컨트롤러(1311)와 메모리 장치(1312)를 포함할 수 있다. 메모리 장치(1312)에는 중앙 처리 장치(1350)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 메모리 장치(1312)는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용될 수 있다.
도 13에는 도시되지 않았으나, 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타내는 도면이다. 도 14를 참조하면, 메모리 시스템(1400)은 SSD(solid state drive)와 같은 데이터 처리 장치로 구현될 수 있다.
메모리 시스템(1400)은 다수의 메모리 장치들(1401), 다수의 메모리 장치들(1401) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1402), DRAM과 같은 휘발성 메모리 장치(1403), 메모리 컨트롤러(1402)와 호스트(1404) 사이에서 주고받는 데이터를 휘발성 메모리 장치(1403)에 저장하는 것을 제어하는 SOC(System On Chip)(1405)를 포함할 수 있다. 여기서 메모리 장치들(1401)은 본 발명의 실시예에 따른 반도체 메모리 장치일 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 반도체 메모리 장치에 적용이 가능하며, 특히 온도 보상된 워드 라인 전압을 발생하는 반도체 메모리 장치에 적용이 가능하다.
510, 910 : 제어 로직 520, 920 : 워드 라인 전압 발생부
530, 930 : 메모리 셀 어레이 540, 940 : 로우 디코더
550, 950 : 감지증폭기 및 기입 드라이버 회로
560, 960 : 컬럼 디코더
570, 980 : 입출력 인터페이스
970 : 에러 정정 회로
521, 921 : 온도 검출부 522, 922 : 제1 룩업 테이블
523, 923 : 제2 룩업 테이블 524, 924 : 보상부
525, 925 : 패스 전압 발생부 526, 926 : 리드 전압 발생부
501, 901 : 워드 라인 전압 인가부

Claims (10)

  1. 다수의 워드 라인과, 다수의 비트 라인과, 워드 라인 및 비트 라인에 연결된 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이; 및
    리드 동작 시, 선택된 워드 라인에 온도 보상된 리드 전압을 인가하고, 선택되지 않은 워드 라인에 온도 보상된 패스 전압을 인가하는 워드 라인 전압 인가부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드 라인 전압 인가부는,
    온도를 검출하고, 검출된 온도에 대응하는 온도 보상된 리드 전압 및 패스 전압을 출력하는 워드 라인 전압 생성부; 및
    선택된 워드 라인에 상기 리드 전압을 인가하고, 선택되지 않은 워드 라인에 상기 패스 전압을 인가하는 로우 디코더를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 워드 라인 전압 생성부는,
    온도를 검출하는 온도 검출부;
    온도에 따라 패스 전압을 온도 보상하기 위한 제1 온도 보상 데이터를 저장하는 제1 룩업 테이블;
    온도에 따라 리드 전압을 온도 보상하기 위한 제2 온도 보상 데이터를 저장하는 제2 룩업 테이블;
    검출된 상기 온도에 대응하는 상기 제1 온도 보상 데이터 및 상기 제2 온도 보상 데이터를 독출하고, 상기 제1 온도 보상 데이터에 대응하는 패스 전압 보상 신호 및 상기 제2 온도 보상 데이터에 대응하는 리드 전압 보상 신호를 출력하는 보상부;
    상기 패스 전압 보상 신호에 상응하는 상기 패스 전압을 출력하는 패스 전압 생성부; 및
    상기 리드 전압 보상 신호에 상응하는 상기 리드 전압을 출력하는 리드 전압 생성부를 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 다수의 비휘발성 메모리 셀은 n레벨의 문턱 전압을 갖고,
    상기 워드 라인 전압 인가부는, 선택된 워드 라인에는 온도 보상된 제1 레벨 리드 전압부터 온도 보상된 제n 레벨 리드 전압을 차례로 인가하고, 선택되지 않은 워드 라인에는 온도 보상된 패스 전압을 인가하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 다수의 비휘발성 메모리 셀은 n레벨의 문턱 전압을 갖고,
    상기 제2 온도 보상 데이터는, 레벨 별 온도 보상 데이터를 포함하고,
    상기 보상부는, 상기 제1 온도 보상 데이터에 상응하는 패스 전압 보상 신호를 출력하고, 제1 레벨 제2 온도 보상 데이터에 상응하는 리드 전압 보상 신호부터 제n 레벨 제2 온도 보상 데이터에 상응하는 리드 전압 보상 신호를 차례로 출력하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 다수의 비휘발성 메모리 셀은 n레벨의 문턱 전압을 갖고,
    상기 워드 라인 전압 인가부는,
    선택된 워드 라인에 온도 보상된 해당 레벨 리드 전압을 인가하고 선택되지 않은 워드 라인에 온도 보상된 해당 레벨 패스 전압을 인가하는 레벨 별 워드 라인 전압 인가 과정을 제1 레벨부터 제n 레벨까지 차례로 수행하는 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 다수의 비휘발성 메모리 셀은 n레벨의 문턱 전압을 갖고,
    상기 제1 온도 보상 데이터는, 레벨 별 온도 보상 데이터를 포함하고,
    상기 제2 온도 보상 데이터는, 레벨 별 온도 보상 데이터를 포함하고,
    상기 보상부는,
    해당 레벨 제1 온도 보상 데이터에 상응하는 패스 전압 보상 신호를 출력하고 해당 레벨 제2 온도 보상 데이터에 상응하는 리드 전압 보상 신호를 출력하는 레벨 별 보상 신호 발생 과정을 제1 레벨부터 제n 레벨까지 차례로 수행하는 반도체 메모리 장치.
  8. 다수의 워드 라인과, 다수의 비트 라인과, 워드 라인 및 비트 라인에 연결된다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이; 및
    리드 동작 시, 제1 모드에서는, 선택된 워드 라인에 온도 보상된 리드 전압을 인가하고, 제2 모드에서는, 선택된 워드 라인에 온도 보상된 리드 전압을 인가하고 선택되지 않은 워드 라인에 온도 보상된 패스 전압을 인가하는 워드 라인 전압 인가부를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 모드는, 리드된 데이터의 에러 검출율이 소정 비율 미만인 상태이고, 상기 제2 모드는, 리드된 데이터의 에러 검출율이 소정 비율 이상인 상태인 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 워드 라인 전압 인가부는,
    리드된 데이터에서 에러를 검출하는 에러 정정 회로;
    온도를 검출하고, 에러 검출율이 소정 비율 미만인 상기 제1 모드에서는 검출된 온도에 대응하는 보상된 리드 전압을 출력하고, 에러 검출율이 소정 비율 이상인 상기 제2 모드에서는 검출된 온도에 대응하는 온도 보상된 리드 전압 및 패스 전압을 출력하는 워드 라인 전압 생성부; 및
    선택된 워드 라인에 상기 리드 전압을 인가하고, 선택되지 않은 워드 라인에 상기 패스 전압을 인가하는 로우 디코더를 포함하는 반도체 메모리 장치.
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