KR20140055524A - 표시장치 - Google Patents

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Abstract

본 발병은 고해상도 모델에서의 데이터 구동칩의 주파수 실력치(實力値) 저하를 방지할 수 있는 표시장치에 관한 것으로, 표시부를 i개(i는 1보다 큰 자연수)의 분할 표시부들로 구분하고, 각 분할 표시부로 분할 영상 데이터를 전송하는 j개(j는 i보다 크거나 같은 자연수)의 데이터 구동칩들; 상기 표시부의 한 수평라인에 대응되는 라인 영상 데이터를 상기 분할 표시부별로 나누어 i개의 분할 영상 데이터들을 생성하고, 그 i개의 분할 영상 데이터들을 i개의 포트들을 통해 개별적으로 출력하는 시스템칩을 포함하며; 어느 하나의 분할 표시부를 담당하는 p개(p는 j보다 작은 자연수)의 데이터 구동칩이 어느 하나의 포트로부터 제공된 분할 영상 데이터를 상기 어느 하나의 분할 표시부로 공급함을 특징으로 한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 특히 고해상도 모델에서의 COG(Chip On Glass) 방식을 적용한 데이터 구동칩의 주파수 실력치(實力値) 저하를 방지할 수 있는 표시장치에 대한 것이다.
데이터 구동칩내에 타이밍 컨트롤러가 내장된 타이밍 컨트롤러 병합형 데이터 구동칩은, 타이밍 컨트롤러를 형성하기 위한 별도의 인쇄회로기판이 필요없어 표시장치의 두께 및 제조비용을 줄이는데 상당히 효과적이다.
그러나, 고해상도 모델의 표시장치에서는, COF(Chip On Film) 방식과는 달리 COG 방식 타이밍 컨트롤러 병합형 데이터 구동칩의 주파수 실력치 저하로 인해, 그 적용에 많은 한계가 있다.
즉, 고해상도 모델의 표시장치을 구동하기 위해서는 다수의 타이밍 컨트롤러 병합형 데이터 구동칩들이 필요한데, 이들은 시스템칩으로부터 공급되는 LVDS 2포트의 이븐/오드 데이터 출력 방식으로 데이터를 공급받게 된다. 이로 인해, 모든 타이밍 컨트롤러 병합형 데이터 구동칩들이 2개의 포트를 통해 시스템칩에 접속될 수밖에 없는데, 이로 인해 포트 하나당 접속되는 타이밍 컨트롤러 병합형 데이터 구동칩들의 수에 비례하여 이들의 주파수 실력치가 저하되는 문제점이 발생하며, 또한 데이터 구동칩당 2개의 포트를 연결해야만 하는 제약으로 인해 입력핀(input pint) 및 연결배선 라우팅(routing)이 증가하는 문제점이 발생한다. 이 데이터 구동칩의 주파수 실력치가 낮아지면, LVDS 인터페이스 방식으로 전송된 영상 데이터가 정확하게 인식되지 않고 1포트 방식 대비 연결 라우팅의 증가로 인해 전자기간섭(EMI; electromagnetic interface)의 방사가 증가된다.
이로 인해, 더 많은 수의 데이터 구동칩을 필요로 하는 고해상도 모델로 갈수록, COG 방식의 타이밍 컨트롤러 병합형 데이터 구동칩들을 적용하기가 더욱 어려운 실정이다.
본 발명은 상술된 바와 같은 문제점을 해결하기 위해 안출된 것으로, 한 개의 포트당 접속되는 데이터 구동칩의 수를 한정하고, 또한 시스템칩의 2포트 데이터 출력 방식을 기존의 이븐/오드 방식이 아닌 본 발명에서 새로이 제시하는 분할 표시부별 데이터 출력 방식으로 변경하여 고해상도 모델에도 주파수 실력치의 저하 없이 안정적으로 타이밍 컨트롤러 병합형 데이터 구동칩을 적용할 수 있는 표시장치를 제공하는데 그 목적이 있다.
상술된 목적을 달성하기 위한 본 발명에 따른 표시장치는, 표시부를 i개(i는 1보다 큰 자연수)의 분할 표시부들로 구분하고, 각 분할 표시부로 분할 영상 데이터를 전송하는 j개(j는 i보다 크거나 같은 자연수)의 데이터 구동칩들; 상기 표시부의 한 수평라인에 대응되는 라인 영상 데이터를 상기 분할 표시부별로 나누어 i개의 분할 영상 데이터들을 생성하고, 그 i개의 분할 영상 데이터들을 i개의 포트들을 통해 개별적으로 출력하는 시스템칩을 포함하며; 어느 하나의 분할 표시부를 담당하는 p개(p는 j보다 작은 자연수)의 데이터 구동칩이 어느 하나의 포트로부터 제공된 분할 영상 데이터를 상기 어느 하나의 분할 표시부로 공급함을 특징으로 한다.
상기 p는 3보다 작은 자연수인 것을 특징으로 한다.
i개의 데이터 구동칩들은 마스터 모드로 구동하는 마스터 데이터 구동칩 및 마스터 데이터 구동칩에 의해 제어되는 슬레이브 구동칩으로 구성됨을 특징으로 한다.
하나의 분할 영상 데이터는 다수의 화소 영상 데이터들로 구성되며; j개의 데이터 구동칩 각각은, 순차적으로 발생되는 샘플링 클럭신호들에 따라 화소 영상 데이터들을 순차적으로 샘플링하고 이 샘플링된 분할 화소 영상 데이터들을 소스아웃풋인에이블신호에 따라 아날로그 변환하여 동시에 출력함을 특징으로 한다.
j개의 데이터 구동칩 각각은, i개의 분할 표시부 각각의 끝단에 위치한 i개의 화소들에 대응되는 i개의 화소 영상 데이터를 샘플링하는 i개의 마지막번째 샘플링 신호들과 내부 소스아웃풋인에이블신호를 근거로 공통 소스아웃풋인에이블신호를 생성함을 특징으로 한다.
j개의 데이터 구동칩 각각은, 샘플링 클럭신호를 순차적으로 발생시키는 쉬프트 레지스터; 상기 쉬프트 레지스터로부터의 샘플링 클럭신호에 따라 화소 영상 데이터들을 순차적으로 샘플링하는 샘플링 래치; 상기 샘플링 래치로부터 샘플링된 화소 영상 데이터들을 공통 소스아웃풋인에이블신호에 따라 동시에 출력하는 홀딩 래치; 상기 홀딩 래치로부터의 샘플링된 화소 영상 데이터들을 아날로그 변환하여 출력하는 디지털-아날로그 변환부; 및, 상기 i개의 마지막번째 샘플링 클럭신호 및 내부 소스아웃풋인에이블신호를 근거로 공통 소스아웃풋인에이블신호를 생성하고, 이를 상기 홀딩 래치로 제공하는 출력동기화부를 포함함을 특징으로 한다.
상기 출력동기화부는, 상기 i개의 마지막번째 샘플링 클럭신호들에 따라 출력을 발생시키는 i개의 A플립-플롭들; 상기 i개의 A플립-플롭들로부터의 출력들에 따라 출력을 발생시키는 논리합게이트; 및, 상기 논리합게이트로부터의 출력 및 내부 소스아웃풋인에이블신호에 따라 공통 소스아웃풋인에이블신호를 출력하는 B플립-플롭을 포함함을 특징으로 한다.
j개의 데이터 구동칩은, 타이밍 컨트롤러의 기능이 내장된 타이밍 컨트롤러 통합형 데이터 구동칩인 것을 특징으로 하는 표시장치.
본 발명에 따른 표시장치는 다음과 같은 효과를 갖는다.
첫째, 한 개의 포트당 접속되는 데이터 구동칩의 수를 한정하고, 또한 시스템칩(S-IC)의 데이터 출력 방식을 기존의 이븐/오드 방식이 아닌 본 발명에서 새로이 제시하는 분할 표시부별 데이터 출력 방식으로 변경함으로써, 고해상도 모델에도 주파수 실력치의 저하 없이 안정적으로 타이밍 컨트롤러 병합형 데이터 구동칩을 적용할 수 있다.
둘째, 샘플링 클럭신호를 이용하여 공통 소스아웃풋인에이블 신호를 생성하고, 이를 이용하여 모든 데이터 구동칩들의 출력 타이밍을 결정하므로 각 분할 표시부간의 영상이 어긋나는 것을 방지할 수 있다.
셋째, 데이터 구동칩당 연결 포트가 2개에서 1개로 줄면서 연결배선 라우팅의 간소화 및 전자기간섭의 방사를 줄일 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 표시장치를 나타낸 도면
도 2는 도 1의 표시부의 구체적인 구성을 나타낸 도면
도 3은 도 1의 시스템칩으로부터 출력된 분할 영상 데이터들의 전송 방식을 설명하기 위한 도면
도 4는 도 1의 데이터 구동칩들에 대한 구성도
도 5는 본 발명의 제 2 실시예에 따른 표시장치를 나타낸 도면
도 6은 본 발명의 제 3 실시예에 따른 표시장치를 나타낸 도면
도 7은 본 발명의 제 4 실시예에 따른 표시장치를 나타낸 도면
도 1은 본 발명의 제 1 실시예에 따른 표시장치를 나타낸 도면이고, 도 2는 도 1의 표시부의 구체적인 구성을 나타낸 도면이다.
본 발명의 제 1 실시예에 따른 표시장치는, 도 1에 도시된 바와 같이, 영상이 표시되는 표시패널(DSP)과, 그리고 이 영상이 표시되도록 이 표시패널(DSP)로 영상 데이터 신호 및 각종 제어신호를 제공하는 시스템칩(S-IC)을 포함한다.
표시패널(DSP)은 표시부(DP) 및 비표시부(NP)로 구분된다. 표시부(DP)에는 영상을 표시하기 위한 다수의 화소들이 형성되며, 그리고 비표시부(NP)에는 데이터 구동칩들(TM-IC1 내지 TM-IC4) 및 게이트 구동칩(G-IC)이 형성된다. 또한, 이 비표시부(NP)에는 데이터 구동칩들(TM-IC1 내지 TM-IC4) 및 게이트 구동칩(G-IC)을 연결하는 다수의 전송라인들이 형성된다.
표시부(DP)는, 도 2에 도시된 바와 같이, 다수의 게이트 라인(GL)들, 다수의 데이터 라인(DL)들 및 다수의 화소들(R, G, B)을 포함한다. 화소(PXL)들은 매트릭스 형태로 표시부(DP)에 배열되어 있다. 각 수평라인들(HL1 내지 HLn)에는 m개의 화소들(PXL)이 배열되어 있다. 이 화소(PXL)들은 적색을 표시하는 적색 화소(R), 녹색을 표시하는 녹색 화소(G) 및 청색을 표시하는 청색 화소(B)로 구분된다. 이때, 동일 게이트 라인(GL)에 접속되어 서로 인접하여 위치한 3개의 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 하나의 단위 화소가 된다. 이 단위 화소는 적색 화소 영상 데이터, 녹색 화소 영상 데이터 및 청색 화소 영상 데이터를 혼합하여 하나의 단위 영상을 표시한다.
데이터 구동칩들 각각은 칩-온-글래스(COG; chip-on-glass) 방식으로 표시패널(DSP)의 비표시부(NP)에 형성된다. 데이터 구동칩들(TM-IC1 내지 TM-IC4)은 시스템칩(S-IC)으로부터 제공된 영상 데이터들을 아날로그 신호로 변환하여 데이터 라인(DL)들로 공급한다. 이 데이터 구동칩(TM-IC1 내지 TM-IC4) 각각에는 타이밍 컨트롤러가 내장되어 있다. 즉, 이 데이터 구동칩(TM-IC1 내지 TM-IC4) 각각은 타이밍 컨트롤러의 기능을 함께 수행하는 타이밍 컨트롤러 병합형 데이터 구동칩(TMIC; Timing controller Merged Driver IC)이다. 따라서, 각각의 데이터 구동칩(TM-IC1 내지 TM-IC4)은 내부에 각각 내장된 독립적인 오실레이터에서 생성되는 발진신호를 사용하여 필요로 하는 영상 데이터 및 각종 제어신호를 생성하게 된다. 여기서, 제어신호는 수평동기신호, 수직동기신호, 데이터인에이블신호, 내부 소스아웃풋인에이블신호 등이 될 수 있는 바, 이러한 타이밍 컨트롤로 병합형 데이터 구동칩은 이러한 제어신호를 개별적으로 생성한다. 이때, 데이터 구동칩들(TM-IC1 내지 TM-IC4)간의 동작을 동기화시키기 위해, 이들 중 적어도 하나는 마스터(master)로 설정되고, 나머지는 슬레이브(slave)로 설정된다. 마스터로 설정된 데이터 구동칩은 슬레이브로 설정된 데이터 구동칩들의 동작을 제어함과 아울러, 게이트 구동칩(G-IC)의 동작을 함께 제어한다.
게이트 구동칩(G-IC)은 게이트 라인(GL)들로 순차적으로 게이트 신호를 공급하여, 한 수평라인기간마다 하나씩의 게이트 라인(GL)이 구동되도록 한다. 어느 하나의 게이트 라인(GL)이 구동될 때 그 게이트 라인(GL)에 접속된 한 수평라인의 화소들이 활성화된다. 앞서 설명된 바와 같이, 마스터로 설정된 데이터 구동칩은 이러한 게이트 구동칩(G-IC)의 동작을 제어하는 바, 특히 차지 쉐어링(charging sharing) 또는 슬루-레이트(slew-rate)에 의한 좌-우 블록딤(block dim)의 발생이 방지되도록, 데이터 구동칩들(TM-IC1 내지 TM-IC4)의 소스 출력이 안정화 된 이후에 해당 게이트 라인(GL)이 구동될 수 있도록 그 게이트 구동칩(G-IC)의 동작을 제어한다.
시스템칩(S-IC)은 인쇄회로기판(PCB)에 형성된다. 이 시스템칩(S-IC)은 영상 데이터를 분할하여 각 데이터 구동칩(TM-IC1 내지 TM-IC4)으로 전송한다.
시스템칩(S-IC)과 데이터 구동칩들(TM-IC1 내지 TM-IC4)은, 인쇄회로기판(PCB)과 표시패널(DSP)을 연결하는 다수의 연결부(CB1, CB2)를 통해, 전기적으로 연결된다. 여기서, 연결부(CB1, CB2)는 가요성 인쇄회로기판(FPC: Flexible Printed Circuit board)으로 구성될 수 있다. 제 1 연결부(CB1)에는, 제 1 포트(PT1)를 통해 시스템칩(S-IC)으로부터 출력된 제 1 분할 영상 데이터를 제 1 및 제 2 데이터 구동칩(TM-IC1, TM-IC2)으로 전송하는 다수의 전송라인들이 형성된다. 그리고, 제 2 연결부(CB2)에는, 제 2 포트(PT2)를 통해 시스템칩(S-IC)으로부터 출력된 제 2 분할 영상 데이터를 제 3 및 제 4 데이터 구동칩(TM-IC3, TM-IC4)으로 전송하는 다수의 전송라인들이 형성된다.
시스템칩(S-IC)은 내부의 LVDS 송신부를 통해 분할 영상 데이터를 LVDS(Low Voltage Differential Signal) 방식으로 출력한다. 그리고, 각 데이터 구동칩(TM-IC1 내지 TM-IC4)은 내부의 LVDS 수신부를 통해 상기 시스템칩(S-IC)으로부터의 LVDS 방식의 분할 영상 데이터들을 전송받는다.
이와 같이 구성된 본 발명의 표시장치에서 데이터 구동칩들과 시스템칩(S-IC)에 대하여 좀 더 구체적으로 설명하면 다음과 같다.
데이터 구동칩들은 표시부(DP)를 i개(i는 1보다 큰 자연수)의 분할 표시부들(D1, D2)로 구분하고, 각 분할 표시부(D1, D2)로 분할 영상 데이터를 전송한다. 도 1에는, 하나의 예로서, 표시부(DP)가 2개의 분할 표시부들(D1, D2)로 구분되어 있는 것이 나타나 있는 바, 다수의 데이터 구동칩들(TM-IC1 내지 TM-IC4)은 분할 영상 데이터들을 해당 분할 표시부로 공급한다. 예를 들어, 도 1에 도시된 바와 같이, 제 1 및 제 2 데이터 구동칩들(TM-IC1, TM-IC2)은 제 1 분할 표시부(D1)로 제 1 분할 영상 데이터들을 공급하고, 제 3 및 제 4 데이터 구동칩들(TM-IC3, TM-IC4)은 제 2 분할 표시부(D2)로 제 2 분할 영상 데이터들을 공급한다.
시스템칩(S-IC)은 한 수평라인에 대응되는 라인 영상 데이터를 분할 표시부별로 나누어 i개의 분할 영상 데이터들을 생성하고, 그 i개의 분할 영상 데이터들을 i개의 포트들(PT1, PT2)을 통해 개별적으로 출력한다. 예를 들어, 도 1에 도시된 바와 같이 분할 표시부(D1, D2)가 2개일 경우, 시스템칩(S-IC)은 2개의 분할 영상 데이터들을 생성하고, 이들을 2개의 포트들(PT1, PT2)을 통해 개별적으로 출력한다. 여기서, 시스템칩(S-IC)으로부터 생성된 제 1 분할 영상 데이터는 제 1 포트(PT1)를 통해 제 1 및 제 2 데이터 구동칩(TM-IC1, TM-IC2)으로 공급되며, 그리고 제 2 분할 영상 데이터는 제 2 포트(PT2)를 통해 제 3 및 제 4 데이터 구동칩(TM-IC3, TM-IC4)으로 공급된다. 다시 말하여, 하나의 포트당 2개의 데이터 구동칩들이 접속되어 있다. 즉, 제 1 포트(PT1)에는 제 1 및 제 2 데이터 구동칩(TM-IC1, TM-IC2)이 접속되며, 그리고 제 2 포트(PT2)에는 제 3 및 제 4 데이터 구동칩(TM-IC3, TM-IC4)이 접속된다. 이와 같이 각 포트당 접속된 데이터 구동칩의 수가 3개보다 작으므로 각 데이터 구동칩의 주파수 실력치 저하가 방지된다.
한편, 제 1 데이터 구동칩(TM-IC1)과 제 2 데이터 구동칩(TM-IC2)이 서로 동일한 제 1 분할 영상 데이터를 동시에 공급받는데, 이때 제 1 데이터 구동칩(TM-IC1)은 제 1 분할 영상 데이터에 포함된 화소 영상 데이터들 중 자신에게 필요한 화소 영상 데이터들만을 선택적으로 샘플링하고, 이 샘플링된 화소 영상 데이터들을 자신이 담당하는 데이터 라인(DL)들로 공급한다. 그리고, 제 2 데이터 구동칩(TM-IC2)은 제 1 분할 영상 데이터에 포함된 화소 영상 데이터들 중 자신에게 필요한 화소 영상 데이터들만을 선택적으로 샘플링하고, 이 샘플링된 화소 영상 데이터들을 자신이 담당하는 데이터 라인(DL)들로 공급한다.
이와 같은 방식으로, 제 3 데이터 구동칩(TM-IC3)은 제 2 분할 영상 데이터에 포함된 화소 영상 데이터들 중 자신에게 필요한 화소 영상 데이터들만을 선택적으로 샘플링하고, 이 샘플링된 화소 영상 데이터들을 자신이 담당하는 데이터 라인(DL)들로 공급한다. 그리고, 제 4 데이터 구동칩(TM-IC4)은 제 2 분할 영상 데이터에 포함된 화소 영상 데이터들 중 자신에게 필요한 화소 영상 데이터들만을 선택적으로 샘플링하고, 이 샘플링된 화소 영상 데이터들을 자신이 담당하는 데이터 라인(DL)들로 공급한다.
전술된 바와 같은 데이터 구동칩과 포트간의 접속을 위해, 본 발명의 시스템칩(S-IC)은 기존의 이븐/오드 데이터 출력 방식이 아닌 다음과 같은 방식으로 영상 데이터를 전송한다. 즉, 시스템칩(S-IC)은 제 1 포트(PT1)를 통해, 제 1 분할 표시부(D1)를 담당하는 제 1 및 제 2 데이터 구동칩(TM-IC1, TM-IC2)에 필요한 제 1 분할 영상 데이터만을 출력한다. 그리고, 이 시스템칩(S-IC)는 제 2 포트(PT2)를 통해, 제 2 분할 표시부(D2)를 담당하는 제 3 및 제 4 데이터 구동칩(TM-IC3, TM-IC4)에 필요한 제 2 분할 영상 데이터만을 출력한다. 즉, 기존과 같이 제 1 포트(PT1)를 통해 이븐 영상 데이터를 출력하고, 제 2 포트(PT2)를 통해 오드 영상 데이터를 출력할 경우, 제 1 포트(PT1)에 4개의 데이터 구동칩이 모두 연결되고, 또한 제 2 포트(PT2)에 4개의 데이터 구동칩들(TM-IC1 내지 TM-IC4)이 모두 연결될 수밖에 없다. 이는 모든 데이터 구동칩들(TM-IC1 내지 TM-IC4)이 이븐 및 오드 영상 데이터를 모두 필요로 하기 때문이다. 따라서, 이와 같은 기존의 이븐/오드 데이터 출력 방식으로는 각 데이터 구동칩의 실력치가 저하되는 것을 방지할 수 없다.
따라서, 본 발명에서의 시스템칩(S-IC)은 라인 영상 데이터를 그 분할 표시부의 개수에 맞춰 분할하고, 그 분할된 분할 영상 데이터들을 각 포트를 통해 공급한다. 그러면, 각 분할 표시부를 담당하는 2개의 데이터 구동칩들이 하나의 포트에 연결될 수 있다.
도 3은 도 1의 시스템칩(S-IC)으로부터 출력된 분할 영상 데이터들의 전송 방식을 설명하기 위한 도면이다.
도 3의 (a)에 도시된 제 1 분할 영상 데이터들은, 제 1 클럭신호(RCLKP1), 제 1 적색 화소 영상 데이터(RL0 내지 RL7), 제 1 녹색 화소 영상 데이터(GL0 내지 GL7), 제 1 청색 화소 영상 데이터(BL0 내지 BL7), 제 1 데이터인에이블신호(DLO), 제 1 수평동기신호(HSL) 및 제 1 수직동기신호(VSL)를 포함한다. 여기서, 제 1 적색 화소 영상 데이터, 제 1 녹색 화소 영상 데이터, 제 1 청색 화소 영상 데이터는 모두 8비트의 신호이다. 이러한 제 1 분할 영상 데이터는 제 1 포트(PT1)를 통해 출력된다.
도 3의 (b)에 도시된 제 2 분할 영상 데이터들은, 제 2 클럭신호(RCLKP2), 제 2 적색 화소 영상 데이터(RR0 내지 RR7), 제 2 녹색 화소 영상 데이터(GR0 내지 GR7), 제 2 청색 화소 영상 데이터(BR0 내지 BR7), 제 2 데이터인에이블신호(DRE), 제 2 수평동기신호(HSR) 및 제 2 수직동기신호(VSR)를 포함한다. 여기서, 제 2 적색 화소 영상 데이터, 제 2 녹색 화소 영상 데이터, 제 2 청색 화소 영상 데이터는 모두 8비트의 신호이다. 이러한 제 2 분할 영상 데이터는 제 2 포트(PT2)를 통해 출력된다.
도 4는 도 1의 데이터 구동칩들에 대한 구성도이다.
먼저, 시스템칩(S-IC)으로부터 출력된 제 1 분할 영상 데이터들은 제 1 분할 표시부(D1)내의 반 수평라인(도 2의 LN1)에 위치한 다수의 화소들에 대응되는 화소 영상 데이터들을 포함하며, 그리고, 제 2 분할 영상 데이터들은 제 2 분할 표시부(D2)내의 반 수평라인(도 2의 LN2)에 위치한 다수의 화소들에 대응되는 화소 영상 데이터들을 포함한다.
데이터 구동칩(TM-IC1 내지 TM-IC4) 각각은, 순차적으로 발생되는 샘플링 클럭신호들에 따라 화소 영상 데이터들을 순차적으로 샘플링하고 이 샘플링된 분할 화소 영상 데이터들을 공통 소스아웃풋인에이블신호(C-SOE)에 따라 아날로그 변환하여 동시에 출력한다.
데이터 구동칩들(TM-IC1 내지 TM-IC4)간의 출력을 동기화하기 위해, 본 발명에서의 데이터 구동칩들(TM-IC1 내지 TM-IC4)은 내부로부터 개별적으로 생성된 내부 소스아웃풋인에이블신호(I-SOE1 내지 I-SOE4)가 아닌, 이 내부 소스아웃풋인에이블 신호(I-SOE1 내지 I-SOE4)와 샘플링 클럭신호를 근거로 새로이 생성된 공통 소스아웃풋인에이블신호(C-SOE)에 따라 동시에 화소 영상 데이터를 출력한다. 이를 구체적으로 설명하면 다음과 같다.
제 1 데이터 구동칩(TM-IC1)은, 제 1 쉬프트 레지스터(SHR1), 제 1 샘플링 래치(S-LT1), 제 1 홀딩 래치(H-LT1), 제 1 디지털-아날로그 변환부(DAC1), 및 제 1 출력동기화부(S1)를 포함한다.
제 1 쉬프트 레지스터(SHR1)는, 화살표 방향을 따라 제 1 샘플링 클럭신호들을 순차적으로 출력한다.
제 1 샘플링 래치(S-LT1)는 제 1 포트(PT1)를 통해 제 1 분할 영상 데이터를 공급받는다. 그리고, 이 제 1 샘플링 래치(S-LT1)는 제 1 쉬프트 레지스터(SHR1)로부터의 제 1 샘플링 클럭신호에 따라 상기 제 1 분할 영상 데이터에 포함된 화소 영상 데이터들(제 1 데이터 구동칩(TM-IC1)에 필요한 화소 영상 데이터들)을 순차적으로 샘플링한다.
제 1 홀딩 래치(H-LT1)는, 제 1 샘플링 래치(S-LT1)로부터 샘플링된 화소 영상 데이터들을 공통 소스아웃풋인에이블신호(C-SOE)에 따라 동시에 출력한다.
제 1 디지털-아날로그 변환부(DAC1)는, 제 1 홀딩 래치(H-LT1)로부터의 샘플링된 화소 영상 데이터들을 아날로그 변환하여 출력한다.
제 2 데이터 구동칩(TM-IC2)은, 제 2 쉬프트 레지스터(SHR2), 제 2 샘플링 래치(S-LT2), 제 2 홀딩 래치(H-LT2), 제 2 디지털-아날로그 변환부(DAC2), 및 제 2 출력동기화부(S2)를 포함한다.
제 2 쉬프트 레지스터(SHR2)는, 화살표 방향을 따라 제 2 샘플링 클럭신호들을 순차적으로 출력한다. 이 제 2 쉬프트 레지스터(SHR2)는, 전술된 제 1 쉬프트 레지스터(SHR1)의 동작이 완료된 후 동작한다. 즉, 제 1 쉬프트 레지스터(SHR1)로부터 가장 마지막에 출력된 제 1 샘플링 클럭신호가 제 2 쉬프트 레지스터(SHR2)의 개시신호로 사용되는 바, 이 개시신호에 의해 제 2 쉬프트 레지스터(SHR2)가 제 2 샘플링 클럭신호를 순차적으로 출력하기 시작한다.
제 2 샘플링 래치(S-LT2)는 제 1 포트(PT1)를 통해 제 1 분할 영상 데이터를 공급받는다. 그리고, 이 제 2 샘플링 래치(S-LT2)는 제 2 쉬프트 레지스터(SHR2)로부터의 제 2 샘플링 클럭신호에 따라 상기 제 1 분할 영상 데이터에 포함된 화소 영상 데이터들(제 2 데이터 구동칩(TM-IC2)에 필요한 화소 영상 데이터들)을 순차적으로 샘플링한다.
제 2 홀딩 래치(H-LT2)는, 제 2 샘플링 래치(S-LT2)로부터 샘플링된 화소 영상 데이터들을 공통 소스아웃풋인에이블신호(C-SOE)에 따라 동시에 출력한다.
제 2 디지털-아날로그 변환부(DAC2)는, 제 2 홀딩 래치(H-LT2)로부터의 샘플링된 화소 영상 데이터들을 아날로그 변환하여 출력한다.
제 3 데이터 구동칩(TM-IC3)은, 제 3 쉬프트 레지스터(SHR3), 제 3 샘플링 래치(S-LT3), 제 3 홀딩 래치(H-LT3), 제 3 디지털-아날로그 변환부(DAC3), 및 제 3 출력동기화부(S3)를 포함한다.
제 3 쉬프트 레지스터(SHR3)는, 화살표 방향을 따라 제 3 샘플링 클럭신호들을 순차적으로 출력한다.
제 3 샘플링 래치(S-LT3)는 제 2 포트(PT2)를 통해 제 2 분할 영상 데이터를 공급받는다. 그리고, 이 제 3 샘플링 래치(S-LT3)는 제 3 쉬프트 레지스터(SHR3)로부터의 제 3 샘플링 클럭신호에 따라 상기 제 2 분할 영상 데이터에 포함된 화소 영상 데이터들(제 3 데이터 구동칩(TM-IC3)에 필요한 화소 영상 데이터들)을 순차적으로 샘플링한다.
제 3 홀딩 래치(H-LT3)는, 제 3 샘플링 래치(S-LT3)로부터 샘플링된 화소 영상 데이터들을 공통 소스아웃풋인에이블신호(C-SOE)에 따라 동시에 출력한다.
제 3 디지털-아날로그 변환부(DAC3)는, 제 3 홀딩 래치(H-LT3)로부터의 샘플링된 화소 영상 데이터들을 아날로그 변환하여 출력한다.
제 4 데이터 구동칩(TM-IC4)은, 제 4 쉬프트 레지스터(SHR4), 제 4 샘플링 래치(S-LT4), 제 4 홀딩 래치(H-LT4), 제 4 디지털-아날로그 변환부(DAC4), 및 제 4 출력동기화부(S4)를 포함한다.
제 4 쉬프트 레지스터(SHR4)는, 화살표 방향을 따라 제 4 샘플링 클럭신호들을 순차적으로 출력한다. 이 제 4 쉬프트 레지스터(SHR4)는, 전술된 제 3 쉬프트 레지스터(SHR3)의 동작이 완료된 후 동작한다. 즉, 제 3 쉬프트 레지스터(SHR3)로부터 가장 마지막에 출력된 제 3 샘플링 클럭신호가 제 4 쉬프트 레지스터(SHR4)의 개시신호로 사용되는 바, 이 개시신호에 의해 제 4 쉬프트 레지스터(SHR4)가 제 4 샘플링 클럭신호를 순차적으로 출력하기 시작한다.
제 4 샘플링 래치(S-LT4)는 제 2 포트(PT2)를 통해 제 2 분할 영상 데이터를 공급받는다. 그리고, 이 제 4 샘플링 래치(S-LT4)는 제 4 쉬프트 레지스터(SHR4)로부터의 제 4 샘플링 클럭신호에 따라 상기 제 2 분할 영상 데이터에 포함된 화소 영상 데이터들(제 4 데이터 구동칩(TM-IC4)에 필요한 화소 영상 데이터들)을 순차적으로 샘플링한다.
제 4 홀딩 래치(H-LT4)는, 제 4 샘플링 래치(S-LT4)로부터 샘플링된 화소 영상 데이터들을 공통 소스아웃풋인에이블신호(C-SOE)에 따라 동시에 출력한다.
제 4 디지털-아날로그 변환부(DAC4)는, 제 4 홀딩 래치(H-LT4)로부터의 샘플링된 화소 영상 데이터들을 아날로그 변환하여 출력한다.
시간적으로, 제 1 데이터 구동칩(TM-IC1)과 제 2 데이터 구동칩(TM-IC2)은 순차적으로 구동되며, 제 1 데이터 구동칩(TM-IC1)과 제 3 데이터 구동칩(TM-IC3)은 동시에 구동된다. 마찬가지로, 제 3 데이터 구동칩(TM-IC3)과 제 4 데이터 구동칩(TM-IC4)은 순차적으로 구동되며, 제 2 데이터 구동칩(TM-IC2)과 제 4 데이터 구동칩(TM-IC4)은 동시에 구동된다.
이와 같은 구성에서, 각 출력동기화부는, i개의 분할 표시부 각각의 끝단에 위치한 i개의 화소들에 대응되는 i개의 화소 영상 데이터를 샘플링하는 i개의 마지막번째 샘플링 신호들과 내부 소스아웃풋인에이블신호를 근거로 공통 소스아웃풋인에이블신호(C-SOE)를 생성한다.
예를 들어, 분할 표시부(D1, D2)가 2개일 경우, 제 1 출력동기화부(S1)는 제 1 분할 표시부(D1)의 끝단에 위치한 청색 화소(도 2의 B1으로 지시됨)의 화소 영상 데이터를 샘플링하는 마지막번째 제 2 샘플링 클럭신호(SC_L2)와, 그리고 제 2 분할 표시부(D2)의 끝단에 위치한 청색 화소(도 2의 B2로 지시됨)의 화소 영상 데이터를 샘플링하는 마지막번째 제 4 샘플링 클럭신호(SC_L4)를 공급받을 수 있다. 나머지, 제 2 내지 제 4 출력동기화부(S1 내지 S4) 역시 전술된 마지막번째 제 2 샘플링 클럭신호(SC_L2) 및 마지막번째 제 4 샘플링 클럭신호(SC_L4)를 공급받는다.
제 1 출력동기화부(S1)는 전술된 마지막번째 제 2 샘플링 클럭신호(SC_L2), 마지막번째 제 4 샘플링 클럭신호(SC_L4), 그리고 제 1 내부 소스아웃풋인에이블신호(I-SOE1)에 근거하여 공통 소스아웃풋인에이블신호(C-SOE)를 출력한다. 그리고, 이 공통 소스아웃풋인에이블신호(C-SOE)를 제 1 데이터 구동칩(TM-IC1)의 제 1 홀딩 래치(H-LT1) 및 제 2 데이터 구동칩(TM-IC2)의 제 2 홀딩 래치(H-LT2)로 공급한다.
제 2 출력동기화부(S2)는 전술된 마지막번째 제 2 샘플링 클럭신호(SC_L2), 마지막번째 제 4 샘플링 클럭신호(SC_L4), 그리고 제 2 내부 소스아웃풋인에이블신호(I-?2)에 근거하여 공통 소스아웃풋인에이블신호(C-SOE)를 출력한다. 그리고, 이 공통 소스아웃풋인에이블신호(C-SOE)를 제 1 데이터 구동칩(TM-IC1)의 제 1 홀딩 래치(H-LT1) 및 제 2 데이터 구동칩(TM-IC2)의 제 2 홀딩 래치(H-LT2)로 공급한다.
제 3 출력동기화부(S3)는 전술된 마지막번째 제 2 샘플링 클럭신호(SC_L2), 마지막번째 제 4 샘플링 클럭신호(SC_L4), 그리고 제 3 내부 소스아웃풋인에이블신호(I-SOE3)에 근거하여 공통 소스아웃풋인에이블신호(C-SOE)를 출력한다. 그리고, 이 공통 소스아웃풋인에이블신호(C-SOE)를 제 3 데이터 구동칩(TM-IC3)의 제 3 홀딩 래치(H-LT3) 및 제 4 데이터 구동칩(TM-IC4)의 제 4 홀딩 래치(H-LT4)로 공급한다.
제 4 출력동기화부(S4)는 전술된 마지막번째 제 2 샘플링 클럭신호(SC_L2), 마지막번째 제 4 샘플링 클럭신호(SC_L4), 그리고 제 4 내부 소스아웃풋인에이블신호(I-SOE4)에 근거하여 공통 소스아웃풋인에이블신호(C-SOE)를 출력한다. 그리고, 이 공통 소스아웃풋인에이블신호(C-SOE)를 제 3 데이터 구동칩(TM-IC3)의 제 3 홀딩 래치(H-LT3) 및 제 4 데이터 구동칩(TM-IC4)의 제 4 홀딩 래치(H-LT4)로 공급한다.
각 출력동기화부(S1 내지 S4)의 구성은 동일한 바, 제 1 출력동기화부(S1)의 구성을 대표적으로 설명하면 다음과 같다.
제 1 출력동기화부(S1)는, i개의 A플립-플롭들(AF1, AF2), 논리합게이트(AG) 및 B플립-플롭(BF)을 포함한다. 여기서, 분할 표시부(D1, D2)가 2개 일 경우, A플립-플롭(AF1, AF2) 역시 2개가 된다.
A플립-플롭들(AF1, AF2)은 i개의 마지막번째 샘플링 클럭신호들에 따라 출력을 발생시킨다. 예를 들어, 제 1 A플립-플롭(AF1)은 마지막번째 제 2 샘플링 클럭신호(SC_L2)에 따라 출력을 발생시키며, 제 2 A플립-플롭(AF2)은 마지막번째 제 4 샘플링 클럭신호(SC_L4)에 따라 출력을 발생시킨다. 즉, 이 A플립-플롭들(AF1, AF2)은 자신에게 해당 샘플링 클럭신호가 입력될 때 이에 응답하여 하이논리의 구동전압(VCC)을 출력으로 발생시킨다.
논리합게이트(AG)는 i개의 A플립-플롭들(AF1, AF2)로부터의 출력들에 따라 출력을 발생시킨다. 즉, 이 논리합게이트(AG)는 제 1 A플립-플롭(AF1)으로부터의 출력과 제 2 A플립-플롭(AF2)으로부터의 출력이 모두 하이논리일 때 하이논리의 출력을 발생시킨다.
B플립-플롭(BF)은 논리합게이트(AG)로부터의 출력 및 제 1 내부 소스아웃풋인에이블신호(I-SOE1)에 따라 공통 소스아웃풋인에이블신호(C-SOE)를 출력한다. 여기서, 제 1 내부 소스아웃풋인에이블신호(I-SOE1)가 로우상태 일 때, B플립-플롭(BF)으로부터의 출력이 하이가 된다. 따라서, B플립-플롭(BF)으로부터의 공통 소스아웃풋인에이블신호(C-SOE)의 라이징에지 시점에 샘플링된 화소 영상 데이터들이 래치된 후 이 소스아웃풋인에이블신호의 폴링에지 시점에 그 샘플링된 화소 영상 데이터들이 동시에 출력된다.
마찬가지 방식으로, 제 2 출력동기화부(S2)는 논리합게이트(AG)로부터의 출력 및 제 2 내부 소스아웃풋인에이블신호(I-SOE2)에 따라 공통 소스아웃풋인에이블신호(C-SOE)를 출력하며, 제 3 출력동기화부(S3)는 논리합게이트(AG)로부터의 출력 및 제 3 내부 소스아웃풋인에이블신호(I-SOE3)에 따라 공통 소스아웃풋인에이블신호(C-SOE)를 출력하며, 제 4 출력동기화부(S4)는 논리합게이트(AG)로부터의 출력 및 제 4 내부 소스아웃풋인에이블신호(I-SOE4)에 따라 공통 소스아웃풋인에이블신호(C-SOE)를 출력한다.
도 4는, 제 1 및 제 3 데이터 구동칩(TM-IC1, TM-IC3)이 각각 마스터 모드로, 그리고 제 2 및 제 4 데이터 구동칩(TM-IC2, TM-IC4)이 각각 슬레이브 모드로 설정된 것을 보여주고 있다. 따라서, 제 1 데이터 구동칩(TM-IC1)은 제 2 데이터 구동칩(TM-IC2)을 제어하며, 제 3 데이터 구동칩(TM-IC3)은 제 4 데이터 구동칩(TM-IC4)을 제어한다.
도 4에 도시된 화살표의 반대로 샘플링 순서를 변경할 경우에는, 제 2 및 제 4 데이터 구동칩(TM-IC2, TM-IC4)을 각각 마스터 모드로 설정하고, 제 1 및 제 3 데이터 구동칩(TM-IC1, TM-IC3)을 각각 슬레이브 모드로 설정하면 된다.
여기서, 제 1 내지 제 4 내부 소스아웃풋인에이블신호(I-SOE1 내지 I-SOE4)는 모두 동일한 신호일 수 있다. 이때, 이 하나의 내부 소스아웃풋인에이블신호는, 예를 들어 어느 하나의 마스터 모드 데이터 구동칩으로부터 생성될 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 표시장치를 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 표시장치는, 도 5에 도시된 바와 같이, 영상이 표시되는 표시패널(DSP)과, 그리고 이 영상이 표시되도록 이 표시패널(DSP)로 영상 데이터 신호 및 각종 제어신호를 제공하는 시스템칩(S-IC)을 포함한다.
본 발명의 제 2 실시예에 따른 표시장치는, 전술된 제 1 실시예에 따른 표시장치와 거의 동일하다. 단, 본 발명의 제 2 실시예에 따른 표시장치는 2개의 데이터 구동칩들(TM-IC1, TM-IC2)을 포함하며, 각 데이터 구동칩은 하나의 분할 표시부를 담당한다. 즉, 제 1 데이터 구동칩(TM-IC1)은 제 1 분할 표시부(D1)를 담당하며, 제 2 데이터 구동칩(TM-IC2)은 제 2 분할 표시부(D2)를 담당한다.
시스템칩(S-IC)은 제 1 포트(PT1)를 통해 제 1 데이터 구동칩(TM-IC1)으로 제 1 분할 표시부(D1)에 대응되는 제 1 분할 영상 데이터를 공급하며, 제 2 포트(PT2)를 통해 제 2 데이터 구동칩(TM-IC2)으로 제 2 분할 표시부(D2)에 대응되는 제 2 분할 영상 데이터를 공급한다.
따라서, 본 발명의 제 2 실시예에 따른 표시장치에서는, 1개의 포트당 1개의 데이터 구동칩이 접속된다. 따라서, 각 데이터 구동칩의 주파수 실력치가 저하되는 것을 방지할 수 있다.
도 6은 본 발명의 제 3 실시예에 따른 표시장치를 나타낸 도면이다.
본 발명의 제 3 실시예에 따른 표시장치는, 도 6에 도시된 바와 같이, 영상이 표시되는 표시패널(DSP)과, 그리고 이 영상이 표시되도록 이 표시패널(DSP)로 영상 데이터 신호 및 각종 제어신호를 제공하는 시스템칩(S-IC)을 포함한다.
본 발명의 제 3 실시예에 따른 표시장치는, 전술된 제 1 실시예에 따른 표시장치와 거의 동일하다. 단, 본 발명의 제 3 실시예에 따른 표시장치는 3개의 데이터 구동칩들(TM-IC1 내지 TM-IC3)을 포함하며, 각 데이터 구동칩은 하나의 분할 표시부를 담당한다. 즉, 제 1 데이터 구동칩(TM-IC1)은 제 1 분할 표시부(D1)를 담당하며, 제 2 데이터 구동칩(TM-IC2)은 제 2 분할 표시부(D2)를 담당하며, 그리고 제 3 데이터 구동칩(TM-IC3)은 제 3 분할 표시부(D3)를 담당한다.
시스템칩(S-IC)은 제 1 포트(PT1)를 통해 제 1 데이터 구동칩(TM-IC1)으로 제 1 분할 표시부(D1)에 대응되는 제 1 분할 영상 데이터를 공급하며, 제 2 포트(PT2)를 통해 제 2 데이터 구동칩(TM-IC2)으로 제 2 분할 표시부(D2)에 대응되는 제 2 분할 영상 데이터를 공급하며, 그리고 제 3 포트를 통해 제 3 데이터 구동칩(TM-IC3)으로 제 3 분할 표시부(D3)에 대응되는 제 3 분할 영상 데이터를 공급한다.
따라서, 본 발명의 제 3 실시예에 따른 표시장치에서는, 1개의 포트당 1개의 데이터 구동칩이 접속된다. 따라서, 각 데이터 구동칩(TM-IC1 내지 TM-IC4)의 주파수 실력치가 저하되는 것을 방지할 수 있다.
한편, 도 6에서의 CB3은 제 3 연결부를 나타낸다. 이 제 3 연결부(CB3) 역시 전술된 제 1 연결부(CB1)와 같은 구성을 가질 수 있다.
도 7은 본 발명의 제 4 실시예에 따른 표시장치를 나타낸 도면이다.
본 발명의 제 4 실시예에 따른 표시장치는, 도 7에 도시된 바와 같이, 영상이 표시되는 표시패널(DSP)과, 그리고 이 영상이 표시되도록 이 표시패널(DSP)로 영상 데이터 신호 및 각종 제어신호를 제공하는 시스템칩(S-IC)을 포함한다.
본 발명의 제 4 실시예에 따른 표시장치는, 전술된 제 3 실시예에 따른 표시장치와 거의 동일하다. 단, 본 발명의 제 3 실시예에 따른 표시장치는 6개의 데이터 구동칩들(TM-IC1 내지 TM-IC6)을 포함하며, 2개의 데이터 구동칩들이 하나의 분할 표시부를 담당한다. 즉, 제 1 및 제 2 데이터 구동칩(TM-IC1, TM-IC2)은 제 1 분할 표시부(D1)를 담당하며, 제 3 및 제 4 데이터 구동칩(TM-IC3, TM-IC4)은 제 2 분할 표시부(D2)를 담당하며, 그리고 제 5 및 제 6 데이터 구동칩(TM-IC5, TM-IC6)은 제 3 분할 표시부(D3)를 담당한다.
시스템칩(S-IC)은 제 1 포트(PT1)를 통해 제 1 및 제 2 데이터 구동칩(TM-IC1, TM-IC2)으로 제 1 분할 표시부(D1)에 대응되는 제 1 분할 영상 데이터를 공급하며, 제 2 포트(PT2)를 통해 제 3 및 제 4 데이터 구동칩(TM-IC3, TM-IC4)으로 제 2 분할 표시부(D2)에 대응되는 제 2 분할 영상 데이터를 공급하며, 그리고 제 3 포트(PT3)를 통해 제 5 및 제 6 데이터 구동칩(TM-IC5, TM-IC6)으로 제 3 분할 표시부(D3)에 대응되는 제 3 분할 영상 데이터를 공급한다.
따라서, 본 발명의 제 4 실시예에 따른 표시장치에서는, 1개의 포트당 2개의 데이터 구동칩이 접속된다. 따라서, 각 데이터 구동칩의 주파수 실력치가 저하되는 것을 방지할 수 있다.
이와 같이 본 발명에서는, 한 개의 포트당 접속되는 데이터 구동칩의 수를 한정하고, 또한 시스템칩(S-IC)의 데이터 출력 방식을 기존의 이븐/오드 방식이 아닌 본 발명에서 새로이 제시하는 분할 표시부별 데이터 출력 방식으로 변경함으로써, 고해상도 모델에도 주파수 실력치의 저하 없이 안정적으로 타이밍 컨트롤러 병합형 데이터 구동칩을 사용할 수 있다.
더불어, 샘플링 클럭신호를 이용하여 공통 소스아웃풋인에이블 신호를 생성하고, 이를 이용하여 모든 데이터 구동칩들의 출력 타이밍을 결정하므로 각 분할 표시부간의 영상이 어긋나는 것을 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
DSP: 표시패널 DP: 표시부
NP: 비표시부 D#: 제 # 분할 표시부
G-IC: 게이트 구동칩 TM-IC#: 제 # 데이터 구동칩
CB#: 제 # 연결부 PCB: 인쇄회로기판
PT#: 제 # 포트 S-IC: 시스템칩

Claims (8)

  1. 표시부를 i개(i는 1보다 큰 자연수)의 분할 표시부들로 구분하고, 각 분할 표시부로 분할 영상 데이터를 전송하는 j개(j는 i보다 크거나 같은 자연수)의 데이터 구동칩들;
    상기 표시부의 한 수평라인에 대응되는 라인 영상 데이터를 상기 분할 표시부별로 나누어 i개의 분할 영상 데이터들을 생성하고, 그 i개의 분할 영상 데이터들을 i개의 포트들을 통해 개별적으로 출력하는 시스템칩을 포함하며;
    어느 하나의 분할 표시부를 담당하는 p개(p는 j보다 작은 자연수)의 데이터 구동칩이 어느 하나의 포트로부터 제공된 분할 영상 데이터를 상기 어느 하나의 분할 표시부로 공급함을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 p는 3보다 작은 자연수인 것을 특징으로 하는 표시장치.
  3. 제 1 항에 있어서,
    i개의 데이터 구동칩들은 마스터 모드로 구동하는 마스터 데이터 구동칩 및 마스터 데이터 구동칩에 의해 제어되는 슬레이브 구동칩으로 구성됨을 특징으로 하는 표시장치.
  4. 제 1 항에 있어서,
    하나의 분할 영상 데이터는 다수의 화소 영상 데이터들로 구성되며;
    j개의 데이터 구동칩 각각은, 순차적으로 발생되는 샘플링 클럭신호들에 따라 화소 영상 데이터들을 순차적으로 샘플링하고 이 샘플링된 분할 화소 영상 데이터들을 소스아웃풋인에이블신호에 따라 아날로그 변환하여 동시에 출력함을 특징으로 하는 표시장치.
  5. 제 4 항에 있어서,
    j개의 데이터 구동칩 각각은, i개의 분할 표시부 각각의 끝단에 위치한 i개의 화소들에 대응되는 i개의 화소 영상 데이터를 샘플링하는 i개의 마지막번째 샘플링 신호들과 내부 소스아웃풋인에이블신호를 근거로 공통 소스아웃풋인에이블신호를 생성함을 특징으로 하는 표시장치.
  6. 제 5 항에 있어서,
    j개의 데이터 구동칩 각각은,
    샘플링 클럭신호를 순차적으로 발생시키는 쉬프트 레지스터;
    상기 쉬프트 레지스터로부터의 샘플링 클럭신호에 따라 화소 영상 데이터들을 순차적으로 샘플링하는 샘플링 래치;
    상기 샘플링 래치로부터 샘플링된 화소 영상 데이터들을 공통 소스아웃풋인에이블신호에 따라 동시에 출력하는 홀딩 래치;
    상기 홀딩 래치로부터의 샘플링된 화소 영상 데이터들을 아날로그 변환하여 출력하는 디지털-아날로그 변환부; 및,
    상기 i개의 마지막번째 샘플링 클럭신호 및 내부 소스아웃풋인에이블신호를 근거로 공통 소스아웃풋인에이블신호를 생성하고, 이를 상기 홀딩 래치로 제공하는 출력동기화부를 포함함을 특징으로 하는 표시장치.
  7. 제 6 항에 있어서,
    상기 출력동기화부는,
    상기 i개의 마지막번째 샘플링 클럭신호들에 따라 출력을 발생시키는 i개의 A플립-플롭들;
    상기 i개의 A플립-플롭들로부터의 출력들에 따라 출력을 발생시키는 논리합게이트; 및,
    상기 논리합게이트로부터의 출력 및 내부 소스아웃풋인에이블신호에 따라 공통 소스아웃풋인에이블신호를 출력하는 B플립-플롭을 포함함을 특징으로 하는 표시장치.
  8. 제 1 항에 있어서,
    j개의 데이터 구동칩은, 타이밍 컨트롤러의 기능이 내장된 타이밍 컨트롤러 통합형 데이터 구동칩인 것을 특징으로 하는 표시장치.
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