CN114495798A - 控制装置及控制方法、显示设备、存储介质 - Google Patents

Abstract

本申请提供了一种控制装置及其控制方法、显示设备、存储介质。控制装置包括：时序控制器和Q个源极驱动芯片，所述时序控制器与Q个所述源极驱动芯片电连接，Q为不小于2的整数；所述时序控制器，用于当显示信号的水平分辨率为显示面板的物理水平分辨率的1/2时，将所述显示信号的数据均分成Q个像素数据组，每个像素数据组包括Y个第一像素数据；根据Q个所述像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片，使得每个源极驱动芯片均接收Y+1个第一像素数据；使得每个所述源极驱动芯片对接收的Y+1个第一像素数据进行扩展，生成N个第二像素数据，本申请能够实现相邻源极驱动芯片的第二像素数据之间存在过渡处理。

Description

控制装置及控制方法、显示设备、存储介质

技术领域

本申请涉及显示技术领域，具体而言，本申请涉及一种控制装置及控制方法、显示设备、存储介质。

背景技术

随着显示行业的发展和人民物质水平的提高，以显示面板为显示端口的显示系统已经越来越多的融入到人民的日常生活中去，具有体积小、功耗低、无辐射、制造成本低等优点。

显示设备通常包括显示面板、时序控制器和多个源极驱动芯片。

现有的一项基于硬件的超分技术方案中，通过设计一种新的源极驱动芯片，在显示信号水平分辨率为显示面板物理水平分辨率一半时，通过时序控制器进行分辨率转换后，使得源极驱动芯片输入端接收的像素数据依次作为源极驱动芯片输出端的奇数列或偶数列，输出端的另一半则采用相邻两个像素数据的运算结果，使得水平分辨率得以提升。

但该方案中存在的问题包括：在源极驱动芯片输出端通道数通常为偶数，若输入端接收的像素数据作为输出端的奇数列，会导致输出端最后两列像素数据相同，与下一个相邻源极驱动芯片第一列像素数据间无过渡处理，可能造成显示画面的局部不均匀；若输入端接收的像素数据作为输出端的偶数列，会导致输出端第一列像素数据与第二列像素数据相同，与上一个源极驱动芯片最后一列像素数据间无过渡处理，也可能造成显示画面的局部不均匀。

发明内容

本申请针对现有方式的缺点，提出一种控制装置及其控制方法、显示设备、存储介质，用以解决现有技术存在相邻源极驱动芯片的像素数据之间无过渡处理，导致显示画面不均匀的技术问题。

第一个方面，本申请实施例提供了一种控制装置，包括：时序控制器和Q个源极驱动芯片，时序控制器与Q个源极驱动芯片电连接，Q为不小于2的整数；

时序控制器，用于当显示信号的水平分辨率为显示面板的物理水平分辨率的1/2时，将显示信号的数据均分成Q个像素数据组，每个像素数据组包括Y个第一像素数据；根据Q个像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片，使得每个源极驱动芯片均接收Y+1个第一像素数据；使得每个源极驱动芯片对接收的Y+1个第一像素数据进行扩展，生成N个第二像素数据；除了最后1个或第1个源极驱动芯片之外，每个源极驱动芯片输出的第N个第二像素数据或第1个第二像素数据是基于相邻的源极驱动芯片的第一像素数据插值得到的，Y为不小于2的整数，N为Y的2倍。

第二个方面，本申请实施例提供了一种显示设备，包括显示面板和第一方面的控制装置；显示面板与控制装置中的Q个源极驱动芯片电连接。

第三个方面，本申请实施例提供了一种控制方法，应用于如第一方面的控制装置，控制方法包括：

当显示信号的水平分辨率为显示面板的物理水平分辨率的1/2时，将显示信号的数据均分成Q个像素数据组，每个像素数据组包括Y个第一像素数据；根据Q个像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片，使得每个源极驱动芯片均接收Y+1个第一像素数据；使得每个源极驱动芯片对接收的Y+1个第一像素数据进行扩展，生成N个第二像素数据；除了最后1个或第1个源极驱动芯片之外，每个源极驱动芯片输出的第N个第二像素数据或第1个第二像素数据是基于相邻的源极驱动芯片的第一像素数据插值得到的，Y为不小于2的整数，N为Y的2倍。

第四个方面，本申请实施例提供一种计算机可读存储介质，其上存储有计算机程序，计算机可读存储介质的特征在于，该计算机程序被控制装置执行时实现如第一方面的控制方法。

本申请实施例提供的技术方案带来的有益技术效果包括：

本申请实施例提供的控制装置，通过时序控制器将显示信号进行二次分配。其中第一次分配包括：将将显示信号的数据均分成Q个像素数据组，每个像素数据组包括Y个第一像素数据；第二次分配包括：根据Q个像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片。使得每个源极驱动芯片均接收Y+1个第一像素数据，生成N个第二像素数据，除了最后1个或第1个源极驱动芯片之外，每个源极驱动芯片输出的第N个第二像素数据或第1个第二像素数据源自相邻的源极驱动芯片的像素数据。

也就是说，本申请实施例通过时序控制器将显示信号进行二次分配后，使得每个源极驱动芯片均接收Y+1个第一像素数据，相比现有技术，增加了一个源自相邻的源极驱动芯片的第一像素数据，再通过源极驱动芯片的扩展，使得每个源极驱动芯片输出的第N个第二像素数据或第1个第二像素数据是基于相邻的源极驱动芯片的第一像素数据插值得到的，能够实现相邻源极驱动芯片的第二像素数据之间存在过渡处理，从而使得相邻源极驱动芯片之间的显示画面均匀。

本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本申请实施例提供的一种显示设备的架构示意图；

图2为本申请实施例提供的一种将接收的第一像素数据依次作为输出端口的奇数列的源极驱动芯片的结构示意图；

图3为一种现有的相邻源极驱动芯片之间显示画面的效果示意图；

图4为本申请实施例提供的一种相邻源极驱动芯片之间显示画面的效果示意图；

附图标记：

10-时序控制器，20-源极驱动电路板，30-源极驱动芯片，40-显示面板；

31-缓冲单元，32-运算单元，321-运算模块，33-数模转换单元，331-数模转换模块，34-功率放大单元，35-串并转换单元。

具体实施方式

下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。

本申请实施例提供了一种显示设备，如图1所示，显示设备包括显示面板40和控制装置；控制装置包括时序控制器10和Q个源极驱动芯片30，时序控制器10与Q个源极驱动芯片30电连接，Q为不小于2的整数；显示面板40与控制装置中的Q个源极驱动芯片30电连接。

可选地，控制装置还包括源极驱动电路板20，时序控制器10通过源极驱动电路板20与Q个源极驱动芯片30电连接。

具体的，显示面板40通常包括栅线、数据线和像素；栅线传输用于打开像素开关器件的信号，该信号被称为行信号；数据线发送调整像素显示灰阶的信号，该信号被称为列信号；像素为显示面板40的最小完整显示单位，一般由若干个子像素组成，子像素通常沿栅线方向排布；显示面板40的物理分辨率为2m×2n，是指每行有2m个像素，称之为水平分辨率，每列有2n个像素，称之为垂直分辨率，m和n都为正整数。

时序控制器10是指实现时序转换功能的装置，时序控制器10可以是独立的部件，也可以包括在前端视频等信号的处理系统中；时序控制板至少有三个必要的功能模块，其一是实现对显示信号的接收；其二是根据显示信号的垂直分辨率，生成一一对应的栅线信号，并发送给显示面板40；其三是将接收的显示信号数据发送给源极驱动芯片30，接收与发送的像素数据是一一对应的，俗称Point to Point(P to P，点对点)，即接收数据的列数与发送数据的列数相同，接收数据的行数与发送数据的行数相同。

源极驱动芯片30，负责将接收到的数字数据信号转换为能驱动像素显示的模拟数据信号，其输出端口与显示面板40的列一一对应。

如图1所示，本申请实施例提供了一种控制装置，该控制装置包括：时序控制器10和Q个源极驱动芯片30，时序控制器10与Q个源极驱动芯片30电连接，Q为不小于2的整数；

时序控制器10，用于当显示信号的水平分辨率为显示面板40的物理水平分辨率的1/2时，将显示信号的数据均分成Q个像素数据组，每个像素数据组包括Y个第一像素数据；根据Q个像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片30，使得每个源极驱动芯片30均接收Y+1个第一像素数据；使得每个源极驱动芯片30对接收的Y+1个第一像素数据进行扩展，生成N个第二像素数据；除了最后1个或第1个源极驱动芯片30之外，每个源极驱动芯片30输出的第N个第二像素数据或第1个第二像素数据是基于相邻的源极驱动芯片30的第一像素数据插值得到的，Y为不小于2的整数，N为Y的2倍。

具体的，如图1所示，显示信号的水平分辨率为m＝Y×Q(Y乘以Q)，显示面板40的物理水平分辨率为2m＝2×Y×Q＝N×Q(2乘以m，等于2乘以Y乘以Q，等于N乘以Q)。时序控制器10将显示信号的数据进行二次分配，其中，第一次分配：将显示信号的数据均分成Q个像素数据组，每个像素数据组包括Y个第一像素数据。对第一次分配后的第一像素数据进行第二次分配：根据Q个像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片30。每个源极驱动芯片30输出N个第二像素数据至显示面板40。

本申请实施例提供的控制装置，通过时序控制器10将显示信号的数据进行二次分配，其中第一次分配包括：将显示信号的数据均分成Q个像素数据组，每个像素数据组包括Y个第一像素数据；第二次分配包括：根据Q个像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片30。使得每个源极驱动芯片30均接收Y+1个第一像素数据，生成N个第二像素数据，除了最后1个或第1个源极驱动芯片30之外，每个源极驱动芯片30输出的第N个第二像素数据或第1个第二像素数据是基于相邻的源极驱动芯片30的第一像素数据插值得到的。

也就是说，本申请实施例通过时序控制器10将显示信号进行二次分配后，使得每个源极驱动芯片30均接收Y+1个第一像素数据，相比现有技术增加了一个源自相邻的源极驱动芯片的第一像素数据，再通过源极驱动芯片30的扩展，使得每个源极驱动芯片30输出的第N个第二像素数据或第1个第二像素数据是基于相邻的源极驱动芯片30的第一像素数据插值得到的，能够实现相邻源极驱动芯片30之间存在过渡处理，从而使得相邻源极驱动芯片30的第二像素数据之间的显示画面均匀。

可选地，当源极驱动芯片待接收的Y个第一像素数据与N个输出端口中的Y个奇数输出端口配对时，除了最后1个源极驱动芯片之外，每个源极驱动芯片的第Y+1个第一像素数据源自相邻的下一个源极驱动芯片的第1个第一像素数据，每个源极驱动芯片输出的第N个第二像素数据是基于本源极驱动芯片第Y个第一像素数据和第Y+1个第一像素数据(即相邻的下一个源极驱动芯片的第1个第一像素数据)插值得到的。

可选地，当源极驱动芯片待接收的Y个第一像素数据与N个输出端口中的Y个偶数输出端口配对时，除了第1个源极驱动芯片之外，每个源极驱动芯片的第1个第一像素数据源自相邻的上一个源极驱动芯片的第Y个第一像素数据，每个源极驱动芯片输出的第1个第二像素数据是基于本源极驱动芯片的第2个第一像素数据和第1个第一像素数据(即相邻的上一个源极驱动芯片的第Y个第一像素数据)插值得到的。

可选地，如图1所示，每个第一像素数据均包括S个第一子像素数据，S为不小于1的整数。时序控制器10输出SQ(Y+1)个第一子像素数据，即S×Q×(Y+1)个第一子像素数据，每个源极驱动芯片均接收S×(Y+1)个第一子像素数据。每个源极驱动芯片均输出SN(即S×N)个第二子像素数据。

在一些实施例中，时序控制器10通过源极驱动电路板20与Q个源极驱动芯片30电连接。

时序控制器10用于当源极驱动芯片30待接收的Y个第一像素数据与N个输出端口中的Y个奇数输出端口配对时，将待输出到第i+1个源极驱动芯片30的第1个第一像素数据复制作为虚拟像素数据，并移动至待输出到第i个源极驱动芯片30的第Y个第一像素数据之后，得到待输出到第i个源极驱动芯片30的第Y+1个第一像素数据；将待输出到第Q个源极驱动芯片30的第Y个第一像素数据复制作为虚拟像素数据，并移动至待输出到第Q个源极驱动芯片30的第Y个第一像素数据之后，得到待输出到第Q个源极驱动芯片30的第Y+1个第一像素数据，1≤i≤Q-1。

具体的，当源极驱动芯片30待接收的Y个第一像素数据与N个输出端口中的Y个奇数输出端口配对时，即源极驱动芯片30输出端口通道数为偶数，将源极驱动芯片30输入端口接收的第一像素数据依次作为输出端口的奇数列。

1)时序控制器10对接收到的显示信号的数据进行第一次分配：具体为，将显示信号的数据均分成Q个像素数据组，每个像素数据组包括Y个第一像素数据。

示例性地，按照源极驱动芯片30的数量平均分割，即m＝Y×Q(Y乘以Q)。IC_1、IC_2……IC_Q依次表示第1个源极驱动芯片30、第2个源极驱动芯片30……第Q个源极驱动芯片30，经过第一次分配后：

IC_1对应像素P_1，P_2，…，P_Y的第一像素数据，即第1个像素数据组；

IC_2对应像素P_(Y+1)，P_(Y+2)，…，P_(2Y)的第一像素数据，即第2个像素数据组；

依次类推，直至最后一个IC_Q对应像素P_((Q-1)·Y+1)，P_((Q-1)·Y+2)，…，P_(Q·Y)的第一像素数据，即第Q个像素数据组。

2)时序控制器10对经过第一次分配后的第一像素数据进行第二次分配，具体为：

将IC_2对应的第一个像素P_(Y+1)的第一像素数据复制，作为虚拟像素数据DY_(Y+1)，并移动至IC_1对应的最后一个像素P_Y对应的第一像素数据DY_(Y)之后；

依次类推，直至将IC_Q对应的第一个像素P_((Q-1)·Y+1)的第一像素数据复制，作为虚拟像素数据DY_((Q-1)·Y+1)，并移动至IC_(Q-1)对应的最后一个像素P_((Q-1)·Y)对应的第一像素数据之后；

针对最后一个IC_Q，复制IC_Q对应的最后一个像素P_(Q·Y)的第一像素数据，作为虚拟像素数据DY_(Q·Y+1)，并移动至像素P_(Q·Y)的第一像素数据之后。

3)时序控制器10将二次分配后的第一像素数据分别发送至各源极驱动芯片30。

4)源极驱动芯片30将接收到的第一像素数据进行扩展并输出至显示面板40。

也就是说，本申请实施例可以将沿第一方向的下一个源极驱动芯片30的第一个第一像素数据复制作为虚拟像素数据，并移动至当前源极驱动芯片30的最后一个第一像素数据之后，将最后一个源极驱动芯片30的最后一个第一像素数据复制作为虚拟像素数据，并移动至最后一个源极驱动芯片30的最后一个第一像素数据的后面。使得每个源极驱动芯片30相比于现有技术可以多接收到一个虚拟像素数据，再通过源极驱动芯片30的扩展，使得每个源极驱动芯片30输出的第N个第二像素数据或第1个第二像素数据是基于相邻的源极驱动芯片30的第一像素数据插值得到的，能够实现相邻源极驱动芯片30之间存在过渡处理，从而使得相邻源极驱动芯片30输出的第二像素数据之间的显示画面均匀(如图4所示的效果图)。第一方向指各源极驱动芯片的排列方向，与从显示面板中第一列像素到最后一列像素的方向相同或类似。第一方向可以为数据传送方向。

本申请中的第一像素数据分割及二次分配，均是针对每行第一像素数据进行描述的。

在一些实施例中，源极驱动芯片30输出的第N个第二像素数据为基于源极驱动芯片30接收的第Y个第一像素数据与第Y+1个第一像素数据插值得到的。

可选地，源极驱动芯片30输出的第N个第二像素数据为基于源极驱动芯片30接收的第Y个第一像素数据与第Y+1个第一像素数据进行平均运算得到的。

在一些实施例中，源极驱动芯片30包括串并转换单元35、缓冲单元31、Y个运算单元32和N个输出端口；

串并转换单元35与源极驱动电路板20、缓冲单元31都电连接，用于将接收的串行的像素数据转换成并行的像数数据输出至缓冲单元31。

缓冲单元31与Y个运算单元32电连接；缓冲单元31包括Y+1个端口；

缓冲单元31的第j端口与源极驱动芯片30的第g输出端口电连接；

缓冲单元31的第j端口和第j+1端口，都与第j运算单元32电连接；第j运算单元32与源极驱动芯片30的第g+1输出端口电连接；

1≤j≤Y，j为整数，1≤g＜N，g为奇数；j、g均从1起始开始增加。

例如，Y＝4，N＝8。

缓冲单元31的第1端口与源极驱动芯片30的第1输出端口电连接；缓冲单元31的第1端口和第2端口，都与第1运算单元电连接；且第1运算单元与源极驱动芯片30的第2输出端口电连接；

缓冲单元31的第2端口与源极驱动芯片30的第3输出端口电连接；缓冲单元31的第2端口和第3端口，都与第2运算单元电连接；且第2运算单元与源极驱动芯片30的第4输出端口电连接；

缓冲单元31的第3端口与源极驱动芯片30的第5输出端口电连接；缓冲单元31的第3端口和第4端口，都与第3运算单元电连接；且第3运算单元与源极驱动芯片30的第6输出端口电连接；

缓冲单元31的第4端口与源极驱动芯片30的第7输出端口电连接；缓冲单元31的第4端口和第5端口，都与第4运算单元电连接；且第3运算单元与源极驱动芯片30的第8输出端口电连接。其中，第5端口接收的是虚拟像素数据，即复制的下一个源极驱动芯片的第1个第一像素数据，或者，复制的本源极驱动芯片的第4个第一像素数据。缓冲单元31的第1端口、第2端口、第3端口、第4端口、第5端口依次接收第一像素数据1、第一像素数据2、第一像素数据3、第一像素数据4、第一像素数据5。其中第5端口接收的第一像素数据5为虚拟像素数据，即复制的下一个源极驱动芯片的第1个第一像素数据，或者，复制的本源极驱动芯片的第4个第一像素数据。

源极驱动芯片30的第1输出端口、第3输出端口、第5输出端口、第7输出端口依次输出第一像素数据1、第一像素数据2、第一像素数据3、第一像素数据4。

源极驱动芯片30的第2输出端口、第4输出端口、第6输出端口、第8输出端口依次输出其相邻第一像素数据进行平均运算得到的第一像素数据。

在一些实施例中，第一像素数据包括S个第一子像素数据；时序控制器输出S×Q×(Y+1)个第一子像素数据；每个源极驱动芯片均接收S×(Y+1)个第一子像素数据；

缓冲单元31的1个端口包括S个端子，运算单元32包括S个运算模块321，源极驱动芯片30的1个输出端口包括S个输出端子；S为不小于1的整数。

缓冲单元31的第j端口的S个端子与源极驱动芯片30的第g输出端口的S个输出端子一一对应电连接；

缓冲单元31的第j端口的S个端子和第j+1端口的S个端子，都与第j运算单元32的S个运算模块一一对应电连接；第j运算单元32的S个运算模块321与源极驱动芯片30的第g+1输出端口的S个输出端子一一对应电连接。

可选地，S可以为1、2或3等。

如图3所示，图3为一种现有的相邻源极驱动芯片之间显示画面的效果示意图。现有的源极驱动芯片的最后一个第一像素数据(即第二像素数据8)，与输入的最后一个第一像素数据(即第一像素数据4)，且也与输出的倒数第二个第一像素数据(即第二像数数据7)相同，即输出了连续两列相同的像素数据；又由于下一相邻源极驱动芯片输出的第一个第一像素数据(即第二像素数据9)为输入的第一个第一像素数据(即第一像素数据5)，导致该像素数据(即第二像素数据9)与上一相邻源极驱动芯片输入的最后一个像素数据(即第二像素数据8)相邻，导致在相邻源极驱动芯片的输出端口输出的第二像素数据，两者之间无过渡处理，导致相邻源极驱动芯片之间的显示画面不均匀。

本申请实施例通过时序控制器10将显示信号的数据进行二次分配，使得每个源极驱动芯片30相比于现有技术可以多接收到一个第一像素数据，再通过源极驱动芯片30的扩展，使得每个源极驱动芯片30输出的最后一个第二像素数据(即第二像素数据8)为相邻的源极驱动芯片30经过插值(如图2，例如将第一像素数据4和第一像素数据5进行平均值运算)得到的，使得相邻源极驱动芯片30之间存在过渡处理，从而使得相邻源极驱动芯片30之间的显示画面均匀。

可选地，如图2所示，示例性地，以S＝3、Y＝4、N＝2·Y＝8为例，图2为一种将接收的第一像素数据依次作为输出端口的奇数列的源极驱动芯片30的结构示意图。

可选地，如图2所示，源极驱动芯片30还包括：数模转换单元33和功率放大单元34。缓冲单元31、数模转换单元33和功率放大单元34依次电连接。

数模转换单元33包括多个数模转换模块331，数模转换模块331的数量与源极驱动芯片30输出端口的数量相同。

示例性地，如图2所示，每个运算单元32包括3个运算模块321。

图2中，每个数模转换模块331均接收极性控制信号。数模转换模块331的输出端口(例如图2中O_1、O_2、……、O_24)与功率放大单元34电连接。

功率放大单元34的输出端口(例如图2中D_1、D_2、……、D_24)作为源极驱动芯片30的输出端口均与显示面板40电连接。

缓冲单元31包括多个端口(例如In_1、In_2、In_3、……In_15)，端口In_1、In_2、In_3对应输出第一像素数据1，端口In_4、In_5、In_6对应输出第一像素数据2，……，端口In_13、In_14、In_15对应输出第一像素数据5(即虚拟像素数据，复制的下一个相邻源极驱动芯片30的第1个第一像素数据5)。

本实施例的源极驱动芯片30输出端口输出的最后一个第二像素数据(例如图2中第二像素数据8)为源极驱动芯片30端口的最后一个第一像素数据(例如图2中第一像素数据4)与其后面的虚拟像素数据(例如图2中第一像素数据5)插值(例如，将两个第一像素数据做平均值运算)得到的。从而，本申请实施例使得源极驱动芯片30输出端口输出的最后一个第二像素数据不再是全部复制端口输入的第一像素数据的最后一个，而是其与相邻第一像素数据运算的结果，使得相邻源极驱动芯片30之间存在过渡处理，从而使得相邻源极驱动芯片30之间的显示画面均匀(如图4所示的效果图)。

需要说明的是，图3和图4中的阴影表示灰度。

在一些实施例中，时序控制器10通过源极驱动电路板20与Q个源极驱动芯片30电连接。

时序控制器10用于当源极驱动芯片30待接收的Y个第一像素数据与N个输出端口中的Y个偶数输出端口配对时，将待输出到第i个源极驱动芯片30的第Y个第一像素数据复制作为虚拟像素数据，并移动至待输出到第i+1个源极驱动芯片30的第1个第一像素数据之前，得到待输出到第i+1个源极驱动芯片30的第1个第一像素数据；将待输出到第1个源极驱动芯片30的第1个第一像素数据复制作为虚拟像素数据，并移动至待输出到第1个源极驱动芯片30的第1个第一像素数据之前，得到待输出到第1个源极驱动芯片30的第1个第一像素数据，1≤i≤Q-1。

具体的，当源极驱动芯片30待接收的Y个第一像素数据与N个输出端口中的Y个偶数输出端口配对时，即源极驱动芯片30输出端口通道数为偶数，将源极驱动芯片30端口接收的第一像素数据依次作为输出端口的偶数列。

1)时序控制器10对接收到的显示信号的数据进行第一次分配：具体为，将显示信号的数据均分成Q个像素数据组，每个像素数据组包括Y个第一像素数据。

示例性地，按照源极驱动芯片30的数量平均分割，即m＝Y×Q(Y乘以Q)。IC_1、IC_2……IC_Q依次表示第1个源极驱动芯片30、第2个源极驱动芯片30……第Q个源极驱动芯片30，经过第一次分配后：

IC_1对应像素P_1，P_2，…，P_Y的第一像素数据，即第1个像素数据组；

IC_2对应像素P_(Y+1)，P_(Y+2)，…，P_(2Y)的第一像素数据，即第2个像素数据组；

依次类推，直至最后一个IC_Q对应像素P_((Q-1)·Y+1)，P_((Q-1)·Y+2)，…，P_(Q·Y)的第一像素数据，即第Q个像素数据组。

2)时序控制器10对经过第一次分配后的第一像素数据进行第二次分配，具体为：

将IC_1对应的最后一个像素P_(Y)的第一像素数据复制，作为虚拟像素数据DY_(Y)，并移动至IC_2对应的第一个像素P_(Y+1)对应的第一像素数据DY_(Y+1)之前；

依次类推，直至将IC_(Q-1)对应的最后一个像素P_((Q-1)·Y)的第一像素数据复制，作为虚拟像素数据DY_((Q-1)·Y)，并移动至IC_(Q)对应的第一个像素P_((Q-1)·Y+1)对应的第一像素数据之前；

针对第一个IC_1，复制IC_1对应的第一个像素P_(1)的第一像素数据，作为虚拟像素数据DY_(1)，并移动至像素P_(1)的第一像素数据之前。

3)时序控制器10将二次分配后的第一像素数据分别发送至各源极驱动芯片30。

4)源极驱动芯片30将接收到的第一像素数据进行扩展并输出至显示面板40。

也就是说，本申请实施例可以将沿第一方向的上一个源极驱动芯片30的最后一个第一像素数据作为虚拟像素数据，并移动至当前源极驱动芯片30的第一个第一像素数据之前，将第一个源极驱动芯片30的第一个第一像素数据复制作为虚拟像素数据，并移动至第一个源极驱动芯片30的第一个第一像素数据的前面。使得每个源极驱动芯片30相比于现有技术可以多接收到一个虚拟像素数据，再通过源极驱动芯片30的扩展，使得每个源极驱动芯片30输出的第N个第二像素数据或第1个第二像素数据是基于相邻的源极驱动芯片30的第一像素数据插值得到的，能够实现相邻源极驱动芯片30之间存在过渡处理，从而使得相邻源极驱动芯片30输出的第二像素数据之间的显示画面均匀。第一方向指各源极驱动芯片的排列方向，与从显示面板中第一列像素到最后一列像素的方向相同或类似。第一方向可以为数据传送方向。

在一些实施例中，源极驱动芯片30输出的第1个第二像素数据为基于源极驱动芯片30接收的第1个第一像素数据与第2个第一像素数据插值得到的。

可选地，源极驱动芯片30输出的第1个第二像素数据为基于源极驱动芯片30接收的第1个第一像素数据与第2个第一像素数据进行平均运算得到的。

在一些实施例中，源极驱动芯片30包括串并转换单元35、缓冲单元31、Y个运算单元32和N个输出端口；

串并转换单元35与源极驱动电路板20、缓冲单元31都电连接；

缓冲单元31与Y个运算单元32电连接；缓冲单元31包括Y+1个端口；

缓冲单元31的第f端口与源极驱动芯片30的第h输出端口电连接；

缓冲单元31的第f端口和第f+1端口，都与第f运算单元电连接；第f运算单元32与源极驱动芯片30的第h-1输出端口电连接；

1≤f≤Y，f为整数，1＜h≤N，h为偶数。f从1起始开始增加，h从2起始开始增加。

例如，Y＝4，N＝8。

缓冲单元31的第1端口与源极驱动芯片30的第2输出端口电连接；缓冲单元31的第1端口和第2端口，都与第1运算单元电连接；且第1运算单元与源极驱动芯片30的第1输出端口电连接；

缓冲单元31的第2端口与源极驱动芯片30的第4输出端口电连接；缓冲单元31的第2端口和第3端口，都与第2运算单元电连接；且第2运算单元与源极驱动芯片30的第3输出端口电连接；

缓冲单元31的第3端口与源极驱动芯片30的第6输出端口电连接；缓冲单元31的第3端口和第4端口，都与第3运算单元电连接；且第3运算单元与源极驱动芯片30的第5输出端口电连接；

缓冲单元31的第4端口与源极驱动芯片30的第8输出端口电连接；缓冲单元31的第4端口和第5端口，都与第4运算单元电连接；且第3运算单元与源极驱动芯片30的第7输出端口电连接。其中，第1端口接收的是虚拟像素数据，即复制的上一个源极驱动芯片的第4个第一像素数据，或者，复制的本源极驱动芯片的第1个第一像素数据。

缓冲单元31的第1端口、第2端口、第3端口、第4端口、第5端口依次接收第一像素数据1、第一像素数据2、第一像素数据3、第一像素数据4、第一像素数据5。其中第1端口接收的第一像素数据1为虚拟像素数据，即复制的上一个源极驱动芯片的第4个第一像素数据，或者，复制的本源极驱动芯片的第1个第一像素数据。

源极驱动芯片30的第2输出端口、第4输出端口、第6输出端口、第8输出端口依次输出第一像素数据1、第一像素数据2、第一像素数据3、第一像素数据4。

源极驱动芯片30的第1输出端口、第3输出端口、第5输出端口、第7输出端口依次输出其相邻第一像素数据进行平均运算得到的第一像素数据。

在一些实施例中，第一像素数据包括S个第一子像素数据；时序控制器输出S×Q×(Y+1)个第一子像素数据；每个源极驱动芯片均接收S×(Y+1)个第一子像素数据；

缓冲单元的1个端口包括S个端子，运算单元包括S个运算模块，源极驱动芯片的1个输出端口包括S个输出端子；S为不小于1的整数；

缓冲单元的第f端口的S个端子与源极驱动芯片的第h输出端口的S个输出端子一一对应电连接；

缓冲单元的第f端口的S个端子和第f+1端口的S个端子，都与第f运算单元的S个运算模块一一对应电连接；第f运算单元的S个运算模块与源极驱动芯片的第h-1输出端口的S个输出端子一一对应电连接。

S可以为1、2或3等。

本申请实施例通过时序控制器10将显示信号的数据进行二次分配，使得每个源极驱动芯片30相比于现有技术可以多接收到一个第一像素数据，再通过源极驱动芯片30的扩展，使得每个源极驱动芯片30输出的第一个第一像素数据为相邻的源极驱动芯片30经过插值(平均值运算)得到的，使得相邻源极驱动芯片30之间存在过渡处理，从而使得相邻源极驱动芯片30之间的显示画面均匀。

本实施例的源极驱动芯片30输出端口输出的第一个第二像素数据为源极驱动芯片30待接收的第一个第一像素数据与其前面的虚拟像素数据插值(例如，将两个第一像素数据做平均值运算)得到的。从而，本申请实施例使得源极驱动芯片30输出端口输出的第一个第二像素数据不再是全部复制输入的第一像素数据的第一个，而是其与相邻第一像素数据运算的结果，使得相邻源极驱动芯片30之间存在过渡处理，从而使得相邻源极驱动芯片30之间的显示画面均匀。

基于同一发明构思，本申请实施例提供了一种控制方法，应用于如上述任一实施例提供的控制装置，控制方法包括：

当显示信号的水平分辨率为显示面板40的物理水平分辨率的1/2时，将显示信号的数据均分成Q个像素数据组，每个像素数据组包括Y个第一像素数据；根据Q个像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片30，使得每个源极驱动芯片30均接收Y+1个第一像素数据；使得每个源极驱动芯片30对接收的Y+1个第一像素数据进行扩展，生成N个第二像素数据；除了最后1个或第1个源极驱动芯片30之外，每个源极驱动芯片30输出的第N个第二像素数据或第1个第二像素数据是基于相邻的源极驱动芯片30的第一像素数据插值得到的，Y为不小于2的整数，N为Y的2倍。

在一些实施例中，根据Q个像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片30，使得每个源极驱动芯片30均接收Y+1个第一像素数据，包括：

当源极驱动芯片30待接收的Y个第一像素数据与N个输出端口中的Y个奇数输出端口配对时，将待输出到第i+1个源极驱动芯片30的第1个第一像素数据复制作为虚拟像素数据，并移动至待输出到第i个源极驱动芯片30的第Y个第一像素数据之后，得到待输出到第i个源极驱动芯片30的第Y+1个第一像素数据；将待输出到第Q个源极驱动芯片30的第Y个第一像素数据复制作为虚拟像素数据，并移动至待输出到第Q个源极驱动芯片30的第Y个第一像素数据之后，得到待输出到第Q个源极驱动芯片30的第Y+1个第一像素数据，1≤i≤Q-1。

在一些实施例中，根据Q个像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片30，使得每个源极驱动芯片30均接收Y+1个第一像素数据，包括：

当源极驱动芯片30待接收的Y个第一像素数据与N个输出端口中的Y个偶数输出端口配对时，将待输出到第i个源极驱动芯片30的第Y个第一像素数据复制作为虚拟像素数据，并移动至待输出到第i+1个源极驱动芯片30的第1个第一像素数据之前，得到待输出到第i+1个源极驱动芯片30的第1个第一像素数据；将待输出到第1个源极驱动芯片30的第1个第一像素数据复制作为虚拟像素数据，并移动至待输出到第1个源极驱动芯片30的第1个第一像素数据之前，得到待输出到第1个源极驱动芯片30的第1个第一像素数据，1≤i≤Q-1。

基于同一发明构思，本申请实施例提供了一种计算机可读存储介质，其上存储有计算机程序，计算机可读存储介质的特征在于，该计算机程序被控制装置执行时实现如上述任一实施例提供的控制方法。

应用本申请实施例，至少能够实现如下有益效果：

(1)本申请实施例通过时序控制器将显示信号进行二次分配后，使得每个源极驱动芯片均接收Y+1个第一像素数据，相比现有技术增加了一个第一像素数据，再通过源极驱动芯片的扩展，使得每个源极驱动芯片输出的第N个第二像素数据或第1个第二像素数据是基于相邻的源极驱动芯片的第一像素数据插值得到的，能够实现相邻源极驱动芯片之间存在过渡处理，从而使得相邻源极驱动芯片之间的显示画面均匀。

(2)本实施例的源极驱动芯片输出端口输出的最后一个第二像素数据为源极驱动芯片输入端的最后一个第一像素数据与其后面的虚拟像素数据插值得到的。从而，本申请实施例使得源极驱动芯片输出端口输出的最后一个第二像素数据不再是全部复制输入的第一像素数据的最后一个，而是其与相邻第一像素数据运算的结果，使得相邻源极驱动芯片之间存在过渡处理，从而使得相邻源极驱动芯片之间的显示画面均匀。

(3)本实施例的源极驱动芯片输出端口输出的第一个第二像素数据为源极驱动芯片输入端的第一个第一像素数据与其前面的虚拟第一像素数据插值得到的。从而，本申请实施例使得源极驱动芯片输出端口输出的第一个第二像素数据不再是全部复制输入的第一像素数据的第一个，而是其与相邻第一像素数据运算的结果，使得相邻源极驱动芯片之间存在过渡处理，从而使得相邻源极驱动芯片之间的显示画面均匀。

本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (14)

1.一种控制装置，其特征在于，包括：时序控制器和Q个源极驱动芯片，所述时序控制器与Q个所述源极驱动芯片电连接，Q为不小于2的整数；

所述时序控制器，用于当显示信号的水平分辨率为显示面板的物理水平分辨率的1/2时，将所述显示信号的数据均分成Q个像素数据组，每个像素数据组包括Y个第一像素数据；根据Q个所述像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片，使得每个源极驱动芯片均接收Y+1个第一像素数据；使得每个所述源极驱动芯片对接收的Y+1个第一像素数据进行扩展，生成N个第二像素数据；除了最后1个或第1个源极驱动芯片之外，每个源极驱动芯片输出的第N个第二像素数据或第1个第二像素数据是基于相邻的源极驱动芯片的第一像素数据插值得到的，Y为不小于2的整数，N为Y的2倍。

2.根据权利要求1所述的控制装置，其特征在于，所述时序控制器通过源极驱动电路板与Q个源极驱动芯片电连接；

所述时序控制器用于当源极驱动芯片待接收的Y个第一像素数据与N个输出端口中的Y个奇数输出端口配对时，将待输出到第i+1个源极驱动芯片的第1个第一像素数据复制作为虚拟像素数据，并移动至待输出到第i个源极驱动芯片的第Y个第一像素数据之后，得到待输出到第i个源极驱动芯片的第Y+1个第一像素数据；将待输出到第Q个源极驱动芯片的第Y个第一像素数据复制作为虚拟像素数据，并移动至待输出到第Q个源极驱动芯片的第Y个第一像素数据之后，得到待输出到第Q个源极驱动芯片的第Y+1个第一像素数据，1≤i≤Q-1。

3.根据权利要求2所述的控制装置，其特征在于，

所述源极驱动芯片输出的第N个第二像素数据为基于所述源极驱动芯片接收的第Y个第一像素数据与第Y+1个第一像素数据插值得到的。

4.根据权利要求3所述的控制装置，其特征在于，

所述源极驱动芯片包括串并转换单元、缓冲单元、Y个运算单元和N个输出端口；

所述串并转换单元与所述源极驱动电路板、所述缓冲单元都电连接；

所述缓冲单元与Y个运算单元电连接；所述缓冲单元包括Y+1个端口；

所述缓冲单元的第j端口与所述源极驱动芯片的第g输出端口电连接；

所述缓冲单元的第j端口和第j+1端口，都与第j运算单元电连接；所述第j运算单元与所述源极驱动芯片的第g+1输出端口电连接；1≤j≤Y，j为整数，1≤g＜N，g为奇数。

5.根据权利要求4所述的控制装置，其特征在于，

第一像素数据包括S个第一子像素数据；时序控制器输出S×Q×(Y+1)个第一子像素数据；每个所述源极驱动芯片均接收S×(Y+1)个第一子像素数据；

所述缓冲单元的1个端口包括S个端子，所述运算单元包括S个运算模块，所述源极驱动芯片的1个输出端口包括S个输出端子；S为不小于1的整数；

所述缓冲单元的第j端口的S个端子与所述源极驱动芯片的第g输出端口的S个输出端子一一对应电连接；

所述缓冲单元的第j端口的S个端子和第j+1端口的S个端子，都与第j运算单元的S个运算模块一一对应电连接；所述第j运算单元的S个运算模块与所述源极驱动芯片的第g+1输出端口的S个输出端子一一对应电连接。

6.根据权利要求1所述的控制装置，其特征在于，所述时序控制器通过源极驱动电路板与Q个源极驱动芯片电连接；

所述时序控制器用于当源极驱动芯片待接收的Y个第一像素数据与N个输出端口中的Y个偶数输出端口配对时，将待输出到第i个源极驱动芯片的第Y个第一像素数据复制作为虚拟像素数据，并移动至待输出到第i+1个源极驱动芯片的第1个第一像素数据之前，得到待输出到第i+1个源极驱动芯片的第1个第一像素数据；将待输出到第1个源极驱动芯片的第1个第一像素数据复制作为虚拟像素数据，并移动至待输出到第1个源极驱动芯片的第1个第一像素数据之前，得到待输出到第1个源极驱动芯片的第1个第一像素数据，1≤i≤Q-1。

7.根据权利要求6所述的控制装置，其特征在于，

所述源极驱动芯片输出的第1个第二像素数据为基于所述源极驱动芯片接收的第1个第一像素数据与第2个第一像素数据插值得到的。

8.根据权利要求7所述的控制装置，其特征在于，所述源极驱动芯片包括串并转换单元、缓冲单元、Y个运算单元和N个输出端口；

所述串并转换单元与所述源极驱动电路板、所述缓冲单元都电连接；

所述缓冲单元与Y个运算单元电连接；所述缓冲单元包括Y+1个端口；

所述缓冲单元的第f端口与所述源极驱动芯片的第h输出端口电连接；

所述缓冲单元的第f端口和第f+1端口，都与第f运算单元电连接；所述第f运算单元与所述源极驱动芯片的第h-1输出端口电连接；1≤f≤Y，f为整数，1＜h≤N，h为偶数。

9.根据权利要求8所述的控制装置，其特征在于，

第一像素数据包括S个第一子像素数据；时序控制器输出S×Q×(Y+1)个第一子像素数据；每个所述源极驱动芯片均接收S×(Y+1)个第一子像素数据；

所述缓冲单元的1个端口包括S个端子，所述运算单元包括S个运算模块，所述源极驱动芯片的1个输出端口包括S个输出端子；S为不小于1的整数；

所述缓冲单元的第f端口的S个端子与所述源极驱动芯片的第h输出端口的S个输出端子一一对应电连接；

所述缓冲单元的第f端口的S个端子和第f+1端口的S个端子，都与第f运算单元的S个运算模块一一对应电连接；所述第f运算单元的S个运算模块与所述源极驱动芯片的第h-1输出端口的S个输出端子一一对应电连接。

10.一种显示设备，其特征在于，包括显示面板和权利要求1至9任一所述的控制装置；所述显示面板与所述控制装置中的Q个源极驱动芯片电连接。

11.一种控制方法，其特征在于，应用于如上述权利要求1-9中任一所述的控制装置，所述控制方法包括：

当显示信号的水平分辨率为显示面板的物理水平分辨率的1/2时，将所述显示信号的数据均分成Q个像素数据组，每个像素数据组包括Y个第一像素数据；根据Q个所述像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片，使得每个源极驱动芯片均接收Y+1个第一像素数据；使得每个所述源极驱动芯片对接收的Y+1个第一像素数据进行扩展，生成N个第二像素数据；除了最后1个或第1个源极驱动芯片之外，每个源极驱动芯片输出的第N个第二像素数据或第1个第二像素数据是基于相邻的源极驱动芯片的第一像素数据插值得到的，Y为不小于2的整数，N为Y的2倍。

12.根据权利要求11所述的控制方法，其特征在于，所述根据Q个所述像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片，使得每个源极驱动芯片均接收Y+1个第一像素数据，包括：

当源极驱动芯片待接收的Y个第一像素数据与N个输出端口中的Y个奇数输出端口配对时，将待输出到第i+1个源极驱动芯片的第1个第一像素数据复制作为虚拟像素数据，并移动至待输出到第i个源极驱动芯片的第Y个第一像素数据之后，得到待输出到第i个源极驱动芯片的第Y+1个第一像素数据；将待输出到第Q个源极驱动芯片的第Y个第一像素数据复制作为虚拟像素数据，并移动至待输出到第Q个源极驱动芯片的第Y个第一像素数据之后，得到待输出到第Q个源极驱动芯片的第Y+1个第一像素数据，1≤i≤Q-1。

13.根据权利要求11所述的控制方法，其特征在于，所述根据Q个所述像素数据组，确定Q组Y+1个第一像素数据，并输出至Q个源极驱动芯片，使得每个源极驱动芯片均接收Y+1个第一像素数据，包括：

当源极驱动芯片待接收的Y个第一像素数据与N个输出端口中的Y个偶数输出端口配对时，将待输出到第i个源极驱动芯片的第Y个第一像素数据复制作为虚拟像素数据，并移动至待输出到第i+1个源极驱动芯片的第1个第一像素数据之前，得到待输出到第i+1个源极驱动芯片的第Y+1个第一像素数据；将待输出到第1个源极驱动芯片的第1个第一像素数据复制作为虚拟像素数据，并移动至待输出到第1个源极驱动芯片的第1个第一像素数据之前，得到待输出到第1个源极驱动芯片的第Y+1个第一像素数据，1≤i≤Q-1。

14.一种计算机可读存储介质，其上存储有计算机程序，所述计算机可读存储介质的特征在于，该计算机程序被控制装置执行时实现如权利要求11-13任一项所述的控制方法。

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