KR20140046855A - 고전자이동도 트랜지스터 및 그 구동방법 - Google Patents

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Abstract

고전자이동도 트랜지스터 및 그 구동방법이 개시된다. 개시된 고전자이동도 트랜지스터는 채널층 내에 2차원 전자가스를 유발하는 채널공급층과, 상기 채널공급층 상에 마련되는 디플리션 형성층과, 소스와 드레인 사이의 상기 디플리션 형성층 상에 마련되는 제1 게이트와, 소스와 제1 게이트 사이의 디플리션 형성층 상에 마련되는 적어도 하나의 제2 게이트를 포함한다.

Description

고전자이동도 트랜지스터 및 그 구동방법{High electron mobility transistor and method of driving the same}
반도체 소자 및 그 구동방법에 관한 것으로, 상세하게는 고전자이동도 트랜지스터 및 그 구동방법에 관한 것이다.
다양한 전력 변환 시스템에는 온/오프(ON/OFF) 스위칭을 통해 전류의 흐름을 제어하는 소자, 즉, 파워소자(power device)가 요구된다. 전력 변환 시스템에서 파워소자의 효율이 전체 시스템의 효율을 좌우할 수 있다.
현재 상용화되고 있는 파워소자는 실리콘(Si)을 기반으로 하는 파워 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor)가 대부분이다. 그러나 실리콘의 물성 한계와 제조공정의 한계 등으로 인해, 실리콘을 기반으로 하는 파워소자의 효율을 증가시키는 것이 어려워지고 있다. 이러한 한계를 극복하기 위해, Ⅲ-Ⅴ족 계열의 화합물 반도체를 파워소자에 적용하여 변환 효율을 높이려는 연구나 개발이 진행되고 있다. 이와 관련해서, 화합물 반도체의 이종접합(heterojunction) 구조를 이용하는 고전자이동도 트랜지스터(HEMT; High Electron Mobility Transistor)가 주목받고 있다.
고전자이동도 트랜지스터는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. 고전자이동도 트랜지스터에서는 상대적으로 큰 분극률을 갖는 반도체층이 이와 접합된 다른 반도체층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발(induction)할 수 있으며, 이러한 2차원 전자가스는 매우 높은 전자이동도(electron mobility)를 가질 수 있다.
노멀리-오프(Norally-Off) 특성을 가지며, 문턱 전압(threshold voltage)을 높일 수 있는 고전자이동도 트랜지스터 및 그 구동방법을 제공한다.
일 측면에 있어서,
제1 반도체 물질을 포함하는 채널층;
제2 반도체 물질을 포함하며, 상기 채널층에 2차원 전자가스(2DEG;2-Dimensional Electron Gas)를 유발하는 채널공급층;
상기 채널공급층의 양측에 마련되는 소스 전극 및 드레인 전극;
상기 채널공급층 상에 마련되는 것으로, 상기 2차원 전자가스에 디플리션 영역(depletion region)을 형성하는 디플리션 형성층;
상기 소스 전극과 상기 드레인 전극 사이의 상기 디플리션 형성층 상에 마련되는 제1 게이트 전극; 및
상기 소스 전극과 상기 제1 게이트 전극 사이의 상기 디플리션 형성층 상에 상기 제1 게이트 전극과 이격되게 마련되는 적어도 하나의 제2 게이트 전극;을 포함하는 고전자이동도 트랜지스터가 제공된다.
상기 제2 게이트 전극은 상기 제1 게이트 전극에 제1 게이트 전압이 인가됨에 따라 제2 게이트 전압이 유도되는 플로팅(floating) 전극이 될 수 있다.
상기 제1 게이트 전극과 상기 제2 게이트 전극은 상기 디플리션 형성층에 의해 서로 연결되어 상기 제2 게이트 전극에는 상기 디플리션 형성층을 통해 제2 게이트 전압이 유도될 수 있다. 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 디플리션 형성층은 예를 들면 스트립(strip) 형상으로 형성될 수 있다.
상기 제2 게이트 전극과 상기 소스 전극은 상기 디플리션 형성층에 의해 서로 연결될 수 있다. 상기 소스 전극과 상기 제2 게이트 전극 사이에서 상기 디플리션 형성층은 예를 들면, 스트립(strip) 형상으로 형성될 수 있다.
상기 채널공급층의 상면의 적어도 일부를 덮도록 코팅층이 형성될 수 있다. 상기 코팅층은 상기 디플리션 형성층과 동일한 물질을 포함할 수 있다. 이 경우, 상기 코팅층은 상기 디플리션 형성층 보다 얇은 두께로 형성될 수 있다.
상기 제2 게이트 전극에는 상기 채널 공급층의 상면을 통해 제2 게이트 전압이 유도될 수 있다.
상기 제2 게이트 전극에 유도되는 상기 제2 게이트 전압은 상기 제1 게이트 전극에 인가된 상기 제1 게이트 전압, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 간격 및 상기 제2 게이트 전극과 상기 소스 전극 사이의 간격에 의해 결정될 수 있다. 상기 고전자이동도 트랜지스터의 문턱 전압(threshold voltage)은 상기 제2 게이트 전극에 유도되는 상기 제2 게이트 전압에 의해 결정될 수 있다.
상기 제1 반도체 물질은 예를 들면, GaN계 물질이 될 수 있으며, 상기 제2 반도체 물질은 예를 들면 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 적어도 하나가 될 수 있다. 상기 디플리션 형성층은 p형 반도체 물질을 포함할 수 있다. 상기 디플리션 형성층은 Ⅲ-Ⅴ족 계열의 질화물 반도체 물질을 포함할 수 있다.
다른 측면에 있어서,
전술한 고전자이동도 트랜지스터를 구동하는 방법에 있어서,
상기 제1 게이트 전극에 제1 게이트 전압을 인가함으로써 플로팅 전극인 상기 제2 게이트 전극에 제2 게이트 전압을 유도하는 고전자이동도 트랜지스터의 구동방법이 제공된다.
실시예에 따른 고전자이동도 트랜지스터는 노멀리-오프(normally-off) 특성을 가지며, 또한 소스 전극과 제1 게이트 전극 사이에 플로팅 전극인 제2 게이트 전극을 마련함으로써 문턱 전압을 높일 수 있다. 그리고, 제1 및 제2 게이트 전극의 위치를 변화시킴으로써 고전자이동도 트랜지스터의 문턱 전압을 조절할 수 있다.
도 1은 예시적인 실시예에 따른 고전자이동도 트랜지스터를 도시한 사시도이다.
도 2는 도 1에 도시된 고전자이동도 트랜지스터의 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 본 단면도이다.
도 4는 도 2의 Ⅳ-Ⅳ'선을 따라 본 단면도이다.
도 5a 내지 도 5c는 도 1에 도시된 고전자이동도 트랜지스터에서, 제1 게이트 전압에 따른 채널 형성 과정을 도시한 것이다.
도 6은 예시적인 실시예에 따른 고전자이동도 트랜지스터를 도시한 사시도이다.
도 7은 도 6에 도시된 고전자이동도 트랜지스터의 단면도이다.
도 8은 또 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터를 도시한 사시도이다.
도 9는 도 8에 도시된 고전자이동도 트랜지스터의 단면도이다.
이하, 첨부된 도면을 참조하여 실시예들을 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
도 1은 예시적인 실시예에 따른 고전자이동도 트랜지스터(100)를 도시한 사시도이고, 도 2는 도 1에 도시된 고전자이동도 트랜지스터(100)의 평면도이다. 그리고, 도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 본 단면도이고, 도 4는 도 2의 Ⅳ-Ⅳ'선을 따라 본 단면도이다.
도 1 내지 도 4를 참조하면, 기판(110) 상에 채널층(112)이 마련되어 있다. 상기 기판(110)은 예를 들면, 사파이어(sapphire), Si, SiC 또는 GaN 등을 포함할 수 있다. 그러나, 이는 단지 예시적인 것으로, 상기 기판(110)은 이외에도 다른 다양한 물질을 포함할 수 있다. 상기 채널층(112)은 제1 반도체 물질을 포함할 수 있다. 여기서, 상기 제1 반도체 물질은 Ⅲ-Ⅴ 계열의 화합물 반도체 물질이 될 수 있지만, 이에 한정되는 것은 아니다. 예를 들면, 상기 채널층(110)은 GaN계 물질층, 구체적인 예로서 GaN층이 될 수 있다. 이 경우, 상기 채널층(110)은 미도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다.
한편, 도면에는 도시되어 있지 않으나, 기판(110)과 채널층(112) 사이에는 소정의 버퍼층이 더 마련될 수도 있다. 상기 버퍼층은 기판(110)과 채널층(112) 사이의 격자상수 및 열팽창계수의 차이를 완화시켜 채널층(112)의 결정성 저하를 방지하기 위한 것이다. 상기 버퍼층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하며, 단층 또는 다층 구조를 가질 수 있다. 상기 버퍼층은 예를 들면, AlN, GaN, AlGaN, InGaN, AlInN 및 AlGaInN으로 이루어진 물질들 중 적어도 하나를 포함할 수 있다. 한편, 기판(110)과 상기 버퍼층 사이에는 버퍼층의 성장을 위한 소정의 씨드층(seed layer)(미도시)이 더 마련될 수도 있다.
상기 채널층(112) 상에는 채널공급층(114)이 마련될 수 있다. 상기 채널공급층(114)은 채널층(112)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발할 수 있다. 여기서, 상기 2차원 전자가스(2DEG)는 채널층(112)과 채널공급층(114)의 계면 아래의 채널층(112) 내에 형성될 수 있다. 상기 채널공급층(114)은 채널층(112)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다. 상기 제2 반도체 물질은 상기 제1 반도체 물질과 분극 특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 구체적으로, 상기 제2 반도체 물질은 제1 반도체 물질 보다 분극률과 에너지 밴드갭 중 적어도 하나가 제1 반도체 물질보다 클 수 있다.
상기 채널공급층(114)은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 적어도 하나를 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로서, 상기 채널공급층(114)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 상기 채널공급층(114)은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다. 이러한 채널공급층(114)의 두께는 예를 들면, 수십 ㎚ 이하일 수 있다. 예컨대, 채널공급층(114)의 두께는 약 50㎚ 이하일 수 있지만, 이에 한정되는 것은 아니다.
상기 채널공급층(114) 양측의 채널층(112) 상에는 소스 전극(151) 및 드레인 전극(152)이 마련될 수 있다. 여기서, 소오스전극(151) 및 드레인전극(152)은 2차원 전자가스(2DEG)와 전기적으로 연결될 수 있다. 상기 소스 전극(151) 및 드레인 전극(152)은 채널공급층(114) 상에 마련될 수도 있으며, 상기 채널공급층(114)의 내부 또는 상기 채널층(112)의 내부까지 삽입되도록 마련되는 것도 가능하다. 이외에도 상기 소스 전극(151) 및 드레인 전극(152)의 구성은 다양하게 변화될 수 있다.
상기 소스 전극(151)과 상기 드레인 전극(152) 사이의 채널공급층 상에는 디플리션 형성층(depletion forming layer,130)이 소정 두께로 마련될 수 있다. 여기서, 상기 디플리션 형성층(130)은 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 이러한 디플리션 형성층(130)에 의해 그 아래에 위치하는 채널공급층(114) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과 디플리션 형성층(130)에 대응하는 채널층(112) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있다. 따라서, 2차원 전자가스(2DEG) 중 디플리션 형성층(130)에 대응하는 부분은 끊어지거나 또는 나머지 부분과는 다른 특성(예를 들면, 전자 농도 등)을 가질 수 있다. 상기 2차원 전자가스(2DEG)가 끊어진 영역을 '단절 영역'이라 할 수 있으며, 이러한 단절 영역에 의해 고전자이동도 트랜지스터(100)는 노멀리-오프(normally-off) 특성을 가질 수 있다.
상기 디플리션 형성층(130)은 p형 반도체 물질을 포함할 수 있다. 즉, 상기 디플리션 형성층(130)은 p형 반도체층이거나 또는 p형 불순물로 도핑된 반도체층이 될 수 있다. 또한, 상기 디플리션 형성층(130)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예를 들면, 상기 디플리션 형성층(130)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 구체적인 예로서, 상기 디플리션 형성층(130)은 p-GaN층 또는 p-AlGaN층일 수 있다. 이러한 디플리션 형성층(130)에 의해 그 아래의 채널공급층(114) 부분의 에너지 밴드갭이 높아지면서, 2차원 전자가스(2DEG)의 단절 영역이 형성될 수 있다.
상기 디플리션 형성층(130)은 후술하는 제1 게이트 전극(121)과 제2 게이트 전극(122) 사이에서 도 1에 도시된 바와 같이, 스트립(strip) 형상으로 형성될 수 있다. 그리고, 상기 디플리션 형성층(130)은 소스 전극(151)과 제2 게이트 전극(122) 사이에서 스트립 형상으로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 상기 디플리션 형성층(130)은 다른 다양한 형상으로 형성될 수 있다.
상기 디플리션 형성층(130) 상에는 제1 게이트 전극(121)이 마련될 수 있다. 상기 제1 게이트 전극(121)은 다양한 금속 물질 또는 금속 화합물 등을 포함할 수 있다. 여기서, 상기 제1 게이트 전극(121)은 디플리션 형성층(130)과 동일한 폭으로 형성될 수 있다. 한편, 상기 제1 게이트 전극(121)은 디플리션 형성층(130) 보다 넓은 폭으로 형성될 수도 있다. 상기 제1 게이트 전극(121)은 드레인 전극(152) 보다 소스 전극(151)에 더 가깝게 위치할 수 있다. 다만, 이는 단지 예시적인 것으로, 상기 제1 게이트 전극(121)의 위치는 다양하게 변형될 수 있다.
상기 소스 전극(151)과 상기 제1 게이트 전극(121) 사이의 디플리션 형성층(130) 상에는 제2 게이트 전극(122)이 마련될 수 있다. 상기 제2 게이트 전극(122)은 제1 게이트 전극(121)과 소정 간격 이격되게 마련될 수 있다. 상기 제2 게이트 전극(122)은 제1 게이트 전극(121)과 동일한 물질을 포함할 수 있다. 하지만, 반드시 이에 한정되는 것은 아니다. 추가적으로, 상기 디플리션 형성층(130)은 제1 게이트 전극(121)과 제2 게이트 전극(122) 사이 그리고 소스 전극(151)과 제2 게이트 전극(122) 사이에 형성되어 소스 전극(151)과 제2 게이트 전극(122) 그리고 제2 게이트 전극(122)과 제1 게이트 전극(121)을 서로 전기적으로 연결할 수 있다. 상기 제1 게이트 전극(121)과 제2 게이트 전극(122) 사이의 디플리션 형성층(130)과 상기 소스 전극(151)과 제2 게이트 전극(122) 사이의 디플리션 형성층(130)은 스트립(strip) 형상으로 형성될 수 있으며, 단위 길이당 저항값이 서로 동일할 수 있다. 하지만, 반드시 이에 한정되는 것은 아니다.
본 실시예에서, 상기 제2 게이트 전극(122)은 제1 게이트 전극(121)에 제1 게이트 전압이 인가됨에 따라 제2 게이트 전압이 유도되는 플로팅(floating) 전극이다. 여기서, 상기 제2 게이트 전극(122)에는 제1 게이트 전극(121)에 인가되는 전압 보다 낮은 전압이 유도될 수 있다. 상기 제2 게이트 전극(122)에 유도되는 제2 게이트 전압은 제1 게이트 전극(121)에 인가되는 제1 게이트 전압, 제1 게이트 전극(121)과 제2 게이트 전극(122) 사이의 간격 및 소스 전극(151)과 제2 게이트 전극(152) 사이의 간격에 의해 정해질 수 있다. 구체적으로, 제1 게이트 전압이 Vg1, 제1 게이트 전극(121)과 제2 게이트 전극(122) 사이의 간격이 Lfg, 소스 전극(151)과 제2 게이트 전극(122) 사이의 간격이 Lsf인 경우, 상기 제2 게이트 전극(122)에 유도되는 제2 게이트 전압(Vg2)은 Vg1×Lsf/(Lfg+Lsf)가 될 수 있다. 여기서, 상기 제2 게이트 전압(Vg2)은 제1 게이트 전극(121) 및/또는 제2 게이트 전극(122)의 위치를 변화시킴으로써 조절될 수 있다.
후술하는 바와 같이, 플로팅 전극인 제2 게이트 전극(122)은 고전자이동도 트랜지스터(100)의 문턱 전압(threshold voltage)를 높여주는 역할을 하는 것으로, 이러한 제2 게이트 전극(122)에 유도되는 제2 게이트 전압에 의해 고전자이동도 트랜지스터(100)의 문턱 전압이 결정될 수 있다.
도 5a 내지 도 5c는 고전자이동도 트랜지스터(100)에서, 제1 게이트 전극(121)에 인가되는 전압에 따른 채널 형성 과정을 도시한 것이다. 여기서, 상기 소스 전극(151) 및 드레인 전극(152)에는 각각 소정의 소스 전압 Vs 및 드레인 전압 Vd가 인가될 수 있다. 제1 게이트 전극(121)에 인가되는 제1 게이트 전압이 Vg1, 제1 게이트 전극(121)과 제2 게이트 전극(122) 사이의 간격이 Lfg, 소스 전극(151)과 제2 게이트 전극(152) 사이의 간격이 Lsf인 경우, 플로팅 전극인 제2 게이트 전극(122)에 유도되는 제2 게이트 전압(Vg2)은 Vg1×Lsf/(Lfg+Lsf)으로 계산될 수 있다.
도 5a는 제1 게이트 전극(121)에 인가되는 제1게이트 전압(Vg1)이 제1 문턱 전압(Vth1) 보다 작은 경우를 도시한 것이다. 여기서, 상기 제1 문턱 전압(Vth1)은 제1 및 제2 게이트 전극(121,122)의 하부에 형성된 채널들을 각각 온(on) 상태로 만들기 위한 최소 전압을 의미한다. 도 5a를 참조하면, 제1 게이트 전극(121)에 인가된 제1 게이트 전압(Vg1)이 제1 문턱 전압(Vth1) 보다 작은 경우, 제2 게이트 전극(122)에 유도되는 제2 게이트 전압(Vg2)도 제1 문턱 전압(Vth1)보다 작게 된다. 따라서, 상기 제1 게이트 전극(121)의 하부에 형성되는 제1 채널(121a) 및 상기 제2 게이트 전극(122)의 하부에 형성되는 제2 채널(122a)는 모두 오프(off) 상태가 된다.
도 5b는 제1 게이트 전극(121)에 인가되는 제1 게이트 전압(Vg1)이 제1 문턱 전압(Vth1) 보다는 크고 제2 문턱 전압(Vth2)보다는 작은 경우를 도시한 것이다. 여기서, 상기 제2 문턱 전압(Vth2)은 Vth1×(Lfg+Lsf)/Lsf이다. 도 5b를 참조하면, 제1 게이트 전극(121)에 인가된 제1 게이트 전압(Vg1)이 제1 문턱 전압(Vth1) 보다는 크고 제2 문턱 전압(Vth2)보다는 작은 경우, 제2 게이트 전극(122)에 유도되는 제2 게이트 전압(Vg2)은 제1 문턱 전압(Vth1)보다 작게 된다. 따라서, 상기 제1 게이트 전극(121)의 하부에 형성되는 제1 채널(121a)은 온(on) 상태가 되지만, 상기 제2 게이트 전극(122)의 하부에 형성되는 제2 채널(122a)은 오프(off) 상태가 된다.
도 5c는 제1 게이트 전극(121)에 인가되는 제1 게이트 전압(Vg1)이 제2 문턱 전압(Vth2)보다 큰 경우를 도시한 것이다. 도 5c를 참조하면, 제1 게이트 전극(121)에 인가된 제1 게이트 전압(Vg1)이 제2 문턱 전압(Vth2)보다 큰 경우, 제2 게이트 전극(122)에 유도되는 제2 게이트 전압(Vg2)은 제1 문턱 전압보다 커지게 된다. 따라서, 상기 제1 게이트 전극(121)의 하부에 형성되는 제1 채널(121a) 및 상기 제2 게이트 전극(122)의 하부에 형성되는 제2 채널(122a)이 모두 온(on) 상태가 되고, 그 결과 고전자이동도 트랜지스터(100)의 채널층(112)에 전류가 흐르게 된다.
이상과 같이, 본 실시예에 따른 고전자이동도 트랜지스터(100)는 노멀리-오프(normally-off) 특성을 가지며, 또한 소스 전극(151)과 제1 게이트 전극(121) 사이에 플로팅 전극인 제2 게이트 전극(122)을 마련함으로써 고전자이동도 트랜지스터(100)의 문턱 전압(Vth)을 제1 문턱 전압(Vth1)에서 제2 문턱 전압(Vth2)으로 높일 수 있다. 그리고, 제1 게이트 전극(121) 및/또는 제2 게이트 전극(122)의 위치를 변화시킴으로써 고전자이동도 트랜지스터(100)의 문턱 전압을 조절할 수도 있다. 한편, 이상에서는 소스 전극(151)과 제2 게이트 전극(122) 사이에 스트립 형상의 디플리션 형성층(130)이 마련된 경우가 설명되었으나, 소스 전극(151)과 제2 게이트 전극(122) 사이에 디플리션 형성층(130)이 마련되지 않을 수도 있다. 또한, 이상에서는 상기 소스 전극(151)과 제1 게이트 전극(121) 사이에 하나의 제2 게이트 전극(122)이 마련된 경우가 설명되었으나, 소스 전극(151)과 제1 게이트 전극(121) 사이에 복수개의 제2 게이트 전극(122)이 마련되는 것도 가능하다.
도 6은 예시적인 실시예에 따른 고전자이동도 트랜지스터(200)를 도시한 사시도이다. 그리고, 도 7은 도 6에 도시된 고전자이동도 트랜지스터(200)의 단면도이다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 6 및 도 7을 참조하면, 기판(210) 상에 채널층(212)이 마련되어 있다. 상기 채널층(212)은 제1 반도체 물질을 포함할 수 있다. 여기서, 상기 제1 반도체 물질은 Ⅲ-Ⅴ 계열의 화합물 반도체 물질이 될 수 있지만, 이에 한정되는 것은 아니다. 예를 들면, 상기 채널층(212)은 GaN계 물질층, 구체적인 예로서 GaN층이 될 수 있다. 한편, 도면에는 도시되어 있지 않으나, 기판(210)과 채널층(212) 사이에는 소정의 버퍼층이 더 마련될 수도 있다.
상기 채널층(212) 상에는 채널공급층(214)이 마련될 수 있다. 상기 채널공급층(214)은 채널층(212)에 2차원 전자가스(2DEG)를 유발할 수 있다. 상기 채널공급층(214)은 채널층(212)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다. 상기 제2 반도체 물질은 상기 제1 반도체 물질과 분극 특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 구체적으로, 상기 제2 반도체 물질은 제1 반도체 물질 보다 분극률과 에너지 밴드갭 중 적어도 하나가 제1 반도체 물질보다 클 수 있다. 예를 들면, 상기 채널공급층(214)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 적어도 하나를 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로서, 상기 채널공급층(214)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
상기 채널공급층(214) 양측의 채널층(212) 상에는 소스 전극(251) 및 드레인 전극(252)이 마련될 수 있다. 상기 소스 전극(251) 및 드레인 전극(252)은 채널공급층(214) 상에 마련될 수도 있으며, 또한, 상기 채널공급층(214)의 내부 또는 상기 채널층(212)의 내부에 삽입되도록 마련되는 것도 가능하다. 그리고, 이외에도 상기 소스 전극(251) 및 드레인 전극(252)의 구성은 다양하게 변화될 수 있다.
상기 소스 전극(251)과 상기 드레인 전극(252) 사이의 채널공급층(214) 상에는 디플리션 형성층(230)이 소정 두께로 마련될 수 있다. 여기서, 상기 디플리션 형성층(230)은 2차원 전자가스(2DEG)에 디플리션 영역을 형성하는 역할을 할 수 있다. 상기 디플리션 형성층(230)은 p형 반도체 물질을 포함할 수 있다. 즉, 상기 디플리션 형성층(230)은 p형 반도체층이거나 또는 p형 불순물로 도핑된 반도체층이 될 수 있다. 또한, 상기 디플리션 형성층(230)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예를 들면, 상기 디플리션 형성층(230)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 구체적인 예로서, 상기 디플리션 형성층(230)은 p-GaN층 또는 p-AlGaN층일 수 있다. 이러한 디플리션 형성층(230)에 의해 그 아래의 채널공급층(214) 부분의 에너지 밴드갭이 높아지면서, 2차원 전자가스(2DEG)의 단절 영역이 형성될 수 있다. 상기 디플리션 형성층(230)은 후술하는 제1 및 제2 게이트 전극(221,222)에 대응되는 형상으로 형성될 수 있다.
상기 디플리션 형성층(230) 상에는 제1 게이트 전극(221)이 마련될 수 있다. 그리고, 상기 소스 전극(251)과 상기 제1 게이트 전극(221) 사이의 디플리션 형성층(230) 상에는 제2 게이트 전극(222)이 마련될 수 있다. 그리고, 상기 채널공급층(214)의 노출된 상면을 덮도록 코팅층(231)이 형성될 수 있다. 여기서, 상기 코팅층(231)은 그 아래의 채널공급층(214)을 보호하는 역할을 할 수 있다. 본 실시예에서, 상기 코팅층(231)은 디플리션 형성층(230)과 동일한 물질로 이루어질 수 있다. 이 경우, 상기 코팅층(231)은 디플리션 영역을 형성하지 않도록 디플리션 형성층(230)에 비해 매우 얇은 두께로 형성될 수 있다. 한편, 상기 코팅층(231)은 디플리션 형성층(230)과는 다른 물질로 이루어지는 것도 가능하다. 한편, 도면에서는 상기 코팅층(231)이 채널공급층(214)의 노출된 상면 전체를 덮도록 형성된 경우가 예시적으로 도시되어 있으나, 이에 한정되지 않고 상기 코팅층(231)은 채널공급층(214)의 노출된 상면의 일부만을 덮도록 형성되는 것도 가능하다.
상기 제2 게이트 전극(222)은 제1 게이트 전극(221)에 제1 게이트 전압이 인가됨에 따라 제2 게이트 전압이 유도되는 플로팅 전극이다. 본 실시예에서, 상기 제1 게이트 전극에 제1 게이트 전압이 인가되면, 상기 코팅층과 접하는 상기 채널 공급층의 상면을 통해 제2 게이트 전극에 제2 게이트 전압이 유도될 수 있다. 여기서, 상기 제2 게이트 전극(222)에는 제1 게이트 전극(221)에 인가되는 전압 보다 낮은 전압이 유도될 수 있다. 상기 제2 게이트 전극(222)에 유도되는 제2 게이트 전압은 제1 게이트 전극(221)에 인가되는 제1 게이트 전압, 제1 게이트 전극(221)과 제2 게이트 전극(222) 사이의 간격 및 소스 전극(251)과 제2 게이트 전극(252) 사이의 간격에 의해 정해질 수 있다. 여기서, 상기 제2 게이트 전극(222)에 유도되는 제2 게이트 전압은 제1 게이트 전극(221) 및/또는 제2 게이트 전극(222)의 위치를 변화시킴으로써 조절될 수 있다. 한편, 이상에서는 상기 소스 전극(251)과 제1 게이트 전극(221) 사이에 하나의 제2 게이트 전극(222)이 마련된 경우가 설명되었으나, 소스 전극(251)과 제1 게이트 전극(221) 사이에 복수개의 제2 게이트 전극(222)이 마련되는 것도 가능하다.
도 8은 예시적인 실시예에 따른 고전자이동도 트랜지스터(300)를 도시한 사시도이다. 그리고, 도 9는 도 8에 도시된 고전자이동도 트랜지스터(300)의 단면도이다. 이하에서는 전술한 실시예들과 다른 점을 중심으로 설명한다.
도 8 및 도 9를 참조하면, 기판(310) 상에 제1 반도체 물질을 포함하는 채널층(312)이 마련되어 있다. 상기 채널층(312)은 예를 들면, GaN계 물질층, 구체적으로는 GaN층이 될 수 있다. 한편, 도면에는 도시되어 있지 않으나, 기판(310)과 채널층(312) 사이에는 소정의 버퍼층이 더 마련될 수도 있다. 상기 채널층(312) 상에는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함하는 채널공급층(314)이 마련될 수 있다. 상기 채널공급층(314)은 채널층(312)에 2차원 전자가스(2DEG)를 유발할 수 있다. 예를 들면, 상기 채널공급층(314)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 적어도 하나를 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 보다 구체적인 예로서, 상기 채널공급층(314)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
상기 채널공급층(314) 양측의 채널층(312) 상에는 소스 전극(351) 및 드레인 전극(352)이 마련될 수 있다. 상기 소스 전극(351) 및 드레인 전극(352)은 채널공급층(314) 상에 마련될 수도 있으며, 또한, 상기 채널공급층(314)의 내부 또는 상기 채널층(312)의 내부에 삽입되도록 마련되는 것도 가능하다. 상기 채널공급층(314) 상에는 디플리션 형성층(330)이 마련될 수 있다. 상기 디플리션 형성층(330)은 p형 반도체 물질을 포함할 수 있다. 상기 디플리션 형성층(330)은 Ⅲ-Ⅴ족 계열의 질화물 반도체, 예를 들면 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 구체적인 예로서, 상기 디플리션 형성층(330)은 p-GaN층 또는 p-AlGaN층일 수 있다. 상기 디플리션 형성층(330)은 후술하는 제1 및 제2 게이트 전극(321,322)에 대응되는 형상으로 형성될 수 있다.
상기 디플리션 형성층(330) 상에는 제1 게이트 전극(321)이 마련될 수 있다. 그리고, 상기 소스 전극(351)과 상기 제1 게이트 전극(321) 사이의 디플리션 형성층(330) 상에는 제2 게이트 전극(322)이 마련될 수 있다. 상기 제2 게이트 전극(322)은 제1 게이트 전극(321)에 제1 게이트 전압이 인가됨에 따라 제2 게이트 전압이 유도되는 플로팅 전극이다. 본 실시예에서, 상기 제1 게이트 전극(321)에 제1 게이트 전압이 인가되면, 상기 제1 게이트 전극(321)과 상기 제2 게이트 전극(322) 사이의 채널 공급층(314)의 상면을 통해 제2 게이트 전극(322)에 제2 게이트 전압이 유도될 수 있다. 여기서, 상기 제2 게이트 전극(322)에는 제1 게이트 전극(321)에 인가되는 전압 보다 낮은 전압이 유도될 수 있다. 상기 제2 게이트 전극(322)에 유도되는 제2 게이트 전압은 제1 게이트 전극(321)에 인가되는 제1 게이트 전압, 제1 게이트 전극(321)과 제2 게이트 전극(322) 사이의 간격 및 소스 전극(351)과 제2 게이트 전극(352) 사이의 간격에 의해 정해질 수 있다. 여기서, 상기 제2 게이트 전극(322)에 유도되는 제2 게이트 전압은 제1 게이트 전극(321) 및/또는 제2 게이트 전극(322)의 위치를 변화시킴으로써 조절될 수 있다. 한편, 이상에서는 상기 소스 전극(351)과 제1 게이트 전극(321) 사이에 하나의 제2 게이트 전극(322)이 마련된 경우가 설명되었으나, 소스 전극(351)과 제1 게이트 전극(321) 사이에 복수개의 제2 게이트 전극(322)이 마련되는 것도 가능하다. 이상에서 예시적인 실시예들을 통하여 기술적 내용을 설명하였으나, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
100,200,300... 고전자이동도 트랜지스터
110,210,310... 기판 112,212,312... 채널층
114,214,314... 채널공급층 121,221,321... 제1 게이트 전극
122.222,322... 제2 게이트 전극 130,230,330... 디플리션 형성층
151,251,351... 소스 전극 152,252,352... 드레인 전극
2DEG... 이차원 전자가스

Claims (23)

  1. 제1 반도체 물질을 포함하는 채널층;
    제2 반도체 물질을 포함하며, 상기 채널층에 2차원 전자가스(2DEG;2-Dimensional Electron Gas)를 유발하는 채널공급층;
    상기 채널공급층의 양측에 마련되는 소스 전극 및 드레인 전극;
    상기 채널공급층 상에 마련되는 것으로, 상기 2차원 전자가스에 디플리션 영역(depletion region)을 형성하는 디플리션 형성층;
    상기 소스 전극과 상기 드레인 전극 사이의 상기 디플리션 형성층 상에 마련되는 제1 게이트 전극; 및
    상기 소스 전극과 상기 제1 게이트 전극 사이의 상기 디플리션 형성층 상에 상기 제1 게이트 전극과 이격되게 마련되는 적어도 하나의 제2 게이트 전극;을 포함하는 고전자이동도 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극에 제1 게이트 전압이 인가됨에 따라 제2 게이트 전압이 유도되는 플로팅(floating) 전극인 고전자이동도 트랜지스터.
  3. 제 2 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 상기 디플리션 형성층에 의해 서로 연결되어 상기 제2 게이트 전극에는 상기 디플리션 형성층을 통해 제2 게이트 전압이 유도되는 고전자이동도 트랜지스터.
  4. 제 3 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 디플리션 형성층은 스트립(strip) 형상으로 형성되는 고전자이동도 트랜지스터.
  5. 제 3 항에 있어서,
    상기 제2 게이트 전극과 상기 소스 전극은 상기 디플리션 형성층에 의해 서로 연결되는 고전자이동도 트랜지스터.
  6. 제 5 항에 있어서,
    상기 소스 전극과 상기 제2 게이트 전극 사이에서 상기 디플리션 형성층은 스트립(strip) 형상으로 형성되는 고전자이동도 트랜지스터.
  7. 제 2 항에 있어서,
    상기 채널공급층의 상면의 적어도 일부를 덮는 코팅층을 더 포함하는 고전자이동도 트랜지스터.
  8. 제 7 항에 있어서,
    상기 코팅층은 상기 디플리션 형성층과 동일한 물질을 포함하는 고전자이동도 트랜지스터.
  9. 제 8 항에 있어서,
    상기 코팅층은 상기 디플리션 형성층 보다 얇은 두께로 형성되는 고전자이동도 트랜지스터.
  10. 제 2 항에 있어서,
    상기 제2 게이트 전극에는 상기 채널 공급층의 상면을 통해 제2 게이트 전압이 유도되는 고전자이동도 트랜지스터.
  11. 제 2 항에 있어서,
    상기 제2 게이트 전극에 유도되는 상기 제2 게이트 전압은 상기 제1 게이트 전극에 인가된 상기 제1 게이트 전압, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 간격 및 상기 제2 게이트 전극과 상기 소스 전극 사이의 간격에 의해 결정되는 고전자이동도 트랜지스터.
  12. 제 11 항에 있어서,
    상기 고전자이동도 트랜지스터의 문턱 전압(threshold voltage)은 상기 제2 게이트 전극에 유도되는 상기 제2 게이트 전압에 의해 결정되는 고전자이동도 트랜지스터.
  13. 제 1 항에 있어서,
    상기 제1 반도체 물질은 GaN계 물질인 고전자이동도 트랜지스터.
  14. 제 1 항에 있어서,
    상기 제2 반도체 물질은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 적어도 하나인 고전자이동도 트랜지스터.
  15. 제 1 항에 있어서,
    상기 디플리션 형성층은 p형 반도체 물질을 포함하는 고전자이동도 트랜지스터.
  16. 제 15 항에 있어서,
    상기 디플리션 형성층은 Ⅲ-Ⅴ족 계열의 질화물 반도체 물질을 포함하는 고전자이동도 트랜지스터.
  17. 제 1 항에 기재된 고전자이동도 트랜지스터를 구동하는 방법에 있어서,
    상기 제1 게이트 전극에 제1 게이트 전압을 인가함으로써 플로팅 전극인 상기 제2 게이트 전극에 제2 게이트 전압을 유도하는 고전자이동도 트랜지스터의 구동방법.
  18. 제 17 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 상기 디플리션 형성층에 의해 서로 연결되는 고전자이동도 트랜지스터의 구동방법.
  19. 제 18 항에 있어서,
    상기 제2 게이트 전극과 상기 소스 전극은 상기 디플리션 형성층에 의해 서로 연결되는 고전자이동도 트랜지스터.
  20. 제 17 항에 있어서,
    상기 채널공급층의 상면의 적어도 일부를 덮는 코팅층을 더 포함하는 고전자이동도 트랜지스터.
  21. 제 17 항에 있어서,
    상기 제2 게이트 전극에는 상기 채널 공급층의 상면을 통해 제2 게이트 전압이 유도되는 고전자이동도 트랜지스터.
  22. 제 17 항에 있어서,
    상기 제2 게이트 전극에 유도되는 제2 게이트 전압에 의해 상기 고전자이동도 트랜지스터의 문턱 전압(threshold voltage)이 결정되는 고전자이동도 트랜지스터.
  23. 제 17 항에 있어서,
    상기 제2 게이트 전극에 유도되는 제2 게이트 전압은 상기 제1 게이트 전극에 인가되는 제1 게이트 전압, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 간격 및 상기 제2 게이트 전극과 상기 소스 전극 사이의 간격에 의해 제어되는 고전자이동도 트랜지스터의 구동방법.



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