KR20140046259A - 어레이 기판 및 이를 구비하는 액정 표시 장치 - Google Patents

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Abstract

어레이 기판은 게이트 라인, 상기 게이트 라인과 절연되어 교차하는 데이터 라인, 및 상기 게이트 라인 및 상기 데이터 라인에 접속하는 화소를 포함한다. 상기 화소는 상기 화소는 상기 게이트 라인 및 상기 데이터 라인에 접속하는 적어도 하나의 박막 트랜지스터, 및 상기 박막 트랜지스터에 접속하는 화소 전극을 포함하며, 상기 화소 전극은 교차 형상의 줄기부, 및 상기 줄기부에서 연장된 제1 영역, 및 상기 제1 영역에서 연장되는 제2 영역을 포함하고, 상기 줄기부과 경사지고 서로 이격되는 복수의 가지부들을 포함하고, 상기 제2 영역의 폭은 상기 제1 영역의 폭보다 크다.

Description

어레이 기판 및 이를 구비하는 액정 표시 장치{ARRAY SUBSTRATE AND LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME}
본 발명은 어레이 기판 및 이를 구비하는 액정 표시 장치에 관한 것으로, 보다 상세하게는 표시 품질을 향상시킬 수 있는 어레이 기판 및 이를 구비하는 액정 표시 장치에 관한 것이다.
액정 표시 장치는 투명한 두 기판 사이에 액정층이 형성된 액정 표시 장치로서, 상기 액정층을 구동하여 화소별로 광투과율을 조절함으로써 원하는 화상을 표시할 수 있다.
상기 액정 표시 장치는 동작 형태에 따라 다양하게 분류될 수 있다. 이 중 수직 정렬(vertical alignment, VA) 모드의 액정 표시 장치는 상기 두 기판 사이에 전계가 형성될 때 액정 분자가 수직으로 정렬되어 광을 투과시켜 화상을 표시한다. 특히, PVA 모드(patterned vertical alignment mode) 액정 표시 장치는, 패터닝된 화소 전극을 이용하여 액정 분자들을 서로 다른 방향으로 배열시켜 액정 도메인을 형성함으로써 액정 표시 장치의 시야각을 향상시킨다. 상기 화소 전극은 복수의 미세 슬릿들을 가지도록 패터닝될 수 있으며, 상기 미세 슬릿들 사이에 형성된 프린지 전계에 의해 상기 액정 분자들이 구동된다.
한편, 상기 PVA 모드 액정 표시 장치는 상기 미세 슬릿들의 말단이 배치된 영역에서 투과율 저하로 인한 얼룩이 시인되는 문제가 발생할 수 있다.
본 발명의 일 목적은 표시 품질이 향상된 어레이 기판을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 어레이 기판을 구비하는 액정 표시 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 어레이 기판은 게이트 라인, 상기 게이트 라인과 절연되어 교차하는 데이터 라인, 및 상기 게이트 라인 및 상기 데이터 라인에 접속하는 화소를 포함한다. 상기 화소는 상기 화소는 상기 게이트 라인 및 상기 데이터 라인에 접속하는 적어도 하나의 박막 트랜지스터, 및 상기 박막 트랜지스터에 접속하는 화소 전극을 포함하며, 상기 화소 전극은 교차 형상의 줄기부, 및 상기 줄기부에서 연장된 제1 영역, 및 상기 제1 영역에서 연장되는 제2 영역을 포함하고, 상기 줄기부과 경사지고 서로 이격되는 복수의 가지부들을 포함하고, 상기 제2 영역의 폭은 상기 제1 영역의 폭보다 크다.
서로 인접한 제1 영역들 사이의 거리는 서로 인접한 제2 영역들 사이의 거리보다 클 수 있다.
상기 제1 영역의 폭은 상기 서로 인접한 제1 영역들 사이의 거리와 동일할 수 있다.
상기 서로 인접한 제1 영역들 사이의 거리 및 상기 제1 영역의 폭의 합은 상기 서로 인접한 제2 영역들 사이의 거리 및 상기 제2 영역의 폭의 합과 동일할 수 있다.
본 발명의 다른 목적을 달성하기 위한 액정 표시 장치는 상기 어레이 기판, 상기 어레이 기판과 대향하며, 공통 전극을 포함하는 대향 기판, 및 상기 어레이 기판 및 상기 대향 기판 사이에 배치되는 액정층을 포함한다.
상기와 같은 어레이 기판은 가지부의 말단에서 투과율이 저하되는 것을 방지할 수 있다. 따라서, 상기 어레이 기판을 구비하는 액정 표시 장치는 표시 품질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 설명하기 위한 분해 사시도이다.
도 2는 도 1에 도시된 액정 표시 패널을 설명하기 위한 평면도이다.
도 3은 도 2에 표시된 I-I'선에 따라 자른 단면도이다.
도 4 내지 도 6은 도 2의 A 영역의 확대도로, 가지부가 다양한 형태로 형성될 수 있음을 표현한다.
도 7은 본 발명의 다른 실시예에 따른 액정 표시 장치의 일부를 나타낸 평면도이다.
도 8은 도 7에 표시된 II-II' 라인에 따른 단면도이다.
도 9는 도 7에 표시된 III-III' 라인에 따른 단면도이다.
이하, 첨부된 도면을 참조하여, 본 발명의 바람직한 실시예를 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 설명하기 위한 분해 사시도이다.
도 1을 참조하면, 액정 표시 장치는 액정 표시 패널(100), 백라이트 유닛(200), 상부 커버(410) 및 하부 커버(420)를 포함한다.
상기 액정 표시 패널(100)은 장변 및 단변을 가지는 직사각형의 판상을 가지며, 화상을 표시하는 표시 영역(DA), 및 상기 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함한다. 또한, 상기 액정 표시 패널(100)은 어레이 기판(110), 상기 어레이 기판(110)에 대향되는 대향 기판(120) 및 상기 어레이 기판(110)과 상기 대향 기판(120) 사이에 형성된 액정층(미도시)을 포함한다. 또한, 상기 액정 표시 패널(100)의 양면, 즉, 상기 어레이 기판(110) 및 상기 대향 기판(120) 각각의 외부면에는 편광 필름(미도시)이 부착될 수 있다.
상기 어레이 기판(110)의 상기 표시 영역(DA)에는 매트릭스 형태로 배열된 복수의 화소들(미도시)이 배치될 수 있다. 여기서, 각 화소는 다수의 서브 화소를 포함할 수 있으며, 각 서브 화소는 서로 다른 색상을 가질 수 있다. 예를 들면, 상기 각 서브 화소는 적색, 녹색, 청색, 시안, 마젠타 및 황색 중 어느 하나의 색상을 가질 수 있다. 따라서, 상기 각 서브 화소에서 출사되는 광은 상기 적색, 녹색, 청색, 시안, 마젠타 및 황색 중 어느 하나의 색상을 가질 수 있다. 또한, 상기 각 화소는 게이트 라인(미도시), 상기 게이트 라인과 절연되게 교차하는 데이터 라인(미도시), 및 화소 전극(미도시)을 구비할 수 있다. 또한, 상기 각 화소에는 상기 게이트 라인 및 상기 데이터 라인에 전기적으로 연결되며, 상기 화소 전극에 대응하여 전기적으로 연결된 박막 트랜지스터(미도시)가 구비될 수 있다. 상기 박막 트랜지스터는 대응하는 화소 전극 측으로 제공되는 구동 신호를 스위칭할 수 있다.
상기 어레이 기판(110)의 상기 비표시 영역(NDA)에는 상기 어레이 기판(110) 및 상기 대향 기판(120)을 합착시키는 봉지 패턴(미도시)이 배치될 수 있다.
상기 대향 기판(120)은 그 일면 상에 상기 백라이트 유닛(200)에서 제공되는 광을 이용하여 소정의 색을 구현하는 컬러 필터(미도시) 및 상기 컬러 필터 상에 형성되어 상기 화소 전극(미도시)과 대향하는 공통 전극(미도시)을 구비할 수 있다. 여기서 상기 컬러 필터는 적색, 녹색, 청색, 시안, 마젠타 및 황색 중 어느 하나의 색상을 가지며, 증착 또는 코팅과 같은 공정을 통하여 형성될 수 있다. 한편, 본 실시예에서는 상기 대향 기판(120)에 상기 컬러 필터가 형성된 것을 예를 들어 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 컬러 필터는 상기 어레이 기판(110) 상에 형성될 수도 있다.
상기 액정층은 상기 화소 전극 및 상기 공통 전극에 인가되는 전압에 의하여 특정 방향으로 배열됨으로써, 상기 백라이트 유닛(200)으로부터 제공되는 상기 광의 투과도를 조절하여, 상기 액정 표시 패널(100)이 영상을 표시할 수 있도록 한다.
한편, 상기 비표시 영역(NDA)에서, 상기 어레이 기판(110) 및 상기 대향 기판(120) 중 어느 하나의 외부면 상에는 신호 입력 패드(미도시)가 배치될 수 있다. 상기 신호 입력 패드는 드라이버 IC(141)가 실장된 연성 회로 기판(140)과 연결되며, 상기 연성 회로 기판(140)은 외부 회로 모듈(미도시)과 연결될 수 있다. 상기 드라이버 IC(141)는 상기 외부 회로 모듈로부터 각종 제어 신호를 입력받으며, 입력된 각종 제어 신호에 응답하여 상기 액정 표시 패널(100)을 구동하는 구동 신호를 상기 박막 트랜지스터 측으로 출력한다.
상기 백라이트 유닛(200)은 상기 액정 표시 패널(100)에서 영상이 출사되는 방향의 반대 방향에 배치된다. 상기 백라이트 유닛(200)은 도광판(210), 복수의 광원을 포함하는 광원 유닛(220), 광학 부재(230) 및 반사 시트(240)를 포함한다.
상기 도광판(210)은 상기 액정 표시 패널(100)의 하부에 위치하며, 상기 광원 유닛(220)에서 방출되는 상기 광을 가이드하여 상기 액정 표시 패널(100) 방향으로 상기 광을 출사시킨다. 특히, 상기 도광판(210)은 적어도 상기 액정 표시 패널(100)의 표시 영역(DA)과 중첩된다. 여기서, 상기 도광판(210)은 상기 광을 출사하는 출사면, 상기 출사면에 대향하는 하면, 및 상기 출사면과 상기 하면을 연결하는 측면들을 포함한다. 또한, 상기 측면들 중 적어도 어느 하나는 상기 광원 유닛(220)과 대향하여 상기 광원 유닛(220)에서 방출하는 광이 입사되는 입사면일 수 있으며, 상기 입사면에 대향하는 측면은 광을 반사하는 대광면일 수 있다.
상기 광원 유닛(220)은 복수의 광원들(221), 예를 들면 복수의 발광 다이오드(light-emitting diode)가 인쇄 회로 기판(222, printed circuit board, PCB)에 실장된 형태일 수 있다.
여기서, 상기 광원들(221)은 모두 동일한 색상의 광을 방출할 수 있다. 예를 들면, 상기 광원들(221)은 백색 광을 방출할 수 있다.
또한, 상기 광원들(221)은 서로 다른 색상의 광을 방출할 수 있다. 예를 들면, 상기 광원들(221) 중 일부는 적색광을 방출할 수 있으며, 상기 광원들(221) 중 다른 일부는 녹색광을 방출할 수 있으며, 상기 광원들(221) 중 나머지는 청색광을 방출할 수 있다.
상기 광원 유닛(220)은 상기 도광판(210)의 측면들 중 적어도 어느 하나를 마주하여 광을 방출하도록 배치되어, 상기 액정 표시 패널(100)이 영상을 표시하는데 사용되는 광을 상기 도광판(210)을 통하여 제공한다.
상기 광학 부재(230)는 상기 도광판(210) 및 상기 액정 표시 패널(100) 사이에 제공된다. 상기 광학 부재(230)는 상기 광원 유닛(220)에서 제공되어 상기 도광판(210)을 통해 출사되는 광을 제어하는 역할을 수행한다. 또한, 상기 광학 부재(230)은 순차적으로 적층된 확산 시트(236), 프리즘 시트(234) 및 보호 시트(232)를 포함한다.
상기 확산 시트(236)는 상기 도광판(210)에서 출사된 광을 확산하는 역할을 수행한다. 상기 프리즘 시트(234)는 상기 확산 시트(236)에서 확산된 빛을 상부의 액정 표시 패널(100)의 평면에 수직한 방향으로 집광하는 역할을 수행한다. 상기 프리즘 시트(234)를 통과한 빛은 거의 대부분 상기 액정 표시 패널(100)에 수직하게 입사된다. 상기 보호 시트(232)는 상기 프리즘 시트(234) 상에 위치한다. 상기 보호 시트(232)는 상기 프리즘 시트(234)를 외부의 충격으로부터 보호한다.
본 실시예에서는 상기 광학 부재(230)가 상기 확산 시트(236), 상기 프리즘 시트(234), 및 상기 보호 시트(232)가 한 매씩 구비된 것을 예로 들었으나 이에 한정되는 것은 아니다. 상기 광학 부재(230)는 상기 확산 시트(236), 상기 프리즘 시트(234), 및 상기 보호 시트(232) 중 적어도 어느 하나를 복수 매 겹쳐서 사용할 수 있으며, 필요에 따라 어느 하나의 시트를 생략할 수도 있다.
상기 반사 시트(240)는 상기 도광판(210)의 하부에 배치되어, 상기 광원 유닛(220)에서 출사된 광 중 상기 액정 표시 패널(100) 방향으로 제공되지 않고 누설되는 광을 반사시켜 상기 액정 표시 패널(100) 방향으로 광의 경로를 변경시킬 수 있다. 상기 반사 시트(240)는 광을 반사하는 물질을 포함한다. 상기 반사 시트(240)는 상기 하부 커버(420) 상에 구비되어 상기 광원 유닛(220)로부터 발생된 광을 반사시킨다. 그 결과, 상기 반사 시트(240)는 상기 액정 표시 패널(100) 측으로 제공되는 광의 양을 증가시킨다.
한편, 본 실시예에서는 상기 광원 유닛(220)이 상기 도광판(210)의 측면 방향으로 광을 제공하도록 배치된 것을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 광원 유닛(220)은 상기 도광판(210)의 하면 방향으로 광을 제공하도록 배치될 수도 있다. 또한, 상기 백라이트 유닛(200)에서 상기 도광판(210)이 생략되고 상기 광원 유닛(220)이 상기 액정 표시 패널(100)의 하부에 위치하여, 상기 광원 유닛(220)에서 출사된 광이 상기 액정 표시 패널(100)로 직접 광을 제공될 수도 있다.
상기 상부 커버(410)는 상기 액정 표시 패널(100)의 상부에 구비된다. 상기 상부 커버(410)는 상기 액정 표시 패널(100)의 상기 표시 영역(DA)을 노출시키는 표시창(411)을 포함한다. 상기 상부 커버(410)는 상기 하부 커버(420)와 결합하여 상기 액정 표시 패널(100)의 전면 가장자리를 지지한다.
상기 하부 커버(420)는 백라이트 유닛(200)의 하부에 구비된다. 상기 하부 커버(420)는 상기 액정 표시 패널(100) 및 상기 백라이트 유닛(200)를 수용할 수 있는 공간을 포함한다. 또한, 상기 하부 커버(420)는 상기 상부 커버(410)와 결합되어 그 내부 공간에 상기 액정 표시 패널(100) 및 백라이트 유닛(200)를 수납하고 지지한다.
도 2는 도 1에 도시된 액정 표시 패널을 설명하기 위한 평면도이며, 도 3은 도 2의 I-I' 라인에 따른 단면도이다.
도 2 및 도 3을 참조하면, 액정 표시 패널(100)은 어레이 기판(110), 상기 어레이 기판(110)에 대향하는 대향 기판(120), 및 상기 두 기판(110, 120) 사이에 형성된 액정층(130)을 포함한다.
상기 어레이 기판은 상기 액정층(130)의 액정 분자들을 구동하기 위한 박막 트랜지스터들이 형성된 박막 트랜지스터 어레이 기판이며, 상기 대향 기판(120)은 상기 어레이 기판에 대향하는 대향 기판이다. 상기 액정층(130)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함한다.
상기 액정 분자들은 상기 어레이 기판(110)과 상기 대향 기판(120) 사이에서 상기 두 기판(110, 120)에 수직한 방향으로 배열된 수직 배향형 액정 분자들이다. 상기 어레이 기판(110)과 상기 대향 기판(120) 사이에 전계가 인가되면 상기 액정 분자들이 상기 어레이 기판(110)과 상기 대향 기판(120) 사이에서 특정 방향으로 회전함으로써 광을 투과시키거나 차단한다. 여기서, 상기 본 명세서에서 사용된 회전이라는 용어는 주로 상기 액정 분자들이 상기 어레이 기판(110) 또는 상기 대향 기판(120)과 수평한 방향으로 눕는 것을 의미한다. 그 외에, 상기 액정 분자들이 회전한다는 용어는 상기 액정 분자들이 실제로 회전하는 것뿐만 아니라, 상기 전계에 의해 액정 분자들의 배향이 바뀐다는 의미를 포함할 수 있다.
상기 어레이 기판(110)은 복수의 화소 영역을 가지는 제1 베이스 기판(SUB1)을 포함한다. 상기 제1 베이스 기판(SUB1) 상에는 n+p개의 게이트 라인들(GL1, .., GLn, GLn+1, .., GL(n+p)-1, GLn+p), 및 m+q개의 데이터 라인들(DL1, .., DLm, DLm+1, .., DL(m+q)-1, DLm+q)이 구비된다.
상기 화소 영역들에는 화소(PXL)가 각각 형성된다. 각 화소(PXL)는 상기 게이트 라인들(GL1, .., GLn, GLn+1, .., GL(n+p)-1, GLn+p) 중 하나와 상기 데이터 라인들(DL1, .., DLm, DLm+1, .., DL(m+q)-1, DLm+q) 중 하나에 연결된다.
도 2에서는 설명의 편의상 n번째 게이트 라인(제n 게이트 라인, GLn)과 m번째 데이터 라인(제m 데이터 라인, DLm)을 가지는 화소(PXL) 부분을 도시하였다. 여기서 복수의 화소(PXL) 각각은 실질적으로 서로 동일한 구조로 이루어지며, 이하에서는 n번째 게이트 라인(GLn)과 m번째 데이터 라인(DLm)을 각각 게이트 라인(GLn)과 데이터 라인(DLm)으로 지칭한다.
상기 각 화소(PXL)는 상기 게이트 라인(GLn)과 상기 데이터 라인(DLm)에 연결된 박막 트랜지스터(Tr)와 상기 박막 트랜지스터(Tr)에 연결된 하부 화소 전극(LPE)과 상부 화소 전극(LPE), 및 스토리지 전극부를 포함한다.
상기 게이트 라인(GLn)은 상기 제1 베이스 기판(SUB1) 상에 제1 방향으로 연장된다. 상기 데이터 라인(DLm)은 게이트 절연막(GI)을 사이에 두고 제1 방향에 교차하는 제 방향으로 연장된다.
상기 박막 트랜지스터(Tr)는 게이트 전극(GE), 반도체층(SM), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
상기 게이트 전극(GE)은 상기 게이트 라인(GLn)으로부터 돌출되어 제공되거나 상기 게이트 라인(GLn) 일부 영역 상에 형성된다.
상기 반도체층(SM)은 상기 게이트 절연막(GI)을 사이에 두고 상기 게이트 전극(GE)과 중첩하여 제공된다.
상기 소스 전극(SE)은 일부 영역이 상기 게이트 라인(GLn)과 중첩하도록 상기 데이터 라인(DLm)에서 분지되어 형성된다. 상기 드레인 전극(DE)은 상기 반도체층(SM)을 사이에 두고 상기 소스 전극(SE)으로부터 이격되며, 일부 영역이 상기 게이트 라인(GLn)과 중첩하도록 제공된다.
상기 소스 전극(SE)과 상기 드레인 전극(DE)이 형성된 제1 베이스 기판(SUB1) 상에는 제1 패시베이션층(PSV1)이 형성된다. 즉, 상기 제1 패시베이션층(PSV1)은 상기 박막 트랜지스터(Tr)를 커버한다.
상기 하부 화소 전극(LPE)은 상기 제1 패시베이션층(PSV1) 상에 통판으로 형성된다.
상기 하부 화소 전극(LPE)이 형성된 제1 베이스 기판(SUB1) 상에는 제2 패시베이션층(PSV2)이 형성되며, 상기 제2 패시베이션층(PSV2)을 사이에 두고 상기 하부 화소 전극(LPE)과 중첩하는 상부 화소 전극(UPE)이 제공된다.
상기 상부 화소 전극(UPE)은 상기 하부 화소 전극(LPE)과 적어도 일부가 중첩할 수 있다. 여기서, 상기 제1 및 제2 패시베이션층(PSV1, PSV2)은 상기 드레인 전극(DE)의 일부를 노출하는 콘택홀을 가지며, 상기 상부 화소 전극(UPE)은 상기 콘택홀을 통해 상기 드레인 전극(DE)에 접촉한다. 상기 하부 화소 전극(LPE)은 상기 콘택홀 내에 형성된 상부 화소 전극(UPE)에 직접 접촉함으로써 상기 드레인 전극(DE)에 전기적으로 연결된다.
상기 상부 화소 전극(UPE)은 줄기부(UPEa)와 상기 줄기부(UPEb)로부터 연결되며 서로 이격된 복수의 가지부들(UPEb)을 포함할 수 있다.
상기 줄기부(UPEa)는 본 발명의 일 실시예와 같이 교차 형상으로 제공될 수 있으며, 이 경우 상기 화소(PXL)는 상기 줄기부(UPEa)에 의해 복수의 영역, 즉 다수의 도메인으로 구분될 수 있다. 상기 가지부들(UPE1a)은 각 도메인에 대응되어, 각 도메인마다 서로 다른 방향으로 배열될 수 있다. 본 발명의 일 실시예에서는 일 예로서 상기 화소(PXL)가 4개의 도메인들로 이루어진 것을 도시하였다. 여기서, 각 도메인은 상기 줄기부(UPEa)에 인접한 인접 영역(D1) 및 이격 영역(D2)을 포함한다. 여기서, 상기 이격 영역(D2)의 면적은 상기 인접 영역(D1)의 면적보다 클 수 있다.
상기 복수의 가지부들(UPEb)은 서로 인접한 가지부(UPEb)와 만나지 않도록 이격되어 있으며, 상기 줄기부(UPEa)에 의해 구분된 영역 내에서는 실질적으로 서로 평행한 방향으로 연장된다. 상기 가지부들(UPEb)에 있어서, 인접한 서로 인접한 가지부들(UPEb) 사이는 일정 거리로 이격되어 있으며, 이는 상기 액정층(130)의 액정 분자들을 상기 제1 베이스 기판(SUB1)과 평행한 평면 상의 특정 방위각으로 정렬시키기 위한 수단에 해당된다. 상기 가지부들(UPEb)은 상기 줄기부(UPEa)와 경사질 수 있다. 또한, 상기 가지부들(UPEb) 각각은 상기 줄기부(UPEa)에서 연장된 제1 영역(UPEb-1) 및 상기 제1 영역(UPEb-1)에서 연장되는 제2 영역(UPEb-2)을 포함할 수 있다. 상기 제1 영역(UPEb-1)은 상기 인접 영역(D1)에 배치되고, 상기 제2 영역(UPEb-2)은 상기 이격 영역(D2)에 배치될 수 있다.
여기서, 상기 제2 영역(UPEb-2)의 폭은 상기 제1 영역(UPEb-1)의 폭보다 클 수 있다. 따라서, 서로 인접한 제1 영역들(UPEb-1) 사이의 거리는 서로 인접한 제2 영역들 사이의 거리보다 클 수 있다.
상기 스토리지 전극부는 상기 제2 방향으로 연장된 스토리지 라인(SLn)과, 상기 스토리지 라인(SLn)으로부터 분기되어 상기 제 방향으로 연장된 제1 및 제2 분기 전극(LSLn, RSLn)을 더 포함한다. 상기 상부 화소 전극(UPE)은 상기 스토리지 라인(SLn), 제1 및 제2 분기 전극(LSLn, RSLn)과 부분적으로 오버랩되어 상기 스토리지 커패시터를 형성한다. 또한 상기 제1 및 제2 분기 전극들(LSLn, RSLn)은 상기 데이터 라인(DLm)과 상기 상부 화소 전극(UPE) 및 하부 화소 전극(LPE) 사이의 커플링 전계를 차폐한다.
상기 대향 기판(120)은 제2 베이스 기판(SUB2), 블랙 매트릭스(BM), 오버코트층(OC), 및 공통 전극(CE)을 포함한다.
상기 블랙 매트릭스(BM)는 상기 제2 베이스 기판(SUB2) 상에 상기 데이터 라인(DLm)이 형성된 영역에 대응하는 영역에 제공되며, 액정 분자들의 오배열로 인한 빛샘을 막는다.
상기 오버코트층(OC)은 상기 블랙 매트릭스(BM) 상에 제공되며, 상기 블랙 매트릭스(BM)로 인한 단차를 감소시킨다.
상기 공통 전극(CE)은 상기 오버코트층(OC) 상에 형성되며, 소정 레벨의 전압이 인가되어 상기 하부 화소 전극(LPE) 및 상기 상부 화소 전극(UPE)과 함께 전계를 형성한다.
상기한 구조를 갖는 액정 표시 장치에 있어서, 상기 제n 게이트 라인(GLn)에 게이트 신호가 인가되면, 상기 박막 트랜지스터(Tr)가 턴-온된다. 따라서, 상기 제m 데이터 라인(DLm)으로 인가된 상기 데이터 신호는 상기 박막 트랜지스터(Tr)를 통해 상기 하부 화소 전극(LPE)과 상기 상부 화소 전극(UPE)으로 인가된다. 따라서, 상기 하부 화소 전극(LPE)과 상기 상부 화소 전극(UPE)에는 동일 레벨의 전압이 인가된다. 상기 공통 전극(CE)에는 상기 하부 화소 전극(LPE) 및 상기 상부 화소 전극(UPE)에 인가된 전압과 다른 레벨의 전압이 인가되며, 이에 따라 상기 하부 및 상부 화소 전극(LPE, UPE)들과, 상기 공통 전극(CE) 사이에 전계가 형성되고 액정이 배열되어 액정 표시 장치는 광을 투과시킬 수 있다.
한편, 상기 제1 영역(UPEb-1) 및 상기 제2 영역(UPEb-2)의 폭이 동일한 경우, 상기 인접 영역(D1)에서 광 투과율이 저하될 수 있다. 따라서, 시청자는 상기 인접 영역(D1)에서 얼룩이 발생하는 것을 시인할 수 있다. 그러나, 본 실시예와 같이, 상기 제1 영역(UPEb-1)의 폭이 상기 제2 영역(UPEb-2)의 폭보다 크면, 상기 인접 영역(D1)에서의 광 투과율 저하를 방지할 수 있다. 따라서, 시청자는 상기 인접 영역(D1)에서 얼룩이 없는 영상을 시청할 수 있다.
도 4 내지 도 6은 도 2의 A 영역의 확대도로, 가지부가 다양한 형태로 형성될 수 있음을 표현한다.
도 4 내지 도 6을 참조하면, 상기 상부 화소 전극(UPE)은 줄기부(UPEa)와 상기 줄기부(UPEb)로부터 연결되며 서로 이격된 복수의 가지부들(UPEb)을 포함할 수 있다.
상기 복수의 가지부들(UPEb)은 서로 인접한 가지부(UPEb)와 만나지 않도록 이격되어 있으며, 상기 줄기부(UPEa)에 의해 구분된 영역 내에서는 실질적으로 서로 평행한 방향으로 연장된다. 상기 가지부들(UPEb)에 있어서, 인접한 서로 인접한 가지부들(UPEb) 사이는 일정 거리로 이격되어 있으며, 이는 상기 액정층(130)의 액정 분자들을 상기 제1 베이스 기판(SUB1)과 평행한 평면 상의 특정 방위각으로 정렬시키기 위한 수단에 해당된다.
상기 가지부들(UPEb)은 상기 줄기부(UPEa)와 경사질 수 있다. 또한, 상기 가지부들(UPEb)상기 줄기부(UPEa)에서 연장된 제1 영역(UPEb-1) 및 상기 제1 영역(UPEb-1)에서 연장되는 제2 영역(UPEb-2)을 포함한다.
여기서, 상기 제2 영역들(UPEb-2)의 폭(w2)은 상기 제1 영역들(UPEb-1)의 폭(w1)보다 클 수 있다. 따라서, 서로 인접한 제1 영역들(UPEb-1) 사이의 거리(d1)는 서로 인접한 제2 영역들(UPEb-2) 사이의 거리(d2)보다 클 수 있다.
또한, 상기 제1 영역들(UPEb-1)의 폭(w1)은 상기 제1 영역들(UPEb-1) 사이의 거리(d1)와 동일할 수 있다.
또한, 상기 서로 인접한 제1 영역들(UPEb-1) 사이의 거리(d1) 및 상기 제1 영역(UPEb-1)의 폭(w1)의 합은 상기 서로 인접한 제2 영역들(UPEb-2) 사이의 거리(d2) 및 상기 제2 영역(UPEb-2)의 폭(w2)의 합과 동일할 수 있다.
한편, 상기 제1 영역(UPEb-1) 및 상기 제2 영역(UPEb-2)은 도 4에 도시된 바와 같이, 평행 사변형일 수 있다. 즉, 상기 제1 영역(UPEb-1) 및 상기 제2 영역(UPEb-2)은 상기 줄기부(UPEa)에 경사지고 서로 평행한 두 개의 라인, 및 상기 줄기부(UPEa)와 평행한 두 개의 라인을 포함할 수 있다.
또한, 상기 제1 영역(UPEb-1)은 도 5에 도시된 바와 같이, 사다리꼴 일 수 있다. 즉, 상기 제1 영역(UPEb-1) 및 상기 제2 영역(UPEb-2)은 상기 줄기부(UPEa)에 경사지고 서로 평행한 두 개의 라인, 상기 서로 평행한 두 개의 라인을 연결하고 상기 줄기부(UPEa)에 평행한 라인, 및 상기 서로 평행한 두 개의 라인에 수직한 라인을 포함할 수 있다.
또한, 상기 가지부들(UPEb)은 도 6에 도시된 바와 같이, 상기 제1 영역(UPEb-1) 및 상기 제2 영역(UPEb-2)을 연결시키는 제3 영역(UPEb-3)을 더 포함할 수도 있다. 여기서, 상기 제3 영역(UPEb-3)의 상기 제1 영역(UPEb-1)에 접하는 부분은 상기 제1 영역(UPEb-1)의 폭과 동일하며, 상기 제3 영역(UPEb-3)의 상기 제2 영역(UPEb-2)에 접하는 부분은 상기 제2 영역(UPEb-2)의 폭과 동일할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 액정 표시 장치의 일부를 나타낸 평면도이다. 도 8은 도 7에 표시된 II-II' 라인에 따른 단면도이며, 도 9는 도 7에 표시된 III-III' 라인에 따른 단면도이다.
본 발명의 다른 실시예에서는 중복된 설명을 피하기 위하여 상기 일 실시예와 다른 점을 위주로 설명한다. 다른 실시예에서 특별히 설명하지 않은 부분은 상기 일 실시예에 따른다. 동일한 번호는 동일한 구성요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
본 발명의 다른 실시예는 각 화소가 전하 분배 구조를 가질 수 있다.
도 7 내지 도 9를 참조하면, 상기 표시 장치는 어레이 기판(110), 상기 어레이 기판(110)에 대향하는 대향 기판(120), 및 상기 어레이 기판(110)과 상기 대향 기판(120) 사이에 형성된 액정층(130)을 포함한다.
상기 어레이 기판(110)은 복수의 화소 영역을 가지는 제1 베이스 기판(SUB1)을 포함한다. 상기 제1 베이스 기판(SUB1) 상에는 n+p개의 게이트 라인들(GL1, .., GLn, GLn+1, .., GL(n+p)-1, GLn+p), 및 m+q개의 데이터 라인들(DL1, .., DLm, DLm+1, .., DL(m+q)-1, DLm+q)이 구비된다.
도 7 내지 도 9에서는 설명의 편의를 위하여, 다수의 게이트 라인들 중 n번째 게이트 라인(GLn)과 n+1번째 게이트 라인(GLn+1), 및 다수의 데이터 라인들 중 m번째 데이터 라인(DLm)과 m+1번째 데이터 라인(DLm+1)과 함께 하나의 화소(PXL)를 도시하였다. 그러나, 본 발명의 일 실시예에 따른 액정 표시 장치에 있어서, 나머지 화소들도 이와 유사한 구조를 가지며, 이하에서는 n번째 게이트 라인(GLn)과 n+1번째 게이트 라인(GLn+1)을 각각 제1 및 제2 게이트 라인, m번째 데이터 라인(DLm)과 m+1번째 데이터 라인(DLm+1)을 각각 제1 데이터 라인과 제2 데이터 라인으로 지칭한다.
상기 제1 및 제2 게이트 라인들(GLn, GLn+1)은 상기 제1 베이스 기판(SUB1) 상에 상기 제1 방향으로 서로 평행하게 연장된다. 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)은 상기 게이트 절연막(GI)을 사이에 두고 상기 제1 방향에 교차하는 제 방향으로 서로 평행하게 연장된다.
각 화소(PXL)는 제1 서브 화소 및 제2 서브 화소를 포함한다. 상기 제1 서브 화소는 제1 박막 트랜지스터(Tr1), 상기 제1 박막 트랜지스터(Tr1)에 접속하는 제1 상부 화소 전극(UPE1)과 제1 하부 화소 전극(LPE1), 및 제1 스토리지 전극부로 이루어질 수 있다. 상기 제2 서브 화소는 제2 박막 트랜지스터(Tr2), 제2 스토리지 전극부, 제3 박막 트랜지스터(Tr3), 상기 제2 박막 트랜지스터(Tr2)와 접속하는 제2 상부 화소 전극(UPE2)과 제2 하부 화소 전극(LPE2), 및 커플링 커패시터 전극(CP1)으로 이루어진다. 상기 제1 및 제2 서브 화소는 서로 인접하는 상기 제1 데이터 라인(DLm) 및 제2 데이터 라인(DLm+1) 사이에 구비된다.
상기 제1 서브 화소의 상기 제1 박막 트랜지스터(Tr1)는 상기 제1 데이터 라인(DLm) 및 제1 게이트 라인(GLn)에 연결된다.
상기 제1 박막 트랜지스터(Tr1)의 제1 게이트 전극(GE1)은 상기 제1 게이트 라인(GLn)으로부터 분기되고, 제1 소스 전극(SE1)은 상기 제1 데이터 라인(DLm)으로부터 분기된다. 제1 드레인 전극(DE)은 상기 반도체층(SM)을 사이에 두고 상기 제1 소스 전극(SE)으로부터 이격되며, 일부 영역이 상기 제1 게이트 전극(GE1)과 중첩하도록 제공된다.
상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1)이 형성된 제1 베이스 기판(SUB1) 상에는 제1 패시베이션층(PSV1)이 형성된다. 상기 제1 패시베이션층(PSV1) 상에는 각 화소(PXL)에 대응하여 색을 나타내는 컬러 필터(CF)가 형성되며, 상기 컬러 필터(CF) 상에는 제2 패시베이션층(PSV2)이 형성된다.
상기 제1 하부 화소 전극(LPE1)은 상기 제2 패시베이션층(PSV2) 상에 통판으로 형성된다. 상기 제1 하부 화소 전극(LPE1)이 형성된 제1 베이스 기판(SUB1) 상에는 제3 패시베이션층(PSV3)이 형성되며, 상기 제3 패시베이션층(PSV3)을 사이에 두고 상기 제1 하부 화소 전극(LPE1)과 적어도 일부가 중첩하는 제1 상부 화소 전극(UPE1)이 제공된다.
상기 제1 상부 화소 전극(UPE1) 은 줄기부(UPEa)와 상기 줄기부(UPEa)로부터 돌출되어 연장된 복수의 가지부들(UPEb)을 포함한다. 상기 가지부들(UPEb)은 상기 스토리지 전극부나 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)이 형성된 영역에까지 연장되어 형성된다.
상기 제1 하부 화소 전극(LPE1)은 평면 상에서 볼 때 상기 가지부들(UPEb)의 길이 방향과 교차하는 가장자리를 갖는다. 상기 가장자리 중 일부는 상기 줄기부(UPEa)와 상기 가지부들(UPEb)의 단부 사이에 위치한다. 이에 따라, 상기 제1 상부 화소 전극(UPE1)은 상기 제1 하부 화소 전극(LPE1)과 중첩하는 영역과, 상기 제1 하부 화소 전극(LPE1)과 중첩하지 않는 영역으로 이루어지며, 상기 중첩하지 않는 영역에 상기 가지부들(UPEb)의 단부들이 위치한다. 여기서, 상기 가지부들(UPEb)의 단부는 상기 제1 하부 화소 전극(LPE1) 가장자리로부터 3μm 이상 이격된다.
여기서, 상기 제1 및 제2 패시베이션층(PSV1, PSV2)은 상기 제1 박막 트랜지스터(Tr1)의 제1 드레인 전극(DE1)의 일부를 노출하는 콘택홀을 가지며, 상기 제1 상부 화소 전극(UPE1)은 상기 콘택홀을 통해 상기 제1 드레인 전극(DE1)에 접촉한다. 상기 제1 하부 화소 전극(LPE1)은 상기 콘택홀 내에서 형성된 제1 상부 화소 전극(UPE1)에 직접 접촉함으로써 상기 제1 드레인 전극(DE1)에 전기적으로 연결된다.
상기 제1 스토리지 전극부는 상기 제1 방향으로 연장된 제1 스토리지 라인(SLn)과, 상기 제1 스토리지 라인(SLn)으로부터 분기되어 상기 제 방향으로 연장된 제1 및 제2 분기 전극(LSLn, RSLn)을 더 포함한다.
상기 제1 상부 화소 전극(UPE1)은 상기 제1 스토리지 라인(SLn), 제1 및 제2 분기 전극(LSLn, RSLn)과 부분적으로 오버랩되어 상기 제1 스토리지 커패시터를 형성한다. 또한 상기 제1 및 제2 분기 전극들(LSLn, RSLn)은 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)과 상기 제1 상부 화소 전극(UPE1) 및 제1 하부 화소 전극(LPE1) 사이의 커플링 전계를 차폐한다.
상기 제2 박막 트랜지스터(Tr2)의 제2 게이트 전극(GE2)은 상기 제1 게이트 라인(GLn)으로부터 분기되고, 제2 소스 전극(SE2)은 상기 제1 데이터 라인(DLm)으로부터 분기된다. 제2 드레인 전극(DE)은 상기 반도체층(SM)을 사이에 두고 상기 제2 소스 전극(SE)으로부터 이격되며, 일부 영역이 상기 제2 게이트 전극(GE2)과 중첩하도록 제공된다.
상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2)이 형성된 상기 제1 베이스 기판(SUB1) 상에는 상기 제1 패시베이션층(PSV1)이 형성된다. 상기 제1 패시베이션층(PSV1) 상에는 상기 컬러 필터(CF)가 형성되며, 상기 컬러 필터(CF) 상에는 제2 패시베이션층(PSV2)이 형성된다.
상기 제2 박막 트랜지스터(Tr2)의 제2 드레인 전극(DE2)은 상기 제2 하부 화소 전극(LPE2) 및 제2 상부 화소 전극(UPE2)에 전기적으로 연결된다. 상기 제2 하부 화소 전극(LPE2)은 상기 제2 패시베이션층(PSV2) 상에 통판으로 형성된다. 상기 제2 하부 화소 전극(LPE2)이 형성된 제1 베이스 기판(SUB1) 상에는 상기 제3 패시베이션층(PSV3)이 형성되며, 상기 제3 패시베이션층(PSV3)을 사이에 두고 상기 제2 하부 화소 전극(LPE2)과 중첩하는 제2 상부 화소 전극(UPE2)이 제공된다. 상기 제2 상부 화소 전극(UPE2)은 상기 제2 하부 화소 전극(LPE2)과 일부가 중첩한다.
상기 제2 상부 화소 전극(UPE2)은 줄기부(UPEa)와 상기 줄기부(UPEa)로부터 돌출되어 연장된 복수의 가지부들(UPEb)을 포함할 수 있다. 상기 가지부들(UPEb)은 상기 스토리지 전극부나 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)이 형성된 영역에까지 연장되어 형성된다.
상기 제1 하부 화소 전극(LPE1)은 평면 상에서 볼 때 상기 가지부들(UPEb)의 길이 방향과 교차하는 가장자리를 갖는다. 상기 가장자리 중 일부는 상기 줄기부(UPEa)와 상기 가지부들(UPEb)의 단부 사이에 위치한다. 이에 따라, 상기 제1 상부 화소 전극(UPE1)은 상기 제1 하부 화소 전극(LPE1)과 중첩하는 영역과, 상기 제1 하부 화소 전극(LPE1)과 중첩하지 않는 영역으로 이루어지며, 상기 중첩하지 않는 영역에 상기 가지부들(UPEb)의 단부들이 위치한다. 여기서, 상기 가지부들(UPEb)의 단부는 상기 제1 하부 화소 전극(LPE1) 가장자리로부터 3μm 이상 이격된다.
여기서, 상기 제1 및 제2 패시베이션층(PSV1, PSV2)은 상기 제2 박막 트랜지스터(Tr2)의 제2 드레인 전극(DE2)의 일부를 노출하는 콘택홀을 가지며, 상기 제2 상부 화소 전극(UPE2)은 상기 콘택홀을 통해 상기 제2 드레인 전극(DE2)에 접촉한다. 상기 제2 하부 화소 전극(LPE2)은 상기 콘택홀 내에서 형성된 제2 상부 화소 전극(UPE2)에 직접 접촉함으로써 상기 제2 드레인 전극(DE2)에 전기적으로 연결된다.
상기 제2 스토리지 전극부는 상기 제 방향으로 연장된 제2 스토리지 라인(SLn+1)과, 상기 제2 스토리지 라인(SLn+1)으로부터 분기되어 상기 제 방향으로 연장된 제3 및 제4 분기 전극(LSLn+1, RSLn+1)을 더 포함한다.
상기 제2 상부 화소 전극(UPE2)은 상기 제2 스토리지 라인(SLn+1), 제3 및 제4 분기 전극(LSLn+1, RSLn+1)과 부분적으로 오버랩되어 상기 제2 스토리지 커패시터를 형성한다. 또한 상기 제3 및 제3 분기 전극들(LSLn+1, RSLn+1)은 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)과 상기 제2 상부 화소 전극(UPE2) 사이, 및 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)과 제2 하부 화소 전극(LPE2) 사이의 커플링 전계를 차폐한다.
상기 제3 박막 트랜지스터(Tr3)의 제3 게이트 전극(GE3)은 상기 제2 게이트 라인(GLn+1)으로부터 분기되고, 제3 소스 전극(SE3)은 상기 제2 드레인 전극(DE2)으로부터 연장되며, 제3 드레인 전극(DE3)은 상기 커플링 커패시터 전극(CP1)에 연결된다. 상기 커플링 커패시터 전극(CP1)은 상기 제2 분기 전극(RSLn)으로부터 연장되어 상기 커플링 커패시터 전극(CP1)과 커플링 커패시터(CCP)를 형성하는 대향 전극(CP2)으로 이루어진다. 그러나, 상기 커플링 커패시터(CCP)의 구조는 여기에 한정되지는 않는다.
상기 대향 기판(120)은 제2 베이스 기판(SUB2), 블랙 매트릭스(BM), 오버코트층(OC), 및 공통 전극(CE)을 포함한다.
상기 블랙 매트릭스(BM)는 상기 제2 베이스 기판(SUB2) 상에 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)이 형성된 영역에 대응하는 영역에 제공되며, 액정 분자들의 오배열로 인한 빛샘을 막는다.
상기 오버코트층(OC)은 상기 블랙 매트릭스(BM) 상에 제공되며, 상기 블랙 매트릭스(BM)로 인한 단차를 감소시킨다.
상기 공통 전극(CE)은 상기 오버코트층 상에 형성되며, 소정 레벨의 전압이 인가되어 상기 제1 및 제2 하부 화소 전극들(LPE1, LPE2) 및 상기 제1 및 제3 상부 화소 전극들(UPE1, UPE2)과 함께 전계를 형성한다.
한편, 상기 제1 상부 화소 전극(UPE1) 및 상기 제2 상부 화소 전극(UPE2) 각각의 줄기부(UPEa)는 교차 형상일 수 있다. 또한, 상기 제1 상부 화소 전극(UPE1) 및 상기 제2 상부 화소 전극(UPE2) 각각의 상기 가지부들(UPEb)은 상기 줄기부(UPEa)와 경사질 수 있다. 또한, 상기 가지부들(UPEb) 각각은 상기 줄기부(UPEa)에서 연장된 제1 영역(UPEb-1) 및 상기 제1 영역(UPEb-1)에서 연장되는 제2 영역(UPEb-2)을 포함할 수 있다. 상기 제1 영역(UPEb-1)은 상기 인접 영역(D1)에 배치되고, 상기 제2 영역(UPEb-2)은 상기 이격 영역(D2)에 배치될 수 있다.
여기서, 상기 제2 영역(UPEb-2)의 폭은 상기 제1 영역(UPEb-1)의 폭보다 클 수 있다. 따라서, 서로 인접한 제1 영역들(UPEb-1) 사이의 거리는 서로 인접한 제2 영역들 사이의 거리보다 클 수 있다.
여기서, 상기 제2 영역들(UPEb-2)의 폭은 상기 제1 영역들(UPEb-1)의 폭보다 클 수 있다. 따라서, 서로 인접한 제1 영역들(UPEb-1) 사이의 거리는 서로 인접한 제2 영역들(UPEb-2) 사이의 거리보다 클 수 있다.
또한, 상기 제1 영역들(UPEb-1)의 폭은 상기 제1 영역들(UPEb-1) 사이의 거리와 동일할 수 있다.
또한, 상기 서로 인접한 제1 영역들(UPEb-1) 사이의 거리 및 상기 제1 영역(UPEb-1)의 폭의 합은 상기 서로 인접한 제2 영역들(UPEb-2) 사이의 거리 및 상기 제2 영역(UPEb-2)의 폭의 합과 동일할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100: 표시 패널 110: 어레이 기판
117: 공통 전압 패드 120: 대향 기판
130: 액정층 200: 백라이트 유닛
210: 도광판 220: 광원 유닛
221: 광원 222: 인쇄 회로 기판
230: 광학 부재 232: 보호 시트
234: 프리즘 시트 236: 확산 시트
240: 반사 시트 410: 상부 커버
420: 하부 커버 CE : 공통 전극
DLm : 제m 데이터 라인 GLn : 제n 게이트 라인
UPE : 상부 화소 전극 LPE : 하부 화소 전극

Claims (22)

  1. 게이트 라인;
    상기 게이트 라인과 절연되어 교차하는 데이터 라인; 및
    상기 게이트 라인 및 상기 데이터 라인에 접속하는 화소를 포함하며,
    상기 화소는 상기 게이트 라인 및 상기 데이터 라인에 접속하는 적어도 하나의 박막 트랜지스터, 및 상기 박막 트랜지스터에 접속하는 화소 전극을 포함하며,
    상기 화소 전극은
    교차 형상의 줄기부; 및
    상기 줄기부에서 연장된 제1 영역, 및 상기 제1 영역에서 연장되는 제2 영역을 포함하고, 상기 줄기부과 경사지고 서로 이격되는 복수의 가지부들을 포함하고,
    상기 제2 영역의 폭은 상기 제1 영역의 폭보다 큰 어레이 기판.
  2. 제1 항에 있어서,
    상기 줄기부는 상기 화소를 복수의 도메인으로 구분하는 어레이 기판.
  3. 제2 항에 있어서,
    각 도메인은
    상기 줄기부에 인접한 인접 영역; 및
    상기 줄기부에서 이격된 이격 영역을 포함하는 어레이 기판.
  4. 제3 항에 있어서,
    상기 제1 영역은 상기 인접 영역에 배치되고, 상기 제2 영역은 상기 이격 영역에 배치되는 어레이 기판.
  5. 제3 항에 있어서,
    상기 이격 영역의 면적은 상기 인접 영역의 면적보다 큰 어레이 기판.
  6. 제1 항에 있어서,
    서로 인접한 제1 영역들 사이의 거리는 서로 인접한 제2 영역들 사이의 거리보다 큰 어레이 기판.
  7. 제6 항에 있어서,
    상기 제1 영역의 폭은 상기 서로 인접한 제1 영역들 사이의 거리와 동일한 어레이 기판.
  8. 제6 항에 있어서,
    상기 서로 인접한 제1 영역들 사이의 거리 및 상기 제1 영역의 폭의 합은 상기 서로 인접한 제2 영역들 사이의 거리 및 상기 제2 영역의 폭의 합과 동일한 어레이 기판.
  9. 제1 항에 있어서,
    서로 인접한 가지부들 사이의 거리는 상기 제2 영역의 폭 이하인 어레이 기판.
  10. 제1 항에 있어서,
    상기 줄기부 및 상기 제2 영역 사이의 거리는 상기 줄기부 폭의 1 내지 3배인 어레이 기판.
  11. 제10 항에 있어서,
    상기 줄기부의 폭은 1㎛ 내지 8㎛인 어레이 기판.
  12. 제11 항에 있어서,
    상기 줄기부 및 상기 제2 영역 사이의 거리는 10㎛ 내지 20㎛인 어레이 기판.
  13. 제1 항에 있어서,
    상기 화소는
    상기 박막 트랜지스터를 커버하는 제1 패시베이션층;
    상기 제1 패시베이션층 상에 배치되는 하부 화소 전극; 및
    상기 하부 화소 전극 상에 배치되는 제2 패시베이션층을 더 포함하며,
    상기 화소 전극은 상기 제2 패시베이션층 상에 배치되는 어레이 기판.
  14. 제1 항에 있어서,
    상기 화소는
    제1 박막 트랜지스터 및 제2 박막 트랜지스터; 및
    서로 이격된 제1 화소 전극 및 제2 화소 전극을 포함하고, 상기 제1 화소 전극은 상기 제1 박막 트랜지스터에 접속하고, 상기 제2 화소 전극은 상기 제2 박막 트랜지스터에 접속하는 화소 전극을 포함하는 어레이 기판.
  15. 어레이 기판;
    상기 어레이 기판과 대향하며, 공통 전극을 포함하는 대향 기판; 및
    상기 어레이 기판 및 상기 대향 기판 사이에 배치되는 액정층을 포함하고,
    상기 어레이 기판은 기판 상에 형성되는 게이트 라인, 상기 게이트 라인과 절연되어 교차하는 데이터 라인, 및 상기 게이트 라인 및 상기 데이터 라인에 접속하는 화소를 포함하며,
    상기 화소는 상기 게이트 라인 및 상기 데이터 라인에 접속하는 적어도 하나의 박막 트랜지스터, 및 상기 박막 트랜지스터에 접속하는 화소 전극을 포함하고
    상기 화소 전극은
    교차 형상의 줄기부; 및
    상기 줄기부에서 연장된 제1 영역, 및 상기 제1 영역에서 연장되는 제2 영역을 포함하고, 상기 줄기부과 경사지고 서로 이격되는 복수의 가지부들을 포함하고,
    상기 제2 영역의 폭은 상기 제1 영역의 폭보다 큰 액정 표시 장치.
  16. 제15 항에 있어서,
    상기 줄기부는 상기 화소를 복수의 도메인으로 구분하며,
    각 도메인은
    상기 줄기부에 인접한 인접 영역; 및
    상기 줄기부에서 이격된 이격 영역을 포함하며,
    상기 제1 영역은 상기 인접 영역에 배치되고, 상기 제2 영역은 상기 이격 영역에 배치되는 액정 표시 장치.
  17. 제15 항에 있어서,
    서로 인접한 제1 영역들 사이의 거리는 서로 인접한 제2 영역들 사이의 거리보다 큰 액정 표시 장치.
  18. 제17 항에 있어서,
    상기 서로 인접한 제1 영역들 사이의 거리 및 상기 제1 영역의 폭의 합은 상기 서로 인접한 제2 영역들 사이의 거리 및 상기 제2 영역의 폭의 합과 동일한 액정 표시 장치.
  19. 제15 항에 있어서,
    서로 인접한 가지부들 사이의 거리는 상기 제2 영역의 폭 이하인 액정 표시 장치.
  20. 제19 항에 있어서,
    상기 줄기부 및 상기 제2 영역 사이의 거리는 상기 줄기부 폭의 1 내지 3배인 액정 표시 장치.
  21. 제20 항에 있어서,
    상기 줄기부의 폭은 1㎛ 내지 8㎛인 액정 표시 장치.
  22. 제21 항에 있어서,
    상기 줄기부 및 상기 제2 영역 사이의 거리는 10㎛ 내지 20㎛인 액정 표시 장치.
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