KR20140040712A - 반도체 적층체 및 그 제조 방법, 및 반도체 소자 - Google Patents

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KR20140040712A
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가즈유끼 이이즈까
요시까쯔 모리시마
신꾸로 사또
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가부시키가이샤 다무라 세이사쿠쇼
가부시키가이샤 코하
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Abstract

본 발명은 두께 방향의 전기 저항이 낮은 반도체 적층체 및 그 제조 방법, 및 그 반도체 적층체를 포함하는 반도체 소자를 제공하는 것이다. Ga2O3 기판(2)과, Ga2O3 기판(2) 위의 AlGaInN 버퍼층(3)과, AlGaInN 버퍼층(3) 위의, Si를 포함하는 질화물 반도체층(4)과, 질화물 반도체층(4) 내의 AlGaInN 버퍼층(3)측의 일부의 영역에 형성된, Si 농도가 5×1018/㎤ 이상인 Si 고농도 영역(4a)을 포함하는 반도체 적층체(1)를 제공한다.

Description

반도체 적층체 및 그 제조 방법, 및 반도체 소자{SEMICONDUCTOR LAMINATE AND PROCESS FOR PRODUCTION THEREOF, AND SEMICONDUCTOR ELEMENT}
본 발명은, 반도체 적층체 및 그 제조 방법, 및 반도체 소자에 관한 것이다.
종래, Ga2O3 기판, AlN 버퍼층 및 GaN 층으로 이루어지는 반도체 적층체를 포함하는 반도체 소자가 알려져 있다(예를 들어, 특허문헌 1 참조). 특허문헌 1에 따르면, AlN 버퍼층은 Ga2O3 기판 위에 AlN 결정을 성장시킴으로써, 10 내지 30㎚의 두께로 형성된다. 또한, GaN층은 AlN 버퍼층 위에 GaN 결정을 성장시킴으로써 형성되고, 도너로서 Si를 포함한다.
일본 특허 출원 공개 제2006-310765호 공보
특허문헌 1의 반도체 소자 등의, 통전 방향이 종방향인 종형의 소자에 있어서는, 반도체 적층체의 두께 방향의 전기 저항의 저감이 중요하다.
따라서, 본 발명의 목적은, 두께 방향의 전기 저항이 낮은 반도체 적층체 및 그 제조 방법, 및 그 반도체 적층체를 포함하는 반도체 소자를 제공하는 것에 있다.
본 발명의 일 형태는, 상기 목적을 달성하기 위해서, [1] 내지 [5]의 반도체 적층체, [6] 반도체 소자 및 [7] 내지 [11]의 반도체 적층체의 제조 방법을 제공한다.
[1] Ga2O3 기판과, 상기 Ga2O3 기판 위의 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정으로 이루어지는 버퍼층과, 상기 버퍼층 위의, Si를 포함하는 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정으로 이루어지는 질화물 반도체층을 구비하고, 상기 질화물 반도체층은, 상기 버퍼층측의 일부의 영역에 Si 농도가 5×1018/㎤ 이상인 Si 고농도 영역을 갖는 반도체 적층체.
[2] 상기 Si 고농도 영역의 두께가 2㎚ 이상인, 상기 [1]에 기재된 반도체 적층체.
[3] 상기 버퍼층의 두께가 0.5㎚ 이상 10㎚ 이하인, 상기 [1] 또는 [2]에 기재된 반도체 적층체.
[4] 상기 버퍼층의 상기 AlxGayInzN 결정은 AlN 결정인, 상기 [1]에 기재된 반도체 적층체.
[5] 상기 질화물 반도체층의 상기 AlxGayInzN 결정은 GaN 결정인, 상기 [1]에 기재된 반도체 적층체.
[6] Ga2O3 기판과, 상기 Ga2O3 기판 위의 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정으로 이루어지는 버퍼층과, 상기 버퍼층 위의, Si를 포함하는 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정으로 이루어지는 질화물 반도체층을 구비하고, 상기 질화물 반도체층은, 상기 버퍼층측의 일부의 영역에 Si 농도가 5×1018/㎤ 이상인 Si 고농도 영역을 갖는, 반도체 적층체를 포함하고, 상기 반도체 적층체의 두께 방향으로 통전하는, 반도체 소자.
[7] Ga2O3 기판 위에 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정을 에피택셜 성장시켜서 버퍼층을 형성하는 공정과, 상기 버퍼층 위에 Si를 첨가하면서 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정을 성장시켜서 질화물 반도체층을 형성하는 공정을 포함하고, 상기 AlxGayInzN 결정의 성장의 초기 단계에 있어서 Si의 첨가 농도를 크게 함으로써, Si 농도가 5×1018/㎤ 이상인 Si 고농도 영역을 상기 질화물 반도체층 중에 형성하는, 반도체 적층체의 제조 방법.
[8] 상기 Si 고농도 영역은 2㎚ 이상의 두께로 형성되는, 상기 [7]에 기재된 반도체 적층체의 제조 방법.
[9] 상기 버퍼층은 0.5㎚ 이상 10㎚ 이하의 두께로 형성되는, 상기 [7] 또는 [8]에 기재된 반도체 적층체의 제조 방법.
[10] 상기 버퍼층의 상기 AlxGayInzN 결정은 AlN 결정인, 상기 [7]에 기재된 반도체 적층체의 제조 방법.
[11] 상기 질화물 반도체층의 상기 AlxGayInzN 결정은 GaN 결정인, 상기 [7]에 기재된 반도체 적층체의 제조 방법.
본 발명에 따르면, 두께 방향의 전기 저항이 낮은 반도체 적층체 및 그 제조 방법, 및 그 반도체 적층체를 포함하는 반도체 소자를 제공할 수 있다.
도 1은 제1 실시 형태에 따른 반도체 적층체의 단면도.
도 2는 제2 실시 형태에 따른 종형 FET의 단면도.
도 3은 제3 실시 형태에 따른 종형 FET의 단면도.
도 4는 제4 실시 형태에 따른 종형 FET의 단면도.
도 5는 제5 실시 형태에 따른 종형 FET의 단면도.
도 6은 제6 실시 형태에 따른 HBT의 단면도.
도 7은 제7 실시 형태에 따른 SBD의 단면도.
도 8은 제8 실시 형태에 따른 LED의 단면도.
도 9는 실시예 1에 따른 Si 고농도 영역의 Si 농도와 전압 강하와의 관계를 나타내는 그래프.
도 10은 실시예 2에 따른 AlGaInN 버퍼층의 두께와 전압 강하와의 관계를 나타내는 그래프.
도 11은 실시예 3에 따른 Si 고농도 영역의 두께와 전압 강하와의 관계를 나타내는 그래프.
본 실시 형태에 따르면, Ga2O3 기판, AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정으로 이루어지는 AlGaInN 버퍼층 및 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정으로 이루어지는 질화물 반도체 층으로 이루어지는, 두께 방향의 전기 저항이 낮은 반도체 적층체를 형성할 수 있다. 본 발명자 등은, 질화물 반도체층의 AlGaInN 버퍼층측의 표면 근방의 도너인 Si의 농도를 높게 함으로써, 반도체 적층체의 두께 방향의 전기 저항이 저감되는 것을 발견했다. 또한, AlGaInN 버퍼층의 두께를 특정한 두께로 함으로써, 반도체 적층체의 두께 방향의 전기 저항을 보다 저감할 수 있는 것을 발견했다.
AlGaInN 버퍼층은, AlxGayInzN 결정 중에서도, 특히 AlN 결정(x=1, y=z=0)으로 이루어지는 것이 바람직하다. 이 경우, Ga2O3 기판과 질화물 반도체층과의 밀착성이 보다 높아진다.
또한, 질화물 반도체층은, AlxGayInzN 결정 중에서도, 특히 결정 품질이 좋은 GaN 결정(y=1, x=z=0)으로 이루어지는 것이 바람직하다.
또한, 본 실시 형태에 따르면, 두께 방향의 전기 저항이 낮은 반도체 적층체를 이용함으로써, 고성능의 반도체 소자를 형성할 수 있다. 이하, 그 실시 형태의 일례에 대해서 상세하게 설명한다.
〔제1 실시 형태〕
도 1은, 제1 실시 형태에 따른 반도체 적층체(1)의 단면도이다. 반도체 적층체(1)는, Ga2O3 기판(2)과, AlGaInN 버퍼층(3)과, 질화물 반도체층(4)을 포함한다.
Ga2O3 기판(2)은, β-Ga2O3 단결정으로 이루어진다. Ga2O3 기판(2)은, 산소가 육각 격자 배치된 면, 즉, (101), (-201), (301), (3-10) 중 어느 한 면을 주면으로 하는 기판인 것이 바람직하다. 이 경우, AlGaInN 버퍼층(3)이 얇은(예를 들어 10㎚ 이하) 경우라도, 표면이 평탄한 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정을 AlGaInN 버퍼층(3) 위에 성장시켜, 질화물 반도체층(4)을 형성할 수 있다. 특히, Ga2O3 기판(2)의 주면은 (101)인 것이 보다 바람직하다.
AlGaInN 버퍼층(3)은, MOCVD(Metal Organic Chemical Vapor Deposition)법 등에 의해, Ga2O3 기판(2) 위에 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정을 에피택셜 성장시킴으로써 형성된다. AlxGayInzN 결정의 성장 온도는, 350 내지 600℃이며, 특히, 380 내지 500℃인 것이 바람직하다.
AlGaInN 버퍼층(3)은, AlxGayInzN 결정 중에서도, 특히 AlN 결정(x=1, y=z=0)으로 이루어지는 것이 바람직하다. AlGaInN 버퍼층(3)이 AlN 결정으로 이루어지는 경우, Ga2O3 기판(2)과 질화물 반도체층(4)과의 밀착성이 보다 높아진다.
AlGaInN 버퍼층(3)의 두께는, 0.5 내지 10㎚이다. 이 경우, 반도체 적층체(1)의 두께 방향의 전기 저항을 크게 저감할 수 있다.
질화물 반도체층(4)은, MOCVD법 등에 의해, AlGaInN 버퍼층(3) 위에 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정을 Si를 첨가하면서 에피택셜 성장시킴으로써 형성된다. 이 AlxGayInzN 결정의 성장 온도는, 예를 들어, 800 내지 1100℃이다. 질화물 반도체층(4)의 두께는, 예를 들어, 2㎛이다. 질화물 반도체층(4)은, AlxGayInzN 결정 중에서도, 특히 결정 품질이 좋은 GaN 결정(y=1, x=z=0)으로 이루어지는 것이 바람직하다.
질화물 반도체층(4)은, Si를 도너로서 포함한다. 질화물 반도체층(4)은, AlGaInN 버퍼층(3)측의 표면 근방에 Si 고농도 영역(4a)을 포함한다. Si 고농도 영역(4a)은, AlGaInN 버퍼층(3) 위에서의 AlxGayInzN 결정의 성장의 초기 단계에 있어서, Si의 첨가량을 크게 함으로써 형성된다.
Si 고농도 영역(4a)의 Si 농도는, 그 밖의 영역(4b)의 Si 농도보다도 높다. Si 고농도 영역(4a)의 Si 농도는, 5×1018/㎤ 이상이며, 특히, 1×1019/㎤ 이상인 것이 바람직하다.
Si 고농도 영역(4a)의 두께는, 2㎚ 이상인 것이 바람직하다.
〔제2 실시 형태〕
제2 실시 형태로서, 제1 실시 형태의 반도체 적층체(1)를 포함하는 종형 FET(Field effect transistor)에 대해서 서술한다.
도 2는, 제2 실시 형태에 따른 반도체 소자인 종형 FET(10)의 단면도이다. 종형 FET(10)는, Ga2O3 기판(2), AlGaInN 버퍼층(3) 및 질화물 반도체층(4)을 포함하는 반도체 적층체(1)와, 질화물 반도체층(4)의 표면(도 2에 있어서의 상측의 면) 위에 형성된 GaN계 종형 FET(14)와, GaN계 종형 FET(14) 위에 형성된 게이트 전극(11) 및 소스 전극(12)과, Ga2O3 기판(2)의 표면(도 2에 있어서의 하측의 면) 위에 형성된 드레인 전극(13)을 포함한다.
또한, 종형 FET(10)는, 반도체 적층체(1)를 사용해서 형성할 수 있는 종형 FET의 일례이다.
〔제3 실시 형태〕
제3 실시 형태로서, 제1 실시 형태의 반도체 적층체(1)를 포함하는 MIS(Metal Insulator Semiconductor) 게이트 구조의 종형 FET에 대해서 서술한다.
도 3은, 제3 실시 형태에 따른 반도체 소자인 종형 FET(20)의 단면도이다. 종형 FET(20)는, Ga2O3 기판(2), AlGaInN 버퍼층(3) 및 질화물 반도체층(4)을 포함하는 반도체 적층체(1)와, 영역(4b) 중에 p형 불순물을 도입함으로써 형성된 p+ 영역(25)과, 질화물 반도체층(4)의 표면(도 3에 있어서의 상측의 면) 위에 형성된 Al0.2Ga0.8N층(26)과, Al0 .2Ga0 .8N층(26) 중에 Si 등의 n형 불순물을 도입함으로써 형성된 n+ 영역(27)과, Al0 .2Ga0 .8N층(26) 위에 게이트 절연막(24)을 통해서 형성된 게이트 전극(21)과, n+ 영역(27) 및 p+ 영역(25)에 접속된 소스 전극(22)과, Ga2O3 기판(2)의 표면(도 3에 있어서의 하측의 면) 위에 형성된 드레인 전극(23)을 포함한다.
여기서, 예를 들어, 영역(4b)의 두께는 6㎛이며, Si 농도는 1×1018/㎤이다. 또한, 예를 들어, p+ 영역(25)의 두께는 1㎛이며, p형 불순물의 농도는 1×1018/㎤이다. Al0 .2Ga0 .8N층(26)은 불순물을 포함하지 않는다. 소스 전극(22) 및 드레인 전극(23)은, 예를 들어, Ti막과 Al막의 적층체로 이루어진다. 게이트 전극(21) 및 게이트 절연막(24)은, 예를 들어, 각각 Al 및 SiO2로 이루어진다.
또한, 종형 FET(20)는, 반도체 적층체(1)를 사용해서 형성할 수 있는 MIS 게이트 구조의 종형 FET의 일례이다.
〔제4 실시 형태〕
제4 실시 형태로서, 제1 실시 형태의 반도체 적층체(1)를 포함하는 쇼트키 게이트 구조의 종형 FET에 대해서 서술한다.
도 4는, 제4 실시 형태에 따른 반도체 소자인 종형 FET(30)의 단면도이다. 종형 FET(30)는, Ga2O3 기판(2), AlGaInN 버퍼층(3) 및 질화물 반도체층(4)을 포함하는 반도체 적층체(1)과, 질화물 반도체층(4)의 표면(도 4에 있어서의 상측의 면) 위에 적층된 p+-GaN층(34), n+-GaN층(35), GaN층(36) 및 Al0 .2Ga0 .8N층(37)과, Al0.2Ga0.8N층(37) 위에 형성된 게이트 전극(31)과, p+-GaN층(34), n+-GaN층(35), GaN층(36) 및 Al0 .2Ga0 .8N층(37)에 접속된 소스 전극(32)과, Ga2O3 기판(2)의 표면(도 4에 있어서의 하측의 면) 위에 형성된 드레인 전극(33)을 포함한다.
여기서, 예를 들어, 영역(4b)의 두께는 6㎛이며, Si 농도는 1×1016/㎤이다. 또한, 예를 들어, p+-GaN층(34)의 두께는 1㎛이며, p형 불순물의 농도는 1×1018/㎤이다. 또한, 예를 들어, n+-GaN층(35)의 두께는 200㎚이며, n형 불순물의 농도는 1×1018/㎤이다. GaN층(36)은 불순물을 포함하지 않고, 두께는, 예를 들어, 100㎚이다. Al0 .2Ga0 .8N층(37)은 불순물을 포함하지 않고, 두께는, 예를 들어, 30㎚이다. 소스 전극(32) 및 드레인 전극(33)은, 예를 들어, Ti막과 Al막의 적층체로 이루어진다. 게이트 전극(31)은, 예를 들어, Ni막과 Au막의 적층체로 이루어진다.
또한, 종형 FET(30)는, 반도체 적층체(1)를 사용해서 형성할 수 있는 쇼트키 게이트 구조의 종형 FET의 일례이다.
〔제5 실시 형태〕
제5 실시 형태로서, 제1 실시 형태의 반도체 적층체(1)를 포함하는 다른 쇼트키 게이트 구조의 종형 FET에 대해서 서술한다.
도 5는, 제5 실시 형태에 따른 반도체 소자인 종형 FET(40)의 단면도이다. 종형 FET(40)는, Ga2O3 기판(2), AlGaInN 버퍼층(3) 및 질화물 반도체층(4)을 포함하는 반도체 적층체(1)와, 질화물 반도체층(4)의 표면(도 5에 있어서의 상측의 면) 위에 형성된 n--GaN층(44)과, n--GaN층(44)의 평탄부 위에 형성된 게이트 전극(41)과, n--GaN층(44)의 볼록부 위에 n+-InAlGaN 콘택트층(45)을 개재하여 형성된 소스 전극(42)과, Ga2O3 기판(2)의 표면(도 5에 있어서의 하측의 면) 위에 형성된 드레인 전극(43)을 포함한다.
여기서, 예를 들어, 영역(4b)의 두께는 6㎛이며, Si 농도는 1×1018/㎤이다. 또한, 예를 들어, n--GaN층(44)의 평탄부의 두께는 3㎛이며, n형 불순물의 농도는 1×1016/㎤이다. 소스 전극(42)은, 예를 들어, WSi로 이루어진다. 드레인 전극(43)은, 예를 들어, Ti막과 Al막의 적층체로 이루어진다. 게이트 전극(41)은, 예를 들어, PdSi로 이루어진다.
또한, 종형 FET(40)는, 반도체 적층체(1)를 사용해서 형성할 수 있는 쇼트키 게이트 구조의 종형 FET의 일례이다.
〔제6 실시 형태〕
제6 실시 형태로서, 제1 실시 형태의 반도체 적층체(1)를 포함하는 헤테로 접합 바이폴라 트랜지스터(HBT)에 대해서 서술한다.
도 6은, 제6 실시 형태에 따른 반도체 소자인 HBT(50)의 단면도이다. HBT(50)는, Ga2O3 기판(2), AlGaInN 버퍼층(3) 및 질화물 반도체층(4)을 포함하는 반도체 적층체(1)과, 질화물 반도체층(4)의 표면(도 6에 있어서의 상측의 면) 위에 적층된 n--GaN층(54) 및 p+-GaN층(55)과, p+-GaN층(55) 위에 적층된 n+-Al0 .1Ga0 .9N층(56) 및 n+-GaN층(57)과, p+-GaN층(55) 위에 형성된 베이스 전극(51)과, n+-GaN층(57) 위에 형성된 에미터 전극(52)과, Ga2O3 기판(2)의 표면(도 6에 있어서의 하측의 면) 위에 형성된 콜렉터 전극(53)을 포함한다.
여기서, 예를 들어, 영역(4b)의 두께는 4㎛이며, Si 농도는 1×1018/㎤이다. 또한, 예를 들어, n--GaN층(54)의 두께는 2㎛이며, n형 불순물의 농도는 1×1016/㎤이다. 또한, 예를 들어, p+-GaN층(55)의 두께는 100㎚이며, p형 불순물의 농도는 1×1018/㎤이다. 또한, 예를 들어, n+-Al0 .1Ga0 .9N층(56)의 두께는 500㎚이며, n형 불순물의 농도는 1×1018/㎤이다. 또한, 예를 들어, n+-GaN층(57)의 두께는 1㎛이며, n형 불순물의 농도는 1×1018/㎤이다. 에미터 전극(52)은, 예를 들어, Ti막과 Al막의 적층체로 이루어진다. 콜렉터 전극(53)은, 예를 들어, Ti막과 Au막의 적층체로 이루어진다. 베이스 전극(51)은, 예를 들어, Ni막과 Au막의 적층체로 이루어진다.
또한, HBT(50)는, 반도체 적층체(1)를 사용해서 형성할 수 있는 헤테로 접합 바이폴라 트랜지스터의 일례이다.
〔제7 실시 형태〕
제7 실시 형태로서, 제1 실시 형태의 반도체 적층체(1)를 포함하는 쇼트키 배리어 다이오드(SBD)에 대해서 서술한다.
도 7은, 제7 실시 형태에 따른 반도체 소자인 SBD(60)의 단면도이다. SBD(60)는, Ga2O3 기판(2), AlGaInN 버퍼층(3) 및 질화물 반도체층(4)을 포함하는 반도체 적층체(1)와, 질화물 반도체층(4)의 표면(도 7에 있어서의 상측의 면) 위에 형성된 n--GaN층(63)과, n--GaN층(63) 위에 형성된 애노드 전극(61)과, Ga2O3 기판(2)의 표면(도 7에 있어서의 하측의 면) 위에 형성된 캐소드 전극(62)을 포함한다.
여기서, 예를 들어, 영역(4b)의 두께는 6㎛이며, Si 농도는 1×1018/㎤이다. 또한, 예를 들어, n--GaN층(63)의 두께는 7㎛이며, n형 불순물의 농도는 1×1016/㎤이다. 애노드 전극(61)은, 예를 들어, Au로 이루어진다. 캐소드 전극(62)은, 예를 들어, Ti막과 Au막의 적층체로 이루어진다.
또한, SBD(60)는, 반도체 적층체(1)를 사용해서 형성할 수 있는 쇼트키 배리어 다이오드의 일례이다.
〔제8 실시 형태〕
제8 실시 형태로서, 제1 실시 형태의 반도체 적층체(1)를 포함하는 발광 다이오드(LED)에 대해서 서술한다.
도 8은, 제8 실시 형태에 따른 반도체 소자인 LED(70)의 단면도이다. LED(70)는, Ga2O3 기판(2), AlGaInN 버퍼층(3) 및 질화물 반도체층(4)을 포함하는 반도체 적층체(1)와, 질화물 반도체층(4)의 표면(도 8에 있어서의 상측의 면) 위에 적층된 발광층(73), p형 클래드층(74) 및 p형 콘택트층(75)과, p형 콘택트층(75) 위에 형성된 p 전극(71)과, Ga2O3 기판(2)의 표면(도 8에 있어서의 하측의 면) 위에 형성된 n 전극(72)을 포함한다.
여기서, 예를 들어, 영역(4b)의 두께는 5㎛이며, Si 농도는 1×1018/㎤이다. 영역(4b)은, n형 클래드층으로서 작용한다. 또한, 예를 들어, 발광층(73)은, 두께 8㎚의 GaN 결정과 두께 2㎚의 InGaN 결정으로 이루어지는 다중 양자 웰 구조를 3페어 포함한다. 또한, 예를 들어, p형 클래드층(74)은 Mg 농도가 5.0×1019/㎤의 GaN 결정으로 이루어지고, 두께는 150㎚이다. 또한, 예를 들어, p형 콘택트층(75)은 Mg 농도가 1.5×1020/㎤의 GaN 결정으로 이루어지고, 두께가 10㎚이다.
또한, LED(70)는, 반도체 적층체(1)을 사용해서 형성할 수 있는 발광 다이오드의 일례이다.
(실시 형태의 효과)
제1 실시 형태에 따르면, Si 농도가 5×1018/㎤ 이상인 Si 고농도 영역(4a)을 질화물 반도체층(4) 중에 형성함으로써, 두께 방향의 전기 저항이 낮은 반도체 적층체(1)를 형성할 수 있다. 이것은, Si 농도가 높은 Si 고농도 영역(4a)을 형성함으로써, 전자가 헤테로 계면의 전위 장벽을 터널하여, 전류가 흐르기 쉬워지는 것에 의한다고 생각된다.
또한, Si 고농도 영역(4a)의 두께를 2㎚ 이상으로 함으로써, 반도체 적층체의 두께 방향의 전기 저항을 보다 저감할 수 있다. 또한, AlGaInN 버퍼층의 두께를 0.5㎚ 이상 10㎚ 이하로 함으로써, 반도체 적층체의 두께 방향의 전기 저항을 보다 저감할 수 있다.
또한, 제2 내지 8의 실시 형태에 따르면, 반도체 적층체(1)를 포함하고, 통전 방향이 반도체 적층체(1)의 두께 방향의 종형의 반도체 소자를 형성함으로써, 고성능의 종형 반도체 소자를 얻을 수 있다.
이하의 실시예 1 내지 4에 나타낸 바와 같이, 본 실시 형태에 따른 반도체 적층체(1)의 평가를 행하였다.
실시예 1
실시예 1에 있어서는, Si 고농도 영역(4a)의 불순물 농도가 다른 복수의 반도체 적층체(1)를 형성하고, Si 고농도 영역(4a)의 불순물 농도와 반도체 적층체(1)의 두께 방향의 전기 저항의 관계를 조사했다. 각 반도체 적층체(1)의 형성 공정은 다음과 같다.
우선, MOCVD 장치 내에 Ga2O3 기판(2)을 설치하고, Ga2O3 기판(2) 위에 AlN 결정을 성장 온도 450℃에서 성장시켜, 두께 5㎚의 AlGaInN 버퍼층(3)을 형성했다.
계속해서, AlGaInN 버퍼층(3) 위에 GaN 결정을 Si를 첨가하면서 성장 온도 1050℃에서 성장시켜, 두께 2㎛의 질화물 반도체층(4)을 형성했다. 이때, GaN 결정의 성장 초기의 Si첨가 농도를 높게 하여, 10㎚의 두께의 Si 고농도 영역(4a)을 형성했다. 영역(4b)의 불순물 농도는, 2×1018/㎤로 했다.
다음으로, Ga2O3 기판(2) 및 질화물 반도체층(4)의 표면 위에 포토리소그래피 및 증착 기술을 사용해서 각각 전극을 형성했다. 그리고, 전극 사이에 전압을 인가하여, 전류 밀도가 200A/㎠일 때의 전압 강하를 측정했다.
도 9는, Si 고농도 영역(4a)의 Si 농도와 전류 밀도가 200A/㎠일 때의 전압 강하와의 관계를 나타내는 그래프이다. 도 9에 나타낸 바와 같이, Si 고농도 영역(4a)의 Si 농도가 높을수록 전압 강하가 작은, 즉 반도체 적층체(1)의 두께 방향의 전기 저항이 낮다.
특히, Si 고농도 영역(4a)의 Si 농도가 5×1018/㎤ 이상일 때에 반도체 적층체(1)의 두께 방향의 전기 저항이 낮은 것을 알 수 있다. 또한, Si 고농도 영역(4a)의 Si 농도가 1×1019/㎤ 이상이 되면 전압 강하의 값이 거의 일정해지는 것을 알 수 있다.
실시예 2
실시예 2에서는, AlGaInN 버퍼층(3)의 두께가 0.5 내지 20㎚의 범위 내에서 다른 복수의 반도체 적층체(1)를 형성하고, AlGaInN 버퍼층(3)의 두께와 반도체 적층체(1)의 두께 방향의 전기 저항의 관계를 조사했다. 각 반도체 적층체(1)의 형성 공정은 다음과 같다.
우선, MOCVD 장치 내에 Ga2O3 기판(2)을 설치하고, Ga2O3 기판(2) 위에 AlN 결정을 성장 온도 450℃에서 성장시켜, AlGaInN 버퍼층(3)을 형성했다.
계속해서, AlGaInN 버퍼층(3) 위에 GaN 결정을 Si를 첨가하면서 성장 온도 1050℃에서 성장시켜, 두께 2㎛의 질화물 반도체층(4)을 형성했다. 이때, GaN 결정의 성장 초기의 Si첨가 농도를 높게 하여, 10㎚의 두께의 Si 고농도 영역(4a)을 형성했다. Si 고농도 영역(4a) 및 영역(4b)의 Si 농도는, 각각 2×1019/㎤, 2×1018/㎤로 했다.
다음으로, Ga2O3 기판(2) 및 질화물 반도체층(4)의 표면 위에 포토리소그래피 및 증착 기술을 사용해서 각각 전극을 형성했다. 그리고, 전극 사이에 전압을 인가하고, 전류 밀도가 200A/㎠일 때의 전압 강하를 측정했다.
도 10은, AlGaInN 버퍼층(3)의 두께와 전류 밀도가 200A/㎠일 때의 전압 강하와의 관계를 나타내는 그래프이다. 도 10에 나타낸 바와 같이, AlGaInN 버퍼층(3)의 두께가 작을수록 전압 강하가 작은, 즉 반도체 적층체(1)의 두께 방향의 전기 저항이 낮다.
특히, AlGaInN 버퍼층(3)의 두께가 10㎚ 이하일 때에 반도체 적층체(1)의 두께 방향의 전기 저항이 낮은 것을 알 수 있다. 또한, AlGaInN 버퍼층(3)의 두께가 두꺼울 때에는, 가령 Si 고농도 영역(4a)의 Si 농도가 충분히 높은(2×1019/㎤) 경우라도 반도체 적층체(1)의 두께 방향의 전기 저항이 커지는 것을 알 수 있다.
실시예 3
실시예 3에서는, Si 고농도 영역(4a)의 두께가 0 내지 10㎚의 범위 내에서 다른 복수의 반도체 적층체(1)을 형성하고, Si 고농도 영역(4a)의 두께와 반도체 적층체(1)의 두께 방향의 전기 저항의 관계를 조사했다. 각 반도체 적층체(1)의 형성 공정은 다음과 같다.
우선, MOCVD 장치 내에 Ga2O3 기판(2)을 설치하고, Ga2O3 기판(2) 위에 AlN 결정을 성장 온도 450℃에서 성장시켜, 두께 5㎚의 AlGaInN 버퍼층(3)을 형성했다.
계속해서, AlGaInN 버퍼층(3) 위에 GaN 결정을 Si를 첨가하면서 성장 온도 1050℃에서 성장시켜, 두께 2㎛의 질화물 반도체층(4)을 형성했다. 이때, GaN 결정의 성장 초기의 Si첨가 농도를 높게 하여, Si 고농도 영역(4a)을 형성했다. Si 고농도 영역(4a) 및 영역(4b)의 Si 농도는, 각각 2×1019/㎤, 2×1018/㎤로 했다.
다음으로, Ga2O3 기판(2) 및 질화물 반도체층(4)의 표면 위에 포토리소그래피 및 증착 기술을 사용해서 각각 전극을 형성했다. 그리고, 전극 사이에 전압을 인가하고, 전류 밀도가 200A/㎠일 때의 전압 강하를 측정했다.
도 11은, Si 고농도 영역(4a)의 두께와 전류 밀도가 200A/㎠일 때의 전압 강하와의 관계를 나타내는 그래프이다. 도 11에 나타낸 바와 같이, Si 고농도 영역(4a)의 두께가 클수록 전압 강하가 작은, 즉 반도체 적층체(1)의 두께 방향의 전기 저항이 낮다.
특히, Si 고농도 영역(4a)의 두께가 2㎚ 이상일 때에 반도체 적층체(1)의 두께 방향의 전기 저항이 낮은 것을 알 수 있다.
실시예 4
실시예 4에서는, 제8 실시 형태의 LED(70)를 형성하고, 순방향의 전압 강하VF를 측정했다.
우선, Si를 첨가한 n형의 β-Ga2O3 기판을 Ga2O3 기판(2)으로서 준비했다. 여기서, β-Ga2O3 기판의 두께는 400㎛이며, 주면은 (101)이다.
다음으로, β-Ga2O3 기판 위에, MOCVD 장치를 사용해서 성장 온도 450℃에서 AlN 결정을 5㎚ 성장시켜서 AlGaInN 버퍼층(3)을 형성했다. 다음으로, 성장 온도 1050℃에서 Si 농도 2.0×1019/㎤의 GaN 결정을 10㎚ 성장시켜서 Si 고농도 영역(4a)을 형성하고, 계속해서 Si 농도 1.0×1018/㎤의 GaN 결정을 5㎛ 성장시켜서 n형 클래드층으로서의 영역(4b)을 형성했다.
다음으로, 성장 온도 750℃에서 두께 8㎚의 GaN 결정과 두께 2㎚의 InGaN 결정으로 이루어지는 다중 양자 웰 구조를 3페어 형성하고, 또한 GaN 결정을 10㎚ 성장시켜서 발광층(73)을 형성했다.
다음으로, 성장 온도 1000℃에서 Mg 농도가 5.0×1019/㎤의 GaN 결정을 150㎚ 성장시켜, p형 클래드층(74)을 형성했다. 다음으로, 성장 온도 1000℃에서 Mg 농도가 1.5×1020/㎤의 GaN 결정을 10㎚ 성장시켜, p형 콘택트층(75)을 형성했다.
이상의 공정에 있어서, Ga 원료로서 TMG(트리메틸갈륨), In 원료로서 TMI(트리메틸인듐), Si 원료로서 SiH3CH3(모노메틸실란) 가스, Mg 원료로서 Cp2Mg(시클로펜타디에닐마그네슘), N 원료로 해서 NH3(암모니아) 가스를 사용했다.
상기와 같이 해서 제작한 LED 에피택셜 웨이퍼 표면을, ICP-RIE 장치를 사용해서 p형 콘택트층(75)측으로부터 발광층(73)보다 깊은 위치까지 에칭하여, 메사 형상을 형성했다. 다음으로, 스퍼터 장치를 사용해서 SiO2막을 발광층(73)의 측면에 형성했다. 또한, 증착 장치를 사용해서 p형 콘택트층(75) 위 및 Ga2O3 기판(2)위에 각각 오믹 접합하는 전극을 형성하여, 광 취출면이 Ga2O3 기판(2)측에 있는 LED(70)를 얻었다.
또한, 비교예로서, AlGaInN 버퍼층(3)의 두께가 20㎚이며, Si 고농도 영역(4a)를 포함하지 않는 LED를 형성했다.
그 후, LED(70) 및 비교예의 LED를 캔 타입의 스템에 Ag 페이스트를 사용해서 각각 실장하고, 20mA의 전류 IF가 흐를 때의 전압 강하 VF를 측정했다. 그 결과, 비교예의 종래형의 LED의 전압 강하 VF가 4.32V였던 것에 대해서, LED(70)의 전압 강하 VF는 2.94V이며, 발광 소자로서 실용 가능한 레벨의 전압 강하 VF를 나타내는 것이 확인되었다.
이상, 본 발명의 실시 형태 및 실시예를 설명했지만, 상기에 기재한 실시 형태 및 실시예는 특허 청구 범위에 따른 발명을 한정하는 것은 아니다. 또한, 실시 형태 및 실시예 중에서 설명한 특징의 조합 모두가 발명의 과제를 해결하기 위한 수단에 필수적이다 라고는 할 수 없는 점에 유의해야 한다.
1 : 반도체 적층체
2 : Ga2O3 기판
3 : AlGaInN 버퍼층
4 : 질화물 반도체층
4a : Si 고농도 영역
4b : 영역
10, 20, 30, 40 : 종형 FET
50 : HBT
60 : SBT
70 : LED

Claims (11)

  1. Ga2O3 기판과,
    상기 Ga2O3 기판 위의 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정으로 이루어지는 버퍼층과,
    상기 버퍼층 위의, Si를 포함하는 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정으로 이루어지는 질화물 반도체층
    을 구비하고,
    상기 질화물 반도체층은, 상기 버퍼층측의 일부의 영역에 Si 농도가 5×1018/㎤ 이상인 Si 고농도 영역을 갖는, 반도체 적층체.
  2. 제1항에 있어서,
    상기 Si 고농도 영역의 두께가 2㎚ 이상인, 반도체 적층체.
  3. 제1항 또는 제2항에 있어서,
    상기 버퍼층의 두께가 0.5㎚ 이상 10㎚ 이하인, 반도체 적층체.
  4. 제1항에 있어서,
    상기 버퍼층의 상기 AlxGayInzN 결정은 AlN 결정인, 반도체 적층체.
  5. 제1항에 있어서,
    상기 질화물 반도체층의 상기 AlxGayInzN 결정은 GaN 결정인, 반도체 적층체.
  6. Ga2O3 기판과, 상기 Ga2O3 기판 위의 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정으로 이루어지는 버퍼층과, 상기 버퍼층 위의, Si를 포함하는 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정으로 이루어지는 질화물 반도체층을 구비하고, 상기 질화물 반도체층은, 상기 버퍼층측의 일부의 영역에 Si 농도가 5×1018/㎤ 이상인 Si 고농도 영역을 갖는, 반도체 적층체를 포함하고,
    상기 반도체 적층체의 두께 방향으로 통전하는, 반도체 소자.
  7. Ga2O3 기판 위에 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정을 에피택셜 성장시켜서 버퍼층을 형성하는 공정과,
    상기 버퍼층 위에 Si를 첨가하면서 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1) 결정을 성장시켜서 질화물 반도체층을 형성하는 공정
    을 포함하고,
    상기 AlxGayInzN 결정의 성장의 초기 단계에 있어서 Si의 첨가 농도를 크게 함으로써, Si 농도가 5×1018/㎤ 이상인 Si 고농도 영역을 상기 질화물 반도체층 중에 형성하는, 반도체 적층체의 제조 방법.
  8. 제7항에 있어서,
    상기 Si 고농도 영역은 2㎚ 이상의 두께로 형성되는, 반도체 적층체의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 버퍼층은 0.5㎚ 이상 10㎚ 이하의 두께로 형성되는, 반도체 적층체의 제조 방법.
  10. 제7항에 있어서,
    상기 버퍼층의 상기 AlxGayInzN 결정은 AlN 결정인, 반도체 적층체의 제조 방법.
  11. 제7항에 있어서,
    상기 질화물 반도체층의 상기 AlxGayInzN 결정은 GaN 결정인, 반도체 적층체의 제조 방법.
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