JP5491116B2 - 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の製造方法 - Google Patents

Description

本発明は、III族窒化物半導体により構成される、多層構造を有するエピタキシャル基板、特に、電子デバイス用の多層構造エピタキシャル基板、およびその作製方法に関する。

窒化物半導体は、高い絶縁破壊電界、高い飽和電子速度を有することから次世代の高周波／ハイパワーデバイス用半導体材料として注目されている。例えば、ＡｌＧａＮからなる障壁層とＧａＮからなるチャネル層とを積層してなるＨＥＭＴ（高電子移動度トランジスタ）素子は、窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）により積層界面（ヘテロ界面）に高濃度の二次元電子ガス（２ＤＥＧ）が生成するという特徴を活かしたものである（例えば、非特許文献１参照）。

ＨＥＭＴ素子用基板の下地基板として、その用途や要求価格に応じ、例えばシリコンやＳｉＣのような、III族窒化物とは異なる組成の単結晶（異種単結晶）を用いることがある。この場合、歪み超格子層や低温成長緩衝層などの緩衝層が、初期成長層として下地基板の上に形成されるのが一般的である（例えば、特許文献１、特許文献２、および非特許文献２参照）。よって、下地基板の上に障壁層、チャネル層、および緩衝層をエピタキシャル形成してなるのが、異種単結晶からなる下地基板を用いたＨＥＭＴ素子用基板の最も基本的な構成態様となる。これに加えて、障壁層とチャネル層の間に、２次元電子ガスの空間的な閉じ込めを促進する目的として、厚さ１ｎｍ前後のスペーサ層が設けられることもある。スペーサ層は、例えばＡｌＮなどで構成される。さらには、ＨＥＭＴ素子用基板の最表面におけるエネルギー準位の制御や、電極とのコンタクト特性の改善を目的として、例えばｎ型ＧａＮ層や超格子層からなるキャップ層が、障壁層の上に形成される場合もある。

上述のようなＨＥＭＴ素子あるいはその作製に用いる多層構造体であるＨＥＭＴ素子用基板を実用化するには、電力密度の増大、高効率化などといった性能向上に関連する課題、ノーマリオフ動作化など機能性向上に関連する課題、高信頼性や低価格化といった基本的な課題、など様々な課題を解決する必要がある。

例えば、ＨＥＭＴデバイスの高耐電圧化のために、窒化物膜の総膜厚を増やすなどの試みがなされている（例えば非特許文献３参照）。

特開２００３−５９９４８号公報 特開２００５−１５８８８９号公報

"Highly Reliable 250W High Electron Mobility Transistor Power Amplifier", TOSHIHIDE KIKKAWA, Jpn. J. Appl. Phys. 44,(2005),4896 "Ｓｉ（１１１）基板上ＡｌＧａＮ／ＧａＮ ＨＥＭＴ構造の多層膜構造検討による厚膜化"、鈴江隆晃、鈴木暢倫、野村幸靖、江川孝志、電子情報通信学会技術研究報告、ED2008-179 "High power AlGaN/GaN HFET with a high breakdown voltage of over 1.8kV on 4 inch Si substrates and the suppresion of current collapse", Nariaki Ikeda, Syuusuke Kaya, Jiang Li, Yoshihiro Sato, Sadahiro Kato, Seikoh Yoshida, Proceedings of the 20th International Symposium on Power Semicoductor Devices & IC's May 18-22,2008 Oralando, FL", pp.287-290

非特許文献３においては、III族窒化物の総膜厚を増やすことでＨＥＭＴデバイスの高耐電圧化を実現する技術が開示されている。特に、非特許文献３に開示されているような、シリコン基板を下地基板とするエピタキシャル基板を用いたデバイスの作製は、エピタキシャル基板の低コスト化やシリコン系回路デバイスとの集積化などの点で利点がある。

しかしながら、シリコンと窒化物材料とでは、格子定数の値に大きな差異がある。このことは、シリコン基板と成長膜の界面にてミスフィット転位を発生させたり、核形成から成長に至るタイミングで３次元的な成長モードを促進させる要因となる。換言すれば、転位密度が少なく表面が平坦である良好な窒化物エピタキシャル膜の形成を阻害する要因となっている。

また、シリコンに比べると窒化物材料の熱膨張係数の値は大きいため、シリコン基板上に高温で窒化物膜をエピタキシャル成長させた後、室温付近に降温させる過程において、窒化物膜内には引張応力が働く。その結果として、膜表面においてクラックが発生しやすくなるとともに、基板に大きな反りが発生しやすくなるという問題がある。

すなわち、サファイア基板やＳｉＣ基板を用いる場合に比較して、シリコン基板上に良質な窒化物膜を歩留まりよく形成することは、非常に困難であることが知られている。それゆえ、非特許文献３に開示されているように、III族窒化物の総膜厚を厚くすることによって高耐圧化されたデバイスを、再現性よく安定的に得ることは、容易ではない。

本発明は上記課題に鑑みてなされたものであり、反りが抑制された、半導体素子用のエピタキシャル基板を提供することを目的とする。

上記課題を解決するため、請求項１の発明は、シリコン基板の上にIII族窒化物層群を（０００１）結晶面が前記シリコン基板の基板面に対し略平行となるよう積層形成した半導体素子用のエピタキシャル基板であって、前記III族窒化物層群が、少なくとも２層以上のIII族窒化物層が積層された緩衝層と、Ｉｎ_ｘ１Ａｌ_ｙ１Ｇａ_ｚ１Ｎ（０≦ｘ１≦１、０≦ｙ１≦１、０＜ｚ１≦１、ｘ１＋ｙ１＋ｚ１＝１）なる組成のIII族窒化物からなるチャネル層と、Ｉｎ_ｘ２Ａｌ_ｙ２Ｇａ_ｚ２Ｎ（０≦ｘ２≦１、０＜ｙ２≦１、０≦ｚ２≦１、ｘ２＋ｙ２＋ｚ２＝１）なる組成のIII族窒化物からなる障壁層と、を備え、前記緩衝層の少なくとも１つが、格子空孔を有する格子空孔内在層であり、前記チャネル層が、少なくとも前記緩衝層と接する部位において、面内方向に圧縮歪みを内在している、ことを特徴とする。

請求項２の発明は、請求項１に記載のエピタキシャル基板であって、前記格子空孔内在層は、Ｖ^IIIがIII族原子欠陥を表し、Ｖ^NがＮ原子欠陥を表すとする場合に、Ｉｎ_xＡｌ_yＧａ_zＶ^III _pＮ_(1-q)Ｖ^N _q（０≦ｘ≦１、０＜ｙ≦１、０≦ｚ≦１、０＜ｐ＜１、ｘ＋ｙ＋ｚ＋ｐ＝１、０≦ｑ＜１）なる組成式にて表されるIII族窒化物からなる、ことを特徴とする。

請求項３の発明は、請求項１または請求項２に記載のエピタキシャル基板であって、０．０１≦ｐ≦０．２０である、ことを特徴とする。

請求項４の発明は、請求項１ないし請求項３のいずれかに記載のエピタキシャル基板であって、前記格子空孔内在層の厚さが、２ｎｍ以上３０ｎｍ以下である、ことを特徴とする。

請求項５の発明は、半導体素子を、請求項１ないし請求項４のいずれかに記載の半導体素子用エピタキシャル基板を用いて形成する。

請求項６の発明は、シリコン基板の上にIII族窒化物層群を（０００１）結晶面が基板面に対し略平行となるよう積層形成することによる半導体素子用のエピタキシャル基板の製造方法であって、前記シリコン基板の上に少なくとも２つ以上のIII族窒化物層を積層することにより緩衝層を形成する緩衝層形成工程と、前記緩衝層の上にＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_ｚ１Ｎ（０≦ｘ１≦１、０≦ｙ１≦１、０＜ｚ１≦１、ｘ１＋ｙ１＋ｚ１＝１）なる組成のIII族窒化物からなるチャネル層を形成するチャネル層形成工程と、Ｉｎ_ｘ２Ａｌ_ｙ２Ｇａ_ｚ２Ｎ（０≦ｘ２≦１、０＜ｙ２≦１、０≦ｚ２≦１、ｘ２＋ｙ２＋ｚ２＝１）なる組成のIII族窒化物からなる障壁層を形成する障壁層形成工程と、を備え、前記緩衝層形成工程において、前記緩衝層の少なくとも１つを、格子空孔を有する格子空孔内在層として形成することにより、前記チャネル層の少なくとも前記緩衝層と接する部位において、面内方向に圧縮歪みを内在させる、ことを特徴とする。

請求項７の発明は、請求項６に記載の半導体素子用エピタキシャル基板の製造方法であって、前記緩衝層形成工程においては、Ｉｎ_ｘ’Ａｌ_ｙ’Ｇａ_ｚ’Ｎ（０≦ｘ’≦１、０＜ｙ’≦１、０≦ｚ’≦１、ｘ’＋ｙ’＋ｚ’＝１）なる組成式で表されるIII族窒化物からなる層を形成しこれをアニールすることにより、Ｖ^IIIがIII族原子欠陥を表し、Ｖ^ＮがＮ原子欠陥を表すとする場合に、Ｉｎ_ｘＡｌ_ｙＧａ_ｚＶ^III _ｐＮ_{（１−ｑ）}Ｖ^Ｎ _ｑ（０≦ｘ＜ｘ’、０＜ｙ≦１、０≦ｚ≦１、０＜ｐ＜１、ｘ＋ｙ＋ｚ＋ｐ＝１、０≦ｑ＜１）なる組成式にて表される前記格子空孔内在層を形成する、ことを特徴とする。

請求項８の発明は、請求項６または請求項７に記載の半導体素子用エピタキシャル基板の製造方法であって、前記格子空孔内在層を形成するためのアニールを、水素分圧が５ｋＰａ以上１００ｋＰａ以下でかつ温度が９００℃以上１２５０℃以下の雰囲気下で、３分以上１０分以下の保持時間で行う、ことを特徴とする。

請求項９の発明は、半導体素子用エピタキシャル基板を、請求項６ないし請求項８のいずれかに記載の製造方法を用いて作製する。

請求項１ないし請求項９の発明によれば、反りが抑制されたエピタキシャル基板が実現される。特に、シリコンウェハーを下地基板に用いる場合には、反りが抑制されるとともに、サファイア基板やＳｉＣ基板などを用いた場合と同程度の特性を有するエピタキシャル基板が実現される。

本発明の第１の実施の形態に係るエピタキシャル基板１０の構成を概略的に示す断面模式図である。 本発明の第２の実施の形態に係るエピタキシャル基板２０の構成を概略的に示す断面模式図である。 実施例１に係るエピタキシャル基板１０について、当初形成層の組成、加熱放置後に得られる第３緩衝層２３の組成、および種々の評価結果を示す図である。 実施例３に係るエピタキシャル基板１０についての第３緩衝層２３の厚さと種々の評価結果とを示す図である。 実施例４に係るエピタキシャル基板１０についての、第３緩衝層２３を形成する際の加熱放置の条件と種々の評価結果とを示す図である。

＜第１の実施の形態＞
＜エピタキシャル基板の構成＞
図１は、本発明の第１の実施の形態に係るエピタキシャル基板１０の構成を概略的に示す断面模式図である。エピタキシャル基板１０は、下地基板１と、緩衝層２と、チャネル層３と、障壁層４とが積層形成された構成を有する。なお、図１における各層の厚みの比率は、実際のものを反映したものではない。

下地基板１は、（１１１）面の単結晶シリコンウェハーであるのが好適な一例である。その他、ＳｉＣ、サファイア、ＧａＡｓ、スピネル、ＭｇＯ、ＺｎＯ、フェライトなどからなる基板を用いる態様であってもよい。

緩衝層２と、チャネル層３と、障壁層４とは、それぞれ、ウルツ鉱型のIII族窒化物を（０００１）結晶面が下地基板１の基板面に対し略平行となるように、エピタキシャル成長手法によって形成した層である。これらの層の形成は、有機金属化学気相成長法（ＭＯＣＶＤ法）により行うのが好適な一例である。

また、緩衝層２は、III族元素としてＩｎ、Ａｌ、Ｇａの少なくとも１つを含むIII族窒化物にて、数十ｎｍ〜数百ｎｍ程度の厚みに形成される層である。緩衝層２は、単一のIII族窒化物層であってもよいし、複数のIII族窒化物層が積層された構成を有していてもよい。図１においては、緩衝層２が第１緩衝層２１と、第２緩衝層２２と、第３緩衝層２３との３層からなる場合を例示している。

ただし、緩衝層２は、これを構成する少なくとも１つの層が（単一の層からなる場合は当該層自体が）、格子空孔を有する格子空孔内在層として形成されてなる。緩衝層２の詳細については後述する。

チャネル層３は、Ｉｎ_x1Ａｌ_y1Ｇａ_z1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成のIII族窒化物にて、数μｍ程度の厚みに形成される層である。本実施の形態においては、チャネル層３は、ｘ１＝０、０≦ｙ１≦０．３なる組成範囲をみたすように形成される。０．３＜ｙ１≦１とした場合には、チャネル層３自身の結晶性の劣化が顕著となり、電気特性が良好なエピタキシャル基板１０を得ることが困難となる。

一方、障壁層４は、Ｉｎ_x2Ａｌ_y2Ｇａ_z2Ｎ（ただし、ｘ２＋ｙ２＋ｚ２＝１）なる組成のIII族窒化物にて、数ｎｍ〜数十ｎｍ程度の厚みに形成される層である。

このような層構成を有するエピタキシャル基板１０においては、チャネル層３と障壁層４の界面がヘテロ接合界面となるので、自発分極効果とピエゾ分極効果により、当該界面に（より詳細には、チャネル層３の当該界面近傍に）二次元電子ガスが高濃度に存在する二次元電子ガス領域が形成される。

なお、係る二次元電子ガスを生成させるために、当該界面は、平均粗さが０．１ｎｍ〜３ｎｍの範囲にあり、これを形成するための障壁層４の表面の二乗平均粗さが０．１ｎｍ〜３ｎｍの範囲にあるように形成される。なお、係る範囲を超えて平坦な界面が形成される態様であってもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。

また、好ましくは、平均粗さが０．１ｎｍ〜１ｎｍの範囲にあり、障壁層４の表面の５μｍ×５μｍ視野における二乗平均粗さが０．１ｎｍ〜１ｎｍの範囲にあるように形成される。係る範囲をみたすエピタキシャル基板１０の上にソース電極、ドレイン電極、およびゲート電極を形成してＨＥＭＴ素子を構成した場合には、ソース電極およびドレイン電極と障壁層４との間において、より良好なオーミック特性が得られるとともに、ゲート電極と障壁層４との間において、より良好なショットキー特性が得られる。加えて、二次元電子ガスの閉じこめ効果がさらに高められ、より高濃度の二次元電子ガスが生成する。

以上のような構成を有するエピタキシャル基板１０に対し、電極パターンその他の構成要素を適宜に設けることによって、ＨＥＭＴ素子やダイオード素子などの種々の半導体素子を得ることができる。

＜緩衝層＞
次に、緩衝層２についてより詳細に説明する。緩衝層２は、下地基板１と、上部に形成されるチャネル層３や障壁層４などの機能層との間の、格子定数差や熱膨張係数差に由来する結晶品質の劣化やエピタキシャル基板１０の反りやクラックの発生などを抑制させる目的で、設けられる層である。本実施の形態では、緩衝層２を、それぞれの組成が異なる第１緩衝層２１と、第２緩衝層２２と、第３緩衝層２３の３層にて構成するものとする。そして、以下においては、第３緩衝層２３が格子空孔内在層である場合について説明する。

第１緩衝層２１は、ＡｌＮからなる層である。第１緩衝層２１は、４０ｎｍから２００ｎｍ程度の厚みを有するように形成される。

第２緩衝層２２は、チャネル層３の上に形成された、Ｉｎ_xxＡｌ_yyＧａ_zzＮ（ｘｘ＋ｙｙ＋ｚｚ＝１、０≦ｘｘ＜１、０≦ｙｙ＜１、０＜ｚｚ≦１）なる組成のIII族窒化物からなる層である。好ましくは、第２緩衝層２２は、Ａｌ_yyＧａ_zzＮ（ｙｙ＋ｚｚ＝１、０≦ｙｙ＜１、０＜ｚｚ≦１）なる組成のIII族窒化物からなる。第２緩衝層２２は、数十ｎｍ程度の厚みを有するように形成される。

第３緩衝層２３は、少なくともIII族原子の存在比が化学量論比（III族原子：窒素原子＝１：１）よりも少なく、結晶格子におけるIII族原子の配置位置に格子空孔が存在してなる格子欠陥内在層である。あるいはさらに、窒素原子の配置位置についても格子空孔となっていてもよい。すなわち、第３緩衝層２３は、III族窒化物Ｖ^IIIがIII族原子欠陥を表し、Ｖ^NがＮ原子欠陥を表すとする場合に、Ｉｎ_xＡｌ_yＧａ_zＶ^III _pＮ_(1-q)Ｖ^N _q（０≦ｘ≦１、０＜ｙ≦１、０≦ｚ≦１、０＜ｐ＜１、ｘ＋ｙ＋ｚ＋ｐ＝１、０≦ｑ＜１）なる組成式にて形式的に表すことのできるIII族窒化物からなる。ここで、III族原子欠陥の比率を表すｐの値は、０．０１≦ｐ≦０．２０をみたすのが好適である。また、どのIII族原子の配置位置が格子空孔となっていてもよいが、後述する態様にてエピタキシャル基板１０を作製する場合であれば、Ｉｎの蒸気圧がＧａ、Ａｌの蒸気圧に比べて大きいために、Ｉｎ原子の配置位置が優先的に格子空孔となりやすい。また、第３緩衝層２３の厚みは、３０ｎｍ以下とするのが好ましい。３０ｎｍを超える厚みを有する場合、エピタキシャル基板１０の表面に白濁が生じる。このような白濁の発生は、二次元電子ガス密度および電子移動度の極端な減少が生じるので好ましくない。なお、係る白濁は、第３緩衝層２３の形成条件が適切でない場合にも発生しうる。

エピタキシャル基板１０においては、このような構成を有する緩衝層２の上にチャネル層３および障壁層４が形成されてなることで、チャネル層３が、少なくとも緩衝層２と接する部位（換言すれば、緩衝層２との界面近傍）において、面内方向の圧縮歪みを内在した状態となっている。係る態様にて内部に圧縮歪みが作用することによって、エピタキシャル基板１０におけるクラックの発生および反りが抑制されてなる。具体的には、曲率半径を測定した場合に、１００ｍ以上という値が得られる。

また、チャネル層３と障壁層４とから構成される機能層についての転位密度は６×１０⁹／ｃｍ²以下である。ＭＯＣＶＤ法によりサファイア基板またはＳｉＣ基板上に低温ＧａＮバッファ層などを介して同じ総膜厚のIII族窒化物層群を形成した場合の転位密度の値は、おおよそ５×１０⁸〜１×１０¹⁰／ｃｍ²の範囲であるので、上述の結果は、サファイア基板あるいはＳｉＣ基板を用いた場合と転位密度が同程度であるエピタキシャル基板が、サファイア基板よりも安価な単結晶シリコンウェハーを下地基板１として用いて実現されたことを意味している。

また、エピタキシャル基板１０の電子移動度、二次元電子ガス密度は、障壁層組成や障壁層厚さに対する依存性があるので一律に示すことが出来ないが、それぞれ、１０００〜１５００ｃｍ²／Ｖｓ、１．０×１０¹³〜２．０×１０¹³／ｃｍ²程度であり、チャネル層の比抵抗は１×１０⁵〜１×１０⁸Ωｃｍ程度である。これらについても、転位密度と同様、サファイア基板やＳｉＣ基板を用いた総膜厚が同じエピタキシャル基板（以下、従来基板）と同程度の値である。

よって、このような特性を有するエピタキシャル基板を用いて半導体素子を形成すれば、総膜厚が同程度の従来基板を用いた場合と同等の耐電圧を有する半導体素子を安定的に得ることが可能となる。

以上、説明したように、本実施の形態によれば、下地基板としてシリコン基板を用い、かつ、下地基板とチャネル層との間に緩衝層を形成し、その少なくとも一部を格子空孔内在層として設けることで、反りが抑制されてなるとともに、サファイア基板やＳｉＣ基板などを用いた場合と同程度の特性を有するエピタキシャル基板が実現される。

なお、以上の説明においては、シリコン基板を下地基板とする場合を対象に説明しているが、緩衝層の少なくとも一部を格子空孔内在層とすることによる反り抑制の効果は、他の種類の下地基板を用いた場合であっても、同様に得ることができる。

＜エピタキシャル基板の製造方法＞
次に、ＭＯＣＶＤ法を用いる場合を例として、エピタキシャル基板１０を製造する方法について概説する。

まず、下地基板１として（１１１）面の単結晶シリコンウェハーを用意し、希フッ酸洗浄により自然酸化膜を除去し、さらにその後、ＳＰＭ洗浄を施してウェハー表面に厚さ数Å程度の酸化膜が形成された状態とする。これをＭＯＣＶＤ装置のリアクタ内にセットする。

そして所定の加熱条件とガス雰囲気のもとで各層を形成する。まず、ＡｌＮからなる第１緩衝層２１は、基板温度を８００℃以上、１２００℃以下の所定の形成温度に保ち、リアクタ内圧力を０．１ｋＰａ〜３０ｋＰａ程度とした状態で、アルミニウム原料であるＴＭＡ（トリメチルアルミニウム）バブリングガスとＮＨ₃ガスとを適宜のモル流量比にてリアクタ内に導入し、成膜速度を２０ｎｍ／ｍｉｎ以上、目標膜厚を２００ｎｍ以下、とすることによって、形成させることができる。

第２緩衝層２２の形成は、第１緩衝層２１の形成後、基板温度を８００℃以上１２００℃以下の所定の形成温度に保ち、リアクタ内圧力を０．１ｋＰａ〜１００ｋＰａとした状態で、ガリウム原料であるＴＭＧ（トリメチルガリウム）バブリングガスとＮＨ₃ガスとを、あるいはさらに、インジウム原料であるＴＭＩ（トリメチルインジウム）バブリングガスあるいはＴＭＡバブリングガスを、作製しようとする第２緩衝層２２の組成に応じた所定の流量比にてリアクタ内に導入し、ＮＨ₃とＴＭＩ、ＴＭＡ、およびＴＭＧの少なくとも１つを反応させることにより実現される。

第３緩衝層２３の形成にあたっては、第２緩衝層２３の形成後、まず、Ｉｎ_x'Ａｌ_y'Ｇａ_z'Ｎ（０≦ｘ’≦１、０＜ｙ’≦１、０≦ｚ’≦１、ｘ’＋ｙ’＋ｚ’＝１）なる組成式で表されるIII族窒化物からなる層（これを当初形成層と称する）を形成する。係る当初形成層は、III族原子と窒素原子とを化学量論比にて含む層である。これは、基板温度を６５０℃以上９００℃以下の所定の形成温度に保ち、リアクタ内圧力を１ｋＰａ〜３０ｋＰａとした状態で、ＴＭＧバブリングガス、ＴＭＩバブリングガス、およびＴＭＡバブリングガスとＮＨ₃ガスを上記組成に応じた所定の流量比にてリアクタ内に導入することにより実現される。

当初形成層が形成されると、リアクタへのＴＭＧバブリングガス、ＴＭＩバブリングガス、およびＴＭＡバブリングガスの導入を停止し、リアクタ内の水素分圧が５ｋＰａ〜１００ｋＰａの範囲内の値となるようにリアクタ内の全圧およびＮＨ₃ガス、Ｎ₂ガス、Ｈ₂ガスの供給流量を調整する。そして、基板温度を９００℃〜１３００℃の範囲内に保ち、３分間〜１０分の間放置する。すると、係る加熱放置の過程で、III族原子の当初形成層からの脱離が生じる。当初形成層中にＩｎ原子が存在する場合には、蒸気圧の高いＩｎ原子がＡｌ原子、Ｇａ原子よりも優先的に脱離する。これにより、格子空孔を内在する第３緩衝層２３が形成される。

なお、係る手法にて第３緩衝層２３を形成する場合、加熱放置前の当初形成層と加熱放置後の第３緩衝層２３の平均膜厚に明確な変化が生じないことが、あらかじめ確認されている。従って、第３緩衝層２３の形成にあたっては、その目標膜厚に相当する厚みの当初形成層を形成しておくことで、所望の厚みの第３緩衝層２３を形成することができる。

チャネル層３と障壁層４の形成は、第３緩衝層２３の形成後、基板温度を８００℃以上１２００℃以下の所定の形成温度に保ち、リアクタ内圧力を０．１ｋＰａ〜１００ｋＰａとした状態で、ＴＭＩバブリングガス、ＴＭＡバブリングガス、あるいはＴＭＧバブリングガスの少なくとも１つとＮＨ₃ガスとを、作製しようとするチャネル層３および障壁層４の組成に応じた流量比にてリアクタ内に導入し、ＮＨ₃とＴＭＩ、ＴＭＡ、およびＴＭＧの少なくとも１つとを反応させることにより実現される。

以上の方法によれば、緩衝層を形成するプロセスにおいて、当初形成層を設けた後、所定のガス雰囲気のもとで加熱放置するという、極めて実現容易な方法によって、格子空孔内在層を形成することができることから、結果として、反りの抑制されたエピタキシャル基板を高い歩留まりで安定的に作製することができる。

＜第２の実施の形態＞
上述したように、緩衝層２の少なくとも一部に格子空孔内在層を設けることによりエピタキシャル基板の反りを抑制することが可能である。本実施の形態においては、第１の実施の形態に係るエピタキシャル基板１０とは異なる構成の緩衝層２を有するエピタキシャル基板について説明する。なお、以降においては、第１の実施の形態に係るエピタキシャル基板１０の構成要素と同一の作用効果を奏する構成要素については、同一の符号を付してその詳細な説明を省略する。

図２は、本発明の第２の実施の形態に係るエピタキシャル基板２０の構成を概略的に示す断面模式図である。エピタキシャル基板２０は、緩衝層２が第３緩衝層２３の上に超格子構造を有する第４緩衝層２４を備える点で第１の実施の形態に係るエピタキシャル基板１０と相違する。

第４緩衝層２４は、第３緩衝層２３の上に、相異なる組成の２種類のIII族窒化物層である第１単位層２４ａと第２単位層２４ｂとを繰り返し交互に積層することにより形成されてなる。ここで、１つの第１単位層２４ａと１つの第２単位層２４ｂとの組をペア層とも称する。第１単位層２４ａをＡｌ_wＧａ_1-wＮ（０≦ｗ≦１）にて数十ｎｍ程度の厚みに形成し、第２単位層２４ｂをＡｌＮにて数ｎｍ程度の厚みに形成するのが好適な一例である。

係る第４緩衝層２４を備えることで、エピタキシャル基板１０におけるIII族窒化物層群の総膜厚が増加し、結果として、半導体素子における耐電圧が向上するという効果が得られる。なお、第４緩衝層２４を設けたとしても、形成条件が好適に設定されていれば、チャネル層３および障壁層４の結晶品質は十分良好な程度に（第４緩衝層２４を有さない場合と同程度に）確保される。

このような第４緩衝層２４を備えることで、エピタキシャル基板２０においては、第１の実施の形態に係るエピタキシャル基板１０よりも、下地基板１上に形成したIII族窒化物層群（緩衝層２、チャネル層３、障壁層４の全体）が厚膜化されてなる。よって、エピタキシャル基板２０を用いることで、エピタキシャル基板１０を用いた場合に比して、より高い耐圧性を有する半導体素子を形成することができる。係る半導体素子の耐電圧は、第１の実施の形態と同様に、総膜厚の同じ従来基板を用いた場合と同程度である。

（実施例１）
本実施例では、第１の実施の形態に係るエピタキシャル基板１０を作製した。具体的には、第３緩衝層２３の組成が異なる７種のエピタキシャル基板１０（試料ａ−１〜ａ−７）を作製した。図３に、実施例１に係るエピタキシャル基板１０について、当初形成層の組成、加熱放置後に得られる第３緩衝層２３の組成、および種々の評価結果を示している。

まず、それぞれの試料について、下地基板１として（１１１）面の単結晶シリコンウェハー（以下、シリコンウェハー）を用意した。用意したシリコンウェハーに、フッ化水素酸／純水＝１／１０（体積比）なる組成の希フッ酸による希フッ酸洗浄と硫酸／過酸化水素水＝１／１（体積比）なる組成の洗浄液によるＳＰＭ洗浄とを施して、ウェハー表面に厚さ数Åの酸化膜が形成された状態とし、これをＭＯＣＶＤ装置のリアクタ内にセットした。次いで、リアクタ内を水素・窒素混合雰囲気とし、基板温度がチャネル層形成温度である１０５０℃となるまで加熱した。

基板温度が１０５０℃に達すると、リアクタ内にＮＨ₃ガスを導入し、５分間、基板表面をＮＨ₃ガス雰囲気に晒した。

その後、ＴＭＡバブリングガスをリアクタ内に導入し、ＮＨ₃とＴＭＡを反応させることによって第１緩衝層２１としてのＡｌＮ層を平均膜厚が１００ｎｍ程度となるように形成した。その際、リアクタ内圧力は１０ｋＰａとした。

第１緩衝層２１が形成されると、続いて、基板温度を１０５０℃とし、リアクタ内圧力を１０ｋＰａとして、ＴＭＧバブリングガスをリアクタ内にさらに導入し、ＮＨ₃とＴＭＡならびにＴＭＧとの反応により、第２緩衝層２２としてのＡｌ_0.3Ｇａ_0.7Ｎ層を平均膜厚が５０ｎｍ程度となるように形成した。

第２緩衝層２２が形成されると、続いて、基板温度を８００℃とし、リアクタ内圧力を１０ｋＰａとして、ＴＭＩバブリングガスをリアクタ内にさらに導入し、ＮＨ₃とＴＭＡとＴＭＧならびにＴＭＩとの反応により、当初形成層としてのＩｎ_x'Ａｌ_y'Ｇａ_z'Ｎ層を図３に示す組成比をみたすように形成した。その際、当初形成層の平均膜厚が２０ｎｍ程度となるようにした。

当初形成層が形成されると、続いて、リアクタ内へのＴＭＡとＴＭＧならびにＴＭＩの導入を止め、リアクタ内の水素分圧が５０ｋＰａとなるように、全圧とＮＨ₃ガス、Ｎ₂ガス、およびＨ₂ガスの供給流量を調整したうえで、基板温度を１０５０℃とし、III族原子を脱離させるべく、５分間加熱放置した。ただし、試料ａ−６についてのみ、水素分圧を５ｋＰａとした。なお、加熱放置前の当初形成層と加熱放置後の第３緩衝層２３の平均膜厚に明確な変化はなかった。

試料ａ−１〜ａ−７について、ＸＰＳ（Ｘ線光電子分光）により第３緩衝層２３の組成を調べたところ、図３に示すように、得られた試料ａ−１〜ａ−７のうち、当初形成層にＩｎを含んでいなかった試料ａ−１を除いて、Ｉｎが脱離していることが確認された。特に、試料ａ−６を除いては、第３緩衝層２３から完全にＩｎが脱離していた。試料ａ−１においては、他のIII族原子の脱離も認められなかった。すなわち、試料ａ−１は、加熱放置後も第３緩衝層２３が化学量論比を有するものとなっていた。

また、当初形成層と第３緩衝層２３のそれぞれについてＸＲＤ（Ｘ線回折）測定を行ったところ、両者の間で回折ピークの位置にほとんど差異が見られなかった。これは、第３緩衝層２３が、当初形成層の結晶格子を保ちつつ格子空孔を有していることを意味している。

第３緩衝層２３の形成後、基板温度を１０５０℃とし、リアクタ内圧力を３０ｋＰａとして、ＴＭＧとＮＨ₃を反応させて、チャネル層３としてのＧａＮ層を約１μｍの厚さで形成した。

次いで、基板温度を１０５０℃とし、リアクタ内圧力を１０ｋＰａとして、ＴＭＡとＴＭＧとＮＨ₃を反応させて、障壁層４としてのＡｌ_0.2Ｇａ_0.8Ｎ層を２０ｎｍの厚さで形成した。

以上により、エピタキシャル基板１０が得られた。なお、得られたエピタキシャル基板１０において、シリコンウェハー上に形成されたIII族窒化物層群の総膜厚は約１．２μｍであった。

さらに、得られたエピタキシャル基板について、曲率半径の測定、クラック密度の測定、および白濁発生の有無の評価を行った。

曲率半径の測定は、レーザー射入射干渉計による干渉縞を位相シフト法により画像解析することにより行った。その結果、図３に示すように、試料ａ−１を除いて１００ｍ以上という値が得られた。係る結果は、第３緩衝層２３を格子空孔内在層として設けることで、反りが抑制されたエピタキシャル基板が得られることを示している。

クラック密度の測定は、微分干渉顕微鏡画像に引いた単位長の直線を横切るクラック数をカウントすることにより行った。その結果、図３に示すように、試料ａ−５を除いてはクラックが確認されなかった。係る結果は、格子空孔の存在比ｐを０．２以下とすることで、クラックの発生が抑制されたエピタキシャル基板が得られることを示している。

白濁発生の有無は、目視により評価した。本実施例においては、試料ａ−１〜ａ−７のいずれにおいても、白濁は確認されなかった。

（実施例２）
実施例１で得られた試料ａ−３のエピタキシャル基板を対象に、さらに種々の評価を行った。

まず、そのチャネル層３と障壁層４とのＡｌＧａＮ／ＧａＮ積層構造について、電子移動度、２次元電子密度、比抵抗、および転位密度を測定した。

その結果、電子移動度は約１３００ｃｍ²／Ｖｓであり、２次元電子密度は約１×１０¹³／ｃｍ²であり、チャネル層の比抵抗は１×１０⁸Ωｃｍであった。また、転位密度は４×１０⁹／ｃｍ²であった。これらは、従来基板のＧａＮ層と同程度の値である。

また、チャネル層３を構成するＧａＮの格子長（ｃ軸長）を、ＮＤＢ法（nano-beam diffraction method）を用いて測定した。その結果、緩衝層２と接する部位のｃ軸長が、０．５１９０ｎｍとなっていた。これは、バルクＧａＮのｃ軸長の値０．５１８５ｎｍよりも大きな値である。係る結果は、チャネル層３が、少なくとも緩衝層２と接する部位において面内方向に圧縮歪みを内在していることを、指し示している。

さらに、ショットキー特性を調べるべく、試料ａ−３を用いてショットキーダイオードを作製した。具体的には、フォトリソグラフィープロセスにより、障壁層４の上に、アノード電極としてＰｔ電極を形成するとともにカソード電極としてＴｉ／Ａｌオーミック電極を形成し、電極間隔１０μｍの同心円型ショットキーダイオードを作製した。

得られたショットキーダイオードについて、シリコンウェハーとカソード電極とをともに接地した状態で、逆方向電流−電圧特性を評価した。その結果、印加電圧１００Ｖ時のリーク電流が１×１０^-5Ａ／ｃｍ²であり、耐電圧が１８０Ｖであった。これらは、従来基板を用いて同様に作製したショットキーダイオードについてのリーク電流および耐電圧と同程度の値である。

（比較例１）
本比較例では、当初形成層の形成後、加熱放置を行わない他は、試料ａ−３と同条件でエピタキシャル基板を作製した。すなわち、格子空孔内在層を備えないエピタキシャル基板を作製した。

得られたエピタキシャル基板について、実施例１と同様に、曲率半径の測定、およびクラック密度の測定を行った。その結果、クラックは確認されなかったが、曲率半径の値は１０ｍと、実施例１に比して非常に小さかった。すなわち、本比較例においては、半導体素子の形成には適さないほど反りが大きなエピタキシャル基板が得られるのみであった。

また、実施例１と同様に、チャネル層３を構成するＧａＮの格子長（ｃ軸長）を、ＮＤＢ法を用いて測定したところ、緩衝層２と接する部位のｃ軸長は、実施例１とは異なり、バルクＧａＮの値より小さい０．５１７５ｎｍとなっていた。

以上の結果を上述の実施例１と対比すると、実施例１で行った加熱放置が、格子空孔内在層を設けるうえで有効であるといえる。

（実施例３）
本実施例では、試料ａ−３と同様の組成を有するものの、第３緩衝層２３の厚さを種々に違えた複数のエピタキシャル基板１０（試料ｂ−１〜ｂ−５）を作製した。第３緩衝層２３の厚さは、当初形成層の形成時間を違えることで調整した。図４に、実施例３に係るエピタキシャル基板１０についての第３緩衝層２３の厚さと種々の評価結果とを示している。

図４に示す結果は、第３緩衝層２３の厚みを３０ｎｍ以下とすることで、反りが抑制され、クラックの発生がなく、白濁も生じないエピタキシャル基板１０が形成されることを指し示している。

（実施例４）
本実施例では、試料ａ−３と同様の組成を有するものの、第３緩衝層２３を形成するための加熱放置条件の異なる１２種のエピタキシャル基板１０（試料ｃ−１〜ｃ−１２）を作製した。具体的には、第３緩衝層２３の加熱放置時の水素分圧、温度、時間を違えた他は、実施例１と同一の条件でエピタキシャル基板１０を作製した。図５に、実施例４に係るエピタキシャル基板１０についての、第３緩衝層２３を形成する際の加熱放置の条件と種々の評価結果とを示している。

図５に示す結果は、リアクタ内の水素分圧を５ｋＰａ〜１００ｋＰａの範囲内の値とし、基板温度を９００℃〜１３００℃の範囲内に保ち、放置時間を３分間〜１０分の間とすることで、反りが抑制され、クラックの発生がなく、白濁も生じないエピタキシャル基板１０が形成されることを指し示している。

（実施例５）
本実施例では、第２の実施の形態に係るエピタキシャル基板２０を作製した。具体的には、第３緩衝層２３までを実施例１の試料ａ−３と同様に行い、続いて、第４緩衝層２４を形成した上で、チャネル層３および障壁層４を実施例１の試料ａ−３と同様に形成した。第４緩衝層２４の形成にあたっては、第１単位層２４ａは２０ｎｍ厚のＡｌ_0.1Ｇａ_0.9Ｎ層とし、第２単位層２４ｂは５ｎｍ厚のＡｌＮ層とした。それぞれを８０層ずつ繰り返し交互に形成した。

このようにして得られたエピタキシャル基板２０において、シリコンウェハー上に形成されたIII族窒化物層群の総膜厚は約３．２μｍであった。また、曲率半径を測定したところ、１００ｍという値が得られた。

また、チャネル層３と障壁層４とのＡｌＧａＮ／ＧａＮ積層構造について、電子移動度、２次元電子密度、比抵抗、および転位密度を測定した。

その結果、電子移動度は約１３００ｃｍ²／Ｖｓであり、２次元電子密度は約１×１０¹³／ｃｍ²であり、チャネル層の比抵抗は１×１０⁸Ωｃｍであった。また、転位密度は４×１０⁹／ｃｍ²であった。これらは、試料ａ−３と同程度の値である。

また、チャネル層３を構成するＧａＮの格子長（ｃ軸長）を、ＮＤＢ法を用いて測定した。その結果、緩衝層２と接する部位のｃ軸長が、０．５１９５ｎｍとなっていた。これは、バルクＧａＮのｃ軸長の値０．５１８５ｎｍよりも大きな値である。係る結果は、第２の実施の形態に係るエピタキシャル基板２０においても、チャネル層３が、少なくとも緩衝層２と接する部位において面内方向に圧縮歪みを内在していることを、指し示している。

さらに、ショットキー特性を調べるべく、ショットキーダイオードを作製した。具体的には、フォトリソグラフィープロセスにより、障壁層４の上に、アノード電極としてＰｔ電極を形成するとともにカソード電極としてＴｉ／Ａｌオーミック電極を形成し、電極間隔１０μｍの同心円型ショットキーダイオードを作製した。

得られたショットキーダイオードについて、シリコンウェハーとカソード電極とをともに接地した状態で、逆方向電流−電圧特性を評価した。その結果、印加電圧１００Ｖ時のリーク電流が１×１０^-5Ａ／ｃｍ²であり、耐電圧が４００Ｖであった。すなわち、第４緩衝層２４を設け、III族窒化物層群の総膜厚を大きくすることによって、より高い耐電圧が得られることが確認された。

（比較例２）
本比較例では、第２の実施の形態に係るエピタキシャル基板２０と同様の緩衝層構造を有するものの、格子空孔内在層を有さないエピタキシャル基板を作製した。具体的には、当初形成層に対し形成後の加熱放置を実施しなかったほかは、実施例５と同一の条件で作製を行った。

得られたエピタキシャル基板には、６／ｍｍと多数のクラックが存在しており、該エピタキシャル基板は半導体素子プロセスに供するには不適であった。

以上の結果と実施例５とを対比すると、実施例１と比較例１とを対比した場合と同様、実施例５で行った加熱放置が、格子空孔内在層を設けるうえで有効であるといえる。

１ 下地基板
２ 緩衝層
３ チャネル層
４ 障壁層
１０、２０ エピタキシャル基板
２１ 第１緩衝層
２２ 第２緩衝層
２３ 第３緩衝層
２４ 第４緩衝層

Claims (9)

1. シリコン基板の上にIII族窒化物層群を（０００１）結晶面が前記シリコン基板の基板面に対し略平行となるよう積層形成した半導体素子用のエピタキシャル基板であって、
   前記III族窒化物層群が、
   少なくとも２層以上のIII族窒化物層が積層された緩衝層と、
   Ｉｎ_ｘ１Ａｌ_ｙ１Ｇａ_ｚ１Ｎ（０≦ｘ１≦１、０≦ｙ１≦１、０＜ｚ１≦１、ｘ１＋ｙ１＋ｚ１＝１）なる組成のIII族窒化物からなるチャネル層と、
   Ｉｎ_ｘ２Ａｌ_ｙ２Ｇａ_ｚ２Ｎ（０≦ｘ２≦１、０＜ｙ２≦１、０≦ｚ２≦１、ｘ２＋ｙ２＋ｚ２＝１）なる組成のIII族窒化物からなる障壁層と、
   を備え、
   前記緩衝層の少なくとも１つが、格子空孔を有する格子空孔内在層であり、
   前記チャネル層が、少なくとも前記緩衝層と接する部位において、面内方向に圧縮歪みを内在している、
   ことを特徴とする半導体素子用エピタキシャル基板。
2. 請求項１に記載のエピタキシャル基板であって、
   前記格子空孔内在層は、Ｖ^IIIがIII族原子欠陥を表し、Ｖ^ＮがＮ原子欠陥を表すとする場合に、Ｉｎ_ｘＡｌ_ｙＧａ_ｚＶ^III _ｐＮ_{（１−ｑ）}Ｖ^Ｎ _ｑ（０≦ｘ≦１、０＜ｙ≦１、０≦ｚ≦１、０＜ｐ＜１、ｘ＋ｙ＋ｚ＋ｐ＝１、０≦ｑ＜１）なる組成式にて表されるIII族窒化物からなる、
   ことを特徴とする半導体素子用エピタキシャル基板。
3. 請求項１または請求項２に記載のエピタキシャル基板であって、
   ０．０１≦ｐ≦０．２０である、
   ことを特徴とする半導体素子用エピタキシャル基板。
4. 請求項１ないし請求項３のいずれかに記載のエピタキシャル基板であって、
   前記格子空孔内在層の厚さが、２ｎｍ以上３０ｎｍ以下である、
   ことを特徴とする半導体素子用エピタキシャル基板。
5. 請求項１ないし請求項４のいずれかに記載の半導体素子用エピタキシャル基板を用いて形成した半導体素子。
6. シリコン基板の上にIII族窒化物層群を（０００１）結晶面が基板面に対し略平行となるよう積層形成することによる半導体素子用のエピタキシャル基板の製造方法であって、
   前記シリコン基板の上に少なくとも２つ以上のIII族窒化物層を積層することにより緩衝層を形成する緩衝層形成工程と、
   前記緩衝層の上にＩｎ _ｘ１ Ａｌ _ｙ１ Ｇａ _ｚ１ Ｎ（０≦ｘ１≦１、０≦ｙ１≦１、０＜ｚ１≦１、ｘ１＋ｙ１＋ｚ１＝１）なる組成のIII族窒化物からなるチャネル層を形成するチャネル層形成工程と、
   Ｉｎ _ｘ２ Ａｌ _ｙ２ Ｇａ _ｚ２ Ｎ（０≦ｘ２≦１、０＜ｙ２≦１、０≦ｚ２≦１、ｘ２＋ｙ２＋ｚ２＝１）なる組成のIII族窒化物からなる障壁層を形成する障壁層形成工程と、
   を備え、
   前記緩衝層形成工程において、前記緩衝層の少なくとも１つを、格子空孔を有する格子空孔内在層として形成することにより、前記チャネル層の少なくとも前記緩衝層と接する部位において、面内方向に圧縮歪みを内在させる、
   ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
7. 請求項６に記載の半導体素子用エピタキシャル基板の製造方法であって、
   前記緩衝層形成工程においては、Ｉｎ _ｘ’ Ａｌ _ｙ’ Ｇａ _ｚ’ Ｎ（０≦ｘ’≦１、０＜ｙ’≦１、０≦ｚ’≦１、ｘ’＋ｙ’＋ｚ’＝１）なる組成式で表されるIII族窒化物からなる層を形成しこれをアニールすることにより、Ｖ ^III がIII族原子欠陥を表し、Ｖ ^Ｎ がＮ原子欠陥を表すとする場合に、Ｉｎ _ｘ Ａｌ _ｙ Ｇａ _ｚ Ｖ ^III _ｐ Ｎ _{（１−ｑ）} Ｖ ^Ｎ _ｑ （０≦ｘ＜ｘ’、０＜ｙ≦１、０≦ｚ≦１、０＜ｐ＜１、ｘ＋ｙ＋ｚ＋ｐ＝１、０≦ｑ＜１）なる組成式にて表される前記格子空孔内在層を形成する、
   ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
8. 請求項６または請求項７に記載の半導体素子用エピタキシャル基板の製造方法であって、
   前記格子空孔内在層を形成するためのアニールを、
   水素分圧が５ｋＰａ以上１００ｋＰａ以下でかつ温度が９００℃以上１２５０℃以下の雰囲気下で、３分以上１０分以下の保持時間で行う、
   ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
9. 請求項６ないし請求項８のいずれかに記載の半導体素子用エピタキシャル基板の製造方法を用いて作製した半導体素子用エピタキシャル基板。

Images