KR20140027155A - 반사성 리소그래픽 마스크 블랭크를 검사하고 마스크 품질을 향상시키기 위한 방법 및 장치 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 81
- 230000007547 defect Effects 0.000 claims abstract description 285
- 238000004519 manufacturing process Methods 0.000 claims abstract description 65
- 230000008439 repair process Effects 0.000 claims abstract description 58
- 238000007689 inspection Methods 0.000 claims abstract description 51
- 235000012431 wafers Nutrition 0.000 claims description 67
- 230000002745 absorbent Effects 0.000 claims description 41
- 239000002250 absorbent Substances 0.000 claims description 41
- 230000000694 effects Effects 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 10
- 238000013461 design Methods 0.000 claims description 9
- 238000007639 printing Methods 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000006096 absorbing agent Substances 0.000 claims description 3
- 238000013507 mapping Methods 0.000 claims 9
- 238000004088 simulation Methods 0.000 abstract description 20
- 238000000059 patterning Methods 0.000 abstract description 13
- 238000012986 modification Methods 0.000 abstract description 6
- 230000004048 modification Effects 0.000 abstract description 6
- 238000012512 characterization method Methods 0.000 abstract description 3
- 230000008569 process Effects 0.000 description 16
- 230000000116 mitigating effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 230000002950 deficient Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000011161 development Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000002699 waste material Substances 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000003631 expected effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003334 potential effect Effects 0.000 description 1
- VEMKTZHHVJILDY-UHFFFAOYSA-N resmethrin Chemical compound CC1(C)C(C=C(C)C)C1C(=O)OCC1=COC(CC=2C=CC=CC=2)=C1 VEMKTZHHVJILDY-UHFFFAOYSA-N 0.000 description 1
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
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- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
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- G03F1/24—Reflection masks; Preparation thereof
-
- G—PHYSICS
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- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/82—Auxiliary processes, e.g. cleaning or inspecting
- G03F1/84—Inspecting
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
블랭크 검사, 결함 특징화, 시뮬레이션, 패턴 보상, 마스크 기록기 데이터베이스의 변형, 패터닝된 마스크들의 검사 및 시뮬레이션, 및 패터닝된 마스크 보수를 포함하는, EUV 집적 회로 제조 방법 및 시스템이 제공된다. 시스템은 블랭크 내의 다수의 초점면들에서 결함들을 식별하기 위하여 블랭크 검사를 수행한다. 마스크는 블랭크 상에서 재배치될 수 있으며, 마스크를 패터닝하기 이전에 결함들을 보상하기 위하여 패턴에 대한 변형들이 개발될 수 있다. 마스크가 패터닝되었으면, 레티클은 블랭크 검사 동안 알아차려지지 못한 또는 패턴 보상을 통해 완전히 완화되지 않은 임의의 부가적인 또는 잔여 결함들을 식별하기 위하여 검사된다. 패터닝된 레티클은 그 후 집적 회로 제조 이전에 보수될 수 있다.
Description
이 출원은 극자외선(Extreme ultraviolet, EUV) 리소그래픽 집적 회로(IC) 웨이퍼 제조에 관한 것이며, 더욱 상세히는, 패터닝된 마스크(레티클(reticle))에서의 결함들을 검출 및 보상할뿐 아니라 마스크 패터닝 이전에, EUV 마스크 블랭크(mask blank)들 내의 결함들을 검출하고 보상하여, IC 제조 품질을 향상시키기 위한 방법 및 시스템에 관한 것이다.
극자외선(EUV) 리소그래픽 집적 회로(IC) 제조는 실리콘 웨이퍼들 위에 집적 회로(IC)를 에칭하는데 사용되는 레티클을 생성하기 위하여 EUV 마스크 블랭크 위에 마스크를 패터닝하는 것을 수반한다. 블랭크는, 웨이퍼들 위에 집적 회로 패턴들을 생성하기 위해 사용되는 포토레지스트의 노출에 사용되는 파장인, 13.5 nm 광을 반사하는 Mo/Si 다중층을 갖는 낮은 열팽창(low thermal expansion, LTE) 기판으로 구성될 수 있다. 패터닝된 레티클은, IC 제조를 위해 원하는 패턴에 대응하는 반사성 트레이스(reflective trace)들을 정의하는 전자 빔 기록 툴을 이용하여 마스크 블랭크 위에 흡수제 층을 프린팅함으로써 제조된다. 패터닝된 레티클이 EUV 광에 노출될 때, 마스크에 의하여 정의되는 반사성 트레이스들은 실리콘 웨이퍼 위에 EUV 광을 반사하며, 여기서 반사된 광은 마스크에 의하여 정의된 패턴을 가지고 포토레지스트를 노출시킨다. 부가적인 현상 및 에칭 프로세스들 이후에, 이것은 웨이퍼 상에 집적 회로를 생성한다. 레티클들(패터닝된 마스크들)이 실리콘 웨이퍼들 위에 에칭된 집적 회로 내의 결함들을 최소화시키기 위하여 결함들이없음을 보장하기 위한 방법들 및 시스템들이 필요하다.
EUV 마스크 블랭크들은 실리콘 웨이퍼들 위에 에칭될 때 집적 회로들의 에러들을 초래할 수 있는 몇몇 결함들을 불가피하게 포함한다. 이들 결함들은 블랭크 내의 다수의 레벨들에서 발생할 수 있다. 이전의 회로 설계 기술들은 결함 검출, 결함 완화 및 IC 웨이퍼들의 EUV 리소그래픽 제조에서 블랭크들 내에 다수의 레벨들에서 발생하는 결함들에 대한 패터닝된 마스크 보수(repair)에 대한 도전들을 적절히 처리하지 않았다. 이것은 결함성 웨이퍼들의 비효율적인 제조를 초래한다. 따라서 IC 웨이퍼들의 EUV 리소그래픽 제조에서 결함 완화를 위한 더욱 효율적인 방법들 및 시스템들이 필요하다.
본 발명은 마스크가 패터닝된 이후 레티클 내의 결함들을 검출하고 보수할 뿐 아니라, 마스크 패터닝 이전에 EUV 마스크 블랭크들 내의 결함들을 검출하고 보상하여, IC 제조 품질을 향상시키기 위한 방법 및 시스템을 통해, 상기 설명된 필요성들을 충족시킨다. 발명은, 블랭크 검사, 결함 특징화, 시뮬레이션, 마스크 패터닝 이전의 패턴 보상, 블랭크들 내에서 식별되는 결함들을 완화시키도록 설계된 보상된 패턴들을 갖는 마스크 기록기 데이터베이스의 변형, 레티클들(패터닝된 마스크들)의 검사 및 시뮬레이션, 그리고 마스크가 패터닝된 이후의 레티클 보수의 양상들을 조합한다.
다른 양상에서, 향상된 EUV 제조 시스템은 블랭크 내의 다수의 초점면들에서 결함들을 식별하기 위하여 블랭크 검사를 수행한다. 블랭크 내의 결함이, 원하는 집적 회로를 위하여 설계된 공칭(비-보상된) 마스크가 결함을 보상하기 위해 변경될 수 없을 정도로 심각하다면, 공칭 마스크는 결함을 방지하기 위하여 블랭크 상에서 재배치될 수 있다. 그러나 블랭크 내의 결함이 보정가능한 경우, 공칭 마스크는 레티클을 생성하기 위하여 마스크를 패터닝하기 이전에, 블랭크 내에서 식별되는 결함을 완화시키도록 설계된 보상된 마스크를 생성하기 위해 변경된다. 일단 마스크가 레티클을 생성하기 위하여 패터닝되었다면, 레티클은 블랭크 검사 동안 알아차려지지 못하였거나 또는 패턴 보상을 통해 완전히 완화되지 않은 임의의 부가적인 또는 잔여 결함들을 식별하기 위해 검사된다. 패터닝된 레티클은 그 후 레티클 보수 툴로 집적 회로 제조 이전에 보수될 수 있다.
다른 양상에서, EUV 제조 시스템은, 집적 회로에 대한 공칭 마스크에 기반한 제1 레티클, 블랭크 내에서 검출된 결함을 완화시키도록 구성된 보상된 마스크에 기반한 제2 레티클, 및 공칭 마스크에 기반하여 패터닝된 레티클 내에 검출된 결함을 완화시키기 위하여 보수된 제3 레티클을 생성할 수 있다. 또한, EUV 제조 시스템은 블랭크 내에 검출된 결함을 완화시키도록 구성된 보상된 마스크를 사용하여 생성되는 최초에 패터닝된 레티클에 기반하여 제4 레티클을 생성하고, 그 후 최초 패터닝된 레티클 내에서 검출된 부가적 또는 잔여 결함을 완화시키기 위해 최초에 프린팅된 레티클을 추가로 보수할 수 있다. 이들 기법들 각각은, 집적 회로들의 에러들을 방지하고, 제조된 결함성 IC 웨이퍼들의 수를 감소시키고, EUV 마스크 블랭크들의 이용을 향상시키기 위해 결함들의 심각성을 고려하여 결함들을 완화시키도록 적절히 이용된다.
전술한 관점에서, EUV 집적 회로 제조를 위한 이전의 결함 완화 기술에 비해 본 발명이 현저히 향상된다는 것을 인식할 것이다. 발명을 구현하고 그에 의해 상기 설명된 장점들을 달성하기 위한 특정 구조들 및 프로세스들은, 발명의 예시적 실시예들에 대한 하기의 상세한 설명과 첨부된 도면들 및 청구항들로부터 명백해질 것이다.
하기의 일반적 설명 및 하기의 상세한 설명 모두는 단지 예시적이고 설명을 위한 것이며, 반드시 청구된 바와 같이 발명을 제한하지는 않는다. 명세서에 포함되고 명세서의 일부를 구성하는 첨부된 도면들은, 발명의 실시예들을 예시하고, 일반적인 설명과 함께 발명의 원리들을 설명하는 역할을 한다.
개시물의 다수의 장점들은 첨부된 도면들을 참고하여 본 기술분야의 당업자들에 의해 더욱 잘 이해될 수 있다.
도 1은 EUV 리소그래픽 집적 회로 웨이퍼 제조 시스템의 기능적 블록도이다.
도 2a는 보정불가능한 결함을 포함하는 EUV 마스크 블랭크의 개념적 예시도이다.
도 2b는 보정불가능한 결함을 포함하는 EUV 마스크 블랭크 상에 위치설정된 마스크 시뮬레이션의 개념적 예시도이다.
도 2c는 보정불가능한 결함을 방지하기 위하여 EUV 마스크 블랭크 상에 위치설정되는 재배치된 마스크의 개념적 예시도이다.
도 3a는 보정가능한 결함을 포함하는 EUV 마스크 블랭크의 개념적 예시도이다.
도 3b는 보정가능한 결함을 포함하는 EUV 마스크 블랭크 상에 위치설정된 마스크 시뮬레이션의 개념적 예시도이다.
도 3c는 보정가능한 결함을 완화시키도록 설계되는 보상된 마스크의 개념적 예시도이다.
도 4a는 다른 보정가능한 결함을 포함하는 EUV 마스크 블랭크의 개념적 예시도이다.
도 4b는 보정가능한 결함을 포함하는 EUV 마스크 블랭크 상에 위치설정된 마스크 시뮬레이션의 개념적 예시도이다.
도 4c는 보정가능한 결함을 완화시키도록 설계되는 보상된 마스크의 개념적 예시도이다.
도 5a는 패터닝된 레티클의 개념적 예시도이다.
도 5b는 레티클 결함을 포함하는 패터닝된 레티클의 개념적 예시도이다.
도 5c는 보수 이후의 레티클의 개념적 예시도이다.
도 6은 본 발명의 EUV 리소그래픽 집적 회로 웨이퍼 제조 프로세스의 결함 식별 및 완화 피쳐들을 예시하는 간략한 레벨의 흐름도이다.
도 7은 EUV 리소그래픽 집적 회로 웨이퍼 제조 프로세스를 예시하는 더욱 상세한 흐름도이다.
도 8은 도 7의 흐름도와 연속하는 도면이다.
도 9는 EUV 리소그래픽 집적 회로 웨이퍼 제조 프로세스에서 레티클 보수를 위한 방법을 예시하는 흐름도이다.
도 2a는 보정불가능한 결함을 포함하는 EUV 마스크 블랭크의 개념적 예시도이다.
도 2b는 보정불가능한 결함을 포함하는 EUV 마스크 블랭크 상에 위치설정된 마스크 시뮬레이션의 개념적 예시도이다.
도 2c는 보정불가능한 결함을 방지하기 위하여 EUV 마스크 블랭크 상에 위치설정되는 재배치된 마스크의 개념적 예시도이다.
도 3a는 보정가능한 결함을 포함하는 EUV 마스크 블랭크의 개념적 예시도이다.
도 3b는 보정가능한 결함을 포함하는 EUV 마스크 블랭크 상에 위치설정된 마스크 시뮬레이션의 개념적 예시도이다.
도 3c는 보정가능한 결함을 완화시키도록 설계되는 보상된 마스크의 개념적 예시도이다.
도 4a는 다른 보정가능한 결함을 포함하는 EUV 마스크 블랭크의 개념적 예시도이다.
도 4b는 보정가능한 결함을 포함하는 EUV 마스크 블랭크 상에 위치설정된 마스크 시뮬레이션의 개념적 예시도이다.
도 4c는 보정가능한 결함을 완화시키도록 설계되는 보상된 마스크의 개념적 예시도이다.
도 5a는 패터닝된 레티클의 개념적 예시도이다.
도 5b는 레티클 결함을 포함하는 패터닝된 레티클의 개념적 예시도이다.
도 5c는 보수 이후의 레티클의 개념적 예시도이다.
도 6은 본 발명의 EUV 리소그래픽 집적 회로 웨이퍼 제조 프로세스의 결함 식별 및 완화 피쳐들을 예시하는 간략한 레벨의 흐름도이다.
도 7은 EUV 리소그래픽 집적 회로 웨이퍼 제조 프로세스를 예시하는 더욱 상세한 흐름도이다.
도 8은 도 7의 흐름도와 연속하는 도면이다.
도 9는 EUV 리소그래픽 집적 회로 웨이퍼 제조 프로세스에서 레티클 보수를 위한 방법을 예시하는 흐름도이다.
이제 개시된 내용에 대한 상세한 참조가 이루어질 것이며, 이는 첨부된 도면들에 예시된다. 일반적으로 도 1 내지 8을 참고하여, 본 발명은 극자외선(EUV) 리소그래픽 집적 회로 웨이퍼 제조를 위한 방법 및 시스템에 구체화될 수 있다. 본 발명의 EUV 제조 시스템은 레티클 패터닝 이전에 블랭크 내에 식별되는 결함들을 완화시키기 위하여 마스크 보상을 구현하기 위해 필요한 툴들을 포함한다. 또한, 마스크가 레티클을 생성하기 위해 패터닝된 이후에, 레티클은 블랭크의 검사 동안 알아차려지지 못했거나 또는 패턴 보상을 통해 완전히 완화되지 않은 임의의 결함들을 식별하기 위해 검사된다. 보수 툴은 그 후 패터닝된 레티클에서 식별된 임의의 잔여 결함들을 보수하는데 사용될 수 있다. 제조에서 다수의 결함들이 다뤄질 수 있으나, 결함들은 설명의 편의를 위해 단수로 설명될 수 있다.
도 1은 본 발명의 일 실시예에 따른 EUV 제조 시스템(10)의 기능적 블록도이다. 본 발명의 일 양상에서, 다중-층 검사 스테이션(12)은 다수의 초점면들에서 패터닝된 레티클들 및 EUV 마스크 블랭크들을 검사하는데 사용될 수 있다. 흔히 이용가능한 검사 스테이션들이 193 nm에서 작동하나, 본 기술분야의 당업자들은 검사 기술들이 EUV 체제에서(예를 들어, 13.5 nm) 작동하도록 확장될 수 있음을 인식할 것이다. 이로써, EUV 기반 검사 시스템들은 IC 웨이퍼들 위에 패턴들을 에칭하는데 이용되는, 리소그래픽 프로세스들에서 사용된 EUV 파장에 매칭되도록 구성될 수 있다. EUV 마스크 블랭크들 및 리소그래픽 마스크들을 검사하기 위한 방법들 및 시스템들은 일반적으로 미국 특허 번호 제6,963,395호 및 미국 특허 번호 제7,564,545호에 각각 설명되며, 이들은 인용에 의해 본 명세서에 포함된다. 게다가, 패턴 마스크 설계 시스템(14)은 IC 웨이퍼들에 대한 마스크 패턴들을 설계하는데 사용될 수 있다. 이것은 원하는 IC 회로들에 대한 공칭(비-보상된) 패턴들의 개발 및 검사 스테이션(12)에서 함께 식별된 블랭크들 내의 결함들 주위에서 작용하기 위한 보상된 패턴들의 개발을 포함한다. 패턴 마스크 설계 시스템(14)은, 공칭 및 보상된 패턴들이 검사 스테이션(12)에 의하여 식별된 결함들을 고려하여 작동하는 것으로 기대될 수 있는 방법을 결정하기 위하여 13.5 nm에서 마스크 패턴들의 동작을 시뮬레이팅하는 리소그래픽 시뮬레이터(16)와 함께 작동한다. 일단 마무리되면, 보상된 패턴은 패턴 마스크 데이터베이스(18)에 저장된다. 패턴 마스크 기록기(20)는 그 후 패턴 마스크 데이터베이스(18)로부터 선택된 패턴을 획득하고, 레티클(패터닝된 마스크)을 생성하기 위하여 EUV 마스크 블랭크 위에 선택된 패턴을 기록할 수 있다.
이 특정 실시예에서, EUV 제조 시스템(10)에서는, 바람직하게는 레티클 기록 스테이지에 이어, 블랭크 검사 동안 알아차려지지 못했거나 패턴 보상을 통해 완전히 완화되지 못할 수 있는 임의의 결함들을 식별하기 위하여 검사 스테이션(12)을 이용한 프린팅된 레티클의 검사가 뒤따른다. 리소그래픽 시뮬레이터(16)는 프린팅된 레티클에서 식별된 임의의 잔여 결함들이 레티클로 에칭된 IC 웨이퍼들의 에러들을 야기할 확률이 있을지 여부를 결정하기 위하여 레티클로 생성될 IC 웨이퍼들의 동작을 시뮬레이팅하는데 다시 한번 사용될 수 있다. 이 스테이지에서 프린팅된 레티클에서 결함이 식별되면, 효율적인 보수를 결정하기 위하여 보수들이 제안되고 리소그래픽 시뮬레이터(16)로 시뮬레이팅된다. 효율적인 보수가 결정되었으면, 패턴 보수 툴(22)은 보수를 구현한다. 웨이퍼 패브리케이터(24)는 그 후 보수된 레티클을 사용하여 IC 웨이퍼들을 에칭하는데 사용될 수 있다.
도 2a는 본 발명의 일 실시예에 따른, 보정불가능한 결함(22)을 포함하는 EUV 마스크 블랭크(20)의 개념적 예시도이다. 도 2a-2c는 흡수제 영역들을 나타내는 해치드(hatched) 영역들 및 반사성 다중층 영역들을 나타내는 블랭크(넌-해치드(non-hatched)) 영역들을 포함한다는 것을 유념한다. 이 예에서, 결함은 레티클의 반사성 다중층 영역 상에 전체적으로 결함을 위치시킴으로써 완화될 수 있는 위상 결함(phase defect)을 포함한다. 도 2b는 보정불가능한 결함(22)을 포함하는 EUV 마스크 블랭크(20) 상에 위치설정된 공칭(비-보상된) 마스크 시뮬레이션(24)의 개념적 예시도이며, 흡수제 트레이스들(해치드 영역) 중 하나가 결함(22) 위에 놓인다. 이 결함은 보상하기에 너무 큰데, 이는 흡수제가 결함을 방지하기 위하여 용이하게 변경될 수 없기 때문이다. 이 종류의 결함을 방지하기 위하여, 마스크는 흡수제 트레이스들이 결함 위에 놓이지 않도록 재위치설정된다. 도 2c는 보정불가능한 결함(22)을 방지하기 위하여 EUV 마스크 블랭크(20) 상에 위치설정된 재배치된 마스크(24')의 개념적 예시도이다. 이 접근법은 결함의 완화에 효율적이나, EUV 블랭크 재료의 낭비를 초래하는데, 이는 EUV 마스크 블랭크의 일부 부분들이 레티클 제조를 위해 사용되지 않기 때문이다. 유사하게, 원하는 마스크 패턴을 정의하는 트레이스들이 흡수성보다는 차라리 반사성인 경우, 그것의 효과를 완화시키기 위해 레티클의 흡수성 부분 내에 결함을 위치시키는데 동일한 기법들이 사용될 수 있다. 이와 관련하여, 결함의 효과를 제거하거나 감소시키기 위하여 결함을 커버하는데 흡수제 재료가 사용될 수 있다.
도 3a-3c는 본 발명의 실시예들에 따른, 보정가능한 결함(32)을 포함하는 EUV 마스크 블랭크(20)의 개념적인 예시도를 예시한다. 본 발명의 다른 양상을 예시하기 위하여, 도 3a-3c는 흡수제 영역들을 나타내는 해치드 영역들 및 반사성 다중층 영역들을 나타내는 블랭크(넌-해치드) 영역들을 포함한다. 도 3a는 보정가능한 결함(32)을 포함하는 EUV 마스크 블랭크(20)의 개념적인 예시도이다. 도 3b는 보정가능한 결함(32)을 포함하는 EUV 마스크 블랭크(20) 상에 위치설정된 공칭 마스크 시뮬레이션(24)을 추가로 예시하며, 흡수제 트레이스들 중 하나가 결함 위에 놓인다. 이 예에서 다시, 결함은 반사성 영역 내에 결함을 위치시킴으로써 완화될 수 있는 위상 결함을 포함할 수 있다. 이 결함은 보상을 위해 충분히 작은데, 이는 영향을 받은 흡수제 트레이스가 결함을 방지하기 위하여 용이하게 변경될 수 있기 때문이다. 이 종류의 결함을 완화시키기 위하여, 영향을 받은 트레이스는, 일단 마스크가 프린팅되면 결함이 반사성 영역 내에 전체적으로 위치될 것이고, 흡수제 트레이스들이 결함 위에 존재하지 않도록 변경될 것이다. 도 3c는 EUV 마스크 블랭크(20) 상에 위치설정되는 보상된 마스크(24")의 개념적 예시도이며, 여기서 흡수제 트레이스(해치드 영역)은 보정가능한 결함(32)이 흡수제 트레이스에 영향을 주지 않도록 변경된다. 이 타입의 마스크 보상은 제조 프로세스에서 EUV 블랭크 재료의 낭비를 최소화하기 위하여 마스크를 재배치해야할 필요 없이 결함의 영향을 완화시킨다. 이전의 예에서와 같이, 원하는 마스크 패턴들을 정의하는 트레이스들이 흡수성보다는 반사성인 경우, 그것의 효과를 완화시키기 위하여 레티클의 흡수제 부분 내에 결함을 위치시키는데 동일한 기법이 사용될 수 있다.
본 발명의 또 다른 양상을 예시하기 위하여, 도 4a-4c는 흡수제 영역들을 나타내는 해치드 영역들 및 반사성 다중층 영역들을 나타내는 블랭크(넌-해치드) 영역들을 포함한다. 그러나 이 예에서, 결함은 흡수제 아래에 결함을 위치시킴으로써 완화될 수 있는 위상 결함일 수 있다. 도 4a는 보정가능한 결함(32)을 포함하는 EUV 마스크 블랭크(20)의 개념적 예시도이다. 도 4b는 보정가능한 결함(32)을 포함하는 EUV 마스크 블랭크(20) 상에 위치설정된 공칭 마스크 시뮬레이션(24)의 개념적 예시도이며, 흡수제 트레이스들 중 하나가 결함 위에 놓인다. 이 결함은 보상을 위해 충분히 작은데, 이는 영향을 받은 트레이스가 결함을 완화시키기 위하여 용이하게 변경될 수 있기 때문이다. 이 종류의 결함을 완화시키기 위하여, 영향을 받은 트레이스는, 일단 마스크가 프린팅되면 결함이 흡수제(해치드 영역)에 의하여 전체적으로 커버되도록 그리고 반사성 영역(넌-해치드 영역)이 결함 위에 놓이지 않도록, 변경된다. 도 4c는 보정가능한 결함(32)이 흡수제에 의하여 커버되도록 변경된 흡수제 트레이스(해치드 영역)으로 EUV 마스크 블랭크(20) 상에 위치설정되는 보상된 마스크(24"')의 개념적 예시도이다. 이 타입의 마스크 보상들은 제조 프로세스에서 EUV 블랭크 재료의 낭비를 최소화하기 위하여 마스크를 재배치할 필요 없이 결함을 완화시킨다. 이전의 예들에서와 같이, 원하는 마스크 패턴을 정의하는 트레이스들이 반사성이기보다는 흡수성인 경우, 그것의 효과를 완화시키기 위하여 레티클의 반사성 부분 내의 결함을 위치시키는데 동일한 기법이 사용될 수 있다.
도 5a는 본 발명의 일 실시예에 따른, 13.5 nm 광을 반사하도록 구성되는 다중층(43)(예를 들어, Mo/Si 다중층) 및 LTE 기판(44) 상에 형성된 버퍼 필름(42)을 포함하는, 패터닝된 레티클(40)의 개념적 예시도이다. 흡수제(46)를 포함하는 마스크 패턴이 반사성 영역(48)을 정의하기 위하여 버퍼(42) 위에 프린팅되었다. 흡수제(46)는 통상적으로 IC 웨이퍼 위에 에칭될 원하는 이미지에 대응하는 한편, 반사성 영역(48)은 IC 웨이퍼 위에 흡수제에 의하여 정의되는 원하는 패턴을 에칭하기 위해 노출될 웨이퍼 상의 영역에 대응한다. 몇몇 경우들에서, 블랭크 내의 결함은 블랭크들의 검사를 통해 알아차려지지 않거나 또는 패턴 보상을 통해 완전히 완화되지 않을 수 있으며, 이는 패터닝 이후에 레티클 내의 결함을 초래한다. 1 nm만큼 작은 반사성 트레이스 내의 범프 또는 피트(pit)는 레티클로 에칭된 IC 웨이퍼들에 악영향을 미치기에 충분히 큰 위상 결함을 야기할 수 있다.
도 5b는 본 발명의 일 실시예에 따른, 반사성 트레이스(48)의 영역 내에 이 타입의 레티클 결함(50)을 포함하는 패터닝된 레티클(40)의 개념적 예시도이다. 레티클 결함(50)이 일단 식별되었으면, 레티클 보수 툴(52)은 결함을 보수하도록 시도하는데 사용될 수 있으며, 이는 다수의 경우들에서 효과적이다. 다시, 이것은 결함의 리소그래픽 영향을 보상하기 위하여 인접한 흡수제 패턴을 변형함으로써 수행될 수 있다. 도 5b의 개념적 예시도에서, 레티클 결함(50)은 결함의 영역 내의 버퍼(42) 및 다중층(43) 아래에 놓인 LTE 기판(44) 내의 범프이다. 일 예로서, 레티클 결함(50)은 결함 위에 놓이는 임의의 흡수제를 제거하기 위하여 레티클 보수 툴(52)을 사용함으로써 완화될 수 있다. 이것은 도 5c에서 예시되며, 여기서 결함(50) 위의 임의의 흡수제는 레티클의 반사성 부분(48) 내에 전체적으로 결함을 위치시키기 위하여 제거되었다.
다른 예로서, 결함의 효과를 오프셋시키기 위하여 부가적인 다중층을 노출시키기 위해 흡수제(54)의 보상 부분을 제거함으로써, 결함(50)을 보상하는 것이 가능할 수 있다. 이 경우에, 레티클 보수 툴(52)은 도 5c에 도시된 레티클 보수(56)를 발생시키기 위해 흡수제(54)의 보상 부분을 제거하는데 사용될 수 있다. 손실 또는 초과 흡수제의 영역들은 또한 레티클을 보수하기 위하여 적절히 부가되거나 제거될 수 있다. 실제로, 오배치된, 손실된 또는 추가적 흡수제의 모든 영역들을 포함하는 모든 관찰된 결함들은 웨이퍼 제조를 위해 레티클을 클리어링(clearing)하기 이전에, 가능한 정도까지 세정(clean up)된다.
발명의 다른 양상에 따라, 도 9은 EUV 제조 시스템(10)의 결함 식별 및 완화 피쳐들(50)을 예시하는 요약 레벨 흐름도이다. 단계(52)에서, EUV 마스크 블랭크들은 다수의 레벨들에서 검사된다. 결함들이 식별되는 경우, 프로시져는 레티클 패터닝으로 직접 진행된다. 그러나 결함이 식별되는 경우, 결함은 위치, 사이즈 및 깊이에 관하여 특징화된다. 공칭 마스크 패턴은 IC 기능에 대한 결함의 기대 영향을 결정하기 위하여 결함을 고려하여 시뮬레이팅된다. 결함이 보정하기에 너무 심각하다면, 도 2a-2c에 예시된 바와 같이 보정불가능한 결함을 방지하기 위하여 패턴에 대한 상이한 위치가 결정되고, 프로시져는 블랭크 상의 상이한 위치에서 패턴에 대해 다시 시작된다.
결함이 보정될 수 있는 경우, 도 3a-3c 및 4a-4c에 예시된 바와 같이, 단계(52)에는 단계(54)가 후속되며, 단계(54)에서는 결함을 완화시키기 위해 보상된 패턴이 전개된다. 보상된 마스크는 결함의 효과에 대응하거나 이를 방지하는데 임의의 제안된 보상이 효과적임을 보장하기 위해 시뮬레이팅된다. 일단 효과적인 보상된 패턴이 개발되고, 시뮬레이팅되고, 확인되었으면, 단계(54)에는 단계(56)가 후속되며, 단계(56)에서는 보상된 패턴이 패턴 데이터베이스에 저장되고, 또한 패터닝된 마스크 또는 패터닝된 레티클로서 지칭되는 레티클을 생성하기 위하여 프린팅된다.
단계(56)에는 단계(58)가 후속되며, 단계(58)에서는 블랭크 검사 동안 알아차려지지 못했거나 또는 패턴 보상을 통해 완전히 완화되지 않은 임의의 결함들을 식별하기 위하여 패터닝된 레티클이 검사된다. 일 실시예에서, 패턴 검사는 UV 체제(예를 들어, 193 nm 또는 13.5 nm)에서 광학적 검사를 위해 구성되는 검사 툴과 같은(그러나 이에 제한되는 것은 아님) 광학적 검사 툴을 이용하여 수행될 수 있다. 다른 실시예에서, 패턴 검사는 주사형 전자 현미경과 같은(그러나 이에 제한되는 것은 아님) 전자-빔 검사 툴을 이용하여 수행될 수 있다. 결함이 식별되는 경우, 패터닝된 레티클은 레티클로 에칭된 IC 웨이퍼들 상에 결함의 잠재적인 영향을 결정하기 위하여 시뮬레이팅된다. 결함이 IC 웨이퍼에서의 잠재력을 초래할 수 있는 경우, 효율적인 보수를 결정하기 위하여 보수들이 제안되고 시뮬레이팅된다. 일단 효율적인 보수가 개발되고, 시뮬레이팅되고, 확인되었으면, 단계(58)에는 단계(60)가 후속되며, 도 5a-c에 예시된 바와 같이, 단계(60)에서 보수 툴은 프린팅된 레티클 상에 보수를 구현하는데 사용된다. 레티클은 그 후 IC 웨이퍼 제조를 위해 준비된다.
도 7은 EUV 리소그래픽 집적 회로 웨이퍼 제조 프로세스(100)를 예시하는 더욱 상세한 흐름도이다. 단일 결함이 설명될 것이나, 프로시져에서 다수의 결함들이 다뤄질 수 있으며, 패턴이 에러가 없는 IC 웨이퍼 제조를 보장하기 위하여 효과적으로 설계되고, 검사되고, 시뮬레이팅되고, 보상되고 및/또는 보수될 때마다, 프로시져가 IC 웨이퍼 제조로 진행될 것임이 이해될 것이다. 단계(102)에서, EUV 마스크 블랭크는 결함을 식별하기 위하여 다수의 초점면들에서 검사된다. 단계(102)에는 단계(104)가 후속되며, 단계(104)에서는 기준 마크들에 대하여 결함 이미지 및 위치가 레코딩된다. 단계(104)에는 단계(106)가 후속되며, 단계(106)에서는 결함의 깊이, 높이 및 사이즈를 결정하기 위해 결함의 이미지가 분석된다. 블랭크 검사의 결과들은 블랭크 결함들의 맵으로 컴파일링된다. 단계들(102-106)은 통상적으로 다중-층 검사 스테이션(12)에 의해 수행된다.
단계(106)에는 단계(108)가 후속되며, 단계(108)에서는 블랭크 결함들의 맵에서 반영된 바와 같이 결함의 존재 하에서 원하는 IC를 위한 공칭 패턴이 시뮬레이팅된다. 단계(108)에는 단계(110)가 후속되며, 단계(110)에서는 보상된 패턴을 개발하고, 시뮬레이팅하고, 확인하기 위하여, 대안적인 마스크 배치 및 보상이 개발되고 시뮬레이팅된다. 단계들(108-110)은 통상적으로 리소그래픽 시뮬레이터(16)과 협력하여 패턴 마스크 설계 시스템(14)에 의해 수행된다. 일단 보상된 패턴이 적절히 설계되고, 시뮬레이팅되고, 확인되었으면, 단계(110)에는 단계(112)가 후속되며, 단계(112)에서는 보상된 패턴이 패턴 마스크 데이터베이스(18)에 저장되고, 레티클을 생성하기 위하여 패터닝된 마스크를 프린팅하기 위해 패턴 마스크 기록기(20)에 의하여 사용된다.
EUV 리소그래픽 집적 회로 웨이퍼 제조 프로세스(100)는 도 8에서 계속된다. 단계(112)에는 단계(114)가 후속되며, 단계(114)에서는 이 때 다수의 초점면들에서 프린팅된 레티클을 검사하기 위해, 그리고 블랭크 검사 동안 알아차려지지 못했거나 또는 패턴 보상을 통해 완전히 완화되지 못한 임의의 결함들을 식별하기 위하여 다중-층 검사 스테이션이 다시 사용된다. 일 실시예에서, 광학적 검사 툴(예를 들어, UV 체제에서 작동하는 검사 툴)을 이용하여 패턴 검사가 수행될 수 있음이 다시 유념된다. 다른 실시예에서, 전자-빔 검사 툴(예를 들어, SEM)을 이용하여 패턴 검사가 수행될 수 있다. 114의 검사 단계는 레티클 결함들의 맵을 초래한다. 단계(114)에는 단계(116)가 후속되며, 단계(116)에서 레티클 결함들의 맵은 패턴 보상에 의해 구현된 결함 완화의 평가 및 분석을 용이하게 하기 위하여 블랭크 결함들의 맵에 맞추어 정렬된다. 단계(116)에는 단계(118)가 후속되며, 단계(118)에서는 레티클로 에칭된 IC 웨이퍼들의 동작에 대한 결함의 잠재적 영향을 결정하기 위해 프린팅된 레티클이 시뮬레이팅된다. 단계(118)에는 단계(120)가 후속되며, 단계(120)에서 시스템은 레티클 내의 결함이 레티클로 에칭된 IC 웨이퍼들의 에러를 잠재적으로 야기할 수 있는지 여부를 결정한다. 결함이 문제가 아닌 것으로 결정되면, "아니오" 브랜치(branch)에 단계(124)가 후속되며, 여기서 IC 웨이퍼들은 레티클을 사용하여 제조된다. 결함이 레티클로 제조된 IC 웨이퍼들의 에러를 잠재적으로 야기할 수 있는 것으로 결정되는 경우, "네" 브랜치는 가능하다면 레티클 내의 결함이 보수될 수 있는 루틴(122)으로 후속된다. 단계들(116-120)은 리소그래픽 시뮬레이터(16)에 의하여 통상적으로 수행된다. 레티클 보수를 위한 루틴(120)은 도 9를 참고로 하여 하기에 더욱 상세히 설명된다.
도 9는 도 8에 도시된 단계(118)의 확장인, 레티클 보수를 위한 흐름도 루틴(120)이다. 단계(126)에서, 레티클을 위한 잠재적 보수는 레티클에 대한 잠재적 변형들의 교정 효과를 시뮬레이팅함으로써 개발된다. 단계(126)에는 단계(128)가 후속되며, 단계(128)에서 제안된 보수를 위해 보정된 패턴이 설계된다. 단계(128)에는 단계(130)가 후속되며, 단계(130)에서 보수의 효율성을 결정하기 위하여 보수된 패턴이 시뮬레이팅된다. 단계(130)에는 단계(132)가 후속되며, 단계(132)에서 제안된 보수가 효과적인지 여부가 결정된다. 제안된 보수가 효과적이지 않다면, "아니오" 브랜치는 잠재적 보수의 추가적 개발을 위해 단계(128)로 다시 되돌려진다. 시뮬레이션이 제안된 보수가 효율적일 것을 표시하는 경우, "예" 브랜치는 단계(132)로부터 단계(134)로 진행되고, 여기서 보수는 레티클 상에서 물리적으로 구현된다. 단계들(126-132)은 통상적으로 리소그래픽 시뮬레이터(16)로 수행되고, 반면에 단계(134)는 전문화된 레티클 보수 툴로 수행된다.
전술한 설명은 본 발명의 EUV 제조 시스템이 제조 프로세스 내의 여러 지점들에서 패터닝된 마스크들 및 블랭크들 내의 결함들을 검출하고 보정하는 하나의 예시적인 방법을 제공한다. 먼저, 마스크 블랭크는 블랭크의 다수의 초점면들에서 검사되고, 블랭크 내의 결함은 위치, 사이즈 및 깊이에 대하여 식별되고 특징화된다. 공칭 마스크 패턴은 그 후 회로의 동작에 대한 결함의 잠재적 효과를 결정하기 위하여 알려진 결함으로 마스크 블랭크 상에서 시뮬레이팅된다. 결함이 보정하기에 너무 심각하다면, 마스크 패턴은 결함을 방지하기 위하여 블랭크 상에 재위치설정된다. 결함이 보정가능하다면, 마스크 패턴은 결함을 방지하거나 대항하기 위하여 보상된다. 보상된 패턴은 수용가능한 회로 성능이 보상된 패턴으로부터 기대될 수 있음을 보장하기 위하여 시뮬레이팅된다.
일단 보상된 패턴이 설계되고 성공적으로 시뮬레이팅되었으면, 마스크는 레티클을 생성하기 위하여 보상된 마스크로 패터닝된다. 패터닝된 마스크(레티클)는 그 후 블랭크 검사 동안 알아차려지지 않았거나 또는 패턴 보상을 통해 완전히 완화되지 않았을 수 있는 임의의 결함들을 식별하기 위하여 레티클 내의 다수의 초점면들에서 검사된다. 잔여 결함이 식별되면, 레티클 내의 결함에 의하여 영향을 받은 바와 같은 패턴 마스크는 레티클로 생성된 회로 상의 결함의 기대 효과를 결정하기 위하여 시뮬레이팅된다. 시뮬레이션이 회로가 결함에 의해 악영향을 받을 확률이 있는 것으로 표시하는 경우, 잠재적 보수들이 설계되고 시뮬레이팅될 수 있다. 일단 효과적인 보수가 개발되고 효과적으로 시뮬레이팅되었으면, 레티클 보수 툴로 레티클(패터닝된 마스크) 상에 보수가 구현된다.
결과적으로, EUV 제조 시스템은 결함 완화를 위한 적어도 3번의 기회들을 제공한다. 첫번째로, 블랭크 내의 보정불가능한 결함을 방지하기 위하여 블랭크 상에 공칭 마스크가 위치설정될 수 있다. 두번째로, 공칭 마스크 패턴은 블랭크 내의 보정가능한 결함을 방지하거나 대항하는 보상된 마스크를 생성하기 위해 변경될 수 있다. 세번째로, 패터닝된 마스크(레티클)가 검사되고, 패턴을 프린팅하기 이전에 패턴 보상을 통해 적절히 완화되거나 알아차려지지 못한 임의의 결함이 패터닝된 레티클에서 보수된다.
EUV 마스크 블랭크 내의 결함성 영역들은 대개 일반적으로 1 nm 높이 또는 깊이, 70 nm 폭의 일반적 범위 내의 작은 범프들 또는 피트들이다. 이들 범프들 및 피트들은 기판 상에 증착된 재료들에서 또는 낮은 열팽창(LTE) 기판의 마스크 블랭크 상의 결함들로부터 발생한다. 이들 결함들로부터 반사되는 광은 대개 주변 영역에 비해 진폭이 크게 상이하지 않으나, 이것은 광학적 위상에 있어서 상당히 상이하다. 따라서, 이들 결함들은 "위상 결함들"로서 알려진다. 흡수성 패턴이 마스크 블랭크 상에 배치될 때, 이들 위상 결함들은 패턴과 광학적으로 상호작용할 것이며, IC 웨이퍼 상에 리소그래픽적으로 에칭될 때 결함 디바이스를 초래할 수 있다. 흡수제 패턴에 관한 그들의 특성들 및 위치에 따라, 위상 결함들 중 일부는 결함성 디바이스를 생성하지 않을 것인 반면, 일부는 생성할 것이다. 회로 설계자의 업무는 어느 위상 결함들이 문제가 될 수 있고, 보수되거나 보상될 필요가 있는지, 그리고 그 후 가장 효율적인 보정 동작으로 구현되는지를 결정하는 것이며, 이는 보정불가능한 결함을 방지하기 위하여 마스크를 재위치설정하는 것, 보정가능한 결함의 완화를 고려하여 마스크 패턴을 보상하는 것 및/또는 마스크가 패터닝된 이후에 레티클을 보수하는 것을 수반할 수 있다.
이를 달성하기 위하여, 회로 설계자들은 3개 차원들 모두에서의 위상 결함 사이즈에 관한 정보를 사용한다. 이 정보 및 프린팅될 흡수제 패턴에 관한 결함의 위치를 사용하여, 웨이퍼 상에 프린팅될 패턴 상의 위상 결함의 효과를 계산하는데 리소그래픽 시뮬레이션 프로그램이 사용된다. 이 효과를 고려하면, 시뮬레이션 프로그램은 웨이퍼 패턴 상의 결함의 효과를 완화시키기 위하여, 마스크를 패터닝하기 이전에 마스크 기록기에 의해 구현되는 패턴 보상을 통해, 또는 패턴이 기록된 이후 레티클을 보정하는데 사용되는 보수 툴을 이용하여, 마스크 상의 흡수제 패턴이 변형될 필요가 있는지를 결정하는데 사용될 수 있다.
종래의 결함 완화 기술은 결함들을 방지하기 위하여 블랭크 상에 마스크를 위치설정함으로써 대개 달성된다. 이것은 레티클들을 생성하기 위하여 사용될 수 있는 블랭크의 양을 감소시킨다. 종래의 기술은 패터닝된 레티클에서 식별되는 임의의 결함들을 완화시키기 위한 시도에서 마스크가 패터닝된 이후, 레티클을 변경하는데 사용될 수 있는 레티클 보수 툴을 또한 포함한다. 그러나 현재, 패터닝 이전에 EUV 마스크 블랭크들 내의 결함들을 완화시키기 위하여 보상된 마스크들을 설계하기 위해 이용가능한 시스템들은 존재하지 않는다. 본 발명은 이들 툴을 제공하고, 결함 식별 및 완화의 부가적인 양상들과 마스크 보상을 조합한다. 결과적인 프로시져들은, 블랭크 내에서의 그리고 패터닝된 레티클 내에서의 다수의 레벨들의 검사, 블랭크 및 레티클 결함 특징화, 시뮬레이션, 마스크의 정책적 배치, EUV 마스크 블랭크들에서 식별되는 결함들을 완화시키기 위한 마스크의 보상, 보상된 마스크 패턴들을 기록기 데이터베이스에 저장하는 것, 공칭(비-보상된) 및 보상된 마스크들의 패터닝, 및 레티클들이 프린팅된 이후 패터닝된 마스크 보수의 다수의 애플리케이션을 포함한다.
첫번째 단계는 위상 결함들을 포착하는 검사 시스템을 사용하는 다중-층 마스크 블랭크를 검사하는 것이다. 이 타입의 시스템의 일 예는 PCT 특허 출원 WO 2010/147846에 설명되며, 이는 인용에 의해 본 명세서에 통합된다. 흔히 이용가능한 시스템들은 약 193 nm의 파장의 자외선광을 사용한다. 검사 방법들은 약 13.5 nm의 파장으로 확장될 수 있고, 이것이 IC 웨이퍼 상에 패턴들을 프린팅하는데 사용되는 EUV 리소그래픽 파장에 매칭된다는 것이 여기서 고려된다. 본 발명의 EUV 제조 시스템의 새로운 양상들은 어느 경우에든 적용된다.
두번째 단계는 적어도 2개의 상이한 초점면들에서 포착된 그것의 이미지를 분석함으로써 결함을 특징화하는 것이다. 이들 이미지들은 예를 들어 검출기 상의 2개의 필드들을 이미지화함으로써 검사 단계 동안 포착될 수 있으며, 각각의 필드는 상이한 이미지 초점면에 있다. 이들 이미지들은 또한 상이한 초점 위치들에서 마스크의 동일한 영역의 다수의 스캔들에 의해 포착될 수 있다. 쓰루-포커스(through-focus) 이미지들을 분석함으로써, 3차원의 결함 사이즈에 관한 정보가 획득된다. 이를 달성하기 위하여 다수의 알려진 방법들이 존재하며, 이들 중 어느 것이든 본 시스템에서 이용될 수 있다. 게다가, 마스크 블랭크 상의 기준 마크들에 관련한 정확한 결함 위치들은 분석에 있어서의 추후의 사용을 위해 레코딩된다.
결함 위치들 및 사이즈들은 그 후 블랭크 내의 결함들의 악효과를 완화시키기 위하여 흡수제 패턴의 광학적 배치 및/또는 변형을 결정하는 패터닝된 마스크 설계 프로그램으로 입력된다. 종래의 기술에 의해 이용되는 바와 같이, 결함들의 효과들을 완화시키기 위하여 흡수제 패턴의 배치 변화만을 허용하는 것은, 단지 위상 결함들의 수가 적을 경우에만 효과적이다. 위상 결함들을 보상하기 위하여 흡수제 패턴의 형상을 변형시키는 것은 잠재적으로 블랭크들의 이용을 향상시키기 위하여 많은 개수의 결함들과 함께 작용할 수 있다.
제3 단계는 흡수제 재료가 패터닝된 이후에 레티클의 보수를 수반한다. 여기서 레티클, 이제는 마스크로 패터닝된 레티클은 흡수제 패턴 내의 결함들에 대해 검사된다. 블랭크 내의 결함들의 맵은 통상적으로 패턴 보상을 통해 적절히 완화되지 않은 결함들 또는 부가적인 결함들의 식별을 돕기 위해 중첩되고, 레티클의 이미지에 맞추어 정렬된다. 블랭크 검사 단계로부터 위상 결함 위치 및 사이즈에 관한 이전의 정보를 사용하여, 부가적인 결함들은 그들의 마스크 블랭크 검사 단계에서 검출되지 않았더라도 식별되고 특징화될 수 있다. 식별된 위상 결합들이 보수될 필요성이 있는지 여부를 결정하기 위하여, 리소그래픽 시뮬레이션 단계가 다시 이용될 수 있다.
대안적으로 또는 부가적으로, 리소그래피 파장에서 작동하는 에어리얼 이미징 시스템(aerial imaging system, AIMS)은, 가능한 결함 결과들이 웨이퍼 상에 프린팅된 패턴의 에러를 초래하는 것으로 기대될 수 있는지 결정하는데 사용될 수 있다. 약 13.5 nm에서 작동하는 AIMS 툴이 레티클을 직접 이미지화하기 위해 이용가능하지 않다면, 13.5 nm에서의 시뮬레이션은 통상적으로 대용으로서 사용된다. 현재는 13.5 nm의 EMT 파장에서 작동하는 AIMS 시스템들 또는 검사가 존재하지 않는다. 이러한 이유로, 약 193 nm의 파장을 이용한 검사가 13.5 nm에서의 리소그래픽 시뮬레이션과 조합하여 이용된다. 패터닝된 마스크 검사 결과들은 패턴 보상을 통해 구현된 완화의 평가를 돕기 위해 블랭크 검사 결과들과 조합된다.
일 실시예에서, 이 조합은 패터닝된 마스크 검사 결과들 및 블랭크의 결함 맵들을 비교하는 다음의 특정 단계들로 구성된다. 패터닝된 마스크 검사 및 블랭크 검사로부터의 결함 맵들은 검사들 양자 모두에서 검출된 위상 결함들이 좌표들에서 매칭되도록, 오버레이(overlay)된다. 블랭크 검사 결함 맵으로부터, 패터닝된 마스크 검사에서 관찰되지 않은 이들 위상 결함들은 패턴에 관하여 배치될 수 있다. 각각의 위상 결함에 대해, 리소그래픽 시뮬레이션은 결함이 웨이퍼 상에서 프린팅된 패턴의 에러를 생성하는 것으로 기대되는지 여부를 결정하기 위하여 실행된다. 에러가 예측되는 경우, 시뮬레이션은 보수 툴에 의해 보수가 이루어질 수 있는 패턴의 변형을 제안한다. 제안된 보수의 품질은 제안된 보수의 이미지를 획득하고 리소그래피 시뮬레이터를 다시 가동함으로써 확인된다. 일단 시뮬레이션을 통해 제안된 보수의 효과가 확인되었으면, 보수 툴을 이용하여 패터닝된 레티클 상에서 보수가 구현된다.
프린팅된 레티클 내의 결함들을 검출하는데 있어서의 하나의 문제는 193 nm 검사가 마스크 표면에서 또는 표면 근처에서만 관찰될 수 있다는 것인 반면, 13.5 nm 리소그래피 시스템은 결함 주변에 더 깊은 다중-층 구조물에 의해 영향을 받는다는 점이다. 그러나 다중-층 블랭크에 대한 제작 프로세스가 일단 구축되면, 결함 주변의 다중-층 구조물이 비교적 잘 알려질 것이다. 13.5 nm 리소그래픽 시뮬레이션에서 사용될 수 있는 2개 또는 3개의 다중-층 결함 모델들이 존재할 수 있다. 본 기술분야의 당업자는 기술과 함께 경험이 발전함에 따라 모델들이 정제될 수 있음을 이해할 것이다.
EUV 패터닝된 마스크들에서의 위상 결함들의 효과들을 완화시키기 위한 방법에 이들 수개의 기법들을 조합하는 것은, 식별된 결함들 전부 주변에 마스크들을 배치하는 것과 대조적으로, 특정 결함들을 보상하는 능력으로부터 발생하는 블랭크들의 더욱 효율적인 이용을 초래한다. 또한, IC 제조 이전의 레티클 검사 및 보수의 제2 레벨은 훨씬 더 적은 결함성 IC 웨이퍼들의 제조를 초래한다.
본 명세서에 설명된 모든 시스템들 및 방법들은 방법 실시예들의 하나 이상의 단계들의 결과들을 저장 매체에 저장하는 단계를 포함할 수 있다. 결과들은 본 명세서에 설명된 결과들 중 임의의 것을 포함할 수 있으며, 본 기술분야에 알려진 임의의 방식으로 저장될 수 있다. 저장 매체는 본 명세서에 설명된 임의의 저장 매체에 또는 본 기술분야에 알려진 임의의 다른 적절한 저장 매체를 포함할 수 있다. 결과들이 저장된 이후, 결과들은 저장 매체에서 액세스되고, 본 명세서에 설명된 방법 또는 시스템 실시예들 중 임의의 것에 의해 사용되고, 사용자에게 디스플레이되기 위해 포맷팅되고, 다른 소프트웨어 모듈, 방법 또는 시스템 등에 의해 사용될 수 있다. 게다가, 결과들은 "영구적으로" 또는 "반영구적으로", 일시적으로 또는 임의의 시간 기간 동안 저장될 수 있다. 예를 들어, 저장 매체는 랜덤 액세스 메모리(RAM)일 수 있으며, 결과들은 반드시 저장 매체에 무기한으로 지속될 필요가 없을 수 있다.
본 기술분야의 당업자들은 프로세스들 및/또는 시스템들 및/또는 본 명세서에 설명된 다른 기술들이 영향을 받을 수 있는 다양한 매개체(vehicle)들(예를 들어, 하드웨어, 소프트웨어 및/또는 펌웨어)이 존재하고, 프로세스들 및/또는 시스템들 및/또는 다른 기술들이 사용되는 맥락에 따라 선호되는 매개체가 변화할 것임을 인식할 것이다. 예를 들어, 시행자가 속도 및 정확성이 가장 중요한 것으로 결정하면, 시행자는 주로 하드웨어 및/또는 펌웨어 매개체를 선택할 수 있다; 대안적으로, 플렉서빌리티(flexibility)가 가장 중요한 경우, 시행자는 주로 소프트웨어 구현을 선택할 수 있다; 또는 또 다른 대안으로, 시행자는 하드웨어, 소프트웨어 및/또는 펌웨어의 몇몇 조합을 선택할 수도 있다. 따라서, 본 명세서에 설명된 프로세스들 및/또는 디바이스들 및/또는 다른 기술들이 영향을 받을 수 있는 수 개의 가능한 매개체들이 존재하며, 이용될 임의의 매개체가 개발될 맥락 및 시행자의 특정 염려들(예를 들어, 속도, 플렉서빌리티 또는 예측가능성)에 따른(이들 중 임의의 것은 변화할 수 있음) 선택이라는 점에 있어서, 이들 중 어느 것도 다른 것에 대해 선천적으로 우수하지는 않다. 본 기술분야의 당업자는 구현예들의 광학적 양상들이 통상적으로 광학적 경향의 하드웨어, 소프트웨어 및/또는 펌웨어를 이용할 것임을 인식할 것이다.
본 기술분야의 당업자들은, 이것은 본 명세서에서 진술된 방식으로 디바이스들 및/또는 프로세스들을 설명하기 위해 본 기술분야에서 공통적임을 인식하고, 그 후에 그러한 설명된 디바이스들 및/또는 프로세스들을 데이터 프로세싱 시스템들로 통합하기 위하여 공학적 경험을 사용할 것이다. 즉, 본 명세서에 설명된 디바이스들 및/또는 프로세스들 중 적어도 일부는 타당한 양의 실험을 통해 데이터 프로세싱 시스템으로 통합될 수 있다. 본 기술분야의 당업자들은 통상적인 데이터 프로세싱 시스템이 일반적으로 시스템 유닛 하우징, 비디오 디스플레이 디바이스, 휘발성 및 비휘발성 메모리와 같은 메모리, 마이크로프로세서들 및 디지털 신호 프로세서들과 같은 프로세서들, 운영 체제와 같은 컴퓨터 엔티티들, 드라이버들, 그래픽 사용자 인터페이스들 및 애플리케이션 프로그램들, 터치 패드 또는 스크린과 같은 하나 이상의 상호작용 디바이스들, 및/또는 피드백 루프들 및 제어 모터들(예를 들어, 위치 및/또는 속도를 감지하기 위한 피드백; 컴포넌트들 및/또는 수량들을 조정 및/또는 이동시키기 위한 제어 모터들)을 포함하는 제어 시스템들 중 하나 이상을 포함한다는 것을 인식할 것이다. 통상적인 데이터 프로세싱 시스템은 데이터 컴퓨팅/통신 및/또는 네트워크 컴퓨팅/통신 시스템들에서 통상적으로 발견된 것들과 같은, 임의의 적절한 상업적으로 이용가능한 컴포넌트들을 이용하여 구현될 수 있다.
본 명세서에 설명된 내용은 때때로 상이한 다른 컴포넌트들 내에 포함되거나 상이한 다른 컴포넌트들과 연결된, 상이한 컴포넌트들을 예시한다. 그러한 도시된 아키텍쳐들은 단지 예시적인 것이며, 사실상 동일한 기능을 달성하는 다수의 다른 아키텍쳐들이 구현될 수 있음이 이해될 것이다. 개념적으로, 동일한 기능을 달성하기 위한 컴포넌트들의 임의의 배열은, 원하는 기능이 달성되도록 효율적으로 "연관"된다. 따라서 특정 기능을 달성하기 위하여 조합된 본 명세서의 임의의 2개의 컴포넌트들은 아키텍쳐들 또는 그들 사이의 컴포넌트들과 무관하게, 원하는 기능이 달성되도록 서로 "연관되는" 것으로 보여질 수 있다. 유사하게, 그렇게 연관된 임의의 2개의 컴포넌트들은 또한 원하는 기능을 달성하기 위하여 서로 "연결"되거나 또는 "결합"되는 것으로 보여질 수 있으며, 그렇게 연관될 수 있는 임의의 2개의 컴포넌트들은 원하는 기능을 달성하기 위하여 서로에 "결합가능한" 것으로 또한 보여질 수 있다. 결합가능한 것의 특정 예들은, 물리적으로 메이팅가능한(mateable) 그리고/또는 물리적으로 상호작용하는 컴포넌트들 및/또는 무선으로 상호작용가능한 그리고/또는 무선으로 상호작용하는 컴포넌트들 및/또는 논리적으로 상호작용하는 그리고/또는 논리적으로 상호작용가능한 컴포넌트들을 포함한다(그러나 이에 제한되는 것은 아님).
본 명세서에 설명된 본 발명의 내용의 특정 양상들이 도시되고 설명되었으나, 본 명세서의 교시들에 기반하여, 본 명세서에 설명된 내용 및 그것의 더 넓은 양상들을 벗어나지 않고 변화들 및 변형들이 이루어질 수 있음이 본 기술분야의 당업자들에게 명백할 것이며, 따라서 첨부된 청구항들은 본 명세서에 설명된 주제의 진의 및 범위 내에서와 같은 그러한 모든 변화들 및 변형들을 본 발명의 범위 내에 포함하는 것이다.
본 발명의 특정 실시예들이 예시되었으나, 전술한 개시내용의 범위 및 진의를 벗어나지 않고 본 기술분야의 당업자들에 의해 발명의 다양한 변형들 및 실시예들이 만들어질 수 있음이 명백하다. 따라서 발명의 범위는 여기에 첨부된 청구항들에 의해서만 제한되어야 한다.
본 개시물 및 그것의 수반되는 장점들의 다수는 전술한 설명에 의해 이해될 것으로 여겨지며, 다양한 변화들이 발명의 소재의 장점들 모두를 희생하지 않고 또는 개시된 내용을 벗어나지 않고, 컴포넌트들의 형태, 구성 및 배열에 대한 다양한 변화ㄷ르이 이루어질 수 있음이 명백할 것이다. 설명된 형태는 단지 설명을 위한 것이며, 하기의 청구항들의 의도는 그러한 변화들을 아우르고 포함하는 것이다.
전술한 내용의 관점에서, 본 발명은 EUV 집적 회로 제조에서 결함 식별 및 완화에 있어서의 상당한 향상들을 제공한다는 것이 이해될 것이다. 본 기술분야의 당업자들은 상기 설명된 특정 방법들 및 시스템들에 대한 다수의 변형들 및 각색들이 하기의 청구항들에 의해 정의되는 바와 같은 발명의 진의 및 범위 내에서 구현될 수 있음을 이해할 것이다.
Claims (24)
- 극자외선 리소그래픽(extreme ultraviolet lithographic, EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법에 있어서,
EUV 마스크 블랭크를 획득하는 단계;
상기 블랭크의 영역 상에 공칭(nominal) 마스크를 위치시키는 단계 ― 상기 공칭 마스크는 하나 이상의 웨이퍼들 위에 집적 회로를 에칭하기 위한 레티클(reticle)을 생성하기 위하여 흡수성 트레이스(absorptive trace)들을 상기 블랭크 상에 생성하기 위해 흡수제(absorber)를 프린팅하도록 구성된 패턴을 포함함 ― ;
상기 블랭크 내의 다수의 초점면(focal plane)들에서 상기 공칭 마스크의 영역 내의 상기 블랭크를 검사하는 단계;
상기 공칭 마스크의 영역에서 상기 블랭크 내의 결함을 식별하는 단계;
상기 결함들을 사이즈 및 위치에 관하여 특징화하는 단계;
상기 블랭크에 대한 결함 맵을 생성하기 위하여 상기 결함을 맵핑하는 단계;
상기 블랭크에 대한 결함 맵 및 상기 공칭 마스크를 사용하여 상기 집적 회로를 시뮬레이팅하는 단계;
상기 블랭크 내의 상기 결함의 효과를 완화시키기 위하여 보상된 마스크를 설계하는 단계;
상기 블랭크에 대한 결함 맵 및 상기 보상된 마스크를 사용하여 상기 집적 회로를 시뮬레이팅하는 단계; 및
레티클을 생성하기 위하여 상기 블랭크 상에 상기 보상된 마스크를 프린팅하는 단계
를 포함하는, 극자외선 리소그래픽(EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법. - 제1항에 있어서,
상기 레티클을 사용하여 하나 이상의 웨이퍼들 위에 상기 집적 회로를 에칭하는 단계를 더 포함하는, 극자외선 리소그래픽(EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법. - 제1항에 있어서,
다수의 초점면들에서 상기 레티클을 검사하는 단계;
상기 레티클에 대한 결함 맵을 생성하기 위하여 상기 레티클 내의 결함을 식별하고, 특징화하고, 맵핑하는 단계;
상기 레티클에 대한 결함 맵 및 상기 보상된 마스크를 사용하여 상기 집적 회로를 시뮬레이팅하는 단계;
상기 레티클 내의 결함을 완화시키기 위하여 제안된 레티클 보수(repair)를 설계하는 단계;
상기 레티클에 대한 결함 맵 및 상기 제안된 레티클 보수를 사용하여 상기 집적 회로를 시뮬레이팅하는 단계; 및
레티클을 보수하는 단계
를 더 포함하는, 극자외선 리소그래픽(EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법. - 제3항에 있어서,
상기 보수된 레티클을 사용하여 하나 이상의 웨이퍼들 위에 상기 집적 회로를 에칭하는 단계를 더 포함하는, 극자외선 리소그래픽(EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법. - 제1항에 있어서,
상기 레티클에 대한 결함 맵을 생성하기 위하여 상기 레티클 내의 결함을 식별하고, 특징화하고, 맵핑하는 단계는, 상기 레티클 내의 결함을 식별하는 것을 돕기 위해 상기 레티클에 대한 결함 맵에 맞추어 상기 블랭크에 대한 결함 맵을 정렬하는(align with) 단계를 더 포함하는, 극자외선 리소그래픽(EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법. - 제1항에 있어서,
상기 블랭크를 검사하는 단계는 약 193 nm에서 수행되는, 극자외선 리소그래픽(EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법. - 제1항에 있어서,
상기 블랭크를 검사하는 단계는 약 13.5 nm에서 수행되는, 극자외선 리소그래픽(EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법. - 제1항에 있어서,
상기 집적 회로를 시뮬레이팅하는 단계는 약 13.5 nm에서 수행되는, 극자외선 리소그래픽(EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법. - 제1항에 있어서,
상기 블랭크 내의 결함을 특징화하는 단계는, 상기 블랭크 내의 결함에 대한 위치, 깊이 또는 높이, 그리고 사이즈를 식별하는 단계를 더 포함하는, 극자외선 리소그래픽(EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법. - 제1항에 있어서,
상기 레티클 내의 결함을 특징화하는 단계는, 상기 레티클 내의 결함에 대한 위치, 깊이 또는 높이, 그리고 사이즈를 식별하는 단계를 더 포함하는, 극자외선 리소그래픽(EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법. - 제1항에 있어서,
제2 EUV 마스크 블랭크를 획득하는 단계;
상기 제2 블랭크의 영역 상에 상기 공칭 마스크를 위치시키는 단계;
상기 제2 블랭크 내에 다수의 초점면들에서 상기 공칭 마스크의 영역 내의 상기 제2 블랭크를 검사하는 단계;
상기 제2 블랭크에 대한 결함 맵을 생성하기 위하여 상기 공칭 마스크의 영역 내에서 상기 제2 블랭크 내의 결함을 식별하고, 특징화하고, 맵핑하는 단계;
상기 제2 블랭크에 대한 결함 맵 및 상기 공칭 마스크를 사용하여 상기 집적 회로를 시뮬레이팅하는 단계;
상기 공칭 마스크로 프린팅된 상기 제2 블랭크 내의 결함이 상기 집적 회로의 에러를 야기할 것으로 기대되지 않는 것으로 결정하고, 레티클을 생성하기 위하여 상기 블랭크 상에 상기 공칭 마스크를 프린팅하는 단계;
제2 레티클을 생성하기 위하여 상기 제2 블랭크 상에 상기 공칭 마스크를 프린팅하는 단계;
다수의 초점면들에서 상기 제2 레티클을 검사하는 단계;
상기 제2 레티클에 대한 결함 맵을 생성하기 위하여 상기 제2 레티클 내의 결함을 식별하고, 특징화하고, 맵핑하는 단계;
상기 제2 레티클에 대한 결함 맵 및 상기 공칭 마스크를 사용하여 상기 집적 회로를 시뮬레이팅하는 단계;
상기 제2 레티클 내의 결함을 완화시키기 위하여 제안된 레티클 보수를 설계하는 단계;
상기 제2 레티클에 대한 결함 맵 및 상기 제안된 레티클 보수를 사용하여 상기 집적 회로를 시뮬레이팅하는 단계;
제2 레티클을 보수하는 단계; 및
상기 보수된 제2 레티클을 사용하여 하나 이상의 실리콘 웨이퍼들 위에 상기 집적 회로를 에칭하는 단계
를 더 포함하는, 극자외선 리소그래픽(EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법. - 제1항에 있어서,
제3 EUV 마스크 블랭크를 획득하는 단계;
상기 제3 블랭크의 영역 상에 상기 공칭 마스크를 위치시키는 단계;
상기 제3 블랭크 내의 다수의 초점면들에서 상기 공칭 마스크의 영역 내의 상기 제3 블랭크를 검사하는 단계;
상기 제3 블랭크에 대한 결함 맵을 생성하기 위하여 상기 공칭 마스크의 영역 내에 상기 제3 블랭크 내의 결함을 식별하고, 특징화하고, 맵핑하는 단계;
상기 제3 블랭크에 대한 결함 맵 및 상기 공칭 마스크를 사용하여 상기 집적 회로를 시뮬레이팅하는 단계;
상기 공칭 마스크로 프린팅된 상기 제3 블랭크 내의 결함이 상기 집적 회로의 에러를 야기하는 것으로 기대되지 않는 것으로 결정하고, 레티클을 생성하기 위하여 상기 블랭크 상에 상기 공칭 마스크를 프린팅하는 단계;
제3 레티클을 생성하기 위하여 상기 제3 블랭크 상에 상기 공칭 마스크를 프린팅하는 단계;
다수의 초점면들에서 상기 제3 레티클을 검사하는 단계;
상기 제3 레티클에 대한 결함 맵을 생성하기 위하여 상기 제3 레티클 내의 결함을 식별하고, 특징화하고, 맵핑하는 단계;
상기 제3 레티클에 대한 결함 맵 및 상기 공칭 마스크를 사용하여 상기 집적 회로를 시뮬레이팅하는 단계;
상기 제3 레티클 내의 결함이 상기 집적 회로의 에러를 야기하는 것으로 기대되지 않는 것으로 결정하는 단계; 및
상기 제3 레티클을 사용하여 하나 이상의 실리콘 웨이퍼들 위에 상기 집적 회로를 에칭하는 단계
를 더 포함하는, 극자외선 리소그래픽(EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법. - 제1항에 있어서,
제4 EUV 마스크 블랭크를 획득하는 단계;
상기 제4 블랭크의 영역 상에 상기 공칭 마스크를 위치시키는 단계;
상기 제4 블랭크 내에 다수의 초점면들에서 상기 공칭 마스크의 영역 내의 상기 제4 블랭크를 검사하는 단계;
상기 제4 블랭크에 대한 결함 맵을 생성하기 위하여 상기 공칭 마스크의 영역 내에 상기 제4 블랭크 내의 결함을 식별하고, 특징화하고, 맵핑하는 단계;
상기 제4 블랭크에 대한 결함 맵 및 상기 공칭 마스크를 사용하여 상기 집적 회로를 시뮬레이팅하는 단계;
상기 제4 블랭크 내의 결함의 효과를 완화시키기 위하여 제2 보상된 마스크를 설계하는 단계;
상기 제4 블랭크에 대한 결함 맵 및 상기 제2 보상된 마스크를 사용하여 상기 집적 회로를 시뮬레이팅하는 단계;
제4 레티클을 생성하기 위하여 상기 제4 블랭크 상에 상기 제2 보상된 마스크를 프린팅하는 단계;
다수의 초점면들에서 상기 제4 레티클을 검사하는 단계;
상기 제4 레티클에 대한 결함 맵을 생성하기 위하여 상기 제4 레티클 내의 결함을 식별하고, 특징화하고, 맵핑하는 단계;
상기 제4 레티클에 대한 결함 맵 및 상기 제2 보상된 마스크를 사용하여 상기 집적 회로를 시뮬레이팅하는 단계;
상기 제4 레티클 내의 결함이 상기 집적 회로의 에러를 야기하는 것으로 기대되지 않는 것으로 결정하는 단계; 및
상기 제4 레티클을 사용하여 하나 이상의 실리콘 웨이퍼들 위에 상기 집적 회로를 에칭하는 단계
를 더 포함하는, 극자외선 리소그래픽(EUV) 제조 시스템으로 집적 회로 웨이퍼들을 제작하기 위한 방법. - EUV 집적 회로 제조 시스템에 있어서,
EUV 마스크 블랭크 내의 다수의 초점면들에서 상기 블랭크를 이미지화하고, 상기 블랭크 내의 결함을 식별하고 특징화하며, 상기 블랭크 내의 결함의 맵을 생성하도록 구성된 다중-층 검사 스테이션;
집적 회로를 에칭하기 위한 레티클을 프린팅하기 위해 공칭 마스크를 설계하도록 구성된 패턴 마스크 설계 시스템 ― 상기 패턴 마스크 설계 시스템은 또한, 상기 블랭크 내의 결함을 완화시키기 위하여 보상된 마스크를 생성하기 위해 상기 공칭 마스크에 대한 변형을 설계하도록 구성됨 ― ;
상기 블랭크 내의 결함의 맵 및 상기 공칭 마스크에 기반하여 집적 회로를 시뮬레이팅하도록 구성된 리소그래픽 시뮬레이터 ― 상기 리소그래픽 시뮬레이터는 또한, 상기 블랭크 내의 결함의 맵 및 상기 공칭 마스크에 기반하여 상기 집적 회로를 시뮬레이팅하도록 구성됨 ― ;
상기 공칭 마스크 및 상기 보상된 마스크를 저장하도록 구성된 패턴 마스크 데이터베이스;
하나 이상의 웨이퍼들 위에 집적 회로를 에칭하기 위한 레티클을 생성하기 위하여 상기 보상된 마스크에 대응하는 트레이스들을 상기 블랭크 상에 생성하기 위해 흡수제를 프린팅하도록 구성된, 패턴 마스크 기록기; 및
상기 레티클을 사용하여 하나 이상의 웨이퍼들 위에 상기 집적 회로를 에칭하도록 구성된 웨이퍼 패브리케이터(wafer fabricator)
를 포함하는, EUV 집적 회로 제조 시스템. - 제14항에 있어서,
상기 EUV 집적 회로 제조 시스템은, 보수된 레티클들을 생성하기 위해 레티클들을 변경하도록 구성된 레티클 보수 툴을 더 포함하며;
상기 다중-층 검사 스테이션은 또한, 상기 레티클 내에 다수의 초점면들에서 상기 레티클을 이미지화하고, 상기 레티클 내의 결함을 식별하고 특징화하며, 상기 레티클 내의 결함의 맵을 생성하도록 구성되고;
상기 리소그래픽 시뮬레이터는 또한, 상기 레티클 내의 결함의 맵 및 상기 보상된 마스크에 기반하여 상기 집적 회로를 시뮬레이팅하고, 상기 레티클 내의 결함을 완화시키기 위해 상기 레티클에 대하여 제안된 보수를 정의하도록 구성되고;
상기 리소그래픽 시뮬레이터는 또한, 상기 레티클 내의 결함의 맵 및 상기 레티클에 대한 제안된 보수에 기반하여 상기 집적 회로를 시큘레이팅하도록 구성되고;
상기 레티클 보수 툴은 보수된 레티클을 생성하기 위하여 제안된 보수에 기반하여 상기 레티클을 변경하도록 구성되며;
상기 웨이퍼 패브리케이터는 또한, 상기 보수된 레티클을 사용하여 하나 이상의 실리콘 웨이퍼들 위에 상기 집적 회로를 에칭하도록 구성되는, EUV 집적 회로 제조 시스템. - 제14항에 있어서,
상기 리소그래픽 시뮬레이터는 또한, 상기 레티클 내의 결함을 식별하는 것을 돕기 위하여 상기 레티클에 대한 결함 맵에 맞추어 상기 블랭크에 대한 결함 맵을 정렬하도록 구성되는, EUV 집적 회로 제조 시스템. - 제14항에 있어서,
상기 다중-층 검사 스테이션은 또한, 약 193 nm에서 작동하도록 구성되는, EUV 집적 회로 제조 시스템. - 제14항에 있어서,
상기 다중-층 검사 스테이션은 또한, 약 13.5 nm에서 작동하도록 구성되는, EUV 집적 회로 제조 시스템. - 제14항에 있어서,
상기 리소그래픽 시뮬레이터는 또한, 약 13.5 nm에서 상기 집적 회로를 시뮬레이팅하도록 구성되는, EUV 집적 회로 제조 시스템. - 제14항에 있어서,
상기 다중-층 검사 스테이션은 또한, 상기 블랭크 내의 결함에 대한 위치, 깊이 또는 높이, 그리고 사이즈에 관하여 상기 블랭크 내의 결함을 특징화하도록 구성되는, EUV 집적 회로 제조 시스템. - 제14항에 있어서,
상기 다중-층 검사 스테이션은 또한, 상기 레티클 내의 결함에 대한 위치, 깊이 또는 높이, 그리고 사이즈에 관하여 상기 레티클 내의 결함을 특징화하도록 구성되는, EUV 집적 회로 제조 시스템. - EUV 집적 회로 제조 시스템에 있어서,
집적 회로에 대한 공칭 마스크에 기반하여 제1 레티클을 생성하며; 그리고
상기 블랭크 내에서 검출된 결함을 완화시키도록 구성된 보상된 마스크에 기반하여, 제2 레티클을 생성하도록
구성되는, EUV 집적 회로 제조 시스템. - 제22항에 있어서,
상기 EUV 집적 회로 제조 시스템은 또한, 패터닝된 레티클 내에서 검출된 결함을 완화시키기 위하여 보수된 제3 레티클을 생성하기 위해, 상기 공칭 마스크로 최초에 패터닝된 레티클을 보수하도록 구성되는, EUV 집적 회로 제조 시스템. - 제22항에 있어서,
상기 EUV 집적 회로 제조 시스템은 또한,
상기 블랭크 내에서 검출된 결함을 완화시키도록 구성되는 보상된 마스크를 사용하여 생성된 최초에 패터닝된 레티클에 기반하여, 제4 레티클을 생성하며;
상기 최초에 패터닝된 레티클 내에서 검출된 결함을 완화시키는 보수된 레티클을 생성하기 위해, 상기 최초에 패터닝된 레티클을 보수하도록
구성되는, EUV 집적 회로 제조 시스템.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201161453017P | 2011-03-15 | 2011-03-15 | |
| US61/453,017 | 2011-03-15 | ||
| PCT/US2012/028812 WO2012125581A2 (en) | 2011-03-15 | 2012-03-12 | Method and apparatus for inspecting a reflective lithographic mask blank and improving mask quality |
| US13/417,982 US8785082B2 (en) | 2011-03-15 | 2012-03-12 | Method and apparatus for inspecting a reflective lithographic mask blank and improving mask quality |
| US13/417,982 | 2012-03-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140027155A true KR20140027155A (ko) | 2014-03-06 |
| KR101791726B1 KR101791726B1 (ko) | 2017-10-30 |
Family
ID=46828805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137027159A KR101791726B1 (ko) | 2011-03-15 | 2012-03-12 | 반사성 리소그래픽 마스크 블랭크를 검사하고 마스크 품질을 향상시키기 위한 방법 및 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8785082B2 (ko) |
| JP (1) | JP6000288B2 (ko) |
| KR (1) | KR101791726B1 (ko) |
| WO (1) | WO2012125581A2 (ko) |
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| US8953869B2 (en) | 2012-06-14 | 2015-02-10 | Kla-Tencor Corporation | Apparatus and methods for inspecting extreme ultra violet reticles |
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- 2012-03-12 KR KR1020137027159A patent/KR101791726B1/ko active IP Right Grant
- 2012-03-12 WO PCT/US2012/028812 patent/WO2012125581A2/en active Application Filing
- 2012-03-12 US US13/417,982 patent/US8785082B2/en active Active
- 2012-03-12 JP JP2013558096A patent/JP6000288B2/ja active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| JP6000288B2 (ja) | 2016-09-28 |
| US20120238096A1 (en) | 2012-09-20 |
| WO2012125581A2 (en) | 2012-09-20 |
| WO2012125581A3 (en) | 2012-12-27 |
| US8785082B2 (en) | 2014-07-22 |
| JP2014514735A (ja) | 2014-06-19 |
| KR101791726B1 (ko) | 2017-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |