KR20140025262A - 다중 옥시니트라이드 층을 갖는 옥사이드-니트라이드-옥사이드 적층체 - Google Patents
다중 옥시니트라이드 층을 갖는 옥사이드-니트라이드-옥사이드 적층체 Download PDFInfo
- Publication number
- KR20140025262A KR20140025262A KR1020127008106A KR20127008106A KR20140025262A KR 20140025262 A KR20140025262 A KR 20140025262A KR 1020127008106 A KR1020127008106 A KR 1020127008106A KR 20127008106 A KR20127008106 A KR 20127008106A KR 20140025262 A KR20140025262 A KR 20140025262A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- oxynitride
- oxide
- silicon
- oxynitride layer
- Prior art date
Links
- 238000000034 method Methods 0.000 claims abstract description 78
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 63
- 239000010703 silicon Substances 0.000 claims abstract description 63
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 54
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 48
- 238000003860 storage Methods 0.000 claims abstract description 46
- 239000000203 mixture Substances 0.000 claims abstract description 45
- 239000001301 oxygen Substances 0.000 claims abstract description 44
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 230000000903 blocking effect Effects 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 230000008569 process Effects 0.000 claims description 35
- 239000007789 gas Substances 0.000 claims description 29
- 238000005229 chemical vapour deposition Methods 0.000 claims description 17
- 230000014759 maintenance of location Effects 0.000 claims description 17
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 13
- 206010011906 Death Diseases 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 7
- 229910021529 ammonia Inorganic materials 0.000 claims description 7
- 229910052799 carbon Inorganic materials 0.000 claims description 7
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 238000003949 trap density measurement Methods 0.000 claims description 4
- 239000001272 nitrous oxide Substances 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 claims description 2
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 claims description 2
- 238000011065 in-situ storage Methods 0.000 claims description 2
- VYIRVGYSUZPNLF-UHFFFAOYSA-N n-(tert-butylamino)silyl-2-methylpropan-2-amine Chemical compound CC(C)(C)N[SiH2]NC(C)(C)C VYIRVGYSUZPNLF-UHFFFAOYSA-N 0.000 claims description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 29
- 230000015654 memory Effects 0.000 description 17
- 229910052757 nitrogen Inorganic materials 0.000 description 16
- 230000005641 tunneling Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000008021 deposition Effects 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000005684 electric field Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical group [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052805 deuterium Inorganic materials 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000005046 Chlorosilane Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- KOPOQZFJUQMUML-UHFFFAOYSA-N chlorosilane Chemical compound Cl[SiH3] KOPOQZFJUQMUML-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- IHGSAQHSAGRWNI-UHFFFAOYSA-N 1-(4-bromophenyl)-2,2,2-trifluoroethanone Chemical compound FC(F)(F)C(=O)C1=CC=C(Br)C=C1 IHGSAQHSAGRWNI-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- LZDSILRDTDCIQT-UHFFFAOYSA-N dinitrogen trioxide Chemical compound [O-][N+](=O)N=O LZDSILRDTDCIQT-UHFFFAOYSA-N 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 150000002926 oxygen Chemical class 0.000 description 1
- 238000010955 robust manufacturing process Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Formation Of Insulating Films (AREA)
Abstract
실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체를 포함하는 반도체 장치 및 이의 형성 방법이 제공된다. 일반적으로, 구조체는 실리콘을 포함하는 기판의 표면 상의 터널 옥사이드 층; 화학량론적 조성이 실질적으로 트랩이 없게 하는 조성인, 터널 옥사이드 층 상의 산소-풍부 제 1 옥시니트라이드 층, 화학량론적 조성이 조밀한 트랩이 생성되게 하는 조성인, 산소-희박 제 1 옥시니트라이드 층 상의 제 2 옥시니트라이드 층을 포함하는 다층 전하 저장 층; 제 2 옥시니트라이드 층 상의 블로킹 옥사이드 층; 및 블로킹 옥사이드 층 상의 실리콘 함유 게이트 층을 포함한다. 다른 구체예가 또한 개시된다.
Description
관련 출원에 대한 상호-참조
본 출원은 2007년 6월 13일자로 출원된 공동계류 중인 미국특허출원 일련번호 제11/811,958호의 일부 계속 출원이고, 상기 일부 계속 출원은 2007년 5월 25일자로 출원된 미국가특허출원 일련번호 제60/931,947호에 대해 35 U.S.C 119(e) 하에 우선권을 주장하며, 본원에서는 상기 두 출원 모두를 참조로 통합한다.
기술 분야
본 발명은 반도체 가공에 관한 것으로서, 더욱 특히, 개선된 옥사이드-니트라이드 또는 옥시니트라이드 층을 갖는 옥사이드-니트라이드-옥사이드 적층체 및 이의 형성 방법에 관한 것이다.
비-휘발성 반도체 메모리, 예컨대, 스플릿 게이트 플래쉬 메모리(split gate flash memory)는 통상적으로 제어 게이트(control gate)를 바이어싱(biasing)하고 메모리 셀이 형성되는 기판의 바디 영역을 접지함으로써 프로그램되도록 전자가 메모리 셀의 부동 게이트로 유도되는 적층된 부동 게이트형 전계 효과 트랜지스터(floating gate type field effect transistor)를 사용한다.
옥사이드-니트라이드-옥사이드(ONO) 적층체는 실리콘-옥사이드-니트라이드-옥사이드-실리콘(SONOS) 트랜지스터에서와 같이 전하 저장 층으로서, 또는 스플릿 게이트 플래쉬 메모리에서와 같이 부동 게이트와 제어 게이트 사이의 분리층으로서 사용된다.
도 1은 종래 방법에 따른 실리콘 기판(108)의 표면(106) 상에 형성된 종래 ONO 적층체(104)를 포함하는 SONOS 게이트 적층체 또는 구조체(102)를 갖는 메모리 장치와 같은 반도체 장치(100)에 대한 중간 구조체의 부분 단면도이다. 또한, 장치(100)는 통상적으로 게이트 적층체에 맞춰 정렬되고 채널 영역(112)에 의해 분리되는, 소스 영역(source region) 및 드레인 영역(drain region)과 같은 하나 이상의 확산 영역(110)을 추가로 포함한다. 요약하면, SONOS 구조체(102)는 ONO 적층체(104) 위에 형성되고 ONO 적층체(104)와 접촉되는 폴리-실리콘 (폴리) 게이트 층(114)을 포함한다. 폴리 게이트 층(114)은 ONO 적층체(104)에 의해 기판(108)으로부터 분리되거나 전기적으로 절연된다. ONO 적층체(104)는 일반적으로 하단에 옥사이드 층(116), 장치(100)에 대해 전하 저장 또는 메모리 층으로서 작용하는 니트라이드 또는 옥시니트라이드 층(118), 및 맨 위쪽에 니트라이드 또는 옥시니트라이드 층의 위에 놓인 고온 옥사이드(HTO) 층(120)을 포함한다.
종래 SONOS 구조체(102) 및 이의 형성 방법의 한가지 문제점은 층을 통한 누전으로 인해 여러 용도에서 장치(100)의 수명 및/또는 이의 사용을 제한하는 니트라이드 또는 옥시니트라이드 층(118)의 데이터 보유가 불량하다는 것이다.
종래 SONOS 구조체(102) 및 이의 형성 방법의 또 다른 문제점은 옥시니트라이드 층(118)의 화학량론이 층의 두께에 대해 균일하지도 않고 최적화되지도 않는다는 것이다. 특히, 옥시니트라이드 층(118)은 종래에 비교적 두꺼운 층의 두께에 대해 고농도의 질도 및 고농도의 산소를 갖는 균일한 층을 제공하고자 하는 시도로, 고정되거나 일정한 가공 조건 하에 단일 공정 가스 혼합물을 이용한 단일 단계로 형성되거나 증착된다. 그러나, 상부 및 하부 효과(top and bottom effect)로 인해, 이것은 질소, 산소 및 실리콘 농도가 종래의 옥시니트라이드 층(118) 전체에 걸쳐 변할 수 있게 한다. 상부 효과는 증착 후에 공정 가스가 정지되는 순서에 의해 야기된다. 특히, 실란과 같은 실리콘 함유 공정 가스는 통상적으로 먼저 정지되어 옥시니트라이드 층(188)의 상부에 산소 및/또는 니트라이드의 농도를 높게 하고, 실리콘의 농도를 적게 한다. 유사하게, 하부 효과는 공정 가스가 도입되어 증착을 개시시키는 순서에 의해 야기된다. 특히, 옥시니트라이드 층(118)의 증착은 통상적으로 어닐링 단계를 따르고, 이는 증착 공정의 개시에서 최고 농도 또는 비교적 고농도의 암모니아(NH3)를 유발하여, 옥시니트라이드 층의 하부에 산소 및 실리콘의 농도를 낮게 하고 질소의 농도를 높게 한다. 하부 효과는 또한 초기 공정 가스 혼합물에서 이용가능한 산소 및 실리콘이 기판의 표면에서 실리콘과 우선적으로 반응하고, 옥시니트라이드 층의 형성에 기여하지 않는 표면 핵화 현상에 기인한 것이다. 그 결과, 전하 저장 특성, 및 특히 ONO 적층체(104)로 이루어진 메모리 장치(100)의 프로그래밍 및 소거 속도, 및 데이터 보유가 악영향을 받는다.
따라서, 개선된 프로그래밍 및 소거 속도, 및 데이터 보유를 나타내는 메모리 층으로서 옥시니트라이드 층으로 되어 있는 ONO 적층체를 갖는 메모리 장치가 필요하다. 개선된 옥시니트라이드 화학량론을 나타내는 옥시니트라이드 층을 갖는 ONO 적층체의 형성 방법 또는 공정이 추가로 필요하다.
실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체를 포함하는 반도체 장치 및 이의 형성 방법이 제공된다. 한가지 구체예에서, 상기 구조체는 하기 층들을 포함한다:
실리콘을 포함하는 기판의 표면 상의 터널(tunnel) 옥사이드 층; 화학량론적 조성이 실질적으로 트랩(trap)이 없게 하는 조성인, 터널 옥사이드 층 상의 산소-풍부 제 1 옥시니트라이드 층, 및 화학량론적 조성이 조밀한 트랩이 생성되게 하는 조성인, 제 1 옥시니트라이드 층 상의 산소-희박 제 2 옥시니트라이드 층을 포함하는 다층 전하 저장 층; 제 2 옥시니트라이드 층 상의 블로킹 옥사이드 층; 및 블로킹 옥사이드 층 상의 실리콘 함유 게이트 층.
한가지 구체예에서, 방법은 하기 단계들을 포함한다:
(i) 기판의 실리콘 함유 층 상에 터널 옥사이드 층을 형성시키는 단계; (ii) 화학량론적 조성이 실질적으로 트랩이 없게 하는 조성인, 산소-풍부의 제 1 옥시니트라이드 층을 터널 옥사이드 층 상에 증착시키고; 화학량론적 조성이 조밀도의 트랩이 생성되게 하는 조성인, 산소-희박 제 2 옥시니트라이드 층을 제 1 옥시니트라이드 층 상에 증착시킴으로써 다층 전하 저장 층을 형성시키는 단계; (iii) 제 2 옥시니트라이드 층 상에 블로킹 옥사이드 층을 형성시키는 단계; 및 (iv) 블로킹 옥사이드 층 상에 산소 함유 게이트 층을 형성시키는 단계.
본 발명의 구조체 및 방법의 이러한 그리고 다양한 다른 특징은 하기 제공된 첨부된 도면 및 기재된 특허청구범위와 함께 하기 상세한 설명을 읽음으로써 명백해 질 것이다.
도 1(종래 기술)은 종래 방법에 따라 형성된 옥사이드-니트라이드-옥사이드(ONO) 적층체를 갖는 메모리 장치에 대한 중간 구조체의 측단면도를 도시한 블록도이다.
도 2는 본 발명의 구체예에 따른 다층 전하 저장 층을 포함하는 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체를 갖는 반도체 장치의 일부의 측단면도를 도시한 블록도이다.
도 3은 본 발명의 구체예에 따른 다층 전하 저장 층을 포함하는 옥사이드-옥시니트라이드-옥사이드 구조체를 형성시키는 위한 방법의 순서도이다.
도 4는 종래의 메모리 층을 사용하는 메모리 장치와 비교한 본 발명에 따라 형성된 메모리 층을 사용한 메모리 장치에 대한 데이터 보유의 개선을 나타내는 그래프이다.
도 5는 본 발명의 또 다른 구체예에 따른 다층 전하 저장 층을 포함하는 옥사이드-옥시니트라이드-옥사이드 구조체를 형성시키는 방법의 순서도이다.
도 6은 ONO 구조체를 갖는 프로그램된 종래의 메모리 장치의 에너지 밴드 도표이다.
도 7a 및 7b는 프로그래밍 전 후의 본 발명의 구체예에 따른 다층 전하 저장 층을 포함하는 메모리 장치의 에너지 밴드 도표이다.
도 1(종래 기술)은 종래 방법에 따라 형성된 옥사이드-니트라이드-옥사이드(ONO) 적층체를 갖는 메모리 장치에 대한 중간 구조체의 측단면도를 도시한 블록도이다.
도 2는 본 발명의 구체예에 따른 다층 전하 저장 층을 포함하는 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체를 갖는 반도체 장치의 일부의 측단면도를 도시한 블록도이다.
도 3은 본 발명의 구체예에 따른 다층 전하 저장 층을 포함하는 옥사이드-옥시니트라이드-옥사이드 구조체를 형성시키는 위한 방법의 순서도이다.
도 4는 종래의 메모리 층을 사용하는 메모리 장치와 비교한 본 발명에 따라 형성된 메모리 층을 사용한 메모리 장치에 대한 데이터 보유의 개선을 나타내는 그래프이다.
도 5는 본 발명의 또 다른 구체예에 따른 다층 전하 저장 층을 포함하는 옥사이드-옥시니트라이드-옥사이드 구조체를 형성시키는 방법의 순서도이다.
도 6은 ONO 구조체를 갖는 프로그램된 종래의 메모리 장치의 에너지 밴드 도표이다.
도 7a 및 7b는 프로그래밍 전 후의 본 발명의 구체예에 따른 다층 전하 저장 층을 포함하는 메모리 장치의 에너지 밴드 도표이다.
본 발명은 일반적으로 다층 전하 저장 층을 포함하는 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 게이트 구조체를 포함하는 장치 및 이의 제조 방법에 관한 것이다. 게이트 구조체 및 방법은 메모리 트랜지스터와 같은 메모리 장치에서 메모리 층을 형성시키는데 특히 유용하다.
하기 명세서에서, 설명의 용도로, 많은 특정 상세한 설명이 본 발명의 전반적인 이해를 제공하기 위해 기술된다. 그러나, 당업자에게 본 발명의 구조체 및 방법은 이러한 특정 상세한 설명 없이 실행될 수 있음이 입증될 것이다. 다른 예에서, 널리 공지된 구조, 및 기술은 본 명세서의 이해를 불필요하게 모호하게 함을 방지하도록 상세하게 나타나 있지 않거나 블록도 형태로 나타나 있다.
참고로, 본 명세서에서 "한가지 구체예(one embodiment)" 또는 "일 구체예(an embodiment)"는 구체예와 관련되어 설명된 특정 특징, 구조, 또는 특성이 하나 이상의 구체예에 포함됨을 의미한다. 명세서의 여러 곳에서 나타나는 표현 "한가지 구체예에서"는 반드시 모두 동일한 구체예를 나타내지 않는다. 본원에 사용되는 용어 "커플링하는 것(to couple)"은 직접적으로 연결되는 것, 및 하나 이상의 중간 성분들을 통해 간접적으로 연결되는 것 둘 모두를 포함할 수 있다.
요약하면, 본 발명의 방법은 상이한 농도의 산소, 질소 및/또는 실리콘을 갖는 실리콘 옥시니트라이드(Si2N2O) 층과 같은 다중 옥시니트라이드 층을 포함하는 다층 전하 저장 층을 형성시키는 것을 포함한다. 옥시니트라이드 층은 종래의 ONO 구조체의 니트라이드 또는 옥시니트라이드 층보다 높은 온도에서 형성되고, 각각의 층은 상이한 공정 가스 혼합물을 사용하고/거나 상이한 유속에서 형성된다. 일반적으로, 옥시니트라이드 층은 적어도 상부 옥시니트라이드 층 및 하부 옥시니트라이드 층을 포함한다. 특정 구체예에서, 층의 화학량론적 조성은 하단 또는 하부 옥시니트라이드 층이 고함량의 산소 및 실리콘을 갖도록 조정되거나 선택되고, 상부 옥시니트라이드 층은 저농도의 산소와 고농도의 실리콘 및 고농도의 질소를 가져 산소-희박, 실리콘-풍부의 니트라이드 또는 옥시니트라이드를 생성시키도록 조정되거나 선택된다. 실리콘-풍부 및 산소-풍부의 하부 옥시니트라이드 층은 장치 속도를 저하시키지 않으면서 저장된 전하 소실 또는 프로그램 전압과 소거 전압 사이의 개시(수명의 시작) 차이를 감소시킨다. 실리콘-풍부, 산소-희박의 상부 옥시니트라이드 층은 메모리 장치의 프로그램 전압과 소거 전압 사이의 차이를 증가시키고, 이로 인해 장치 속도가 개선되고, 데이터 보유가 증가하고, 장치의 작동 수명이 연장된다. 몇몇 구체예에서, 실리콘-풍부, 산소-희박의 상부 옥시니트라이드 층은 그 안에 트랩의 수를 증가시키도록 선택된 소정 농도의 탄소를 추가로 포함할 수 있다.
임의로, 상부 옥시니트라이드 층과 하부 옥시니트라이드 층 사이의 두께 비율은 건조 또는 습식 산화를 이용하여 제 1 옥사이드 층을 형성시킨 후, 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 게이트 구조체의 터널링 또는 제 1 옥사이드 층 상에 옥시니트라이드 층의 형성을 용이하게 하도록 선택될 수 있다.
본 발명의 여러 구체예에 따른 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체 및 이의 제조 방법은 이제 도 2 내지 도 4를 참조로 더욱 상세하게 설명될 것이다.
도 2는 한가지 구체예에 따른 다층 전하 저장 층을 포함하는 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 게이트 구조체를 갖는 반도체 메모리 장치(200) 일부의 측단면도를 도시한 블록도이다. 도 2를 참조하면, 메모리 장치(200)는 기판 또는 실리콘 기판(208) 상의 실리콘 층의 표면(206) 위에 형성된 다층 전하 저장 층(204)을 포함하는 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 게이트 구조체 또는 게이트 적층체(202)를 포함한다. 또한, 장치(200)는 게이트 적층체(202)에 맞춰 정렬되고 채널 영역(212)에 의해 분리된 하나 이상의 확산 영역(210), 예컨대, 소스 및 드레인 영역 또는 구조체를 추가로 포함한다. 일반적으로, 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 게이트 구조체는 다층 전하 저장층(204) 상에 형성되고 접촉된 폴리-실리콘 또는 폴리 게이트 층(214)과 같은 실리콘 함유 게이트 층, 및 실리콘 층 또는 기판(208) 일부를 포함한다. 폴리 게이트 층(214)은 다층 전하 저장 층(204)에 의해 기판(208)으로부터 분리되거나 전기적으로 절연된다. 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체는 채널 영역(212)으로부터 게이트 적층체(202)를 분리하거나 전기적으로 절연시키는 얇은, 하단 옥사이드 층 또는 터널링 옥사이드 층(216), 상부 또는 블로킹 옥사이드 층(218), 및 다층 전하 저장 층(204)을 포함한다. 상기 언급된 바와 같이 그리고, 도 2에 도시된 바와 같이, 다층 전하 저장 층(204)은 상부 옥시니트라이드 층(220A) 및 하부 옥시니트라이드 층(220B)을 포함하는, 2개 이상의 옥시니트라이드 층을 포함한다.
기판(208)은 실리콘, 실리콘-게르마늄, 실리콘-온-인슐레이터(silicon-on-insulator), 또는 실리콘-온-사파이어(silicon-on-sapphire) 기판을 포함하는 임의의 공지된 실리콘-기재 반도체 재료를 포함할 수 있다. 다르게는, 기판(208)은 비실리콘-기재 반도체 재료, 예컨대, 갈륨-비소, 게르마늄, 갈륨-니트라이드, 또는 알루미늄-포스파이드 상에 형성되는 실리콘 층을 포함할 수 있다. 특정 구체예에서, 기판(208)은 도핑되거나 도핑되지 않은 실리콘 기판이다.
실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체의 하단 옥사이드 층 또는 터널링 옥사이드 층(216)은 일반적으로 약 15옹스트롬(Å) 내지 약 22Å, 몇몇 구체예에서는 약 18Å의 비교적 얇은 실리콘 디옥사이드(SiO2) 층을 포함한다. 터널링 옥사이드 층(216)은 예를 들어, 화학적 기상 증착(chemical vapor deposition; CVD)을 이용하여 열적 성장되거나 증착되는 것을 포함하는 임의의 적합한 수단에 의해 형성되거나 증착될 수 있다. 일반적으로, 터널 옥사이드 층은 산소 분위기 하에 열산화를 이용하여 형성되거나 성장된다. 한가지 구체예에서, 공정은 기판(208)이 약 700℃ 내지 약 850℃의 온도로 가열되는 증착 또는 가공 챔버 내에 위치되고, 완료된 터널링 옥사이드 층(216)의 요망되는 두께를 기초로 하여 선택된 소정의 기간 동안 산소에 노출되는 건식 산화 방법을 포함한다. 또 다른 구체예에서, 터널 옥사이드 층은 1000℃ 이상의 온도에서 기판 상에 산소(O2)와 수소(H2) 사이의 반응을 이용하여 라디칼 산화로 ISSG(in-situ steam generation; 동일 반응계 증기 발생) 챔버에서 성장된다. 예시적인 공정 시간은 약 10 내지 약 100분이다. 산화는 대기압 또는 저압에서 수행될 수 있다.
상기 언급된 바와 같이, 다층 전하 저장 층은 일반적으로 상이한 조성의 실리콘, 산소 및 질소를 갖는 2개 이상의 옥시니트라이드 층을 포함하고, 약 70Å 내지 약 150Å, 특정 구체예에서는 약 100Å의 총 두께를 가질 수 있다. 한가지 구체예에서, 옥시니트라이드 층은 실리콘 공급원, 예컨대, 실란(SiH4), 클로로실란(SiH3Cl), 디클로로실란 또는 DCS(SiH2Cl2), 테트라클로로실란(SiCl4) 또는 비스-3차부틸아미노 실란(BTBAS); 질소 공급원, 예컨대, 질소(N2), 암모니아(NH3), 삼산화질소(NO3) 또는 아산화질소(N2O); 및 산소-함유 가스, 예컨대, 산소(O2) 또는 N2O를 사용하는 저압 CVD 공정으로 형성되거나 증착된다. 다르게는, 예를 들어, NH3에 대한 듀테륨화 암모니아(ND3)의 대체을 포함하여 수소가 듀테륨으로 치환된 가스가 사용될 수 있다. 유리하게는, 수소에 대한 듀테륨의 치환은 실리콘-옥사이드 계면에서 Si 단글링 본드(dangling bond)를 부동태화(passivate)시키고, 이로 인해 장치의 NBTI(Negative Bias Temperature Instability; 부바이어스 온도 불안정성) 수명이 증가된다.
예를 들어, 하단 또는 하부 옥시니트라이드 층(220B)은 기판(208)을 증착 챔버에 위치시키고, N2O, NH3, 및 DCS를 포함하는 공정 가스를 주입시키고, 약 2.5분 내지 약 20분의 기간 동안, 챔버를 약 5 밀리토르(mT) 내지 약 500 mT의 압력으로 유지시키면서, 기판을 약 700℃ 내지 약 850℃, 특정 구체예에서는 약 760℃ 이상의 온도의 온도에서 유지시킴으로써 터널링 옥사이드 층(216) 상에 증착될 수 있다. 특히, 공정 가스는 약 8:1 내지 약 1:8의 비율로 혼합된 N2O 및 NH3의 제 1 가스 혼합물, 및 약 1:7 내지 약 7:1의 비율로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있고, 약 5 내지 약 200 표준 분당 입방 센티미터(standard cubic centimeters per minute; sccm)의 유속으로 주입될 수 있다. 이러한 조건 하에 생성되고 증착되는 옥시니트라이드 층은 실리콘-풍부, 산소-풍부의 하부 옥시니트라이드 층(220B)을 생성하고, 프로그래밍 후에, 그리고 삭제 후에 전하 소실 속도를 감소시키고, 이것은 보유 모드에서 저전압 변환에서 나타나는 것으로 밝혀졌다.
상부 옥시니트라이드 층(220A)은 N2O, NH3, 및 DCS를 포함하는 공정 가스를 사용하는 CVD 공정에서 약 2.5분 내지 약 20분의 기간 동안, 약 5 mT 내지 약 500 mT의 챔버 압력에서, 그리고 약 700℃ 내지 약 850℃, 특정 구체예에서는 약 760℃ 이상의 기판 온도에서 하부 옥시니트라이드 층(220B) 상에 증착될 수 있다. 특히, 공정 가스는 약 8:1 내지 약 1:8의 비율로 혼합된 N2O 및 NH3의 제 1 가스 혼합물, 및 약 1:7 내지 약 7:1의 비율로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있고, 약 5 내지 약 200 sccm의 유속으로 주입될 수 있다. 이러한 조건 하에 생성되고 증착되는 옥시니트라이드 층은 실리콘-풍부, 질소-풍부, 산소-희박의 상부 옥시니트라이트 층(220A)을 생성하고, 이러한 층은 속도를 향상시키고, 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체의 한가지 구체예를 사용하여 제조되는 메모리 장치의 전하 소실 속도를 저하시키지 않으면서, 프로그램 전압과 삭제 전압 사이의 개시 차이를 증가시키고, 이로 인해 장치의 작동 수명이 연장되는 것으로 밝혀졌다.
몇몇 구체예에서, 실리콘-풍부, 질소-풍부, 산소-희박의 상부 옥시니트라이드 층(220A)은 약 7:1 내지 약 1:7의 비율로 혼합된 BTBAS 및 암모니아(NH3)를 포함하는 공정 가스를 사용하는 CVD 공정에서 하부 옥시니트라이드 층(220B) 상에 증착되어 그 안에 트랩의 수를 증가시키도록 선택되는 농도의 탄소를 추가로 포함할 수 있다. 제 2 옥시니트라이드 층에서 선택되는 탄소의 농도는 약 5% 내지 약 15%의 탄소 농도를 포함할 수 있다.
특정 구체예에서, 상부 옥시니트라이드 층(220A)은 증착 챔버 상에 진공을 실질적으로 파괴하지 않으면서, 하부 옥시니트라이드 층(220B)을 형성시키는데 사용되는 동일한 도구로 순차적으로 증착될 수 있다. 특정 구체예에서, 상부 옥시니트라이드 층(220A)은 기판(208)이 하부 옥시니트라이드 층(220B)의 증착 동안 가열되었던 온도를 실질적으로 변경하지 않으면서 증착된다. 한가지 구체예에서, 상부 옥시니트라이드 층(220A)은 요망되는 비율의 가스 혼합물을 제공하도록 DCS/NH3 가스 혼합물에 대한 N2O/NH3 가스 혼합물의 유속을 감소시킴으로써 하부 옥시니트라이드 층(220B)의 증착 후에 순차적으로 그리고 즉시 증착되어 실리콘-풍부, 질소-풍부, 및 산소-희박의 상부 옥시니트라이드 층(220A)을 생성한다.
특정 구체예에서, 또 다른 옥사이드 또는 옥사이드 층(본 도면에서 미도시)은 게이트 적층체(202)의 형성 후에 기판(208) 상의 상이한 부위에서 또는 증기 산화를 이용하는 장치에서 형성된다. 이러한 구체예에서, 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체의 상부 옥시니트라이트 층(220A) 및 상부 또는 블로킹 옥사이드 층(218)은 증기 산화 공정 동안 이롭게 증기 어닐링된다. 특히, 증기 어닐링은 블로킹 옥사이드 층의 상부 표면 근처 및 밑에 있는 상부 옥시니트라이드 층(220A)의 상부 표면 근처에서 형성되는 트랩의 수를 감소시켜 상부 또는 블로킹 옥사이드 층(218)의 품질을 향상시키고, 이로써 블로킹 옥사이드 층에 걸쳐 달리 형성될 수 있는 전기장을 감소시키거나 실질적으로 제거시킬 수 있고, 이것은 그것을 통하는 전하 캐리어를 역유입시키고, 전하 저장 층에서 데이터 또는 전하 보유에 악영항을 미칠 수 있다.
하부 옥시니트라이드 층(220B)의 적합한 두께는 약 10Å 내지 약 80Å인 것으로 밝혀졌고, 하부 층과 상부 옥시니트라이드 층 사이의 두께 비율은 약 1:6 내지 약 6:1, 특정 구체예에서는 약 1:4 이상인 것으로 밝혀졌다.
실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체의 상부 또는 블로킹 옥사이드 층(218)은 약 30Å 내지 약 70Å, 특정 구체예에서는 약 45Å의 비교적 두꺼운 SiO2 층을 포함한다. 상부 또는 블로킹 옥사이드 층(218)은 예를 들어, CVD를 이용하여 열적 성장되거나 증착되는 것을 포함하는 어떠한 적합한 수단에 의해 형성되거나 증착될 수 있다. 한가지 구체예에서, 상부 또는 블로킹 옥사이드 층(218)은 CVD 공정을 이용하여 증착되는 고온 옥사이드(high-temperature-oxide; HTO)이다. 일반적으로, 증착 공정은 기판을 약 10분 내지 약 120분의 기간 동안,약 650℃ 내지 약 850℃의 온도에서 유지시키면서, 약 50mT 내지 약 1000mT의 압력의 증착 챔버에서 실리콘 공급원, 예컨대, 실란, 클로로실란, 또는 디클로로실란, 및 산소-함유 가스, 예컨대, O2 또는 N2O에 기판(208)을 노출시키는 것을 포함한다.
특정 구체예에서, 상부 또는 블로킹 옥사이드 층(218)은 옥시니트라이드 층(220A, 220B)을 형성시키는데 사용되는 동일한 도구로 순차적으로 증착된다. 특정 구체예에서, 옥시니트라이드 층(220A, 220B), 및 상부 또는 블로킹 옥사이드 층(218)은 터널링 옥사이드 층(216)을 성장시키는데 사용되는 동일한 도구로 형성되거나 증착된다. 적합한 도구는, 예를 들어, 캘리포니아 스코츠 밸리 소재의 AVIZA 테크놀로지로부터 상업적으로 입수 가능한 ONO AVP를 포함한다.
한가지 구체예에 따라 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 적층체를 형성 또는 제작하는 방법은 이제 도 3의 순서도를 참조로 설명될 것이다.
도 3을 참조하면, 방법은 기판(208) 표면 상의 실리콘 함유 층 위에 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 게이트 적층체(202)의 터널링 옥사이드 층(216)과 같은 제 1 옥사이드 층을 형성시키는 것(300)으로 시작된다. 그런 다음, 옥시니트라이드를 포함하는 다층 전하 저장 층(204)의 제 1 또는 하부 옥시니트라이드 층(220B)이 제 1 옥사이드 층의 표면 상에 형성된다(302). 상기 언급된 바와 같이, 제 1 또는 하부 옥시니트라이드 층(220B)은 실리콘-풍부 및 산소-풍부의 옥시니트라이드 층을 제공하도록 조정된 비율 및 유속으로 N2O/NH3 및 DCS/NH3 가스 혼합물을 포함하는 공정 가스를 사용하는 CVD 공정에 의해 형성되거나 증착될 수 있다. 이후, 다층 전하 저장 층(204)의 제 2 또는 상부 옥시니트라이드 층(220A)은 제 1 또는 하부 옥시니트라이드 층(220B)의 표면 상에 형성된다(304). 제 2 또는 상부 옥시니트라이드 층(220A)은 제 1 또는 하부 옥시니트라이드 층(220B)과 상이한 화학량론적 조성의 산소, 질소 및/또는 실리콘을 갖는다. 특히, 상기 언급된 바와 같이, 제 2 또는 상부 옥시니트라이드 층(220A)은 실리콘-풍부, 산소-희박의 상부 옥시니트라이드 층을 제공하도록 조정된 비율 및 유속으로 DCS/NH3 및 N2O/NH3 가스 혼합물을 포함하는 공정 가스를 사용하는 CVD 공정에 의해 형성되거나 증착될 수 있다. 마지막으로, 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체의 상부 또는 블로킹 옥사이드 층(218)은 다층 전하 저장 층(306)의 제 2 층 표면 상에 형성된다(306). 상기 언급된 바와 같이, 이러한 상부 또는 블로킹 옥사이드 층(218)은 어떠한 적합합 수단에 의해 형성되거나 증착되지만, 몇몇 구체예에서는 CVD 공정으로 증착될 수 있다. 한가지 구체예에서, 상부 또는 블로킹 옥사이드 층(218)은 HTO CVD 공정으로 증착되는 고온 옥사이드이다. 다르게는, 상부 또는 블로킹 옥사이드 층(218)은 열적 성장될 수 있지만, 본 구체예에서, 상부 옥시니트라이드(220A)의 두께는 상부 옥시니트라이드의 일부가 상부 또는 블로킹 옥사이드 층(218)을 열적 성장시키는 공정 동안 효과적으로 소비되거나 산화될 만큼 조절되거나 증가될 수 있음을 인식할 것이다.
임의로, 방법은 상부 또는 블로킹 옥사이드 층(218)의 표면 상에 실리콘 함유 층을 형성시키거나 증착시켜 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 적층체 또는 구조체를 형성시키는 것(308)을 추가로 포함할 수 있다. 실리콘 함유 층은 트랜지스터 또는 장치(200)의 제어 또는 폴리 게이트 층(214)을 형성시키기 위한 예를 들어, CVD 공정에 의해 증착되는 폴리실리콘 층일 수 있다.
종래의 메모리 층을 사용한 메모리 장치와 비교한 본 발명의 구체예에 따라 형성된 메모리 층을 사용한 메모리 장치에 대한 데이터 보유 비교가 이제 도 4를 참조로 이루어질 것이다. 특히, 도 4는 종래의 ONO 구조체 및 다층 옥시니트라이드 층을 갖는 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체를 사용하여 제조된 EEPROM에 대한 소거(VTE) 동안 프로그래밍(VTP) 동안 전기적으로 소거가능하고 프로그램가능한 판독 가능 메모리(EEPROM)에서 장치의 문턱 전압(threshold voltage)의 장치 수명에 따른 변화를 도시하고 있다. 이러한 도면에 대한 데이터를 얻음에 있어서, 두 장치 모두는 85℃의 주위 온도에서 100K 사이클 동안 사전-사이클시켰다.
도 4를 참조하면, 그래프 또는 라인(402)은 초기 쓰기-프로그램 또는 소거 후 메모리를 재생시킴 없이 단일-옥시니트라이드 층을 갖는 종래의 ONO 구조체를 사용하여 제조된 EEPROM에 대한 VTP의 시간에 따른 변화를 도시하고 있다. 라인(402)의 실제 데이터 값은 비어있는 원으로 나타나고 있으며, 라인의 나머지는 EEPROM의 특정 수명 말기(end-of-life; EOL)에 대한 VTP의 추정을 보여주고 있다. 그래프 또는 라인(404)은 종래의 ONO 구조체를 사용하여 제조된 EEPROM의 VTE의 시간에 따른 변화를 나타낸다. 라인(404)에 대한 실제 데이터 값은 채워진 원으로 나타나고 있으며, 라인의 나머지는 EEPROM의 EOL에 대한 VTE의 추정을 보여주고 있다. 일반적으로, EOL에서 EEPROM의 VTE와 VTP 사이의 특정 차이는 프로그램 상태와 소거 상태 사이의 차이를 명시하거나 지각할 수 있는 0.5V 이상이다. 본 도면에 나타난 바와 같이, 종래의 ONO 구조체를 사용하여 제조된 EEPROM은 20년의 특정 EOL에서 VTE와 VTP간에 약 0.35V의 차이가 있다. 따라서, 종래의 ONO 구조체를 사용하여 제조되고, 상기 기재된 조건 하에 작동되는 EEPROM은 약 17년 이상까지 특정 작동 수명을 충족시키는데 실패할 것이다.
대조적으로, 각각 라인(406 및 408)으로 나타낸 다층 옥시니트라이드 층을 갖는 실리콘-옥사이드-옥시니트라이드-옥사이드 실리콘 구조체를 사용하여 제조된 EEPROM에 대한 VTP 및 VTE의 시간에 따른 변화는 특정 EOL에서 VTE와 VTP 사이의 차이가 약 1.96V 이상으로 나타나고 있다. 따라서, 본 발명의 구체예에 따른 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체를 사용하여 제조된 EEPROM은 20년의 특정 작동 수명을 충족시키고 초과할 것이다. 특히, 그래프 또는 라인(406)은 본 발명의 구체예에 따른 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체를 사용하여 EEPROM에 대한 VTP의 시간에 따른 변화를 도시하고 있다. 라인(406)에 대한 실제 데이터 점은 비어있는 정사각형으로 나타나고 있으며, 라인의 나머지는 특정 EOL에 대한 VTP의 추정을 보여주고 있다. 그래프 또는 라인(408)은 EEPROM에 대한 VTE의 시간에 따른 변화를 도시하고 있고, 라인(408)에 대한 실제 데이터 점은 채워진 정사각형으로 나타나고 있으며, 라인의 나머지는 EOL에 대한 VTE의 추정을 보여주고 있다.
또 다른 구체예에 따라 반도체 장치를 형성시키거나 제작하는 방법이 이제 도 5의 순서도를 참조로 기재된다.
도 5를 참조하면, 방법은 기판 상에 터널링 옥사이드 층(216)을 형성시키는 것(500)으로 시작한다. 그런 다음, 산소-풍부의 다층 전하 저장 층(204)의 제 1 또는 하부 옥시니트라이드 층(220B)이 터널링 옥사이드 층(216)의 표면 상에 형성된다(502). 상기 언급된 바와 같이, 이러한 산소-풍부의 제 1 또는 하부 옥시니트라이드 층(220B)은 실질적으로 트랩이 없는 실리콘-풍부 및 산소-풍부의 옥시니트라이드 층을 제공하도록 조정된 유속 및 약 5:1 내지 15:1 범위의 비율의 디클로로실란(SiH2Cl2)/암모니아(NH3) 혼합물; 및 약 2:1 내지 4:1 범위의 비율의 아산화질소(N2O)/NH3 혼합물을 포함하는 공정 가스를 사용하는 CVD 공정에 의해 형성되거나 증착될 수 있다. 즉, 제 1 또는 하부 옥시니트라이드 층(220B)의 화학량론적 조성이 제 2 또는 상부 옥시니트라이드 층(220A)에 트랩된 전하와 기판(208) 사이의 배리어(barrier)로서 작용함으로써 다층 전하 저장 층의 보유 성능을 증가시키기도록 선택되는 고농도의 산소를 포함한다. 제 1 또는 하부 옥시니트라이드 층(220B)에서 선택되는 산소 농도는 약 15% 내지 약 40%, 특정 구체예에서는 약 35%의 산소 농도를 포함할 수 있다.
이후, 산소-희박의, 제 2 또는 상부 옥시니트라이드 층(220A)은 제 1 또는 하부 옥시니트라이드 층(220B)의 표면 상에 형성된다(504). 제 2 또는 상부 옥시니트라이드 층(220A)은 제 1 층과 상이한 화학량론적 조성의 산소, 질소 및/또는 실리콘을 갖는다. 특히, 상기 언급된 바와 같이, 제 2 또는 상부 옥시니트라이드 층(220A)은 약 5% 또는 그 미만의 산소 농도를 갖는 고밀도 트랩의 옥시니트라이드 층을 제공하도록 약 1:6 내지 1:8 범위의 비율의 N2O/NH3 혼합물 및 약 1.5:1 내지 3:1의 범위의 비율의 SiH2Cl2/NH3 혼합물을 포함하는 공정 가스를 이용하는 CVD 공정에 의해 형성되거나 증착될 수 있다. 따라서, 제 2 또는 상부 옥시니트라이드 층(220A)은 제 1 또는 하부 옥시니트라이드 층(220B)보다 약 1000배 이상의 전하 트랩 밀도를 포함한다.
마지막으로, 상부 또는 블로킹 옥사이드 층(218)은 다층 전하 저장 층(204)의 제 2 또는 상부 옥시니트라이드 층(220A) 위에 형성된다(506). 상기 언급된 바와 같이, 이러한 상부 또는 블로킹 옥사이드 층(218)은 어떠한 적합한 수단에 의해 형성되거나 증착될 수 있다. 한가지 구체예에서, 제 2 또는 블로킹 옥사이드 층(218)은 제 2 옥시니트라이드 층 일부의 산화를 통해 제 2 또는 상부 옥시니트라이드 층(220A)을 소정의 두께로 얇게 하는 방식으로 형성된다. 마지막으로, 도 4와 관련하여 상기 언급된 바와 같이, 다층 전하 저장 층(204)의 증가된 보유 성능은 프로그램 전하(VTP)와 소거 전압(VTE) 사이의 특정 차이에서 반도체 장치에 대한 수명 말기(EOL)를 약 20년 이상으로 증가시킬 것이다.
또 다른 측면에서, 본 발명의 다층 전하 저장 층은 프로그램된 상태에서 전하 저장 층의 전하 저장으로 인해 발생되는 전기장을 반대편에 생성시키도록 조작되는 밴드갭(bandgap) 에너지를 갖고, 이로 인해 프로그래밍 전압 및/또는 장치 속도에 영향을 미치지 않으면서 데이터 보유가 증가된다. 실리콘 기판(602) 내의 채널, 터널링 옥사이드 층(604), 균일한 니트라이드 또는 옥시니트라이드 전하 저장 층(606), 옥사이드 블로킹 층(608) 및 폴리실리콘 제어 게이트(610)를 포함하는 프로그램된 종래 장치의 에너지 밴드 도표가 도 6에 도시되어 있다. 도 6을 참조하면, 전하 저장 층(606)의 중심부 근처에 위치된 다수의 트랩된 전하가 트랩된 전하쪽의 터널링 옥사이드 층(604)으로부터 떨어진 많은 전기장의 발생을 유발하고, 이는 저장된 전하의 소실을 초래하거나 유발할 수 있음이 주지된다.
대조적으로, 밴드갭 에너지를 조작하는 본 발명의 다층 전하 저장 층을 포함하는 메모리 장치에서, 다층 전하 저장 층은 저장된 전하로 인해 전하 보유를 증가시키는 전기장의 발생에 반대되는 내부로 향하는(터널 옥사이드 쪽의 전하 저장 층으로부터) 전기장의 발생을 유발한다. 다층 전하 저장 층(706)을 포함하는 비프로그램된 메모리 장치는 도 7a에 나타나 있다. 장치는 실리콘 기판(702) 내의 채널, 터널 옥사이드 층(704), 산소-희박의 옥시니트라이드 층(706A), 산소-풍부의 하부 옥시니트라이드 층(706B), 옥사이드 블로킹 층(708) 및 폴리실리콘 제어 게이트(710)를 포함한다. 도 7a를 참조하면, 산소-희박의 상부 옥시니트라이드 층(706A)의 트랩 위치는 프로그램된 장치에서 트랩된 전하에 의해 생성되는 전기장에 반대될 전기장을 생성한다. 프로그램된 상태에서 다층 전하 저장 층(706)을 포함하는 장치의 형성된 밴드갭 도표는 도 7a에 나타나 있다.
단지 2개의 옥시니트라이드 층, 즉, 상부 층 및 하부 층을 갖는 것으로 상기 에 도시되고 기재되었지만, 본 발명은 이에 제한되지 않고, 다층 전하 저장 층은 어떠한 갯수, n의 옥시니트라이드 층을 포함할 수 있고, 층의 일부 또는 전부는 상이한 화학량론적 조성의 산소, 질소 및/또는 실리콘을 가질 수 있다. 특히, 각각 상이한 화학량론적 조성을 갖는 5개 이하의 옥시니트라이드 층을 갖는 다층 전하 저장 층이 생성되거나 시험된다. 그러나, 당업자는 일반적으로 장치를 생산하는데 필요한 공정 단계를 감소시키고, 이로 인해 훨씬 간단하고, 더욱 견고한 제조 공정이 제공되는 바람직한 결과를 달성할 수 있도록 가능한 적은 갯수의 층을 이용하는 것이 바람직함을 인식하게 될 것이다. 게다가, 가능한 적은 갯수의 층을 이용하는 것은 또한 보다 적은 갯수의 층의 화학량론적 조성 및 크기를 제어하는 것이 더 간단하므로 더 높은 수율을 유발할 수 있다.
메모리 장치에서 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 적층체의 일부가 도시되고 기재되었지만, 본 발명의 구조체 및 방법은 이로 제한되지 않고, 본 발명의 범위로부터 벗어남 없이, 예를 들어, 분할 게이트 플래쉬 메모리, TaNOS 적층체에서, 1T (트랜지스터) SONOS형 전지, 2T SONOS형 전지, 3T SONOS형 전지, 국부적 2-비트 전지, 다단계 프로그래밍 또는 전지, 및/또는 9T 또는 12T 비휘발성 반도체 메모리(NVSM) 전지를 포함하는 전하 저장 또는 유전체 층 또는 적층체를 필요로 하는 어떠한 장치에서 또는 어떠한 반도체 기술에서 또는 어떠한 반도체 기술로 사용될 수 있음을 추가로 인식하게 될 것이다. 도 8a 내지 8e는 본 발명의 다층 전하 저장 층이 특히 유용한 예시적인 메모리 전지 구조체의 개략도이다.
이전 또는 종래 접근법에 대한 본 발명의 구체예에 따른 구조체 및 이의 형성 방법의 이점은 하기를 포함한다: (i) 다수의 필름 또는 층으로 옥시니트라이드 층을 나누고, 각각의 층에 걸쳐 산소, 질소 및 실리콘 프로파일을 조정함으로써 구조체를 사용하는 메모리 장치에서 데이터 보유를 증진시키는 능력; (ii) 데이터 보유를 저하시키지 않고 메모리 장치의 속도를 증진시키는 능력; (iii) 약 125℃ 이상의 온도에서 본 발명의 구체예의 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체를 사용하여 메모리 장치에 대한 데이터 보유 및 속도 성능을 충족시키거나 초과하는 능력; 및 (iv) 100,000 사이클 이상의 높은 듀티 프로그램 소거 사이클을 제공.
본 발명은 특정 예시적인 실시예를 참조로 기재되었지만, 다양한 변형 및 변화가 본 발명의 더욱 광범위한 사상 및 범위로부터 벗어남 없이 이러한 구체예로 이루어질 수 있음이 증명될 것이다. 따라서, 명세서 및 도면은 제한적인 개념보다는 오히려 예시적으로 여겨야 한다.
본 발명의 요약은 읽는 이가 기술적인 개시 내용의 성질을 빠르게 확인할 수 있도록 요약서를 요구하는 37 C.F.R.§1.72(b)에 따라 제공되었다. 그것은 특허청구범위의 범위 또는 의미를 해석하거나 제한하는데 사용되지 않을 것임을 이해하는 것으로 제안된다. 또한, 상기 상세한 설명에서, 여러 특징이 개시 내용을 간소화하기 위해, 단일 구체예에서 함께 구성되어 나타날 수 있다. 이러한 개시 내용의 방법은 청구된 구체예가 각각의 특허청구범위에서 명확히 인용된 것보다 더 많은 특징을 필요로 한다는 의도를 나타내는 것으로 해석되지 않는다. 오히려, 하기 특허청구범위가 나타내는 바와 같이, 본 발명의 주요 물질은 단일의 개시된 구체예의 모든 특징 안에 있다. 따라서, 하기 특허청구범위는 본원에서 그것의 개별 구체예에 나타나 있는 각각의 특허청구범위와 함께 상세한 설명에 통합된다.
상기 명세서에서, 설명의 용도로 다수의 특정 상세한 설명이 다층 전하 저장 층 및 본 개시 내용의 방법의 완전한 이해를 제공하기 위해 기재된다. 그러나, 본 발명의 인터페이스 장치 및 방법이 이러한 특정 상세한 설명 없이 실행될 수 있음이 당업자에게 증명될 것이다. 다른 예에서, 널리 공지된 구조체, 및 기술은 본 명세서의 이해를 불필요하게 방해하는 것을 방지하도록 상세하게 나타나 있지 않거나 블록도 형태로 나타나 있다.
"한가지 구체예" 또는 "일 구체예"에 대한 설명에서 참조는 구체예와 함께 기재된 특정 특징, 구조, 또는 특성이 하나 이상의 고온 디-래치 시스템(hot de-latch system) 또는 방법의 구체예에 포함되는 것으로 의미된다. 명세서의 여러 곳에서 나타나는 표현 "한가지 구체예"는 반드시 모두 동일한 구체예로 언급되지 않는다. 본원에 사용되는 용어 "커플링하는 것"은 둘 이상의 성분들 또는 부재들을 직접적으로 전기적 연결하는 것, 그리고 하나 이상의 중간 성분들을 통해 간접적으로 연결하는 것 모두를 포함할 수 있다.
Claims (23)
- 실리콘을 포함하는 기판의 표면 상의 터널(tunnel) 옥사이드 층;
화학량론적 조성이 실질적으로 트랩(trap)이 없게 하는 조성인, 터널 옥사이드 층 상의 산소-풍부 제 1 옥시니트라이드 층, 및 화학량론적 조성이 조밀한 트랩이 생성되게 하는 조성인, 산소-희박 제 1 옥시니트라이드 층 상의 제 2 옥시니트라이드 층을 포함하는 다층 전하 저장 층;
제 2 옥시니트라이드 층 상의 블로킹 옥사이드 층; 및
블로킹 옥사이드 층 상의 실리콘 함유 게이트 층을 포함하는, 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체. - 제 1항에 있어서, 제 1 옥시니트라이드 층 내의 산소 농도가 약 15% 내지 약 40%인, 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체.
- 제 1항에 있어서, 제 2 옥시니트라이드 층 내의 산소 농도가 약 5% 미만인, 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체.
- 제 1항에 있어서, 제 2 옥시니트라이드 층이 제 1 옥시니트라이드 층보다 1000배 이상 높은 전하 트랩 밀도를 포함하는, 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체.
- 제 1항에 있어서, 제 2 옥시니트라이드 층이 그 안에 트랩의 수를 증가시키기도록 선택되는 농도의 탄소를 포함하는, 실리콘-옥사이드-옥시니트라이드-옥사이드-실리콘 구조체.
- 실리콘을 포함하고, 측면으로 이격된 소스 영역(source region) 및 드레인 영역(drain region)으로 되어 있는 표면을 갖는 기판;
소스 영역 및 드레인 영역 위에 놓인 기판의 표면 상의 터널 옥사이드 층;
터널 옥사이드 층 상에 위치하며 이격된 소스 영역 및 드레인 영역 사이에 측면으로 위치된 다층 전하 저장 층으로서, 화학량론적 조성이 실질적으로 트랩이 없게 하는 조성인, 산소-풍부 제 1 옥시니트라이드 층, 및 화학량론적 조성이 조밀한 트랩이 생성되게 하는 조성인, 산소-희박 제 2 옥시니트라이드 층을 포함하는 다층 전하 저장 층;
제 2 옥시니트라이드 층 상의 블로킹 옥사이드 층; 및
블로킹 옥사이드 층 상의 실리콘 함유 게이트 층을 포함하는, 반도체 장치. - 제 6항에 있어서, 제 1 옥시니트라이드 층 내의 산소 농도가 약 15% 내지 약 40%인, 반도체 장치.
- 제 6항에 있어서, 제 2 옥시니트라이드 층 내의 산소 농도가 약 5% 미만인, 반도체 장치.
- 제 6항에 있어서, 제 2 옥시니트라이드 층이 제 1 옥시니트라이드 층보다 1000배 이상 높은 전하 트랩 밀도를 포함하는, 반도체 장치.
- 제 6항에 있어서, 제 2 옥시니트라이드 층이 그 안에 트랩의 수를 증가시키도록 선택되는 농도의 탄소를 추가로 포함하는, 반도체 장치.
- 기판의 실리콘 함유 층 상에 터널 옥사이드 층을 형성시키고;
화학량론적 조성이 실질적으로 트랩이 없게 하는 조성인, 산소-풍부 제 1 옥시니트라이드 층을 터널 옥사이드 층 상에 증착시키고, 화학량론적 조성이 조밀한 트랩이 생성되게 하는 조성인, 산소-희박 제 2 옥시니트라이드 층을 제 1 옥시니트라이드 층 상에 증착시킴으로써 다층 전하 저장 층을 형성시키고;
제 2 옥시니트라이드 층 상에 블로킹 옥사이드 층을 형성시키고;
블로킹 옥사이드 층 상에 실리콘 함유 게이트 층을 형성시킴을 포함하는, 반도체 장치를 형성시키는 방법. - 제 11항에 있어서, 제 1 옥시니트라이드 층의 화학량론적 조성이 제 2 옥시니트라이드 층에 트랩된 전하와 기판 사이의 배리어(barrier)로서 작용함으로써 다층 전하 저장 층의 보유 성능을 증가시키도록 선택되는 농도의 산소를 포함하는, 반도체 장치를 형성시키는 방법.
- 제 12항에 있어서, 제 1 옥시니트라이드 층 내의 산소 농도가 약 15 내지 약 40%인, 반도체 장치를 형성시키는 방법.
- 제 12항에 있어서, 제 1 옥시니트라이드 층 내의 산소 농도가 약 35%인, 반도체 장치를 형성시키는 방법.
- 제 12항에 있어서, 제 2 옥시니트라이드 층 내의 산소 농도가 약 5% 미만인, 반도체 장치를 형성시키는 방법.
- 제 12항에 있어서, 다층 전하 저장 층의 보유 성능이 프로그램 전압과 소거 전압 사이의 특정 차이에서 반도체 장치에 대한 수명 말기(end-of-life; EOL)를 약 20년 이상으로 증가시키는, 반도체 장치를 형성시키는 방법.
- 제 11항에 있어서, 제 2 옥시니트라이드 층이 제 1 옥시니트라이드 층보다 1000배 이상 높은 전하 트랩 밀도를 포함하는, 반도체 장치를 형성시키는 방법.
- 제 11항에 있어서, 제 1 옥시니트라이드 층이 약 5:1 내지 15:1 범위의 비율의 디클로로실란(SiH2Cl2)/암모니아(NH3) 혼합물 및 약 2:1 내지 4:1 범위의 비율의 아산화질소(N2O)/NH3 혼합물을 포함하는 공정 가스를 사용하는 화학적 기상 증착(chemical vapor deposition; CVD) 공정으로 형성되고, 제 2 옥시니트라이드 층이 약 1:6 내지 1:8 범위의 비율의 N2O/NH3 혼합물 및 약 1.5:1 내지 3:1 범위의 비율의 SiH2Cl2/NH3 혼합물을 포함하는 공정 가스를 사용하는 CVD 공정으로 형성되는, 반도체 장치를 형성시키는 방법.
- 제 18항에 있어서, 제 1 옥시니트라이드 층 및 제 2 옥시니트라이드 층의 형성이 N2O/NH3 및 SiH2Cl2/NH3 혼합물의 비율을 변화시킴으로써 단일 CVD 툴에서 순차적으로 수행되는, 반도체 장치를 형성시키는 방법.
- 제 11항에 있어서, 터널 옥사이드 층이 1000℃ 이상의 온도에서 기판 상의 산소(O2)와 수소(H2) 사이의 반응을 이용하여 라디칼 산화로 ISSG(in-situ steam generation; 동일 반응계 증기 발생) 챔버에서 성장되는, 반도체 장치를 형성시키는 방법.
- 제 11항에 있어서, 블로킹 옥사이드 층이 제 2 옥시니트라이드 층 일부의 고 밀도 플라즈마(high density plasma; HDP) 산화에 의해 형성되는, 반도체 장치를 형성시키는 방법.
- 제 11항에 있어서, 제 2 옥시니트라이드 층이 그 안에 트랩의 수를 증가시키도록 선택되는 농도의 탄소를 추가로 포함하는, 반도체 장치를 형성시키는 방법.
- 제 22항에 있어서, 약 7:1 및 약 1:7의 비율로 혼합된 비스-3차부틸아미노 실란(BTBAS) 및 암모니아(NH3)를 포함하는 공정 가스를 사용하는 CVD 공정에서 형성되는, 반도체 장치를 형성시키는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/007,533 US8643124B2 (en) | 2007-05-25 | 2011-01-14 | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US13/007,533 | 2011-01-14 | ||
| PCT/US2012/021583 WO2012097373A1 (en) | 2011-01-14 | 2012-01-17 | Oxide-nitride-oxide stack having multiple oxynitride layers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140025262A true KR20140025262A (ko) | 2014-03-04 |
Family
ID=46507481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020127008106A KR20140025262A (ko) | 2011-01-14 | 2012-01-17 | 다중 옥시니트라이드 층을 갖는 옥사이드-니트라이드-옥사이드 적층체 |
Country Status (5)
| Country | Link |
|---|---|
| JP (2) | JP5960724B2 (ko) |
| KR (1) | KR20140025262A (ko) |
| CN (1) | CN102714223A (ko) |
| TW (1) | TWI534897B (ko) |
| WO (1) | WO2012097373A1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3709370A1 (en) * | 2012-03-31 | 2020-09-16 | Longitude Flash Memory Solutions Ltd. | Oxide-nitride-oxide stack having multiple oxynitride layers |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153543A (en) * | 1999-08-09 | 2000-11-28 | Lucent Technologies Inc. | High density plasma passivation layer and method of application |
| JP2002261175A (ja) * | 2000-12-28 | 2002-09-13 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US6812084B2 (en) * | 2002-12-09 | 2004-11-02 | Progressant Technologies, Inc. | Adaptive negative differential resistance device |
| US20050109276A1 (en) * | 2003-11-25 | 2005-05-26 | Applied Materials, Inc. | Thermal chemical vapor deposition of silicon nitride using BTBAS bis(tertiary-butylamino silane) in a single wafer chamber |
| JP4477422B2 (ja) * | 2004-06-07 | 2010-06-09 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置の製造方法 |
| US7612403B2 (en) * | 2005-05-17 | 2009-11-03 | Micron Technology, Inc. | Low power non-volatile memory and gate stack |
| US7227786B1 (en) * | 2005-07-05 | 2007-06-05 | Mammen Thomas | Location-specific NAND (LS NAND) memory technology and cells |
| KR100813964B1 (ko) * | 2005-09-22 | 2008-03-14 | 삼성전자주식회사 | 어레이 타입 프린트헤드 및 이를 구비한 잉크젯화상형성장치 |
| WO2007064048A1 (ja) * | 2005-12-02 | 2007-06-07 | Nec Corporation | 半導体記憶装置、その駆動方法およびその製造方法 |
| JP5285235B2 (ja) * | 2006-04-28 | 2013-09-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7692223B2 (en) * | 2006-04-28 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and method for manufacturing the same |
| US8614124B2 (en) * | 2007-05-25 | 2013-12-24 | Cypress Semiconductor Corporation | SONOS ONO stack scaling |
| US20090179253A1 (en) * | 2007-05-25 | 2009-07-16 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8643124B2 (en) * | 2007-05-25 | 2014-02-04 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8008707B2 (en) * | 2007-12-14 | 2011-08-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell |
| JP5238332B2 (ja) * | 2008-04-17 | 2013-07-17 | 株式会社東芝 | 半導体装置の製造方法 |
| US8252653B2 (en) * | 2008-10-21 | 2012-08-28 | Applied Materials, Inc. | Method of forming a non-volatile memory having a silicon nitride charge trap layer |
| JPWO2010061754A1 (ja) * | 2008-11-28 | 2012-04-26 | 学校法人東海大学 | 不揮発性半導体記憶装置及びその製造方法 |
| CN101859702B (zh) * | 2009-04-10 | 2016-12-07 | 赛普拉斯半导体公司 | 含多层氧氮化物层的氧化物-氮化物-氧化物堆栈 |
-
2012
- 2012-01-12 TW TW101101220A patent/TWI534897B/zh active
- 2012-01-17 CN CN2012800001075A patent/CN102714223A/zh active Pending
- 2012-01-17 KR KR1020127008106A patent/KR20140025262A/ko active Search and Examination
- 2012-01-17 WO PCT/US2012/021583 patent/WO2012097373A1/en active Application Filing
- 2012-01-17 JP JP2013549612A patent/JP5960724B2/ja active Active
-
2016
- 2016-06-22 JP JP2016123646A patent/JP6258412B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| WO2012097373A1 (en) | 2012-07-19 |
| JP2014504027A (ja) | 2014-02-13 |
| CN102714223A (zh) | 2012-10-03 |
| JP2016197732A (ja) | 2016-11-24 |
| TW201243951A (en) | 2012-11-01 |
| JP6258412B2 (ja) | 2018-01-10 |
| JP5960724B2 (ja) | 2016-08-02 |
| TWI534897B (zh) | 2016-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20230017648A1 (en) | Oxide-nitride-oxide stack having multiple oxynitride layers | |
| US8643124B2 (en) | Oxide-nitride-oxide stack having multiple oxynitride layers | |
| US11784243B2 (en) | Oxide-nitride-oxide stack having multiple oxynitride layers | |
| US8067284B1 (en) | Oxynitride bilayer formed using a precursor inducing a high charge trap density in a top layer of the bilayer | |
| JP7042852B2 (ja) | 多層酸窒化物層を有する酸化物－窒化物－酸化物積層体 | |
| US8614124B2 (en) | SONOS ONO stack scaling | |
| JP6258412B2 (ja) | 多層酸窒化物層を有する酸化物−窒化物−酸化物積層体 | |
| TWI709174B (zh) | 用於製造非揮發性電荷捕獲記憶體元件之基氧化方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| J301 | Trial decision |
Free format text: TRIAL NUMBER: 2019101001461; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20190429 Effective date: 20201029 |