JP2016197732A - 多層酸窒化物層を有する酸化物−窒化物−酸化物積層体 - Google Patents

多層酸窒化物層を有する酸化物−窒化物−酸化物積層体 Download PDF

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Abstract

【課題】シリコン−酸化物−酸窒化物−酸化物−シリコン構造を含む半導体デバイス及びその製造方法を提供する。
【解決手段】半導体デバイス２００は、シリコンを含む基板２０８の表面上のトンネル酸化物層２１６と、トンネル酸化物２１６層上にあって殆どトラップを生じない化学量論的組成を有する酸素リッチな下部酸窒化物層２２０Ｂ及び下部酸窒化物層２２０Ｂ上にあって高密度のトラップを生じる化学量論的組成を有する酸素リーンな上部酸窒化物層２２０Ａを含む多層電化蓄積層２０４と、第２の酸窒化物層２２０Ａ上の阻止酸化物層２１８と、阻止酸化物層２１８上のシリコン含有ゲート層２１４と、を備える半導体デバイス。
【選択図】図２

Description

関連出願の相互参照
本発明は、本特許出願は、３５U.S.C119(e)に基づいて２００７年５月２５日に出願された米国仮特許出願第６０／９３１，９４７号の優先権の利益を主張して２００７年６月１３日に出願された同時継続米国出願第１１／８１１，９５８号の一部継続出願であり、その両出願とも引用することにより本明細書に組み込まれるものとする。
本発明は、半導体製造技術に関し、特に改善された酸化物−窒化物層又は酸窒化物層を
有する酸化物−窒化物−酸化物積層体を及びその製造に関する。
スプリットゲートフラッシュメモリ等の不揮発性半導体メモリは、典型的には、積層フ
ローティングゲート型電界効果トランジスタを使用する。この型の電界効果トランジスタ
では、メモリセルの制御ゲートをバイアスするとともにメモリセルが形成されている基板
の本体領域を接地することによってプログラムすべきメモリセルのフローティングゲート
内に電子が誘起される。
酸化物−窒化物−酸化物（ＯＮＯ）積層体は、シリコン−酸化物−窒化物−酸化物−シ
リコン（ＳＮＯＮ）トランジスタにおいて電荷蓄積層として使用され、またスプリットゲ
ートフラッシュメモリにおいて、フローティングゲート及び制御ゲートとの間の絶縁層と
して使用される。
図１はメモリデバイス等の半導体デバイス１００の断面図であり、このデバイス１００
は、ＳＯＮＯＳゲート積層体、即ちシリコン基板１０８の表面上に通常の方法に従って形
成された通常のＯＮＯ積層体１０４を含む構造１０２を有する。更に、デバイス１００は
、典型的には、ゲート積層体にアライメントされ且つゲートチャネル領域１１２で分離さ
れたソース及びドレイン等の１つ以上の拡散領域１１０を含む。簡単に説明すると、ＳＯ
ＮＯＳ構造１０２は、ＯＮＯ積層体１０４上に形成されこれと接触するポリシリコンゲー
ト層１１４を含む。このポリゲート層１１４はＯＮＯ積層体１０４によって基板１０８か
ら分離され、電気的に絶縁される。ＯＮＯ積層体１０４は一般に底部酸化物層１１６、デ
バイス１００の電荷蓄積層又はメモリ層として作用する窒化物層又は酸窒化物層１１８、
及び窒化物層又は酸窒化物層を覆う上部高温酸化物（ＨＴＯ）層１２０を含む。
従来のＳＯＮＯＳ構造１０２及びその製造方法と関連する一つの問題は、窒化物層又は
酸窒化物層１１８のデータ保持性能が悪く、この層を通して漏れるリーク電流のために、
デバイス１００の寿命及び／又はいくつかの用途における使用が制限される点にある。
ＳＯＮＯＳ構造１０２及びその製造方法と関連する別の問題は、酸窒化物層１１８の化
学量論的組成が層の厚さに亘って均一にならず、また最適にならない点にある。特に、酸
窒化物層１１８は、従来、比較的厚い層の厚さに亘って高い窒素及び高い酸素濃度を有す
る均一な層を得るために、単一のプロセスガス混合物及び固定又は一定の処理条件を用い
て単一のステップで形成又は堆積されている。しかし、トップ及びボトム効果のために、
この方法は従来の酸窒化物層１１８の厚さ全体に亘って変化する窒素、酸素及びシリコン
濃度を生じる。トップ効果は、プロセスガスが堆積後に遮断される順番に起因する。特に
、典型的にはシラン等のシリコン含有プロセスガスが最初に遮断されるので、酸窒化物層
１１８のトップ部分（上部）において酸素及び／又は窒素が高くシリコンが低くなる。同
様に、ボトム効果は、プロセスガスが堆積を開始するために導入される順序に起因する。
特に、酸窒化物層１１８の堆積は典型的にはアニール工程後であるから、堆積プロセスの
開始時にピーク又は比較的高い濃度のアンモニア（ＮＨ３）が生じ、酸窒化物層のボトム
部分（底部）において酸素及びシリコンリコンが低く、窒素が高くなる。更に、ボトム効
果は、初期プロセスガス混合物中の使用可能な酸素及びシリコンが基板の表面でシリコン
と優先的に反応し、酸窒化物の形成に寄与しないという表面核形成現象にも起因する。従
って、ＯＮＯ積層体１０４からなるメモリデバイス１００は電荷蓄積特性、特にプログラ
ミング及び消去速度及びデータ保持性能が悪影響を受けている。
従って、メモリ層として改善されたプログラミング及び消去速度及びデータ保持性能を
示す酸窒化物層を含むＯＮＯ積層体を有するメモリデバイスが必要とされている。更に、
改善された酸窒化物の化学量論組成を示す酸窒化物層を有するＯＮＯ積層体を形成する方
法又はプロセスが必要とされている。
シリコン−酸化物−窒化物−酸化物−シリコン構造を含む半導体デバイス及びその製造
方法が提供される。一実施形態において、前記構造は、シリコンを含む基板の表面上のト
ンネル酸化物層と、前記トンネル酸化物層上にあって殆どトラップを生じない化学量論的
組成を有する酸素リッチな第１の酸窒化物層及び前記第１の酸窒化物層上にあって高密度
のトラップを生じる化学量論的組成を有する酸素リーンな第２の酸窒化物層を含む多層電
化蓄積層と、前記第２の酸窒化物層上の阻止酸化物層と、前記阻止酸化物層上のシリコン
含有ゲート層と、を備える。
一実施形態において、前記方法は、(i)基板のシリコン含有層の上にトンネル酸化物層
を形成するステップと、(ii)前記トンネル酸化物層の上に、殆どトラップを生じない化学
量論的組成を有する酸素リッチな第１の酸窒化物層を堆積し、前記第１の酸窒化物層上に
、高密度のトラップを生じる化学量論的組成を有する酸素リーンな第２の酸窒化物層を堆
積することによって多層電化蓄積層を形成するステップと、(iii)前記第２の酸窒化物層
上に阻止酸化物層を形成するステップと、(iv)前記阻止酸化物層上にシリコン含有ゲート
層を形成するステップと、を備える。
本発明の構造及び方法のこれらの及び他の様々な特徴及び利点は、以下の詳細な説明を
添付図面及び特許請求の範囲とともに参照することによって明らかになる。
従来の方法に従って形成された酸化物−窒化物−酸化物（ＯＮＯ）積層体を有するメモリデバイスの製造中の中間構造の断面を示すブロック線図である。 本発明の一実施形態による、多層電荷蓄積層を含むシリコン−酸化物−窒化物−酸化物−シリコン構造を有する半導体デバイスの一部分の断面を示すブロック線図である。 本発明の一実施形態による、多層電荷蓄積層を含む酸化物−窒化物−酸化物構造を形成する方法の流れ図である。 本発明により形成されたメモリ層を用いるメモリデバイスのデータ保持性能の改善を従来のメモリ層を用いるメモリデバイスと比較して示すグラフである。 本発明の別の実施形態による、多層電荷蓄積層を含む酸化物−窒化物−酸化物構造を形成する方法の流れ図である。 ＯＮＯ構造を有するプログラムされた従来のメモリデバイスのエネルギーバンド図である。 図７Ａ及び図７Ｂは本発明の一実施形態による多層電荷蓄積層を含むメモリデバイスのプログラミング前及び後のエネルギーバンド図である。
本発明は、一般に多層電荷蓄積層を含むシリコン−酸化物−酸窒化物−酸化物−シリコ
ンゲート構造を備えるデバイス及びその製造方法を対象とする。このゲート構造及び製造
方法はメモリトランジスタ等のメモリデバイスのメモリ層を形成するのに特に有用である
。
以下の記載において、本開示の十分な理解をもたらすために、説明の目的で、多くの特
定の細部について述べる。しかしながら、本発明の構造及び方法はこれらの特定の細部の
記載がなくても実施できることは当業者に明らかである。更に、本開示の理解を不必要に
不明瞭にしないように、周知の構造及び技術は詳細に示さないでブロック線図の形で示し
ている。
本明細書において、「一つの実施形態」又は「一実施形態」とは、実施形態と関連して
記載される特定の特徴、構造又は特性が少なくとも一つの実施形態に含まれることを意味
する。したがって本明細書の様々な箇所で「一実施形態」と呼ぶものは、必ずしもすべて
同じ実施形態を指すものではない。さらに本明細書で使用される「結合する」とは、一つ
以上の介在要素によって直接接続すること及び間接的に接続することの両方を意味する。
簡単に説明すると、本方法は、異なる濃度の酸素、窒素及び／又はシリコンを有するシ
リコン酸窒化物（Ｓｉ２Ｎ２Ｏ）等の多層酸窒化物層を含む多層電荷蓄積層を形成するス
テップを含む。これらの酸窒化物層は、従来のＯＮＯ構造内の窒化物又は酸窒化物より高
い温度で形成され、各層は異なるプロセスガス混合物及び／又は異なる流量を用いて形成
される。一般に、これらの酸酸化物層は少なくとも上部酸窒化物層及び底部酸窒化物層を
含む。特定の実施形態においては、これらの層の化学量論的組成は、下部又は底部酸窒化
物層が高い酸素及びシリコン含量を有するように且つ上部酸窒化物層が高いシリコン及び
高い窒素濃度及び低い酸素濃度を有し酸素リーン、シリコンリッチ窒化物又は酸窒化物を
生成するように調整又は選択される。シリコンリッチ及び酸素リッチな底部酸窒化物層は
、デバイス速度又は初期（寿命初期）のプログラミング電圧と消去電圧の差を低下するこ
となく蓄積電荷の損失を低減する。シリコンリッチ、酸素リーンな上部酸窒化物層はメモ
リデバイスのプログラミング電圧と消去電圧の差を増大し、それによりデバイス速度を向
上し、デバイス保持性能を増大し、デバイスの動作寿命を延長する。いくつかの実施形態
においては、シリコンリッチ、酸素リーンな上部酸窒化物層は層内のトラップ数を増大す
るように選択された濃度の炭素を更に含むことができる。
オプションとして、ドライ又はウェット酸化によるシリコン−酸化物−酸窒化物−酸化
物−シリコンゲート構造のトンネル又は第１の酸化物層の形成後におけるその第１の酸化
物層上への酸窒化物層の形成を容易にするために、上部酸窒化物層と底部酸窒化物層の厚
さの比を選択することができる。
本発明の種々の実施形態によるシリコン−酸化物−酸窒化物−酸化物−シリコン構造及
びその製造方法について図２−４を参照して以下に詳細に説明する。
図２は、本発明の一実施形態による、多層電荷蓄積層を含むシリコン−酸化物−酸窒化
物−酸化物−シリコンゲート構造を有する半導体メモリデバイス２００の一部分の断面を
示すブロック線図である。図２を参照するに、メモリデバイス２００は、基板又はシリコ
ン基板２０８上のシリコン層の表面２０６上に形成された、多層電荷蓄積層２０４を含む
シリコン−酸化物−酸窒化物−酸化物−シリコンゲート積層体２０２を備える。更に、デ
バイス２００は、ゲート積層体２０２にアライメントされ且つゲートチャネル領域２１２
で分離されたソース及びドレイン領域又は構造等の１つ以上の拡散領域２１０を含む。一
般に、シリコン−酸化物−酸窒化物−酸化物−シリコンゲート構造２０２は、多層電荷蓄
積層２０４上に形成され該層と接触するシリコン含有ゲート層、例えばポリシリコン又は
ポリゲート層２１４及びシリコン層又は基板２０８の一部分を含む。ポリゲート層２１４
は多層電荷蓄積層２０４によってシリコン層又は基板２０８から分離され、電気的に絶縁
される。シリコン−酸化物−酸窒化物−酸化物−シリコン構造は、ゲート積層体２０２を
チャネル領域２１２から分離又は電気的に絶縁する薄い下部酸化物層又はトンネル酸化物
層２１６、上部又は阻止酸化物層２１８及び多層電荷蓄積層２０４を含む。上述され、図
２に示されるように、多層電荷蓄積層２０４は上部酸窒化物層２２０Ａ及び底部酸窒化物
層２２０Ｂなどの少なくとも２つの酸窒化物層を含む。
基板２０８は、シリコン、シリコン−ゲルマニウム、シリコン・オン・インシュレータ
又はシステム・オン・サファイヤ基板等の既知のシリコンベース半導体材料を含むことが
できる。代わりに、基板２０８は砒化ガリウム、ゲルマニウム、窒化ガリウム又は燐化ア
ルミニウム等の非シリコンベースの半導体材料上に形成されたシリコン層を含むことがで
きる。特定の実施形態においては、基板２０８はドープ又はアンドープシリコン基板とす
る。
シリコン−酸化物−酸窒化物−酸化物−シリコン構造の下部酸化物層又はトンネル酸化
物層２１６は一般的には約１５Å（オングストローム）〜約２２Å、いくつかの実施形態
においては約１８Åの二酸化シリコン（ＳｉＯ２）の比較的薄い層を含む。トンネル酸化
物層２１６は任意の適切な手段によって形成又は堆積することができ、例えば熱的に成長
させる、又は化学気相成長（ＣＶＤ）を用いて堆積することができる。一般に、トンネル
酸化物層は酸素雰囲気中で熱酸化を用いて形成または成長される。一実施形態においては
、そのプロセスはドライ酸化法を使用し、この方法では基板２０８を堆積又は処理チャン
バ内に置き、約７００℃〜約８５０℃の温度に加熱し、完成トンネル酸化物層２１６の所
望の厚さに基づいて選択される所定の期間に亘って酸素に暴露する。別の実施形態におい
ては、トンネル酸化物層は、ＩＳＳＧ（In-Situ Stream Generation）チャンバ内におい
て、少なくとも１０００℃の温度で酸素（Ｏ２）と水素（Ｈ２）の反応を用いてラジカル
酸化により基板上に成長される。模範的な処理時間は約１０〜１００分である。酸化は大
気圧又は低圧力で実行できる。
上述したように、多層電荷蓄積層は一般にシリコン、酸素及び窒素の異なる組成を有す
る少なくとも２つの酸窒化物層を含み、約７０Å〜１５０Å（特定の実施形態では１００
Å）の総合厚さを有することができる。一実施形態においては、酸窒化物層は、シラン（
ＳｉＨ４）、クロロシラン（ＳｉＨ４Ｃｌ）、ジクロロシラン（ＳｉＨ４Ｃｌ２）又はＤ
ＣＳ（ＳｉＨ２Ｃｌ２）、テトラクロロシラン（ＳｉＣｌ４）又はビスターシャル ブチ
ル アミンシラン（ＢＴＢＡＳ）等のシリコン源、窒素（Ｎ２）、アンモニア（ＮＨ３）
、三酸化窒素（ＮＯ３）又は亜酸化窒素（Ｎ２Ｏ）等の窒素源、及び酸素（Ｏ２）又はＮ
２Ｏなどの酸素含有ガスを用いて低圧ＣＶＤプロセスで形成又は体積される。代わりに、
水素が重水素で置換されたガスを使用することもでき、例えばＮＨ３の代りに重水素化さ
れたアンモニア（ＮＤ３）を使用することができる。水素を重水素と置換すると、シリコ
ン−酸化物界面におけるＳｉダングリングボンドが不活性化され、よってデバイスのＮＢ
ＴＩ（Negative Bias Temperature Instability）寿命が増大する。
例えば、下部又は底部酸窒化物層２２０Ｂは、基板２０８を堆積チャンバ内に置き、約
２．５分〜約２０分の期間に亘ってチャンバを約５ミリトル（ｍＴ）〜約５００ｍＴの圧
力に維持するとともに、基板を約７００℃〜約８５０℃（特定の実施形態においては少な
くとも約７６０℃）の温度に維持しながら、Ｎ２Ｏ，ＮＨ３及びＤＣＳを含むプロセスガ
スを導入することによって、トンネル酸化物層２１６の上に堆積することができる。特に
、プロセスガスは、約８：１〜１：８の比で混合されたＮ２０及びＮＨ３の第１のガス混
合物及び約７：１〜１：７の比で混合されたＤＣＳ及びＮＨ３の第２のガス混合物を含む
ことができ、約５〜２００立方センチメートル毎分（ｓｃｃｍ）の流量で導入することが
できる。これらの条件で生成又は堆積された酸窒化物層はシリコンリッチ、酸素リッチな
底部酸窒化物層２２０Ｂをもたらすことが確かめられ、この底部酸窒化物層はプログラミ
ング後及び消去後の電荷損失レートを減少し、保持状態における電圧シフトを小さくする
。
上部酸窒化物層２２０Ａは、Ｎ２Ｏ，ＮＨ３及びＤＣＳを含むプロセスガスを使用し、
約５ｍＴ〜約５００ｍＴのチャンバ圧力及び約７００℃〜約８５０℃（特定の実施形態に
おいては少なくとも約７６０℃）の温度で、約２．５分〜約２０分の期間に亘るＣＶＤプ
ロセスによって底部酸窒化物層２２０Ｂ上に堆積することができる。特に、プロセスガス
は、約８：１〜１：８の比で混合されたＮ２０及びＮＨ３の第１のガス混合物及び約７：
１〜１：７の比で混合されたＤＣＳ及びＮＨ３の第２のガス混合物を含むことができ、約
５〜２００ｓｃｃｍの流量で導入することができる。これらの条件で生成又は堆積された
酸窒化物層はシリコンリッチ、窒素リッチ及び酸素リーンな上部酸窒化物層２２０Ａをも
たらすことが確かめられ、この上部酸窒化物層は、シリコン−酸化物−酸窒化物−酸化物
−シリコン構造を用いて製造されるメモリの電荷損失レートに妥協することなく、速度の
向上及びプログラミング電圧及び消去電圧の初期差の増大をもたらし、よってデバイスの
動作寿命の延長をもたらす。
いくつかの実施形態においては、シリコンリッチ、窒素リッチ及び酸素リーンな上部酸
窒化物層２２０Ａは、層内のトラップ数を増大するように選択された濃度の炭素を含有さ
せるために、約７：１〜１：７の比で混合されたＢＴＢＡＳ及びアンモニア（ＮＨ３）を
含むプロセスガスを用いてＣＶＤで底部酸窒化物層２２０Ｂ上に堆積させることができる
。第２の酸窒化物層内の選択された濃度の炭素は約５％〜約１５％の炭素濃度を含むこと
ができる。
特定の実施形態においては、上部窒化物層２２０Ａは底部酸窒化物層２０Ｂの形成に使
用した同じツール内において、実質的に堆積チャンバの真空を破ることなく連続的に堆積
される。特定の実施形態においては、上部酸窒化物層２２０Ａは、下部酸窒化物層２２０
Ｂの堆積中に加熱される基板２０８の温度を殆ど変更することなく連続的に堆積される。
一実施形態においては、上部酸窒化物層２２０Ａは、シリコンリッチ、窒素リッチ及び酸
素リーンな上部酸窒化物２２０Ａが生成されるように、ＤＣＳ／ＮＨ３ガス混合物に対し
てＮ２０／ＮＨ３ガス混合物の流量を減少させて所望の比のガス混合物を供給することに
よって、底部酸窒化物層２２０Ａの堆積の直後に連続的に堆積される。
所定の実施形態においては、ゲート積層体２０２の形成後に、別の酸化物又は酸化物層
（これらの図には示されていない）が基板２０８上の異なる領域又はデバイス内に蒸気酸
化によって形成される。この実施形態においては、シリコン−酸化物−酸窒化物−酸化物
−シリコン構造の上部酸窒化物層２２０Ａ及び上部又は阻止酸化物層２１８は蒸気酸化処
理中に蒸気アニールするのが有益である。特に、蒸気アニールは阻止酸化物層２１８の品
質を改善し、阻止酸化物層２１８の上面の近く及び底部酸窒化物層２２０Ａの上面の近く
に形成されるトラップの数を低減する結果、さもなければ発生し得る阻止酸化物層を横切
る電界（電荷キャリアの逆流を生じ、電荷蓄積層のデータ又は電荷保持性能に悪影響を与
える）を低減もしくはほぼ除去することができる。
底部酸窒化物層２２０Ｂの適切な厚さは、約１０Å〜約８０Åであり、底部酸窒化物層
及び上部酸窒化物層の厚さの比は約１：６〜６：１であり、特定の実施形態においては少
なくとも約１：４であることが確かめられた。
シリコン−酸化物−酸窒化物−酸化物−シリコン構造の上部又は阻止酸化物層２１８は
、約３０Å〜約７０Å、特定の実施形態においては約４５Åの比較的厚いＳｉＯ２層を含
む。上部又は阻止酸化物層２１８は、任意の適切な手段、例えば熱成長又はＣＶＤを用い
て成長又は堆積することができる。一実施形態においては、上部又は阻止酸化物層２１８
はＣＶＤプロセスを用いて堆積された高温酸化物（ＨＴＯ）である。一般に、この堆積プ
ロセスは、堆積チャンバ内において、基板２０８を約６５０℃〜約８５０℃の温度に維持
しながら、約５０ｍＴ〜約１０００ｍＴの圧力で、約１０分〜約１２０分の期間に亘って
、シラン、クロロシラン又はジクロロシラン等のシリコン源及びＯ２又はＮ２Ｏ等の酸素
含有ガスに暴露するステップを含む。
特定の実施形態においては、上部又は阻止酸化物層２１８は酸窒化物層２２０Ａ，２２
０Ｂの形成に使用した同じツール内で連続的に堆積される。特定の実施形態においては、
酸窒化物層２２０Ａ，２２０Ｂ及び上部又は阻止酸化物層２１８は、トンネル酸化物層２
１６の成長に使用した同じツール内で形成又は堆積される。適切なツールは、例えばカリ
フォルニア州スコッツバレーのＡＶＩＺＡテクノロジー社から入手し得るＯＮＯ、ＡＶＰ
である。
一実施形態によるシリコン−酸化物−酸窒化物−酸化物−シリコン積層体を形成又は製
造する方法を図３の流れ図を参照して以下に説明する。
図３を参照するに、本方法は、シリコン−酸化物−酸窒化物−酸化物−シリコンゲート
積層体２０２のトンネル酸化物層２１６のような第１の酸化物層を基板２０８の表面上の
シリコン含有層の上に形成することから始まる（３００）。次に、酸窒化物を含む多層電
荷蓄積層２０４の第１又は底部酸窒化物層２２０Ｂが第１の酸化物層の表面上に形成され
る（３０２）。上述したように、この第１又は底部酸窒化物層２２０Ｂは、シリコンリッ
チ及び酸素リッチな酸窒化物層が得られるように調整された比及び流量でＮ２０／ＮＨ３
及びＤＣＳ／ＮＨ３ガス混合物を含むプロセスガスを用いてＣＶＤによって形成又は堆積
することができる。次に、多層電荷蓄積層２０４の第２又は上部酸窒化物層２２０Ａが第
１又は底部酸窒化物層２２０Ｂの表面上に形成される（３０４）。第２又は上部酸窒化物
層２２０Ａは第１又は底部酸窒化物層２２０Ｂと異なる酸素、窒素及び／又はシリコンの
化学量論的組成を有する。特に、上述したように、第２又は上部酸窒化物層２２０Ａは、
シリコンリッチ、酸素リーンな酸窒化物層が得られるように調整された比及び流量でＤＣ
Ｓ／ＮＨ３及びＮ２０／ＮＨ３ガス混合物を含むプロセスガスを用いてＣＶＤによって形
成又は堆積することができる。最後に、シリコン−酸化物−酸窒化物−酸化物−シリコン
構造の上部又は阻止酸化物層２１８が多層電荷蓄積層の第２の層の表面上に形成される（
３０６）。上述したように、この上部又は阻止酸化物層２１８は任意の適切な手段によっ
て形成又は堆積できるが、いくつかの実施形態においてはＣＶＤプロセスで堆積される。
一実施形態においては、上部又は阻止酸化物層２１８はＨＴＯ ＣＶＤプロセスで堆積さ
れる高温酸化物である。代わりに、上部又は阻止酸化物層２１８は熱的に成長させること
もできる。しかし、この実施形態においては、上部酸窒化物層２２０Ａは、その酸窒化物
の一部分が上部又は阻止酸化物層２１８の熱成長プロセス中に有効に消費又は酸化される
ので、その厚さを調整もしくは増大することができる。
オプションとして、本方法は、シリコン−酸化物−酸窒化物−酸化物−シリコン積層体
又は構造を形成するために上部又は阻止酸化物層２１８の表面上にシリコン含有層を形成
又は堆積するステップを更に含むことができる（３０８）。このシリコン含有層は、トラ
ンジスタ又はデバイス２００の制御又はポリゲート層２１４を形成するために、例えばＣ
ＶＤプロセスにより堆積されたポリシリコン層とすることができる。
ここで、図４を参照して本発明の一つの実施形態に従って形成されたメモリ層を用いて
なるメモリデバイスのデータ保持性能と従来のメモリ層を用いてなるメモリデバイスのデ
ータ保持性能との比較を行う。特に、図４は、従来のＯＮＯ構造及び本発明の多層酸窒化
物層を有するシリコン−酸化物−酸窒化物−酸化物構造を用いる電気的に消去可能なリー
ドオンリメモリ（ＥＥＰＲＯＭ）内のメモリデバイスのデバイス寿命中のプログラミング
時中のしきい値電圧（ＶＴＰ）及び消去時のしきい値電圧（ＶＴＥ）の変化を示す。この
図のためのデータ収集において、両デバイスを８５℃の周囲温度で１００Ｋサイクルに亘
り予め循環動作させた。
図４を参照するに、グラフ又は線４０２は、初期書き込み（プログラム又は消去）後に
メモリをリフレッシュしない単一の酸窒化物層を有する従来のＯＮＯ構造を用いたＥＥＰ
ＲＯＭに対するＶＴＰの経時変化を示す。線４０２上の実際のデータ点は白丸で示され、
この線の残部はＥＥＰＲＯＭの規定の寿命の終り（ＥＯＬ）までのＶＴＰの外挿値を示す
。グラフ又は線４０４は、従来のＯＮＯ構造を用いたＥＥＰＲＯＭに対するＶＴＥの経時
変化を示す。線４０４上の実際のデータ点は黒丸で示され、この線の残部はＥＥＰＲＯＭ
の規定のＥＯＬまでのＶＴＥの外挿値を示す。一般に、ＥＯＬにおけるＥＥＰＲＯＭのＶ
ＴＥ及びＶＴＰ間の規定の差は、プログラム状態と消去状態との差を識別又は検知可能に
するために０．５Ｖ以上である。この図から明らかなように、従来のＯＮＯ構造を用いた
ＥＥＰＲＯＭは、２０年の規定のＥＯＬにおいて約０．３５ＶのＶＴＥ及びＶＴＰ間の差
を有する。従って、従来のＯＮＯ構造を用いたＥＥＰＲＯＭは、上記の条件の下で動作す
ると、少なくとも約１７年で規定の操作寿命を満たさなくなる。
これに対し、多層酸窒化物層を有するシリコン−酸化物−酸窒化物−酸化物−シリコン
構造を用いたＥＥＰＲＯＭのＶＴＰ及びＶＴＥの経時変化はそれぞれ線４０６及び４０８
で示され、規定のＥＯＬにおいて少なくとも１．９６ＶのＶＴＥ及びＶＴＰ間の差を示す
。従って、本発明の一つの実施形態によるシリコン−酸化物−酸窒化物−酸化物−シリコ
ン構造を用いたＥＥＰＲＯＭは２０年の規定の動作寿命を上回る。特に、グラフ又は線４
０６は本発明の一つの実施形態によるシリコン−酸化物−酸窒化物−酸化物−シリコン構
造を用いたＥＥＰＲＯＭのＶＴＰの経時変化を示す。線４０６上の実際のデータ点は白四
角で示され、この線の残部は規定のＥＯＬまでのＶＴＰの外挿値を示す。グラフ又は線４
０８は、ＥＥＰＲＯＭに対するＶＴＥの経時変化を示し、線４０８上の実際のデータ点は
黒四角で示され、この線の残部はＥＥＰＲＯＭの規定のＥＯＬまでのＶＴＥの外挿値を示
す。
次に、別の実施形態による半導体デバイスの形成又は製造方法を図５を参照して説明す
る。
図５を参照するに、本方法は、トンネル酸化物層２１６を基板上に形成することから始
まる（５００）。次に、多層電荷蓄積層２０４の酸素リッチな第１又は底部酸窒化物層２
２０Ｂがトンネル酸化物層２１６の表面上に形成される（５０２）。上述したように、こ
の酸素リッチな第１又は底部酸窒化物層２２０Ｂは、約５：１〜１５：１の範囲の比で混
合されたジクロロシラン（ＳｉＨ２Ｃｌ２）／アンモニア（ＮＨ３）混合物及び約２：１
〜４：１の範囲の比で混合された亜酸化窒素（Ｎ２Ｏ）／ＮＨ３混合物を含むプロセスガ
スをシリコンリッチ及び酸素リッチでほぼトラップのない酸窒化物層が得られるように調
整された流量で用いて、ＣＶＤによって形成又は堆積することができる。即ち、第１又は
底部酸窒化物層２２０Ｂの化学量論的組成は多層電荷蓄積層の保持性能を増大するように
選択された高濃度の酸素を含み、第２又上部酸窒化物層２２０Ａにトラップされる電荷と
及び基板２０８との間の障壁として作用する。第１又は底部酸窒化物層２２０Ｂ内の選択
された酸素濃度は約１５％〜約４０％の酸素濃度であり、特定の実施形態においては約３
５％である。
次に、酸素リーンな第２又は上部酸窒化物層２２０Ａが第１又は低部酸窒化物層２２０
Ｂの表面上に形成される（５０４）。第２又は上部酸窒化物層２２０Ａは第１酸窒化物層
とは異なる酸素、窒素及び／又はシリコンの化学量論的組成を有する。特に、上述したよ
うに、第２又は上部酸窒化物層２２０Ａは、約５％以下の酸素濃度を有するトラップ密度
の高い酸窒化物層を得るために、約１：６〜１：８の範囲の比で混合されたＮ２０／ＮＨ
３混合物を及び約１．５：１〜３：１の範囲の比で混合されたＳｉＨ２Ｃｌ２／ＮＨ３混
合物を含むプロセスガスを用いて、ＣＶＤによって形成又は堆積することができる。こう
して、第２又は上部酸窒化物層２２０Ａは第１又は底部酸窒化物層２２０Ｂの１０００倍
以上の電荷トラップ密度を含むものとなる。
最後に、上部又は阻止酸化物層２１８が多層電荷蓄積層２０４の第２又は上部酸窒化物
層２２０Ａ上に形成される。上述したように、この上部又は阻止酸化物層２１８は、第２
又は上部酸窒化物層２２０Ａの一部分の酸化によって第２又は上部酸窒化物層２２０Ａの
所定の厚さへの肉薄化が生じるように形成することができる。最後に、図４につき述べた
ように、多層電荷蓄積層２０４の保持性能の向上によって、プログラム電圧（ＶＴＰ）及
び消去電圧（ＶＴＥ）間の規定の差における半導体デバイスの寿命の終り（ＥＯＬ）が２
０年以上に延長する。
他の態様においては、本発明の多層電荷蓄積層はプログラムされた状態における電荷蓄
積層内の蓄積電荷により発生される電界と反対方向の電界を発生するように設計されたバ
ンドギャップエネルギーを有し、その結果プログラム電圧及び／又は消去電圧に影響を与
えることなくデータ保持性能が向上する。シリコン基板６０２内のチャネル、トンネル酸
化物層６０４、均質な窒化物又は酸窒化物電界蓄積層６０６、阻止酸化物層６０８及びポ
リシリコン制御ゲート６１０を含むプログラムされた従来のデバイスのエネルギーバンド
図が図６に示されている。図６を参照するに、電荷蓄積層６０８の中心近くに位置するト
ラップされた多数の電荷はトンネル酸化物層６０４からトラップされた電荷に向かう大き
な電界を発生し、この電界は蓄積電荷の損失を生じ得る点に注意されたい。
これに対し、本発明の多層電荷蓄積層を含むメモリ装置においては、多層電荷蓄積層に
生じるバンドギャップエネルギーは蓄積電荷により発生される電界と反対の内向き（電荷
蓄積層からトンネル酸化物に向う方向）の電界を発生し、電荷保持性能を高める。多層電
荷蓄積層７０６を含むプログラムされてないメモリデバイスが図７Ａに示されている。こ
のデバイスは、シリコン基板７０２内のチャネル、トンネル酸化物層７０４、酸素リーン
な酸窒化物層７０６Ａ、酸素リッチな底部酸窒化物層７０６Ｂ、阻止酸化物層７０８及び
ポリシリコン制御ゲート７１０を含む。図７Ａを参照するに、酸素リーンな上部酸窒化物
層７０６Ａ内のトラップサイトは、プログラムされたデバイスにおいてトラップされた電
荷により発生される電界と反対の方向の電界を発生する。プログラムされた状態において
得られる多層電荷蓄積層７０６を含むデバイスのバンドギャップ図は図７Ｂに示されてい
る。
多層電荷蓄積層は２つの酸窒化物層、即ち上部及び底部層を有するものとして図示し説
明したが、本発明はこれに限定されず、任意の数の酸窒化物層を含み、それらの一部又は
すべてが酸素、窒素及び／又はシリコンの異なる化学量論的組成を有するものとすること
ができる。特に、それぞれ異なる化学慮論的組成を有する５つの酸窒化物層を有する多層
電荷蓄積層を製造し、試験した。しかしながら、当業者に明らかなように、一般には所望
の結果を達成するのにできるだけ少数の層を使用し、より簡単でよりロバストなプロセス
を提供するのが好ましい。更に、できるだけ少数の層を使用すると、少数の層の化学量論
的組成及び寸法の制御がより簡単になるので、歩留まりも更に高くなる。
更に、シリコン−酸化物−酸窒化物−酸化物−シリコン構造はメモリデバイスのシリコ
ン−酸化物−酸窒化物−酸化物−シリコンスタックの一部分として図示し説明したが、本
発明はこの構造及びその製造に限定されず、このシリコン−酸化物−酸窒化物−酸化物−
シリコン構造は、本発明の範囲から逸脱することなく、電荷蓄積又は絶縁層又は積層を必
要とする任意の半導体技術又は任意のデバイス、例えばスプリットゲートフラッシュメモ
リ、ＴａＮＯＳスタック、ＩＴ（トランジスタ）ＳＮＯＳ型セル、２Ｔ ＳＯＮＯＳ型セ
ル、３Ｔ ＳＮＯＳ型セル、局所化２ビットセル、マルチレベルプログラミングセル、及
び／又は９Ｔ又は１２Ｔ不揮発性半導体メモリ（ＮＶＳＭ）等に又はとともに使用するこ
とができる。図８Ａ−８Ｅは、本発明の多層電荷蓄積層が特に有用な模範的なメモリセル
構造の概略図を示す。
先行又は従来技術に対する本発明の一実施形態による構造及びその製造方法の利点は、
(i)酸窒化物層を複数の膜又は層に分割し、各層の酸素、窒素及びシリコンプロファイル
を調整してなる構造を用いてメモリデバイスのデバイス保持性能を高める能力、(ii)デー
タ保持性能を譲歩することなくメモリデバイスの速度を高める能力、(iii) 本発明の一実
施形態によるシリコン−酸化物−酸窒化物−酸化物−シリコンを約１２５℃以上で用いて
メモリデバイスのデータ保持及び速度の仕様を満足もしくは超える能力、及び(iv)１００
，００サイクル以上のヘビーデューティープログラム消去サイクルを提供する能力を有す
る。
本開示は特定の模範的な実施形態について記載したが、これらの実施形態には本開示の
範囲を逸脱することなく様々な変更や変形を加えることができること明らかろう。従って
、本明細書及び図面は限定のためではなく説明のためであるみなされたい。
技術的な開示の特徴を読者が迅速に確認するのを可能にする要約書を要求している37C.
F.R.§1.72(b)に準じて要約書が付与されている。要約書は、請求の範囲又は意味を解釈
又は制限するために使用されないことを理解されたい。さらに、上述された詳細な説明に
おいて、本開示を整理するために１つの実施形態において様々な特徴が互いにグループ化
されることがわかる。この開示の方法は、特許請求される実施の形態がそれぞれの請求項
に明示的に記載されるよりも多くの特徴を必要とするという意図を反映するものと解釈さ
れるべきではない。むしろ、以下の請求項に反英されるように、発明の要旨は１つの開示
の実施形態の全ての特徴に満たないものにある。したがって、以下の特許請求の範囲は、
発明の詳細な説明に盛り込まれており、それぞれの請求項は、個別の実施の形態に立脚し
ている。
以上の記載においては、説明の目的で、本開示の多層電荷蓄積層及びその製造方法の完
全な理解を与えるために、多くの特定の細部について説明した。しかしながら、本発明の
デバイス及び方法はこれらの特定の細部の説明がなくても実施できることは当業者に明ら
かである。更に、本開示の理解を不必要に不明瞭にしないように、周知の構造及び技術は
詳細に示さないでブロック線図の形で示している。
本明細書において、「一つの実施形態」又は「一実施形態」とは、実施形態と関連して
記載される特定の特徴、構造又は特性が少なくとも一つの実施形態に含まれることを意味
する。したがって本明細書の様々な箇所で「一実施形態」と呼ぶものは、必ずしもすべて
同じ実施形態を指すものではない。さらに本明細書で使用される「結合する」とは、一つ
以上の介在要素によって直接接続すること及び間接的に接続することの両方を意味する。

Claims (23)

  1. シリコンを含む基板の表面上のトンネル酸化物層と、
    前記トンネル酸化物層上にあって殆どトラップを生じない化学量論的組成を有する酸素
    リッチな第１の酸窒化物層及び前記第１の酸窒化物層上にあって高密度のトラップを生じ
    る化学量論的組成を有する酸素リーンな第２の酸窒化物層を含む多層電化蓄積層と、
    前記第２の酸窒化物層上の阻止酸化物層と、
    前記阻止酸化物層上のシリコン含有ゲート層と、
    を備える、シリコン−酸化物−酸窒化物−酸化物−シリコン構造。
  2. 前記第１の酸窒化物層内の酸素の濃度は約１５％〜約４０％である、請求項１記載の構
    造。
  3. 前記第２の酸窒化物層内の酸素の濃度は約５％未満である、請求項１記載の構造。
  4. 前記第２の酸窒化物層は前記第１の酸窒化物層の１０００倍以上の電荷トラップ密度を
    含む、請求項１記載の構造。
  5. 前記第２の酸窒化物層は該層内のトラップの数を増大するように選択された濃度の炭素
    を更に含む、請求項１記載の構造。
  6. 横方向に間隔を置いて配置されたソース及びドレイン領域を有するシリコンを含む基板
    と、
    前記基板の表面上のトンネル酸化物層と、
    前記トンネル酸化物層上にあって殆どトラップを生じない化学量論的組成を有する酸素
    リッチな第１の酸窒化物層及び前記第１の酸窒化物層上にあって高密度のトラップを生じ
    る化学量論的組成を有する酸素リーンな第２の酸窒化物層を含む多層電化蓄積層と、
    前記第２の酸窒化物層上の阻止酸化物層と、
    前記阻止酸化物層上のシリコン含有ゲート層と、
    を備える、半導体デバイス。
  7. 前記第１の酸窒化物層内の酸素の濃度は約１５％〜約４０％である、請求項６記載の構
    造。
  8. 前記第２の酸窒化物層内の酸素の濃度は約５％未満である、請求項６記載の構造。
  9. 前記第２の酸窒化物層は前記第１の酸窒化物層の１０００倍以上の電荷トラップ密度を
    含む、請求項６記載の構造。
  10. 前記第２の酸窒化物層は該層内のトラップの数を増大するように選択された濃度の炭素
    を更に含む、請求項６記載の構造。
  11. 基板のシリコン含有層の上にトンネル酸化物層を形成するステップと、
    前記トンネル酸化物層の上に、殆どトラップを生じない化学量論的組成を有する酸素リ
    ッチな第１の酸窒化物層を堆積し、前記第１の酸窒化物層上に、高密度のトラップを生じ
    る化学量論的組成を有する酸素リーンな第２の酸窒化物層を堆積することによって多層電
    化蓄積層を形成するステップと、
    前記第２の酸窒化物層上に阻止酸化物層を形成するステップと、
    前記阻止酸化物層上にシリコン含有ゲート層を形成するステップと、
    を備える、半導体デバイスの製造方法。
  12. 前記第１の酸窒化物層の化学量論的組成は、前記第２の酸窒化物層内にトラップされた
    電荷と前記基板との間の障壁として作用することによって前記多層電化蓄積層の保持性能
    を増大するように選択された濃度の酸素を含む、請求項１１記載の方法。
  13. 前記第１の酸窒化物層内の酸素の濃度は約１５％〜約４０％である、請求項１２記載の
    方法。
  14. 前記第１の酸窒化物層内の酸素の濃度は約３５％である、請求項１２記載の方法。
  15. 前記第２の酸窒化物層内の酸素の濃度は約５％未満である、請求項１２記載の方法。
  16. 前記多層電化蓄積層の前記保持性能はプログラム電圧と消去電圧との規定の差における
    半導体デバイスの寿命の終わり（ＥＯＬ）を２０年以上に増大する、請求項１２記載の方
    法。
  17. 前記第２の酸窒化物層は前記第１の酸窒化物層の１０００倍以上の電荷トラップ密度を
    含む、請求項１１記載の方法。
  18. 前記第１の酸窒化物層は、約５：１〜１５：１の範囲の比で混合されたジクロロシラン
    （ＳｉＨ２Ｃｌ２）／アンモニア（ＮＨ３）混合物及び約２：１〜４：１の範囲の比で混
    合された亜酸化窒素（Ｎ２Ｏ）／ＮＨ３混合物を含むプロセスガスを用いて化学気相成長
    （ＣＶＤ）プロセスで形成され、前記第２の酸窒化物層は、約１：６〜１：８の範囲の比
    で混合されたＮ２０／ＮＨ３混合物及び１．５：１〜３：１の範囲の比で混合されたＳｉ
    Ｈ２Ｃｌ２／ＮＨ３混合物を含むプロセスガスを用いてＣＶＤプロセスで形成される、請
    求項１１記載の方法。
  19. 前記第１の酸窒化物層及び前記第２の酸窒化物層の形成は、Ｎ２０／ＮＨ３混合物及び
    ＳｉＨ２Ｃｌ２／ＮＨ３混合物の比を変化させることによって単一のＣＶＤツール内で連
    続的に実行される、請求項１８記載の方法。
  20. 前記トンネル酸化物層は、ＩＳＳＧ（In-Stiu Steam Generation）チャンバ内において
    少なくとも１０００℃の温度で酸素（Ｏ２）と水素（Ｈ２）の反応を用いてラジカル酸化
    によって成長される、請求項１１記載の方法。
  21. 前記阻止酸化物層は、前記第２の酸窒化物層の一部分の高密度プラズマ（ＨＤＰ）酸化
    によって形成される、請求項１１記載の方法。
  22. 前記第２の酸窒化物層は該層内のトラップの数を増大するように選択された濃度の炭素
    を更に含む、請求項１１記載の方法。
  23. 前記第２の酸窒化物層は、約７：１〜１：７の比で混合されたビスターシャル・ブチ
    ル・アミノシラン（ＢＴＢＡＳ）及びアンモニア（ＮＨ３）を含むプロセスガスを用いて
    ＣＶＤプロセスで形成される、請求項２２記載の方法。
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