WO2010061754A1 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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清輝 小林
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    • H—ELECTRICITY
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    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Definitions

  • the present invention relates to a nonvolatile semiconductor memory device and a manufacturing method thereof.
  • a nonvolatile semiconductor memory uses a MOS field effect transistor having a charge storage layer as a memory cell.
  • a memory cell using a silicon nitride film (SiN film) as a charge trap layer (charge trap layer) as a charge storage layer instead of a floating gate made of polysilicon or the like as a charge storage layer has been proposed and put into practical use. (See Patent Document 1 and Patent Document 3).
  • Patent Document 2 In addition to this, in order to improve the etching selectivity with respect to the silicon oxide film, an example using a carbonitride film on the side wall of a MOS transistor (Patent Document 2), etc. has been proposed, and carbonitriding as a diffusion prevention film for copper wiring.
  • An example using a film Non-Patent Document 1 is known.
  • JP 2002-190535 A Japanese Patent Laid-Open No. 2002-270606 US Pat. No. 5,768,192
  • an object of the present invention is to provide a nonvolatile semiconductor memory device that solves the above problems.
  • Other problems of the present invention are appropriately pointed out in the following description.
  • the following means is provided in an embodiment of the present invention. That is, in a nonvolatile semiconductor memory device having a transistor including a first insulating film and a second insulating film formed in contact with the first insulating film and including a charge trapping layer capable of trapping charges, A non-volatile semiconductor memory device is provided in which the trapping layer has a relative dielectric constant smaller than that of a silicon nitride film.
  • the charge trapping layer is preferably either a silicon carbonitride film or a silicon carbide film.
  • the charge trapping layer is made of a silicon carbonitride film, and it is preferable that the atomic ratio (C / N) of carbon (C) and nitrogen (N) is 0.7 or more.
  • a semiconductor substrate, a drain and a source formed inside the surface of the semiconductor substrate with a space therebetween, a first insulating film formed on a channel region between the drain and the source on the surface of the semiconductor substrate, A first trap including a charge trap layer formed on the first insulating film, made of a silicon carbonitride film, and having an atomic ratio (C / N) of carbon (C) to nitrogen (N) of 0.7 or more;
  • a non-volatile semiconductor memory device having two insulating films and a gate electrode formed on the second insulating film.
  • a second insulating film including a charge trap layer in which the atomic ratio (C / N) of nitrogen (N) is 0.7 or more is provided.
  • a nitride semiconductor layer is formed by plasma enhanced chemical vapor deposition (PECVD) using a silane-based gas containing a methyl group (CH 3 ).
  • PECVD plasma enhanced chemical vapor deposition
  • a drain and a source are formed inside the surface of the semiconductor substrate with a space therebetween, a first insulating film is formed on a channel region between the drain and source on the surface of the semiconductor substrate, and the first insulating film is formed on the first insulating film.
  • a silicon carbon nitride film is formed by plasma chemical vapor deposition (PECVD) using (1) a silane-based gas containing a methyl group (CH 3 ), or (2) silane or chlorosilane and a hydrocarbon.
  • PECVD plasma chemical vapor deposition
  • FIG. 2A is a diagram for explaining a write operation of bit A in the semiconductor memory device of FIG. 1
  • FIG. 2B is a diagram for explaining a write operation of bit B of the semiconductor memory device of FIG.
  • the manufacturing method of the semiconductor device concerning Embodiment 1 of the present invention it is a sectional view which laminated a gate insulating film and a silicon nitride film in this order on a silicon substrate.
  • Embodiment 1 is a block diagram showing a configuration of a nonvolatile semiconductor memory device according to an embodiment of the present invention. It is a graph showing the relationship between C / N ratio and relative dielectric constant of a silicon carbon nitride film (SiCN).
  • FIG. 11 is a graph showing a relationship between a flat-band voltage and a gate voltage application time by the MNOS type memory cell shown in FIG.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to Embodiment 1 of the present invention.
  • a drain 7 made of an n + diffusion layer and a source 8 made of an n + diffusion layer are formed inside a P-type surface of a silicon substrate 1.
  • a gate insulating film 5 is laminated on a channel region which is a region between the source 7 and the source 8.
  • a gate electrode 10 made of polysilicon is provided on the gate insulating film 5 to constitute a memory transistor.
  • an isolation oxide film (LOCOS) 6 is formed immediately above the drain 7 and the source 8, and the gate insulating film 5 constituting each memory transistor is isolated on the isolation oxide film (LOCOS) 6. .
  • a plurality of drains 7, sources 8, and isolation oxide films extend in a stripe shape in the column direction in parallel with the direction perpendicular to the paper surface.
  • the gate electrode 10 extends in a stripe shape in the row direction along the paper surface.
  • the insulating film 5 is composed of a laminated film (O / CN / O) composed of the silicon oxide film 2, the silicon carbonitride film 3 and the silicon oxide film 4.
  • the respective film thicknesses are, for example, 6 nm for the silicon oxide film 2, 8 nm for the silicon carbonitride film 3, and 6 nm for the silicon oxide film 4. These film thicknesses are preferably 3 nm or more and 10 nm or less.
  • the silicon carbonitride film 3 contains carbon (C) and nitrogen (N), and the ratio of the number of atoms (C / N ratio) is about 1.0.
  • the relative dielectric constant of the silicon carbonitride film 3 is about 5.2, which is about 30% lower than the typical value of the silicon nitride film 7.4 (6.8 to 7.6).
  • the C / N ratio may be 0.7 or more.
  • the write operation to this nonvolatile semiconductor memory device is as follows.
  • the memory transistor of this nonvolatile semiconductor memory device when the charge is trapped in the silicon carbonitride film 3 immediately above the drain 7 and information is stored (memory in bit A), the silicon carbonitride just above the source 8 is stored. In some cases, charge is trapped in the film 3 and information is stored (memory in bit B).
  • the write operation to bit A will be described first.
  • the P-type region 1 of the silicon substrate is grounded, 7V is applied to the drain 7, 0V is applied to the source 8, 10V is applied to the gate electrode 10, and channel hot electron injection is performed in the vicinity of the drain 7.
  • electrons are injected into the silicon carbon nitride film 3 immediately above the drain 7.
  • the injected electrons are trapped at a trap level of the silicon carbonitride film 3 at or near the interface with the silicon oxide film 2. This trapping of electrons into the trap level is defined as a write operation to bit A.
  • the P-type region 1 of the silicon substrate is grounded, the drain 7 is 0 V, the source 8 is 7 V, and the gate electrode 10 is 10 V.
  • channel hot electron injection is performed near the source 8 to inject electrons into the silicon carbon nitride film 3 immediately above the source 8. The electrons are trapped in the trap level of the silicon carbonitride film 3 at or near the interface with the silicon oxide film 2. This trapping of electrons into the trap level is defined as a write operation to bit B.
  • the dielectric constant of the silicon carbonitride film 3 is about 30% lower than the dielectric constant of the silicon nitride film conventionally used as the charge trap layer, so The applied voltage becomes relatively high, and as a result, the voltage applied to the silicon oxide film 2 becomes relatively low. Since the trap of electrons is trapped at the interface with the silicon oxide film 2 or in a nearby trap level, if the voltage applied to the silicon oxide film 2 becomes relatively low, the trap is passed through the silicon oxide film 2. The leak current flowing into and out of the P-type region 1, the drain 7 or the source 8 is also reduced.
  • the silicon carbonitride film 3 having a relative dielectric constant lower than that of the silicon nitride film there is an effect that various disturb characteristics which are problematic at the time of writing are improved.
  • the threshold voltage variation of the transistor when the charge density accumulated in the charge trapping layer is constant, the threshold voltage variation of the transistor can be increased. That is, a large threshold voltage fluctuation amount can be obtained with a constant trapped charge amount.
  • a phenomenon called threshold voltage roll-off occurs, and it becomes difficult to obtain a large threshold voltage fluctuation.
  • a large fluctuation amount of the threshold voltage can be obtained, miniaturization is facilitated, and the cost of the semiconductor device can be reduced.
  • a small amount of trapped charge is sufficient. As a result, effects such as a reduction in time required for writing and an improvement in retention characteristics are also produced.
  • FIG. 9 shows the relationship between the C / N ratio (the ratio of the number of atoms) and the relative dielectric constant of the silicon carbonitride film.
  • the relative permittivity decreases as the C / N ratio increases, the graph is convex downward, and if the C / N ratio is about 0.7 or more, the relative permittivity Is about 5.5 or less, which is understood to be about 25% smaller than the relative dielectric constant of the silicon nitride film. Therefore, in order to further enjoy the effects of the present invention, the C / N ratio is preferably about 0.7 or more.
  • the silicon carbide film can also trap electrons
  • the silicon carbide film (C / N ratio is infinite, about 3.5) instead of the silicon carbonitride film 3 as long as the electrons can be trapped. May be used.
  • the C / N ratio increases and the silicon carbon nitride film becomes closer to the SiC film, there is a higher possibility of lateral movement of electrons, and one electron is trapped near the drain and near the source. It becomes difficult to write 2 bits to the cell. Therefore, when 2 bits of data are written in one cell, the C / N ratio is preferably 4 or less.
  • the gate insulating film 5 of the present invention is composed of a laminated film of a silicon oxide film 2, a silicon carbonitride film 3, and a silicon oxide film 4, and further, a drain 7 and a source of this silicon carbonitride film 3. 8 may have a region into which hydrogen is implanted at the upper center of the channel in the middle portion. In this case, there is an effect that the movement of the trapped electrons is prevented.
  • the isolation oxide film 6 used here is a LOCOS film formed by thermal oxidation, but is not limited to this, and may be a trench or other types of isolation oxide films.
  • the silicon oxide film 2 may be a silicon oxynitride film (SiON film) or alumina (AlO film) as long as it is an insulating film having a larger energy band gap than the insulating film of the charge storage layer.
  • the silicon oxide film 4 may be a silicon oxynitride film, alumina, or hafnium oxide (HfO film) as long as it is an insulating film having a larger energy band gap than the insulating film of the charge storage layer.
  • the gate electrode 10 may be made of tantalum nitride (TaN) or hafnium nitride (HfN) having excellent conductivity and acid resistance instead of polysilicon.
  • a silicon oxide film 2 having a thickness of 6 nm is grown on a P-type silicon substrate 1 by a heat oxidation method, for example, steam oxidation at 850 ° C.
  • a silicon oxynitride film or alumina may be used.
  • a silicon carbon nitride film is formed on the silicon oxide film 2 by plasma enhanced chemical vapor deposition (PECVD) using tetramethylsilane (Si (CH 3 ) 4 ) and ammonia (NH 3 ) as film forming gases.
  • PECVD plasma enhanced chemical vapor deposition
  • Si (CH 3 ) 4 ) and ammonia (NH 3 ) as film forming gases.
  • SiCN silicon carbonitride film 3 having a thickness of 8 nm is deposited.
  • a film forming gas includes trimethylsilane (SiH (CH 3 ) 3 ), dimethylsilane (SiH 2 (CH 3 ) 2 ), and monomethylsilane (SiH). 3 CH 3 ) may be used.
  • the silicon carbon nitride film 3 is formed by plasma enhanced chemical vapor deposition (PECVD) using a silane-based gas containing a methyl group (CH 3 ).
  • this silane-based gas containing a methyl group (CH 3 ) is a mixture of silane or chlorosilane (including dichlorosilane and trichlorosilane) and hydrocarbon (including alkane, alkyne, alkene and the like made of carbon and hydrogen). It may be replaced with gas.
  • a silicon oxide film 4 having a thickness of 6 nm is deposited on the silicon nitride film 3 by a low pressure CVD method using SiH 2 Cl 2 gas and N 2 O gas.
  • alumina or hafnium oxide may be used in place of the silicon oxide film.
  • the insulating film 5 is constituted by a laminated film of a silicon oxide film 2, a silicon carbon nitride film 3, and a silicon oxide film 4. Further, a silicon nitride film 9 having a thickness of 300 nm is deposited on the silicon oxide film 4 by low pressure CVD using SiH 2 Cl 2 gas and NH 3 gas.
  • the silicon nitride film 9, and the silicon oxide film 4, the silicon carbonitride film 3, and the silicon oxide film 2 constituting the insulating film 5 are removed in stripes by photolithography and etching to form openings. Form.
  • arsenic (As) ions 2 ⁇ 10 15 cm ⁇ 2 are implanted into the silicon substrate 1 by ion implantation from this opening to form a doped region. Further, the silicon substrate is heated and oxidized from this opening to form an isolation oxide film (LOCOS) 6. During this thermal oxidation, arsenic is activated in the doped region of arsenic ions, and a drain 7 and a source 8 composed of an n + diffusion layer are formed from under the isolation oxide film 6 to the surface of the silicon substrate.
  • LOC isolation oxide film
  • the gate electrode 10 is formed by stacking tantalum nitride (TaN) or hafnium nitride (HfN) having excellent conductivity and acid resistance instead of polysilicon.
  • tetramethylsilane (Si (CH 3 ) 4 ), trimethylsilane (SiH (CH 3 ) 3 ), dimethylsilane (SiH 2 (CH 3 ) 2 ), monomethylsilane (SiH 3 CH 3 ) is used.
  • carbon C is supplied from the methyl group (CH 3 ), and an effect that a high-quality silicon carbon nitride film 3 is formed on the silicon oxide film 2 is produced.
  • the silicon carbon nitride film formed by such a method has a low dielectric constant and can trap electrons.
  • FIG. 6 is a sectional view of a memory cell according to the second embodiment of the present invention.
  • the drain 17 composed of the n + diffusion layer and the source 18 composed of the n + diffusion layer are formed inside the P-type surface of the silicon substrate 11, and between the drain 17 and the source 18.
  • a gate insulating film 15 is stacked over a channel region which is a region.
  • a gate electrode 110 made of polysilicon is provided on the gate insulating film 15 to constitute a memory transistor. In this memory cell transistor, the gate electrode 110 and the gate insulating film 15 are simultaneously patterned, and the drain 17 and the source 18 are formed in a self-aligned manner.
  • the insulating film 15 is composed of a laminated film (O / CN / O) including the silicon oxide film 12, the silicon carbonitride film 13, and the silicon oxide film 14.
  • the silicon carbonitride film 13 contains carbon (C) and nitrogen (N), and the ratio of the number of atoms (C / N ratio) is about 1.0.
  • the relative dielectric constant of the silicon carbon nitride film 13 is about 5.2, which is about 30% lower than the typical value of the silicon nitride film 7.4 (6.8 to 7.6).
  • the memory characteristics of the nonvolatile semiconductor memory device according to the embodiment of the present invention will be described below with reference to FIG.
  • a silicon carbon nitride film (SiCN film) is used as the charge trapping film is an example, and the case where a silicon nitride film (Si 3 N 4 film) is used as the charge trapping film is a comparative example, and the difference in the memory window is explained. To do.
  • the tunnel oxide film 4nm thickness d 1 of the silicon oxide film 12 is, 8 nm thickness d 2 of the silicon carbide nitride film 13 which is a charge trapping film, the thickness d 3 of the silicon oxide film 14 that serves as a blocking oxide layer to 4 nm.
  • the comparative example uses the memory cell shown in FIG. 6 having the same structure as the embodiment, but uses a silicon nitride film as the charge trapping film shown as the silicon carbonitride film 13.
  • the same thickness Satoshi the film thickness of each insulating film of Example silicon 4nm thickness d 1 of the oxide film 12, the film of the charge trapping film using the silicon nitride film instead of the silicon carbide nitride film 13 the thickness d 2 8 nm, the thickness d 3 of the silicon oxide film 14 and 4 nm.
  • the electric field E 2 and the electric field E 3 generated by the electric charge ( ⁇ ) trapped at the interface between the silicon nitride film and the silicon oxide film are obtained by the following expressions 1 and 2, respectively.
  • the relative dielectric constant ⁇ OX 3.85 of the silicon oxide film
  • the relative dielectric constant ⁇ N 7.4 of the silicon nitride film
  • the relative dielectric constant ⁇ CN 4.8 of the silicon carbonitride film.
  • ⁇ 0 indicates the dielectric constant of vacuum
  • ⁇ 0 8.854 ⁇ 10 ⁇ 12 F / m.
  • the variation of the threshold voltage ⁇ V TN in the comparative example can be obtained by the following equation 5 using the above equations 3 and 4.
  • the electric field E 2 ′ and the electric field E 3 generated by the electric charge ( ⁇ ) trapped at the interface between the silicon carbon nitride film and the silicon oxide film are respectively expressed by the following equations: 6 and Equation 2 above.
  • the variation of the threshold voltage ⁇ V TCN in the embodiment can be obtained by the following equation 8 using the above equations 7 and 4.
  • the threshold voltage ⁇ V TCN in the example using the silicon carbonitride film is about 1.3 times the threshold voltage ⁇ V TN in the comparative example using the silicon nitride film. It can be seen that it is possible to vary greatly. That is, according to the embodiment, a wide memory window can be obtained by using a low dielectric constant film such as a silicon carbonitride film as the charge trap film of the nonvolatile memory.
  • FIG. 7 is a sectional view of a memory cell according to the third embodiment of the present invention.
  • a drain 27 made of an n + diffusion layer and a source 28 made of an n + diffusion layer are formed inside the P-type surface of the silicon substrate 21, and between the drain 27 and the source 28.
  • a gate insulating film 211 made of a silicon oxide film and a gate electrode 210 made of polysilicon are stacked on a channel region which is a region.
  • an insulating film 25 is formed on the side wall of the gate electrode 210 made of polysilicon. The insulating film 25 is formed on the sidewalls of the gate electrode 210 and the drain 27 or the source 28, and formed on the silicon oxide film 22 and the silicon carbonitride film 23 formed in an L shape, and on the silicon carbonitride film 23.
  • the silicon oxide film 24 is formed.
  • the silicon carbonitride film 23 contains carbon (C) and nitrogen (N), and the ratio of the number of atoms (C / N ratio) is about 1.0.
  • the relative dielectric constant of the silicon carbonitride film 23 is about 5.2, which is about 30% lower than the typical value of the silicon nitride film 7.4 (6.8 to 7.6).
  • the portions where electrons are trapped are the silicon carbon nitride films 23 formed on the side walls.
  • FIG. 10 shows a cross-sectional view of the MNOS type memory cell used in the memory cell experiment according to each embodiment of the present invention.
  • FIG. 11 shows a flat band (Flat) as an experimental result by the MNOS type memory cell shown in FIG. -Band) shows the relationship between voltage and gate voltage application time.
  • the MNOS type memory cell used in the memory cell experiment according to each embodiment of the present invention has a 5 nm silicon oxide film formed on a P type (100) silicon substrate 313 by a thermal oxidation method.
  • the film 312 includes a 30 nm silicon carbon nitride film 311 deposited on the silicon oxide film 312 by PECVD, and a mercury (Hg) electrode 310 formed on the silicon carbon nitride film 311.
  • the insulating film is composed of two layers of the silicon carbon nitride film 311 and the silicon oxide film 312. Similarly, charges are trapped in the silicon carbon nitride film 311.
  • FIG. 1 A circuit configuration for realizing each embodiment of the present invention is shown in FIG. 1
  • the nonvolatile semiconductor memory device includes a memory cell array 100, an X address decoder 200, a Y gate 300, a Y address decoder 400, an address buffer 500, a write A circuit 600, a sense amplifier 700, an input / output buffer 800, and a control logic 900 are included.
  • the memory cell array 100 has a plurality of memory transistors (memory cells shown in FIGS. 1, 6, and 7) arranged in a matrix therein. In order to select a row and a column of the memory cell array 100, an X address decoder 200 and a Y gate 300 are connected to the memory cell array 100, respectively.
  • the Y gate 300 is connected to a Y address decoder 400 that provides column selection information.
  • Each of the X address decoder 200 and the Y address decoder 400 is connected to an address buffer 500 in which address information is temporarily stored.
  • the Y gate 300 is connected to a write circuit 600 for performing a write operation during data input / output.
  • the Y gate 300 is connected to a sense amplifier 700 that determines “0” and “1” from the value of a current that flows during data output.
  • An input / output buffer 800 that temporarily stores input / output data is connected to the write circuit 600 and the sense amplifier 700.
  • a control logic 900 for controlling the operation of the flash memory is connected to the address buffer 500 and the input / output buffer 800.
  • the control logic 900 performs control based on a chip enable signal, an output enable signal, and a program signal.
  • a nonvolatile semiconductor memory device using the memory cell according to each embodiment of the present invention can be realized. It should be noted that a mixed device using the memory cell according to each embodiment of the present invention can be realized by mixing the above circuit configuration with another logic circuit (CPU or the like).
  • the present invention can be applied to a nonvolatile semiconductor memory device used for various information terminals.

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Abstract

　ディスターブ特性の良い不揮発性半導体記憶装置及びその製造方法を提供する。　第１の絶縁膜とこの第１の絶縁膜に接して形成され電荷を捕獲することのできる電荷捕獲層を含む第２の絶縁膜とを含むトランジスタを有する不揮発性半導体記憶装置において、電荷捕獲層はシリコン窒化膜よりも比誘電率が小さいことを特徴とする不揮発性半導体記憶装置を提供する。電荷捕獲層はシリコン炭化窒化膜又はシリコン炭化膜のいずれかであることが望ましい。

Description

不揮発性半導体記憶装置及びその製造方法
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
不揮発性半導体メモリ（不揮発性半導体記憶装置）は、電荷蓄積層を有するＭＯＳ電界効果トランジスタをメモリセルとして用いる。そして、電荷蓄積層としてポリシリコン等からなる浮遊ゲートに代わって、電荷蓄積層として電荷トラップ層（電荷捕獲層）であるシリコン窒化膜（ＳｉＮ膜）を用いるメモリセルが提案され、実用化されてきた（特許文献１、特許文献３参照）。
これとは別に、シリコン酸化膜に対するエッチング選択比の向上のため、ＭＯＳ型トランジスタの側壁に炭化窒化膜を用いる例（特許文献２）等が提案され、また、銅配線の拡散防止膜として炭化窒化膜を用いる例（非特許文献１）が知られている。
特開２００２－１９０５３５号公報 特開２００２－２７０６０６号公報 米国特許第５７６８１９２号明細書
Ｋ．Ｋｏｂａｙａｓｈｉ，　ｅｔ．　ａｌ．，　"Ｌｅａｋａｇｅ　ｃｕｒｒｅｎｔ　ａｎｄ　ｐａｒａｍａｇｎｅｔｉｃ　ｄｅｆｅｃｔｓ　ｉｎ　ＳｉＣＮ　ｄｉｅｌｅｃｔｒｉｃｓ　ｆｏｒ　ｃｏｐｐｅｒ　ｄｉｆｆｕｓｉｏｎ　ｂａｒｒｉｅｒｓ"，　Ａｐｐｌｉｅｄ　Ｓｕｒｆａｃｅ　Ｓｃｉｅｎｃｅ　２４５　（２００８）　ｐｐ　６２２２－６２２５
従来のシリコン窒化膜を電荷トラップ層に用いた不揮発性半導体メモリでは、他のメモリセルに書き込み等がなされる際に、シリコン窒化膜にトラップされた電子の量が変動するという、各種のディスターブ問題（ドレインディスターブ、ゲートディスターブ）があった。
そこで、本発明の課題は、上記問題を解決する不揮発性半導体記憶装置を提供することを課題とする。本発明の他の課題については、以下の記述において適宜指摘される。
上記目的を達成するため、本発明の一実施形態においては、以下の手段が提供される。すなわち、第１の絶縁膜とこの第１の絶縁膜に接して形成され電荷を捕獲することのできる電荷捕獲層を含む第２の絶縁膜とを含むトランジスタを有する不揮発性半導体記憶装置において、電荷捕獲層はシリコン窒化膜よりも比誘電率が小さいことを特徴とする不揮発性半導体記憶装置が提供される。
電荷捕獲層はシリコン炭化窒化膜又はシリコン炭化膜のいずれかであることが望ましい。また、電荷捕獲層はシリコン炭化窒化膜からなり、炭素（Ｃ）と窒素（Ｎ）の原子数比率（Ｃ／Ｎ）が０．７以上であることが望ましい。
また、上記目的を達成するため、本発明の一実施形態においては、以下の手段が提供される。すなわち、半導体基板と、半導体基板の表面内部に間隔を空けて形成されたドレイン及びソースと、半導体基板の表面のドレイン及びソースの間のチャネル領域上に形成された第１の絶縁膜と、この第１の絶縁膜上に形成され、シリコン炭化窒化膜からなり、かつ、炭素（Ｃ）と窒素（Ｎ）の原子数比率（Ｃ／Ｎ）が０．７以上である電荷捕獲層を含む第２の絶縁膜と、第２の絶縁膜の上に形成したゲート電極とを有することを特徴とする不揮発性半導体記憶装置が提供される。
また、上記目的を達成するため、本発明の一実施形態においては、以下の手段が提供される。すなわち、半導体基板と、半導体基板の表面内部に間隔を空けて形成されたドレイン及びソースと、半導体基板の表面のドレイン及びソースの間のチャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の側壁に形成された、第１の絶縁膜と、この第１の絶縁膜上に接して形成され、シリコン炭化窒化膜からなり、かつ、炭素（Ｃ）と窒素（Ｎ）の原子数比率（Ｃ／Ｎ）が０．７以上である電荷捕獲層を含む第２の絶縁膜と、を有することを特徴とする不揮発性半導体記憶装置が提供される。
さらに、上記目的を達成するため、本発明の一実施形態においては、以下の手段が提供される。すなわち、第１の絶縁膜とこの第１の絶縁膜に接して形成されたシリコン炭化窒化膜層を含む第２の絶縁膜とを含むトランジスタを有する不揮発性半導体記憶装置の製造方法において、シリコン炭化窒化膜層はメチル基（ＣＨ３）を含むシラン系ガスを用いたプラズマ化学気相成長法（ＰＥＣＶＤ）によって形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
また、上記目的を達成するため、本発明の一実施形態においては、以下の手段が提供される。すなわち、半導体基板の表面内部に間隔を空けてドレイン及びソースを形成し、半導体基板の表面のドレイン及びソースの間のチャネル領域上に第１の絶縁膜を形成し、この第１の絶縁膜上に、（１）メチル基（ＣＨ３）を含むシラン系ガス、又は（２）シラン若しくはクロロシランと炭化水素を用いたプラズマ化学気相成長法（ＰＥＣＶＤ）によってシリコン炭化窒化膜を形成し、シリコン炭化窒化膜上に第３の絶縁膜を形成し、第３の絶縁膜上にゲート電極を形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明によれば、ディスターブ特性の良い不揮発性半導体記憶装置が提供される。本発明のその他の効果については、以下の記述において適宜指摘される。
本発明の実施の形態１に係る半導体装置の断面図である。 （ａ）図１の半導体記憶装置のビットＡの書込み動作を説明する図であり、（ｂ）図１の半導体記憶装置のビットＢの書込み動作を説明する図である。 本発明の実施の形態１に係る半導体装置の製造方法において、シリコン基板上にゲート絶縁膜、シリコン窒化膜をこの順に積層した断面図である。 本発明の実施の形態１に係る半導体装置の製造方法において、エッチングを行って半導体基板を露出させた断面図である。 本発明の実施の形態１に係る半導体装置の製造方法において、イオン注入を行ってドープ領域を形成した後、熱酸化法で分離酸化膜を形成した断面図である。 本発明の実施の形態２に係る半導体装置の断面図である。 本発明の実施の形態３に係る半導体装置の断面図である。 本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。 シリコン炭化窒化膜（ＳｉＣＮ）のＣ／Ｎ比と比誘電率の関係を表すグラフである。 本発明の各実施の形態に係るメモリセルの実験に用いたＭＮＯＳ型メモリセルの断面図である。 図１０に示したＭＮＯＳ型メモリセルによるフラットバンド（Ｆｌａｔ－ｂａｎｄ）電圧とゲート電圧印加時間との関係を表すグラフである。
１　シリコン基板
２　シリコン酸化膜
３　シリコン炭化窒化膜
４　シリコン酸化膜
５　絶縁膜
６　分離酸化膜
７　ドレイン
８　ソース
９　シリコン窒化膜
１０　ゲート電極
以下、本発明の実施の形態を図に基づいて説明する。図１は、本発明の実施の形態１に係る半導体装置の断面図である。
図１に示すように、本発明の実施の形態１に係る半導体装置は、シリコン基板１のＰ型の表面内部にｎ＋拡散層からなるドレイン７及びｎ＋拡散層からなるソース８が形成され、ドレイン７とソース８の間の領域であるチャネル領域上にゲート絶縁膜５が積層される。このゲート絶縁膜５の上にポリシリコンからなるゲート電極１０が設けられてメモリトランジスタが構成されている。さらに、ドレイン７とソース８の直上には分離酸化膜（ＬＯＣＯＳ）６が形成されており、この各メモリトランジスタを構成するゲート絶縁膜５は分離酸化膜（ＬＯＣＯＳ）６の上で分離されている。
ドレイン７、ソース８及び分離酸化膜は、紙面と垂直の方向に、複数並行して列方向にストライプ状に延在している。ゲート電極１０は紙面に沿って、行方向にストライプ状に延在している。
絶縁膜５は、シリコン酸化膜２、シリコン炭化窒化膜３及びシリコン酸化膜４からなる積層膜（Ｏ／ＣＮ／Ｏ）で構成されている。それぞれの膜厚は、例えば、シリコン酸化膜２が６ｎｍ、シリコン炭化窒化膜３が８ｎｍ、シリコン酸化膜４が６ｎｍである。これら膜厚は、何れも３ｎｍ以上１０ｎｍ以下であることが望ましい。
シリコン炭化窒化膜３は炭素（Ｃ）と窒素（Ｎ）を含んでおり、その原子数の比率（Ｃ／Ｎ比率）は約１．０である。その結果、シリコン炭化窒化膜３の比誘電率は５．２程度となり、シリコン窒化膜の典型値である７．４（６．８～７．６）よりも約３０％程度低くなる。なお、後述するように、Ｃ／Ｎ比率は０．７以上であればよい。
この不揮発性半導体記憶装置への書き込み動作は以下の通りである。この不揮発性半導体記憶装置のメモリトランジスタでは、ドレイン７の直上のシリコン炭化窒化膜３に電荷が捕獲されて情報が記憶される場合（ビットＡでの記憶）と、ソース８の直上のシリコン炭化窒化膜３に電荷が捕獲されて情報が記憶される場合（ビットＢでの記憶）とがある。
このうち、まずビットＡへの書込み動作を述べる。図２の（ａ）に示すように、シリコン基板のＰ型領域１は接地され、ドレイン７に７Ｖ、ソース８に０Ｖ、ゲート電極１０に１０Ｖを加え、ドレイン７近傍でチャネルホットエレクトロン注入を行ってドレイン７直上のシリコン炭化窒化膜３に電子を注入する。注入された電子はシリコン炭化窒化膜３の、シリコン酸化膜２との界面ないし近傍のトラップ準位に捕獲される。この電子のトラップ準位への捕獲をビットＡへの書込み動作と定義する。
一方、ビットＢへの書込みの場合には、図２の（ｂ）に示すように、シリコン基板のＰ型領域１を接地し、ドレイン７に０Ｖ、ソース８に７Ｖ、ゲート電極１０に１０Ｖを加え、ソース８近傍でチャネルホットエレクトロン注入を行いソース８直上のシリコン炭化窒化膜３に電子を注入する。この電子は、シリコン炭化窒化膜３の、シリコン酸化膜２との界面ないし近傍のトラップ準位に捕獲される。この電子のトラップ準位への捕獲をビットＢへの書込み動作と定義する。
上記実施形態においては、シリコン炭化窒化膜３の誘電率が、従来電荷トラップ層として用いられていたシリコン窒化膜の誘電率よりも約３０％程度低いので、シリコン炭化窒化膜３の上下表面間に印加される電圧が相対的に高くなり、その結果、シリコン酸化膜２に印加される電圧が相対的に低くなる。そして、電子のトラップはシリコン酸化膜２との界面ないし近傍のトラップ準位に捕獲されるので、シリコン酸化膜２に印加される電圧が相対的に低くなれば、このシリコン酸化膜２を介して、Ｐ型領域１、ドレイン７又はソース８へと流入・流出するリーク電流も小さくなる。
より詳細には、他の行のメモリセルに対して書き込みが行われるときには、ドレインには７Ｖ、ゲートには０Ｖ（書き込みが行われるところの当該他の行のメモリセルのゲートには１０Ｖが印加されている。）がそれぞれ印加されるところ、この状態では、シリコン炭化窒化膜３の、シリコン酸化膜２との界面ないし近傍のトラップ準位に捕獲された電子がドレイン７にトンネル効果によって放出されるという可能性がある。これがドレインディスターブという問題である。しかしながら、上記実施形態においては、シリコン酸化膜２に印加される電圧が相対的に低いので、この電子の放出が起こりにくい。特に、トンネル効果は電位差の指数関数に比例するので、２５％程度（上記実施形態では３０％程度）の比誘電率の低下で、十分なディスターブ特性の向上が見られる。
また、他の列のメモリセルに対して書き込みが行われるときには、ドレインには０Ｖ、ゲートには１０Ｖ（書き込みが行われるところの当該他の行のメモリセルのドレインには７Ｖが印加されている。）がそれぞれ印加されるところ、この状態では、ドレイン７から、シリコン炭化窒化膜３の、シリコン酸化膜２との界面ないし近傍のトラップ準位へと、電子がトンネル効果によって注入されるという可能性がある。これがゲートディスターブという問題である。しかしながら、上記実施形態においては、シリコン酸化膜２に印加される電圧が相対的に低いので、この電子の注入が起こりにくい。
以上より、本発明では、比誘電率がシリコン窒化膜よりも低いシリコン炭化窒化膜３を用いることにより、書き込み時に問題となるところの各種ディスターブ特性が改善されるという効果が生じる。
さらに、本発明では、電荷捕獲層に蓄積される電荷密度を一定とした場合、トランジスタのしきい値電圧の変動を大きくすることができる。つまり、一定の捕獲電荷量で大きなしきい値電圧の変動量を得ることが出来る。一般に、トランジスタを微細化すると、しきい値電圧のロールオフとよばれる現象が起こり、大きなしきい値電圧の変動を得ることが難しくなる。本発明では、大きなしきい値電圧の変動量を得ることが出来るため、微細化も容易となり、半導体装置のコストの低減も可能となる。また、一定のしきい値の変動量を得る場合には、少ない捕獲電荷量でよい。この結果、書き込みにかかる時間が短縮される、リテンション特性が向上する等の効果も生じる。加えて、膜厚を薄くすることができ、資源消費量が減り、環境負荷を低減できるという効果も存在する。
図９に、シリコン炭化窒化膜のＣ／Ｎ比率（原子数の比率）と比誘電率の関係を示す。この図によれば、Ｃ／Ｎ比率が大きくなればなるほど比誘電率が小さくなること、そのグラフは下に凸であること、Ｃ／Ｎ比率が約０．７以上であれば、比誘電率は約５．５以下となり、シリコン窒化膜の比誘電率と比較して２５％程度小さくなることが理解される。したがって、本発明の効果をより享受するためには、Ｃ／Ｎ比率が約０．７以上であることが望ましい。また、シリコン炭化膜（ＳｉＣ膜）も電子のトラップが可能なので、電子のトラップが可能な限り、シリコン炭化窒化膜３の代わりにシリコン炭化膜（Ｃ／Ｎ比率は無限大、３．５程度）を用いてもよい。但し、Ｃ／Ｎ比率が高くなり、シリコン炭化窒化膜がＳｉＣ膜に近くなると、電子の横方向の移動が生じる可能性が高くなり、ドレイン近傍とソース近傍にそれぞれ電子をトラップすることによって一つのセルに２ビットを書き込むことが困難となる。したがって、一つのセルに２ビットのデータを書き込む場合には、Ｃ／Ｎ比率は４以下であることが望ましい。
なお、本発明のゲート絶縁膜５は、シリコン酸化膜２、シリコン炭化窒化膜３、シリコン酸化膜４の積層膜で構成されているところ、さらに、このシリコン炭化窒化膜３の、ドレイン７とソース８の中間部のチャネル中央の上部において水素を注入した領域を有してもよい。この場合は、トラップされた電子の移動が妨げられるという効果が生じる。
また、分離酸化膜６は、ここでは加熱酸化により形成されたＬＯＣＯＳ膜を用いたが、これに限られず、トレンチであってもよいし、その他の種類の分離酸化膜であってもよい。
また、シリコン酸化膜２は、シリコン窒化酸化膜（ＳｉＯＮ膜）やアルミナ（ＡｌＯ膜）であってもよく、電荷蓄積層の絶縁膜よりも大きなエネルギーバンドギャップを有する絶縁膜であればよい。シリコン酸化膜４はシリコン窒化酸化膜、アルミナ、酸化ハフニウム（ＨｆＯ膜）であってもよく、電荷蓄積層の絶縁膜よりも大きなエネルギーバンドギャップを有する絶縁膜であればよい。また、ゲート電極１０は、ポリシリコンの代わりに、導電性及び耐酸性に優れる窒化タンタル（ＴａＮ）または窒化ハフニウム（ＨｆＮ）であってもよい。
次に、上記実施形態におけるメモリセルの製造方法について図３～図５を参照して説明する。
図３に示すように、Ｐ型のシリコン基板１上に加熱酸化法、例えば、８５０℃の水蒸気酸化によって６ｎｍの厚さのシリコン酸化膜２を成長させる。シリコン酸化膜２の代わりに、シリコン窒化酸化膜やアルミナを用いても良い。このシリコン酸化膜２の上に、成膜ガスとして、テトラメチルシラン（Ｓｉ（ＣＨ３）４）とアンモニア（ＮＨ３）とを用いて、プラズマ化学気相成長法（ＰＥＣＶＤ）によってシリコン炭化窒化膜（ＳｉＣＮ）を堆積させ、例えば８ｎｍの厚さのシリコン炭化窒化膜３を堆積させる。なお、成膜ガスには、テトラメチルシラン（Ｓｉ（ＣＨ３）４）の代わりに、トリメチルシラン（ＳｉＨ（ＣＨ３）３）、ジメチルシラン（ＳｉＨ２（ＣＨ３）２）、モノメチルシラン（ＳｉＨ３ＣＨ３）を用いてもよい。このように、メチル基（ＣＨ３）を含むシラン系ガスを用いたプラズマ化学気相成長法（ＰＥＣＶＤ）によってシリコン炭化窒化膜３を形成する。なお、このメチル基（ＣＨ３）を含むシラン系ガスは、シラン又はクロロシラン（ジクロロシラン、トリクロロシランを含む。）と炭化水素（炭素及び水素からなるアルカン、アルキン、アルケンなどを含む。）の混合ガスに置き換えてもよい。
次いで、このシリコン窒化膜３の上に、ＳｉＨ２Ｃｌ２ガスとＮ２Ｏガスを用い、減圧ＣＶＤ法によって６ｎｍの厚さのシリコン酸化膜４を堆積させる。なお、このシリコン酸化膜に代わって、アルミナ、酸化ハフニウムを用いても良いことは前述したとおりである。
絶縁膜５は、シリコン酸化膜２、シリコン炭化窒化膜３、それにシリコン酸化膜４の積層膜によって構成する。さらに、このシリコン酸化膜４の上に、ＳｉＨ２Ｃｌ２ガスとＮＨ３ガスとを用い、減圧ＣＶＤ法によって３００ｎｍの厚さのシリコン窒化膜９を堆積させる。
図４に示すように、フォトリソグラフィとエッチングによって、シリコン窒化膜９、それに絶縁膜５を構成するシリコン酸化膜４、シリコン炭化窒化膜３、シリコン酸化膜２をストライプ状に除去して開口部を形成する。
図５に示すように、この開口部からイオン注入法で砒素（Ａｓ）イオン２×１０１５ｃｍ－２をシリコン基板１に注入してドープ領域を形成する。さらに、この開口部からシリコン基板を加熱酸化して分離酸化膜（ＬＯＣＯＳ）６を形成する。この加熱酸化の際に、砒素イオンのドープ領域で砒素が活性化されて、分離酸化膜６の下からシリコン基板の表面にかけて、ｎ＋拡散層からなるドレイン７、ソース８が形成される。
次いで、熱リン酸を用いてシリコン窒化膜９を除去した後、減圧ＣＶＤ法により４００ｎｍの厚さのリン（Ｐ）ドープトポリシリコンを堆積させ、これをフォトリソグラフィとドライエッチングによって、ゲート電極１０を形成する。なお、ポリシリコンの代わりに、導電性及び耐酸性に優れる窒化タンタル（ＴａＮ）または窒化ハフニウム（ＨｆＮ）等を積層させ、ゲート電極１０を形成してもよい。
以上述べた製造方法によれば、シリコン炭化窒化膜３の成膜ガスに、テトラメチルシラン（Ｓｉ（ＣＨ３）４）、トリメチルシラン（ＳｉＨ（ＣＨ３）３）、ジメチルシラン（ＳｉＨ２（ＣＨ３）２）、モノメチルシラン（ＳｉＨ３ＣＨ３）を用いている。そして、このメチル基（ＣＨ３）から炭素Ｃが供給され、シリコン酸化膜２上に良質なシリコン炭化窒化膜３が形成されるという効果が生じる。そして、このような方法で形成されたシリコン炭化窒化膜は、誘電率が低く、かつ、電子をトラップすることができる。
図６に本発明の第２の実施形態にかかるメモリセルの断面図を示す。
本発明の実施の形態２に係る半導体装置は、シリコン基板１１のＰ型の表面内部にｎ＋拡散層からなるドレイン１７及びｎ＋拡散層からなるソース１８が形成され、ドレイン１７とソース１８の間の領域であるチャネル領域上にゲート絶縁膜１５が積層される。このゲート絶縁膜１５の上にポリシリコンからなるゲート電極１１０が設けられてメモリトランジスタが構成されている。このメモリセルトランジスタにおいては、ゲート電極１１０とゲート絶縁膜１５は同時にパターニングされており、ドレイン１７とソース１８は、自己整合（セルフアライン）的に形成される。
第２の実施形態に係るメモリセルにおいても、絶縁膜１５は、シリコン酸化膜１２、シリコン炭化窒化膜１３及びシリコン酸化膜１４からなる積層膜（Ｏ／ＣＮ／Ｏ）で構成されている。そして、このシリコン炭化窒化膜１３は炭素（Ｃ）と窒素（Ｎ）を含んでおり、その原子数の比率（Ｃ／Ｎ比率）は約１．０である。その結果、シリコン炭化窒化膜１３の比誘電率は５．２程度となり、シリコン窒化膜の典型値である７．４（６．８～７．６）よりも約３０％程度低くなる。
このメモリセルへの書き込み動作は第１の実施形態と同様なので詳細は省略する。
以下、図６に基づき、本発明の実施の形態に係る不揮発性半導体記憶装置のメモリ特性について、実施例および比較例を挙げて説明する。電荷トラップ膜にシリコン炭化窒化膜（ＳｉＣＮ膜）を用いた場合を実施例とし、電荷トラップ膜にシリコン窒化膜（Ｓｉ３Ｎ４膜）を用いた場合を比較例とし、メモリウィンドウの違いについて説明する。
実施例は、図６に示した絶縁膜１５のうち、トンネル酸化膜であるシリコン酸化膜１２の膜厚ｄ１を４ｎｍ、電荷トラップ膜であるシリコン炭化窒化膜１３の膜厚ｄ２を８ｎｍ、ブロッキング酸化膜としての役割をするシリコン酸化膜１４の膜厚ｄ３を４ｎｍとする。
比較例は、実施例と同じ構造の図６に示したメモリセルを用いるが、シリコン炭化窒化膜１３として示された電荷トラップ膜について、シリコン窒化膜を用いる。比較例についても、実施例の各絶縁膜の膜厚と同じ厚さとし、シリコン酸化膜１２の膜厚ｄ１を４ｎｍ、シリコン炭化窒化膜１３の代わりにシリコン窒化膜を用いた電荷トラップ膜の膜厚ｄ２を８ｎｍ、シリコン酸化膜１４の膜厚ｄ３を４ｎｍとする。
なお、メモリウィンドウを検討する上で、以下の式においては、各絶縁膜にかかる電界及び電圧をＥ及びＶを用いて表す。また、前提条件として（１）トンネル酸化膜と電荷トラップ膜との界面に電荷（－σ　Ｃ／ｍ２）が捕獲されること、（２）捕獲電荷密度はそれぞれ等しいものとすること、（３）仕事関数差などの効果を除くこと、の３つの条件を用いることとする。
まず、比較例において、シリコン窒化膜とシリコン酸化膜との界面に捕獲される電荷（－σ）によって発生する電界Ｅ２と電界Ｅ３とを、それぞれ次の式１及び式２により求める。ここで、シリコン酸化膜の比誘電率εOX＝３．８５、シリコン窒化膜の比誘電率εN＝７．４、シリコン炭化窒化膜の比誘電率εCN＝４．８である。なお、ε０は、真空の誘電率を示し、ε０=８．８５４×１０－12Ｆ／ｍとする。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
次に、上述の式１及び式２に基づき、電界Ｅ２及び電界Ｅ３により生じる電位差Ｖ２及びＶ３を、それぞれ次の式３及び式４により求める。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
よって、比較例における閾値電圧ΔＶＴＮの変動は、上述の式３及び式４を用いて、次の式５により求めることができる。
Figure JPOXMLDOC01-appb-M000005
また、実施例について、比較例と同様に、シリコン炭化窒化膜とシリコン酸化膜との界面に捕獲される電荷（－σ）によって発生する電界Ｅ２´と電界Ｅ３とを、それぞれ次の式６及び上述の式２により求める。
Figure JPOXMLDOC01-appb-M000006
次に、上述の式６及び式２に基づき、電界Ｅ２´及び電界Ｅ３により生じる電位差Ｖ２´及びＶ３を、それぞれ次の式７及び上述の式４により求める。
Figure JPOXMLDOC01-appb-M000007
よって、実施例における閾値電圧ΔＶＴＣＮの変動は、上述の式７及び式４を用いて、次の式８により求めることができる。
Figure JPOXMLDOC01-appb-M000008
以上より、式５と式８とを比較すると、シリコン炭化窒化膜を用いた実施例における閾値電圧ΔＶＴＣＮは、シリコン窒化膜を用いた比較例における閾値電圧ΔＶＴＮよりも、約１．３倍、大きく変動させることが可能であることがわかる。つまり、実施例によれば、不揮発性メモリの電荷トラップ膜として、シリコン炭化窒化膜のような低誘電率膜を用いることにより、広いメモリウィンドウを得ることが可能である。
図７に本発明の第３の実施形態にかかるメモリセルの断面図を示す。
本発明の実施の形態３に係る半導体装置は、シリコン基板２１のＰ型の表面内部にｎ＋拡散層からなるドレイン２７及びｎ＋拡散層からなるソース２８が形成され、ドレイン２７とソース２８の間の領域であるチャネル領域上にシリコン酸化膜からなるゲート絶縁膜２１１とポリシリコンからなるゲート電極２１０とが積層される。さらに、このポリシリコンからなるゲート電極２１０の側壁には絶縁膜２５が形成されている。この絶縁膜２５は、ゲート電極２１０の側壁及びドレイン２７またはソース２８上に延在してＬ字状に形成されたシリコン酸化膜２２及びシリコン炭化窒化膜２３と、シリコン炭化窒化膜２３上に形成されたシリコン酸化膜２４とから構成される。そして、このシリコン炭化窒化膜２３は炭素（Ｃ）と窒素（Ｎ）を含んでおり、その原子数の比率（Ｃ／Ｎ比率）は約１．０である。その結果、シリコン炭化窒化膜２３の比誘電率は５．２程度となり、シリコン窒化膜の典型値である７．４（６．８～７．６）よりも約３０％程度低くなる。
このメモリセルへの書き込み動作は第１の実施形態と同様ではあるが、電子がトラップされる部分が、それぞれ側壁に形成されたシリコン炭化窒化膜２３である。
以下、本発明の各実施形態に係る電荷トラップ膜にシリコン炭化窒化膜を用いたメモリセルのメモリウィンドウを測定した実験例について述べる。
図１０に、本発明の各実施形態に係るメモリセルの実験に用いたＭＮＯＳ型メモリセルの断面図を示し、図１１に、図１０に示したＭＮＯＳ型メモリセルによる実験結果としてフラットバンド（Ｆｌａｔ－ｂａｎｄ）電圧とゲート電圧印加時間との関係を示す。
本発明の各実施形態に係るメモリセルの実験に用いたＭＮＯＳ型メモリセルは、図１０に示すように、Ｐ型（１００）シリコン基板３１３上に熱酸化法により成膜された５ｎｍのシリコン酸化膜３１２、シリコン酸化膜３１２上にＰＥＣＶＤ法で堆積された３０ｎｍのシリコン炭化窒化膜３１１、及びシリコン炭化窒化膜３１１上に形成された水銀（Ｈｇ）電極３１０から構成される。
なお、本発明の各実施形態に係るメモリセルの実験に用いたＭＮＯＳ型メモリセルは、絶縁膜がシリコン炭化窒化膜３１１とシリコン酸化膜３１２の２層からなるが、書き込み動作は各実施形態と同様であり、シリコン炭化窒化膜３１１に電荷がトラップされる。
実験結果について、図１１を参照すると、電荷トラップ膜にシリコン炭化窒化膜３１１を用いたＭＮＯＳ型メモリセルによれば、－２０Ｖの書込みの飽和状態から１０Ｖの消去の飽和状態までのフラットバンド電圧の変化量より、１０．３Ｖのメモリウィンドウが存在することがわかる。従って、本発明の各実施形態に係るメモリセルについても、電荷トラップ膜にシリコン炭化窒化膜のような低誘電率膜を用いることにより、広いメモリウィンドウを得ることができる。
本発明の各実施形態を実現するための回路構成を図８に示す。
図８に示した通り、本発明の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１００と、Ｘアドレスデコーダ２００と、Ｙゲート３００と、Ｙアドレスデコーダ４００とアドレスバッファ５００と、書込回路６００と、センスアンプ７００と、入出力バッファ８００と、コントロールロジック９００とを含む。
メモリセルアレイ１００は、行列上に配置された複数個のメモリトランジスタ（図１、図６及び図７に示したメモリセル）をその内部に有する。メモリセルアレイ１００の行および列を選択するために、それぞれ、Ｘアドレスデコーダ２００とＹゲート３００とが、メモリセルアレイ１００に接続されている。
Ｙゲート３００には、列の選択情報を与えるＹアドレスデコーダ４００が接続されている。Ｘアドレスデコーダ２００およびＹアドレスデコーダ４００には、それぞれ、アドレス情報が一時格納されるアドレスバッファ５００が接続されている。
Ｙゲート３００には、データ入出力時に書込動作を行なうための書込回路６００が接続されている。また、Ｙゲート３００には、データ出力時に流れる電流値から“０”と“１”とを判定するセンスアンプ７００が接続されている。書込回路６００とセンスアンプ７００には、それぞれ、入出力データを一時格納する入出力バッファ８００が接続されている。
アドレスバッファ５００と入出力バッファ８００には、フラッシュメモリの動作制御を行なうためのコントロールロジック９００が接続されている。このコントロールロジック９００は、チップイネーブル信号、アウトプットイネーブル信号およびプログラム信号に基づいた制御を行なう。
以上のように回路を構成することによって、本発明の各実施形態にかかるメモリセルを用いた不揮発性半導体記憶装置を実現することができる。なお、上記回路構成を他のロジック回路（ＣＰＵ等）と混載することによって、本発明の各実施形態にかかるメモリセルを用いた混載デバイスを実現することもできる。
本発明は、各種情報端末に用いる不揮発性半導体記憶装置に適用することができる。

Claims (20)

  1. 第１の絶縁膜と前記第１の絶縁膜に接して形成され電荷を捕獲することのできる電荷捕獲層を含む第２の絶縁膜とを含むトランジスタを有する不揮発性半導体記憶装置において、前記電荷捕獲層はシリコン窒化膜よりも比誘電率が小さいことを特徴とする不揮発性半導体記憶装置。
  2. 前記電荷捕獲層はシリコン炭化窒化膜又はシリコン炭化膜のいずれかからなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記電荷捕獲層はシリコン炭化窒化膜からなり、炭素（Ｃ）と窒素（Ｎ）の原子数比率（Ｃ／Ｎ）が０．７以上であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  4. 前記第２の絶縁膜は、上部に水素を注入した領域を有することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 前記第１の絶縁膜は、半導体基板の表面内部に間隔を空けて形成されたドレイン及びソースの間のチャネル領域上に形成され、
    前記第２の絶縁膜は、前記第１の絶縁膜上に形成され、
    前記第２の絶縁膜の上に形成されたゲート電極を含むことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  6. 前記第１の絶縁膜は、半導体基板の表面内部に間隔を空けて形成されたドレイン及びソースの間のチャネル領域上に形成され、
    前記第２の絶縁膜は、前記第１の絶縁膜上に形成され、
    前記第２の絶縁膜の上に形成された第３の絶縁膜と、
    前記第３の絶縁膜の上に形成されたゲート電極を含むことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  7. 半導体基板と、
    前記半導体基板の表面内部に間隔を空けて形成されたドレイン及びソースと、
    前記半導体基板の表面の前記ドレイン及びソースの間のチャネル領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極の側壁に形成された第１の絶縁膜と、前記第１の絶縁膜上に接して形成されて電荷捕獲層を含む第２の絶縁膜と、
    を有することを特徴とする不揮発性半導体記憶装置において、
    前記電荷捕獲層はシリコン窒化膜よりも比誘電率が小さいことを特徴とする不揮発性半導体記憶装置。
  8. 前記電荷捕獲層はシリコン炭化窒化膜又はシリコン炭化膜のいずれかからなることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
  9. 前記電荷捕獲層はシリコン炭化窒化膜からなり、炭素（Ｃ）と窒素（Ｎ）の原子数比率（Ｃ／Ｎ）が０．７以上であることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
  10. 前記第２の絶縁膜は、上部に水素を注入した領域を有することを特徴とする請求項９に記載の不揮発性半導体記憶装置。
  11. 前記第１の絶縁膜は、前記ドレイン又は前記ソース上に延在して形成されることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
  12. 前記第２の絶縁膜上に形成された第３の絶縁膜を含むことを特徴とする請求項９に記載の不揮発性半導体記憶装置。
  13. 第１の絶縁膜と前記第１の絶縁膜に接して形成されたシリコン炭化窒化膜層を含む第２の絶縁膜とを含むトランジスタを有する不揮発性半導体記憶装置の製造方法において、
    前記シリコン炭化窒化膜層は、炭素（Ｃ）と窒素（Ｎ）の原子数比率（Ｃ／Ｎ）を０．７以上に形成することを特徴とする不揮発性半導体記憶装置の製造方法。
  14. 半導体基板の表面内部に間隔を空けて形成されたドレイン及びソースの間のチャネル領域上に前記第１の絶縁膜を形成し、
    前記第１の絶縁膜上に、前記第２の絶縁膜を形成し、
    前記第２の絶縁膜上に、第３の絶縁膜を形成し、
    前記第３の絶縁膜上にゲート電極を形成することを特徴とする請求項１３に記載の不揮発性半導体記憶装置の製造方法。
  15. 前記シリコン炭化窒化膜層は、（１）メチル基（ＣＨ３）を含むシラン系ガス、又は（２）シラン若しくはクロロシランと炭化水素を用いたプラズマ化学気相成長法（ＰＥＣＶＤ）によって形成することを特徴とする請求項１４に記載の不揮発性半導体記憶装置の製造方法。
  16. 前記第２の絶縁膜は、上部に水素を注入した領域を有することを特徴とする請求項１５に記載の不揮発性半導体記憶装置の製造方法。
  17. 半導体基板の表面内部に間隔を空けて形成されたドレイン及びソースの間のチャネル領域上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極の側壁に、前記第１の絶縁膜と、前記第１の絶縁膜上に接して前記第２の絶縁膜とを形成することを特徴とする請求項１３に記載の不揮発性半導体記憶装置の製造方法。
  18. 前記シリコン炭化窒化膜層は、（１）メチル基（ＣＨ３）を含むシラン系ガス、又は（２）シラン若しくはクロロシランと炭化水素を用いたプラズマ化学気相成長法（ＰＥＣＶＤ）によって形成することを特徴とする請求項１７に記載の不揮発性半導体記憶装置の製造方法。
  19. 前記第２の絶縁膜は、上部に水素を注入した領域を有することを特徴とする請求項１８に記載の不揮発性半導体記憶装置の製造方法。
  20. 前記第１の絶縁膜は、前記ドレイン又は前記ソース上に延在して形成されることを特徴とする請求項１８に記載の不揮発性半導体記憶装置の製造方法。
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