KR20140017850A - 반도체 소자의 금속배선 및 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 및 반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 소자의 금속배선에 있어서, 디지털 아이솔레이션 영역, 제1 하부 메탈, 제1 상부 메탈 및 제1 하부 메탈과 제1 상부 메탈 사이에 적층되는 복수의 층간절연막으로서, 각각의 층간절연막은 적어도 하나의 컨택 플러그를 포함하는 복수의 층간절연막을 포함하며, 최하측에 배치된 층간절연막의 컨택 플러그는 제1 하부 메탈에 접촉하며, 최상측에 배치된 층간절연막의 컨택 플러그는 제1 상부 메탈에 접촉하며, 이웃하는 두 층간절연막에서 일측 층간절연막의 컨택 플러그는 타측 층간절연막의 컨택 플러그와 서로 접촉하는 것을 특징으로 한다.

Description

반도체 소자의 금속배선 및 반도체 소자의 금속배선 형성방법{METAL WIRING OF SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 디지털 아이솔레이터가 사용되는 반도체 소자의 금속배선 및 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자의 금속배선시, 5천 V 이상의 고전압이 인가되는 영역에는 절연을 위해 하부 금속과 상부 금속 사이에 매우 두꺼운 산화막을 이용한 디지털 아이솔레이션 영역을 형성한다. 이러한 산화막을 이용한 디지털 아이솔레이션 영역은 일반적인 저전압 소자와 혼합해서 형성하는 경우가 있다.
일반적인, 저전압 반도체 소자의 금속배선은 적당한 두께의 층간 절연막에 메탈과 비아(via)를 반복적으로 사용하는 것으로 형성된다. 저전압에 사용되는 층간 절연막 두께는 앞에서 언급된 디지털 아이솔레이터 두께에 비해 훨씬 얇다. 그리고, 비아에는 금속 물질이 매립되어 컨택 플러그가 형성된다. 컨택 플러그는 각각의 메탈 사이에 배치되어, 복수의 메탈, 및 복수의 메탈 사이에 배치되는 컨택 플러그를 통해 반도체 소자의 금속배선이 이루어진다.
이를 위해 종래의 반도체 소자의 금속배선은 각각의 메탈을 형성하기 위한 메탈 공정 및 각각의 컨택 플러그를 형성하기 위한 비아 공정이 요구된다.
그런데, 앞에서 언급된 디지털 아이솔레이터에 사용되는 물질인 산화막의 두께와 저전압에 사용되는 층간 절연막의 두께 차이가 매우 커서, 종래의 반도체 소자의 금속배선으로 디지털 아이솔레이터와 저전압 소자를 동시에 제조할 경우, 종래의 방법으로는 복수의 메탈 및 복수의 컨택 플러그 형성을 위해 요구되는 공정의 수가 많아지고, 이에 따라 공정 비용이 증대되며, 공정 효율이 떨어지는 문제가 있다.
예를 들어 디지털 아이솔레이터에 사용되는 두께가 17um인데 비해 저전압 소자에 사용되는 상부 금속층과 하부 금속층 사이에 형성되는 층간 절연막은 1um정도이다. 그리고 저전압 소자에 형성되는 금속 배선은 최소 4개의 금속 배선층이 요구된다. 그러므로 4개의 금속 배선을 형성하기 위해서 3개의 층간 절연막이 형성된다. 그래서 4개의 금속 배선과 3개의 층간 절연막의 두께를 모두 형성해도 총 두께는 약 4 ~ 5um이다. 그러면 디지털 아이솔레이터의 두께와 비교해서 약 12 13um의 차이가 발생한다. 저전압 소자의 최종 금속층과 전기적 신호를 가해 주기 위해 패드를 추가해야 하는데, 그 경우 최종 금속층 위에 형성되어 있는 절연막의 두께만큼 식각 공정을 해야한다. 12 -13um두께를 한번에 식각하는 것은 공정 비용이 증대되며 공정시간이 길어져 공정 효율이 떨어지는 문제가 발생하는 것이다.
그리고 평탄화된 절연막에 메탈 패턴을 형성하고 층간 절연막을 형성하면 메탈 패턴의 굴곡에 의해 층간절연막에도 굴곡이 발생한다. 그러한 굴곡된 면을 제거하기 위해서 증착된 층간 절연막을 평탄화 공정(CMP)을 진행한다. 그런데 평탄화공정을 해도 층간 절연막의 굴곡이 전부 제거되지 않는다. 왜냐하면 메탈 패턴 밀도에 의해 메탈 패턴 밀도가 높은 곳은 낮은 곳보다 그만큼 식각이 덜 일어나기 때문이다. 그래서 메탈 패턴이 있는 영역보다 메탈 패턴이 없는 영역에서 전체 높이가 차이가 발생한다. 즉, 단차 문제가 발생하는데, 층간 절연막과 메탈 층이 증가할수록 더 단차가 심해진다. 그런데 이러한 문제점이 있는 상태에서 디지털 아이솔레이터에 적용할 때 더 많은 단차가 발생하여 이를 해결해야 한다.
본 발명의 목적은 반도체 소자의 금속배선 공정 효율을 향상시킬 수 있는 반도체 소자의 금속배선 및 반도체 소자의 금속배선 형성방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 저전압 인가 영역 및 고전압 인가 영역이 서로 인접하게 배치되는 반도체 소자에 전압을 인가하기 위한 반도체 소자의 금속배선에 있어서, 디지털 아이솔레이션 영역, 상기 반도체 소자와 전기적으로 연결되는 제1 하부 메탈, 외부 전원과 전기적으로 연결되는 제1 상부 메탈 및 상기 제1 하부 메탈과 상기 제1 상부 메탈 사이에 적층되는 복수의 층간절연막으로서, 각각의 층간절연막은 상기 제1 하부 메탈과 상기 제1 상부 메탈을 전기적으로 연결하기 위한 적어도 하나의 컨택 플러그를 포함하는 복수의 층간절연막을 포함하며, 최하측에 배치된 층간절연막의 컨택 플러그는 상기 제1 하부 메탈에 접촉하며, 최상측에 배치된 층간절연막의 컨택 플러그는 상기 제1 상부 메탈에 접촉하며, 이웃하는 두 층간절연막에서 일측 층간절연막의 컨택 플러그는 타측 층간절연막의 컨택 플러그와 서로 접촉하는 것을 특징으로 하는 반도체 소자의 금속배선을 제공한다.
이웃하는 두 층간절연막에서 일측 층간절연막의 컨택 플러그는 타측 층간절연막의 컨택 플러그와 서로 엇갈리게 접촉할 수 있다.
이웃하는 두 층간절연막에서 일측 층간절연막의 컨택 플러그는 타측 층간절연막의 컨택 플러그와 서로 직교하게 접촉할 수 있다.
이웃하는 두 층간절연막 사이에 형성되는 식각 정지층을 더 포함하며, 상기 컨택 플러그는 상기 식각 정지층을 관통할 수 있다.
상기 층간절연막은 산화막일 수 있다.
상기 층간절연막은 인장막과 압축막이 교대로 n번(n은 자연수) 증착될 수 있다.
상기 층간절연막은 최상부에 상기 압축막이 배치될 수 있다.
이웃하는 두 층간절연막에서, 일측 층간절연막의 컨택 플러그는 타측 층간절연막의 컨택 플러그의 너비와 동일할 수 있다.
상기 컨택 플러그는 텅스텐 또는 구리막으로 제조될 수 있다.
상기 컨택 플러그는 금속배선 및 컨택 플러그 기능을 가지며, 각 컨택 플러그는 동일한 물질로 구성될 수 있다.
상기 디지털 아이솔레이션 영역은 고전압 인가 영역일 수 있다.
상기 디지털 아이솔레이션 영역의 상부 및 하부에 각각 형성된 제2 상부 메탈 및 제2 하부 메탈을 더 포함할 수 있다.
상기 제2 상부 메탈 및 상기 제2 하부 메탈은 각각 상기 제1 상부 메탈 및 상기 제1 하부 메탈과 대응될 수 있다.
상기 제2 상부 메탈 및 상기 제2 하부 메탈 사이에는 층간절연막과 식각 정지층이 형성될 수 있다.
상기 디지털 아이솔레이션 영역에서, 상기 층간절연막과 상기 식각 정지층을 합친 총 두께는 15 ~ 40um일 수 있다.
각각의 층간절연막의 두께는 1 ~ 5um일 수 있다.
상기 디지털 아이솔레이션 영역의 층간절연막은 청구항 1의 층간절연막과 같은 공정에서 형성될 수 있다.
그리고, 본 발명의 다른 실시예에 따른 반도체 소자의 금속배선은 디지털 아이솔레이터 소자 및 상기 디지털 아이솔레이터 소자를 둘러싸는 더미 패턴으로서, 상기 더미 패턴은 제1 하부 메탈과 제1 상부 메탈, 상기 제1 하부 메탈과 상기 제1 상부 메탈 사이에 적층되는 복수의 층간절연막, 및 상기 복수의 층간절연막에 형성되는 컨택 플러그,를 포함하는 더미 패턴을 포함하며, 이웃하는 두 층간절연막에서 일측 층간절연막의 컨택 플러그는 타측 층간절연막의 컨택 플러그와 서로 접촉하는 것을 특징으로 하는 반도체 소자의 금속배선을 제공한다.
상기 디지털 아이솔레이터 소자는 디지털 아이솔레이션 영역을 포함할 수 있다.
상기 디지털 아이솔레이션 영역은 상부 및 하부에 각각 제2 상부 메탈 및 제2 하부 메탈이 형성될 수 있다.
상기 제2 상부 메탈 및 상기 제2 하부 메탈은 각각 상기 제1 상부 메탈 및 상기 제1 하부 메탈에 대응될 수 있다.
상기 제2 상부 메탈 및 상기 제2 하부 메탈 사이에는 층간절연막과 식각 정지층이 형성될 수 있다.
상기 디지털 아이솔레이션 영역에서, 상기 층간절연막과 상기 식각 정지층을 합친 총 두께는 15 ~ 40um일 수 있다.
각각의 층간절연막의 두께는 1 ~ 5um일 수 있다.
이상과 같은 본 발명의 다양한 실시예에 따르면, 반도체 소자의 금속배선 공정 효율이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 금속배선이 도시된 개략적인 단면도이다.
도 2 내지 도 8은 도 1의 반도체 소자의 A 영역의 금속배선 형성방법이 도시된 개략적인 단면도이다.
도 9 내지 도 11은 본 발명의 다양한 실시예에 따른 트렌치 타입의 비아 배열형태가 개략적으로 도시된 단면도이다.
도 12 내지 도 14는 본 발명의 다양한 실시예에 따른 반도체 소자의 금속배선 형태가 도시된 개략적인 단면도이다.
본 발명은 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명함으로써 더욱 명백해 질 것이다. 여기서 설명되는 실시예는 발명의 이해를 돕기 위하여 예시적으로 나타낸 것이며, 본 발명은 여기서 설명되는 실시예와 다르게 다양하게 변형되어 실시될 수 있음이 이해되어야 할 것이다. 또한, 발명의 이해를 돕기 위하여, 첨부된 도면은 실제 축척대로 도시된 것이 아니라 일부 구성요소의 치수가 과장되게 도시될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 금속배선이 도시된 개략적인 단면도이다.
도 1을 참조하면, 반도체 소자(d)의 금속배선(10)은 하부 메탈(100a), 상부 메탈(200a), 층간절연막(300), 및 식각 정지층(400)을 포함한다.
반도체 소자(d)는 반도체의 전기전도 특성을 이용한 고체소자로서, 회로 내 역할에 따라 다이오드, 트랜지스터, 집적회로, 저항, 코일, 콘덴서, 스위치 등으로 분류할 수 있다. 반도체 소자(d)는 기판(s) 위에 형성되며, 반도체 소자(d) 사이의 절연을 위해 산화막으로 이루어진 절연막(i)이 덮여진다.
금속배선(10)은 기판(s) 위에 형성된 반도체 소자(d)에 전압을 인가하기 위한 것이다. 도 1에서 A 부분과 B 부분은 저전압 인가 영역과 고전압 인가 영역을 구분한 것이다. 구체적으로, A 부분은 저전압 인가 영역이고, B 부분은 고전압 인가 영역이다. 반도체는 설계상의 이유나 기타 다른 요인으로 고전압이 인가되는 영역이 존재할 수 있다. 고전압 인가 영역(B)은 디지털 아이솔레이터 소자를 형성되어 있다. 디지털 아이솔레이터 소자는 금속 패턴 밀도가 낮기 때문에 디지털 아이솔레이터 주변을 둘러싸도록 더미 영역을 추가로 형성할 수 있다. 더미 영역이 형성되면 층간 절연막의 평탄화가 개선된다. 더미 영역에는 저전압 인가 영역에 사용되는 금속 배선(10)을 사용할 수 있다. 대신 더미 영역에 형성된 저전압용 금속 배선은 반드시 반도체 소자(d)와 연결될 필요는 없다.
고전압 인가 영역(B)은 디지털 아이솔레이션 영역을 포함하며, 고전압을 견딜 수 있도록 절연 역할을 할 수 있는 일정 두께(t) 이상의 층간 절연막이 요구된다. 예를 들어, 20,000 V 이상 고전압이 필요한 경우, 필요한 층간 절연막 두께는 약 17um 이상이다. 그런데, 증착 장비에서 한번에 적층될 수 있는 층간 절연막의 두께는 그 두께가 제한적이다(예: 5um). 그러므로, 절연을 위한 두께가 이 범위 이상이면 층간절연막을 복수로 증착하게 된다.
반도체 공정 특성상 층간 절연막 증착은 고전압 인가 영역(B) 뿐만 아니라 저전압 인가 영역(A)에도 함께 이루어진다. 여기서, 저전압의 범위는 2~10 V 일 수 있다. 그러므로, 저전압 인가 영역(A) 역시 제1 하부 메탈(100a)과 제1 상부 메탈(200a) 사이에 복수의 층간 절연막이 증착될 수 있다. 디지털 아이솔레이션 영역(300,400)이 포함된 고전압 인가 영역(B) 역시 제2 하부 메탈(100b)과 제2 상부 메탈(200b) 사이에 복수의 층간 절연막(300)이 증착될 수 있다. 디지털 아이솔레이션 영역의 제2 하부 메탈(100b)과 제2 상부 메탈(200b)은 저전압 인가 영역(A)의 제1 하부 메탈(100a)과 제1 상부 메탈(200a) 과 각각 대응된다. 도 1에서 보듯이 디지털 아이솔레이션 영역에는 제2 하부 메탈(100b)과 제2 상부 메탈(200b)를 연결하는 컨택 플러그 없이 복수의 층간 절연막(300)과 식각정지막(400)이 형성되어 있다. 복수의 층간 절연막(300)과 식각정지막(400)을 합친 두께(t)가 15 - 40um로 매우 두껍다. 이러한 디지털 아이솔레이터가 없이 저전압 소자만 형성할 경우, 일반적으로 층간 절연막의 총 두께는 4 - 5um 내외인 것을 고려할 때 디지털 아이솔레이션 영역에 사용되는 층간 절연막의 두께가 매우 크다고 할 수 있다.
본 발명의 일실시예에 따른 금속배선(10)은 이렇듯 고전압 영역에 15~40um 두께의 두꺼운 층간 절연막이 형성되어 있고, 저전압 인가 영역(B)에는 트렌치 타입의 비아층이 복수 개 적층되는 경우에서의 금속배선에 관한 것이다.
제1 하부 메탈(100a)은 반도체 소자(d)와 전기적으로 연결된다. 제1 하부 메탈(100a)은 절연막(i) 위에 형성된다. 제1 하부 메탈(100a)은 전기 배선이 가능할 수 있게 금속 물질로 제조된다. 금속 물질은 전기 전도성이 우수한 물질이 사용되며, 알루미늄 또는 구리금속이 사용된다. 이는 예시적인 것인 뿐 금속 물질은 전기 전도성이 우수한 기타 다른 물질이 사용될 수 있음은 물론이다.
제1 상부 메탈(200a)은 외부 전원(미도시)과 전기적으로 연결된다. 제1 상부 메탈(200a)은 최상부에 배치된 층간절연막(300)의 상부에 형성된다. 제1 상부 메탈(200a)은 제1 하부 메탈(100a)과 같이 금속 물질로 제조된다. 제1 상부 메탈(200a) 역시 제1 하부 메탈(100a)과 같이 일반적으로 알루미늄으로 이루어진다. 이는 예시적인 것일 뿐 제1 상부 메탈(200a) 역시 전기 전도성이 우수한 기타 다른 물질이 사용될 수 있음은 물론이다.
층간절연막(300)은 제1 하부 메탈(100a)과 제1 상부 메탈(200a) 사이에 적층되며, 요구되는 제1 하부 메탈(100a)과 제1 상부 메탈(200a) 사이의 두께에 따라 복수 개가 구비된다. 복수의 층간절연막(300)은 제1 하부 메탈(100a)과 제1 상부 메탈(200a) 사이에 상하로 적층된다. 즉, 제1 층간절연막(300a), 제2 층간절연막(300b), 제3 층간절연막(300c), 제4 층간절연막(300d), 및 제5 층간절연막(300e)으로 이루어져 있다. 각 층간절연막(300)은 산화막으로 이루어진다. 또한 산화막은 압축 스트레스 특성을 갖는 압축막(compressive stress layer)과 인장 스트레스 특성을 갖는 인장막(tensile stress layer)로 구성될 수 있다. 층간 절연막의 두께가 매우 두껍기 때문에 한 방향만으로 스트레스를 갖는 막을 증착할 경우, 웨이퍼의 보잉(bowing) 또는 휨 문제가 발생할 수 있기 때문이다. 그래서 각 층간 절연막을 증착할 때 각 층간절연막 내에서 인장막, 압축막을 교번하여 증착한다. 예를 들어 제2 층간 절연막을 증착하기 위해 4번으로 나누어서 증착할 경우, 인장막/압축막/인장막/압축막으로 교번해서 제2 층간 절연막을 형성할 수 있다. 또는 압축막/인장막/인장막/압축막으로 증착하여 형성할 수 있다. 또는 제1 층간절연막을 전체를 인장막으로 증착했다면 제2 층간 절연막 전체를 압축막, 제3 층간 절연막의 전체를 인장막으로 할 수 있다. 이로 인한 층간절연막(300)의 특징은 도 2 내지 도 8에서 자세히 설명하겠다.
각각의 층간절연막(300)은 제1 하부 메탈(100a)과 제1 상부 메탈(200a)을 전기적으로 연결하기 위한 적어도 하나의 컨택 플러그(350)를 포함한다. 그러나, 디지털 아이솔레이션 영역인, 고전압 영역 B 에서는 컨택 플러그가 전혀 없다. 제2 하부 메탈(100b)과 제2 상부 메탈(200b) 사이에 고전압을 견디기 위해서 두꺼운 층간 절연막이 존재한다. 제2 상부 메탈(200b)은 제2 하부 메탈(100a)과 연결되어 있지 않아 플로팅되어 있는 것이다. 일종의 층간 절연막에 의해 커패시터 구조가 형성되는 것이다. 만약, 컨택 플러그로 연결되면, 상부 및 하부 메탈이 연결되어 고전압을 형성할 수 없다.
컨택 플러그(350)는 제1 하부 메탈(100a)과 제1 상부 메탈(200a)이 전기적으로 연결될 수 있게 전기 전도성이 우수한 금속 물질로 제조된다. 금속 물질은 제1 하부 메탈(100a)과 제1 상부 메탈(200a)과 같이 알루미늄이 사용될 수 있으나, 본 실시예에서 컨택 플러그(350)를 이루는 금속 물질은 전기 전도성이 우수한 텅스텐 또는 구리금속이 사용되는 것으로 한정하여 설명한다.
최하측에 배치된 제1 층간절연막(300a)은 절연층(i) 위에 형성된다. 제1 층간절연막(300a)은 제1 하부 메탈(100a)을 포함한다. 제1 층간절연막(300a)의 제1 컨택 플러그(350a)는 하단이 제1 하부 메탈(100a)의 상부에 접촉된다. 제1 층간절연막(300a) 상부에는 제1 식각 정지막(400a)이 형성된다. 제1 식각 정지막(400a)에 대해서는 도 2 내지 도 8에서 자세히 설명하겠다.
제1 층간절연막(300a) 위의 제1 식각 정지막(400a) 상부에는 제2 층간절연막(300b), 제3 층간절연막(300c), 제4 층간절연막(300d), 및 제5 층간절연막(300e)이 형성되며, 비아 형성시 식각 정지를 위해서 각 층간 절연막 사이에 제2 식각 정지막(400b), 제3 식각 정지막(400c), 및 제4 식각 정지막(400d)이 존재한다.
그리고, 각 층간절연막에는 제1 하부 메탈(100a)과 제1 상부 메탈(200a)을 연결하기 위해서 제1 컨택 플러그(350a) 위에 제2 컨택 플러그(350b), 제3 컨택 플러그(350c), 제4 컨택 플러그(350d), 및 제5 컨택 플러그(350e)를 포함한다. 그러므로, 컨택 플러그(350)는 제1, 제2, 제3, 제4, 및 제5 컨택 플러그를 포함한 5개의 컨택 플러그로 구성된다.
제5 층간절연막(300e)의 상부에는 제1 상부 메탈(200a)이 형성된다. 제5 컨택 플러그(350e)는 상단이 제1 상부 메탈(200a)의 하부에 접촉된다.
결국, 본 발명의 일 실시예에 따른 금속 배선(10)은 제1 하부 메탈(100a)과 제1 상부 메탈(200a) 사이에서, 각각의 층간절연막(300)에 형성된 컨택 플러그(350)가 상하로 서로 접촉한다.
이를 통해 본 실시예에서의 금속 배선(10)은 복수의 층간절연막(300)들이 적층되는 경우, 별도의 추가적인 메탈들이 구비되지 않아도 컨택 플러그(350)들 만으로 제1 하부 메탈(100a)과 제1 상부 메탈(200a)의 전기적인 연결을 도모할 수 있다.
도 2 내지 도 8은 도 1의 반도체 소자의 A 영역의 금속배선 형성방법이 도시된 개략적인 단면도이다.
도 2를 참조하면, 먼저, 기판(s) 위에 반도체 소자(d)가 형성된다. 이후, 소자간 절연을 위해 반도체 소자(d)를 덮도록 절연막(i)이 증착된다. 이는 일반적인 반도체 기판 공정(FEOL; Front End Of Line)으로 진행된다.
도 3을 참조하면, 절연막(i) 위에 제1 하부 메탈(100a)을 형성한다. 제1 하부 메탈(100a)은 메탈 마스크를 이용하여 형성된다.
도 4를 참조하면, 제1 하부 메탈(100a)의 좌우측면 및 상부를 덮도록 제1 층간절연막(300a)이 증착된다. 제1 층간절연막(300a)은 앞서 살펴 본 바와 같이, 산화막으로 이루어지며, 제1 하부 메탈(100a) 상부에 제1 층간절연막(300a)의 굽힘을 방지하기 위한 인장막(310)과 압축막(320)이 교대로 증착된다. 산화막은 PE-TEOS, USG 중에 하나를 사용하는데, 본 발명에서는 PE-TEOS 막을 사용하는 것이 바람직하다. PE-TEOS 막은 PECVD(Plasma Enhanced CVD) 방식으로 증착된다.
인장막(310)은 공기 중에 노출되는 경우, 압축막(320)으로 변하므로, 층간절연막(300a) 적층 공정시 외부로 노출되는 제1 층간절연막(300a)의 최상부에는 압축막(320)이 증착된다. 인장막(310)과 압축막(320)은 서로 균일한 두께로 증착되는 것이 바람직하며, 본 실시예에서의 인장막(310)과 압축막(320)은 각각 1um 두께로 증착된다. 인장막(310)과 압축막(320)이 교번해서 증착되어 증착된 웨이퍼의 표면에 굴곡 또는 휘어짐이 없어진다. 인장막만 증착될 경우 오목한 모양의 PE-TEOS 막이 형성되고, 압축막만 증착할 경우 볼록한 모양의 PE-TEOS 막이 형성되어 웨이퍼의 굴곡 또는 휘어짐이 심해져 그 다음 공정인 포토 리소그래피 공정 진행에 어려움을 겪게 된다. 평탄한 면에 패턴이 훨씬 잘 형성되는데, 굴곡된 면에 패터닝하는 것은 초점 심도(DOF; depth of focus) 등에 문제가 많다. 그러므로, 교반하여 증착하는 것이 바람직하다. 또한 압축 및 인장 응력이 서로 상쇄되는 효과도 볼 수 있어 전반적인 층간 절연막의 응력 변화를 안정적으로 가질 수 있다. 또한, 이렇게 함으로써 웨이퍼의 휘어짐을 100um 이하로 할 수 있다.
PE-TEOS 막을 증착할 때, RF 파워 조건을 변경하여 인장막 또는 압축막을 형성할 수 있다. 예를 들어, RF 파워 1과 RF 파워 2 조건에서 모두 온(ON)된 상태에서는 압축막이 형성되며, RF 파워 1은 온(ON), RF 파워 2가 오프(OFF)이면 인장막이 형성된다.
제1 층간절연막(300a)의 증착 후 평탄화(CMP; Chemical Mechanical Polishing) 공정을 통해 제1 층간절연막(300a)을 평탄하게 연마한다. 평탄화 공정은 불필요하게 형성된 박막을 평탄하게 연마하는 것이다.
도 5를 참조하면, 평탄화 공정 완료 후 제1 하부 메탈(100a)의 상부 일부가 노출될 수 있도록 적어도 하나의 비아(330)를 패터닝한다. 비아(330)는 홀 타입 또는 트렌치 타입으로 패터닝할 수 있는데, 본 실시예에서는 트렌치 타입으로 패터닝한 것으로 한정하여 설명한다.
도 6을 참조하면, 비아의 패터닝 후 각각의 트렌치 내에는 갭필(gap-fill) 공정으로 금속 물질이 매립하여 컨택 플러그(350a)를 형성한다. 금속 물질은 앞서 살펴 본 바와 같이, 본 실시예에서는 텅스텐이 사용된다. 비아의 개수는 비아 저항 및 수율을 고려하여 적어도 3개 이상이 바람직하다.
갭필 공정 후 평탄화 공정이 진행되고, 이후, 제1 식각 정지층(400a)을 증착한다. 제1 식각 정지층(400a)은 이후에 이루어지는 비아 패터닝시 과도한 식각이 발생되는 것을 방지하는 역할을 한다. 제1 식각 정지층(400a)은 산화막인 층간절연막과는 다른 물질로 이루어져 제1 식각 정지층(400a) 아래의 층간절연막까지 식각되는 것을 방지할 수 있다. 제1 식각 정지층(400a)은 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 및 실리콘 카바이드(SiC) 등이 사용될 수 있다. 식각 정지층(400)의 두께는 100Å ~ 2000Å 사이가 바람직하다.
도 7을 참조하면, 이후, 제1 식각 정지층(400a) 위에 제2 층간절연막(300b)을 증착한다. 제2 층간절연막(300b)은 인장막(310)과 압축막(320)을 교대로 증착하는 것을 통해 이루어진다. 인장막(310)과 압축막(320)은 교대로 2번 증착되는 것이 바람직하며, 최상부에는 압축막(320)이 배치된다. 인장막 및 압축막의 두께를 1um로 할 경우, 총 4 번이 증착되므로, 제2 층간 절연막(300b)의 총 두께는 4um 두께가 된다. 여기서도, 인장막(310) 및 압축막(320)은 RF 파워 등의 증착 조건을 변경하면서 증착되며, PE-TEOS 막을 사용한다. 여기서, 1회 증착시 1um가 바람직하지만, 필요한 두께에 따라서 1회 증착시 1~5um 두께로 확장해서 증착할 수도 있다.
제2 층간절연막(300b) 증착 후 평탄화 공정이 완료되면, 비아 패터닝이 진행된다. 비아 패터닝은 이전 비아와 같이 트렌치 타입으로 패터닝된다. 제2 층간절연막(300b)의 식각은 제1 식각 정지층(400a)이 노출될 때까지 진행되고, wp1 식각 정지층(400a)이 노출되면 제2 층간절연막(300b)의 식각이 종료된다. 트렌치의 두께는 제2 층간 절연막(300b)의 두께와 제1 식각 정지층(400a)의 두께를 합친 것과 유사하므로 4um 이상의 두께를 가진다. 왜나하면 제1 식각 정지층(400a)을 식각하고 트렌치가 형성되기 때문이다.
트렌치 패터닝 후 갭필 공정을 통해 트렌치 내에 금속 물질을 매립하여 제2 층간절연막(300b) 내에 제2 컨택 플러그(350b)를 형성한다. 이를 통해 제2 층간절연막(300b)의 제2 컨택 플러그(350b)는 하부가 제1 층간절연막(300a)의 제1 컨택 플러그(300a)의 상부와 접촉한다. 갭필 공정이 완료되면 다시 평탄화 공정이 진행된다. 제2 컨택 플러그(350b)의 두께는 트렌치의 두께와 거의 동일하다. 제2 층간절연막(300b)과 제1 식각정지층(400a)의 전체 두께가 4.1um이면 트렌치와 제2 컨택 플러그(350b)의 두께도 약 4.1 um내외 이다. 종래의 저전압 소자에 사용되는 컨택 플러그의 두께보다 약 4배 이상 큰 두께이다.
도 8을 참조하면, 이후, 도 7과 같은 공정을 통해 컨택 플러그(350)를 구비한 층간절연막들(300c, 300d, 300e)이 형성된다. 본 실시예에서는 5개의 층간절연막(300a~300e)이 구비되는데, 층간절연막(300)의 수(n)는 요구되는 두께만큼 다양하게 구비될 수 있고, 각 층간절연막(300)의 공정은 앞서 살펴 본 바와 같이 진행된다. 도 8에서 보듯이, 컨택 플러그의 폭(width)이 층간 절연막의 위치에 상관없이 같다. 이것은 같은 크기의 트렌치로 계속 식각하기 때문에 가능하다. 또한, 컨택 플러그로만 상부와 하부 메탈을 연결했기 때문에 모두 같은 물질로 형성되어 있다. 즉 텅스텐 물질로 형성된다. 모두 동일한 물질로 컨택 플러그를 형성하기 때문에, 공정이 간단하고 저항도 균일하게 조정할 수 있다. 반면에 상부 및 하부 메탈은 알루미늄으로 형성된다. 듀얼 다마신 방법으로 상부 및 하부 메탈을 형성할 경우, 컨택 플러그와 상부 및 하부 메탈은 모두 동일한 물질인 구리 물질로 형성될 수 있다.
도 8에서 종래의 반도체 소자의 금속배선으로 보면, 제1, 제3, 및 제5 컨택 플러그는 컨택 플러그에 해당되며, 제2, 및 제4 컨택 플러그는 금속 배선에 해당된다. 즉 제1 하부 메탈(100a)은 제1 금속 배선이라고 하면, 제2 컨택 플러그는 제2 금속 배선, 제4 컨택 플러그는 제3 금속 배선에 해당되는 것이다. 그리고 제1 상부 메탈(200a)은 제4 금속배선에 해당된다. 종래의 반도체 소자의 금속 배선에서 일반적으로 금속 배선 물질로 알루미늄을 사용하였다면, 본 발명에서는 텅스텐 물질 또는 구리 물질로 형성된 것이다. 따라서 앞에서도 언급했듯이, 종래의 반도체 소자는 알루미늄과 텅스텐물질로 각각 금속배선과 컨택플러그를 형성하여 전체 금속 배선층을 형성하였지만, 본 발명에서는 하나의 물질만으로,즉, 텅스텐 또는 구리금속만으로 컨택 플러그와 금속배선을 형성한 것이다. 그래서 공정이 간단하고 저항도 균일하게 조정할 수 있다. 특히 구리금속으로 형성할 경우 알루미늄 금속에 비해 저항이 매우 낮아, 전체 금속 배선층의 저항이 낮아지는 이점이 있다.
또한 앞에서도 언급했듯이 평탄화된 절연막에 메탈 패턴을 형성하고 층간 절연막을 형성하면 메탈 패턴의 굴곡에 의해 층간절연막에도 굴곡이 발생한다. 그러한 굴곡된 면을 제거하기 위해서 증착된 층간절연막을 평탄화 공정(CMP)을 진행한다. 그런데 평탄화공정을 해도 층간절연막의 굴곡이 전부 제거되지 않는다. 왜냐하면 메탈 패턴 밀도에 의해 메탈 패턴 밀도가 높은 곳은 낮은 곳보다 그만큼 식각이 덜 일어나기 때문이다. 그래서 메탈 패턴이 있는 영역보다 메탈 패턴이 없는 영역에서 전체 높이가 차이가 발생한다. 즉, 단차 문제가 발생하는데, 층간 절연막과 메탈 층이 증가할수록 더 단차가 심해진다.
그런데 본 발명에서는 종래와 같은 평탄화된 층간절연막에 메탈 패턴을 형성하지 않는다. 반복해서 계속적으로 트렌치 타입의 컨택 플러그를 형성하고 있기 때문이다. 종래의 기술에서 메탈 패턴을 형성한다는 것은 평탄화된 층간절연막에 금속 물질을 증착하고 금속 물질 위에 레지스트 물질을 코팅한 후 노광, 현상공정을 거쳐 식각 공정을 하여 메탈 패턴을 형성하는 것을 말한다. 그러나 본 발명에서는 이러한 메탈 패턴 형성을 하지 않고, 평탄화된 층간절연막에 식각 정지층과 층간절연막을 증착하고 그 층간 절연막에 트렌치를 형성하고 금속층을 매립하고 평탄화시키는 것이다. 싱글(Single) 다마신 공정과 비슷한 공정이라고 보면 된다. 싱글 다마신 공정을 반복해서 형성했다고 보면 된다.
상부 메탈과 하부 메탈 사이에 증착된 층간 절연막은 모두 16 번을 교번해서 증착했기 때문에 약 16um 두께가 형성된다. 층간 절연막 사이 사이에 식각 정지층이 존재하기 때문에 그 두께는 16um 두께를 상회한다. 디지털 아이솔레이션 영역인 고전압 영역에서 20,000 V 이상을 견디어야 하기 때문에 저전압 영역에 형성되는 층간 절연막의 총 두께가 15~40um 범위의 두께를 가져야 된다.
최상측의 제5 층간절연막(300e)에는 식각 정지층(400)을 증착하지 않고, 제1 상부 메탈(200a)을 형성한다. 제1 상부 메탈(200a)은 제1 하부 메탈(100a)과 같이 메탈 마스크를 이용하여 형성된다.
제1 상부 메탈(200a) 형성 후 제1 상부 메탈(200a)을 덮는 산화막(500)을 증착한다. 산화막(500)은 후속 공정을 위해 증착되며, 제1 상부 메탈(200a)은 후속 공정에서 외부 전원과 전기적으로 연결된다.
이상 살펴 본 바와 같이, 본 실시예에서는 전기배선을 위해 복수의 층간절연막(300)이 형성되는 경우, 제1 하부 메탈(100a)과 제1 상부 메탈(200a) 사이에 추가적인 메탈의 사용 없이 컨택 플러그(350) 간의 연결을 통해 반도체 소자의 전기배선을 구현할 수 있다. 그러므로, 본 실시예에 따른 반도체 소자의 금속배선은 추가 메탈 형성을 위한 공정이 요구되지 않으므로, 공정 비용을 줄일 수 있고 공정 효율의 증대를 도모할 수 있다.
도 9 내지 도 11은 본 발명의 다양한 실시예에 따른 트렌치 타입의 비아 배열형태가 개략적으로 도시된 단면도이다.
도 9를 참조하면, 본 실시예에서는 상하부에 배치된 비아들(a, b)이 서로 엇갈리게 접촉된다. 도 9는 이웃하는 두 층간절연막에 형성되는 비아들을 예시적으로 나타낸 것으로, 하부에 X방향으로 나란하게 배열된 비아들(a)은 이웃하는 두 층간절연막에서 하부에 배치된 층간절연막에 형성된 비아들이고, 상부에 Y방향으로 나란하게 배열된 비아들(b)은 이웃하는 두 층간절연막에서 상부에 배치된 층간절연막에 형성된 비아들을 나타낸다.
앞선 실시예에서 살펴 본 바와 같이, 본 실시예에서의 비아들(a, b)은 트렌치 타입으로 한정하여 설명한다. 하부에 형성된 비아들(a)과 상부에 형성된 비아들(b)은 서로 엇갈리게, 더 구체적으로, 서로 직교하게 접촉된다.서로 직교함으로써 상부, 하부 컨택 플러그 사이의 크로스 토크 방지 및 패트 크래킹 문제를 해결할 수 있다. 서로 직교하는 것이 평행하게 접촉하는 것보다 크로스 토크가 적게 일어나며 또한 패드 크래킹 문제도 덜 일어난다.
즉, 본 실시예에서는 이웃하는 층간절연막에서의 컨택 플러그들의 접촉 공정시, 상하부의 비아들을 엇갈리게만 패터닝하는 간단한 공정으로 이웃하는 컨택 플러그들의 접촉을 용이하게 도모할 수 있다.
도 10을 참조하면, 트렌치 타입의 비아 패터닝시, 하부의 비아(a')들은 서로 간격을 이루며 패터닝될 수 있다. 상부의 비아(b')들 역시 서로 간격을 이루며 패터닝될 수 있다. 비아들의 패터닝은 하부와 상부의 비아들(a', b')이 접촉될 수 있는 형태라면 다양하게 변형 가능하므로, 공정에 따라 적절히 변형되어 패터닝될 수 있다. 서로 간격을 둠으로써 메탈 잔류물 문제가 덜 일어난다. 예를 들어, 도 9에서는 메탈 라인이 매우 길기 때문에 메탈 식각시 많은 메탈 양을 식각해야 하는데, 그 경우에 식각이 일부 되지 않으면 메탈 잔류물이 형성된다. 이 경우에, 같은 평면 상의 인접한 메탈 사이에 브리지가 형성되어 쇼트 문제가 발생할 수 있다. 도 10과 같이 형성되면, 그러한 브리지 가능성이 훨씬 줄어든다.
도 11을 참조하면, 비아들(a", b")은 사각 형태로도 패터닝될 수 있다. 상부의 비아들(b")은 네 모서리에서 하부 비아들(a")가 접촉된다. 네 모서리가 접촉하기 때문에 전류의 양이 훨씬 많아져서 장치 속도의 향상을 가져올 수 있다. 또한, 패드 크래킹도 훨씬 덜 일어날 수 있다. 사각 형태 이외의 다른 형태로도 패터닝될 수 있음은 물론이다.
도 12 내지 도 14는 본 발명의 다양한 실시예에 따른 반도체 소자의 금속배선 형태가 도시된 개략적인 단면도이다.
도 12를 참조하면, 반도체 소자의 금속배선(20)은 제1 하부 메탈(100a), 제1 상부 메탈(200a), 층간절연막(300), 및, 메탈층(600)을 포함한다. 본 실시예에서의 금속배선(20)은 네 개의 층간절연막(300a, 300b, 300c, 300d)을 구비한다. 앞선 실시예에서와 같이, 최하측의 층간절연막(300a)은 제1 하부 메탈(100a)을 포함하며, 최상측의 층간절연막(300d)은 제1 상부 메탈(200a)과 컨택 플러그(350)를 통해 접촉된다.
메탈층(600)은 설계나 기타 다른 요인으로 추가된 것으로, 반도체는 복수의 메탈 적층이 필수적으로 요구되는 영역이 있을 수 있다. 메탈층(600)은 메탈(610), 및 메탈(610)과 제1 하부 메탈(100a)을 전기적으로 연결하는 컨택 플러그(620)를 포함한다. 컨택 플러그(620)는 층간절연막(300)의 컨택 플러그(350)와 달리 일반적으로 홀 타입 비아 패터닝으로 형성된다.
도 12는 하나의 메탈층(600)이 더 추가된 것을 나타낸다. 도 13은 두 개의 메탈층(600a, 600b)이 추가된 것을 나타내고, 도 14는 세 개의 메탈층(600c, 600d, 600e)이 추가된 것을 나타낸다. 각 메탈층(600a~600e)은 도 12의 메탈층(600)과 같이 메탈(610a~610e) 및 컨택 플러그(620a~620e)를 포함한다. 그리고, 이는 예시적인 것일 뿐 메탈층은 반도체 설계나 기타 다른 요인으로 더 추가될 수도 있다.
본 실시예에서의 층간절연막은 필연적으로 메탈층이 요구되지 않는 영역이면서 전기배선이 필요한 영역에 형성된다. 도 13은 세 개의 층간절연막(300; 300a, 300b, 300c)이 구비된 것을 나타내고, 도 14는 두 개의 층간절연막(300; 300a, 300b)이 구비된 것을 나타낸다. 즉, 층간절연막(300)의 수는 반도체 설계에 따라 요구되는 하부 메탈과 상부 메탈 사이의 층간 두께에 따라 다양하게 가변될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
s: 기판 d: 반도체 소자
i: 절연막 10: 금속배선
100a: 제1 하부 메탈 200a: 제1 상부 메탈
300: 층간절연막 310: 인장막
320: 압축막 330: 비아
350: 컨택 플러그 400: 식각 정지층
500: 산화막

Claims (24)

  1. 저전압 인가 영역 및 고전압 인가 영역이 서로 인접하게 배치되는 반도체 소자에 전압을 인가하기 위한 반도체 소자의 금속배선에 있어서,
    디지털 아이솔레이션 영역;
    상기 반도체 소자와 전기적으로 연결되는 제1 하부 메탈;
    외부 전원과 전기적으로 연결되는 제1 상부 메탈; 및
    상기 제1 하부 메탈과 상기 제1 상부 메탈 사이에 적층되는 복수의 층간절연막으로서, 각각의 층간절연막은 상기 제1 하부 메탈과 상기 제1 상부 메탈을 전기적으로 연결하기 위한 적어도 하나의 컨택 플러그를 포함하는 복수의 층간절연막;을 포함하며,
    최하측에 배치된 층간절연막의 컨택 플러그는 상기 제1 하부 메탈에 접촉하며,
    최상측에 배치된 층간절연막의 컨택 플러그는 상기 제1 상부 메탈에 접촉하며,
    이웃하는 두 층간절연막에서 일측 층간절연막의 컨택 플러그는 타측 층간절연막의 컨택 플러그와 서로 접촉하는 것을 특징으로 하는 반도체 소자의 금속배선.
  2. 제1항에 있어서,
    이웃하는 두 층간절연막에서 일측 층간절연막의 컨택 플러그는 타측 층간절연막의 컨택 플러그와 서로 엇갈리게 접촉하는 것을 특징으로 하는 반도체 소자의 금속배선.
  3. 제2항에 있어서,
    이웃하는 두 층간절연막에서 일측 층간절연막의 컨택 플러그는 타측 층간절연막의 컨택 플러그와 서로 직교하게 접촉하는 것을 특징으로 반도체 소자의 금속배선.
  4. 제1항에 있어서,
    이웃하는 두 층간절연막 사이에 형성되는 식각 정지층을 더 포함하며,
    상기 컨택 플러그는 상기 식각 정지층을 관통하는 것을 특징으로 반도체 소자의 금속배선.
  5. 제1항에 있어서,
    상기 층간절연막은 산화막인 것을 특징으로 하는 반도체 소자의 금속배선.
  6. 제5항에 있어서,
    상기 층간절연막은 인장막과 압축막이 교대로 n번(n은 자연수) 증착되는 것을 특징으로 하는 반도체 소자의 금속배선.
  7. 제6항에 있어서,
    상기 층간절연막은 최상부에 상기 압축막이 배치되는 것을 특징으로 하는 반도체 소자의 금속배선.
  8. 제1항에 있어서,
    이웃하는 두 층간절연막에서, 일측 층간절연막의 컨택 플러그는 타측 층간절연막의 컨택 플러그의 너비와 동일한 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 컨택 플러그는 텅스텐 또는 구리막으로 제조되는 것을 특징으로 하는 반도체 소자의 금속배선.
  10. 제1항에 있어서,
    상기 컨택 플러그는 금속배선 및 컨택 플러그 기능을 가지며, 각 컨택 플러그는 동일한 물질로 구성된 것을 특징으로 하는 반도체 소자의 금속배선.
  11. 제1항에 있어서,
    상기 디지털 아이솔레이션 영역은 고전압 인가 영역인 것을 특징으로 하는 반도체 소자의 금속배선.
  12. 제1항에 있어서,
    상기 디지털 아이솔레이션 영역의 상부 및 하부에 각각 형성된 제2 상부 메탈 및 제2 하부 메탈;을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  13. 제12항에 있어서,
    상기 제2 상부 메탈 및 상기 제2 하부 메탈은 각각 상기 제1 상부 메탈 및 상기 제1 하부 메탈과 대응되는 것을 특징으로 하는 반도체 소자의 금속배선.
  14. 제12항에 있어서,
    상기 제2 상부 메탈 및 상기 제2 하부 메탈 사이에는 층간절연막과 식각 정지층이 형성되는 것을 특징으로 하는 반도체 소자의 금속배선.
  15. 제14항에 있어서,
    상기 디지털 아이솔레이션 영역에서, 상기 층간절연막과 상기 식각 정지층을 합친 총 두께는 15 ~ 40um인 것을 특징으로 하는 반도체 소자의 금속배선.
  16. 제1항에 있어서,
    각각의 층간절연막의 두께는 1 ~ 5um인 것을 특징으로 하는 반도체 소자의 금속배선.
  17. 제12항에 있어서,
    상기 디지털 아이솔레이션 영역의 층간절연막은 청구항 1의 층간절연막과 같은 공정에서 형성되는 것을 특징으로 하는 반도체 소자의 금속배선.
  18. 디지털 아이솔레이터 소자; 및
    상기 디지털 아이솔레이터 소자를 둘러싸는 더미 패턴으로서, 상기 더미 패턴은 제1 하부 메탈과 제1 상부 메탈, 상기 제1 하부 메탈과 상기 제1 상부 메탈 사이에 적층되는 복수의 층간절연막, 및 상기 복수의 층간절연막에 형성되는 컨택 플러그를 포함하는 더미 패턴;을 포함하며,
    이웃하는 두 층간절연막에서 일측 층간절연막의 컨택 플러그는 타측 층간절연막의 컨택 플러그와 서로 접촉하는 것을 특징으로 하는 반도체 소자의 금속배선.
  19. 제18항에 있어서,
    상기 디지털 아이솔레이터 소자는 디지털 아이솔레이션 영역을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  20. 제19항에 있어서,
    상기 디지털 아이솔레이션 영역은 상부 및 하부에 각각 제2 상부 메탈 및 제2 하부 메탈이 형성되는 것을 특징으로 하는 반도체 소자의 금속배선.
  21. 제20항에 있어서,
    상기 제2 상부 메탈 및 상기 제2 하부 메탈은 각각 상기 제1 상부 메탈 및 상기 제1 하부 메탈에 대응되는 것을 특징으로 하는 반도체 소자의 금속배선.
  22. 제20항에 있어서,
    상기 제2 상부 메탈 및 상기 제2 하부 메탈 사이에는 층간절연막과 식각 정지층이 형성되는 것을 특징으로 하는 반도체 소자의 금속배선.
  23. 제22항에 있어서,
    상기 디지털 아이솔레이션 영역에서, 상기 층간절연막과 상기 식각 정지층을 합친 총 두께는 15 ~ 40um인 것을 특징으로 하는 반도체 소자의 금속배선.
  24. 제18항에 있어서,
    각각의 층간절연막의 두께는 1 ~ 5um인 것을 특징으로 하는 반도체 소자의 금속배선.
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