KR20140017413A - 저항성 메모리 장치 - Google Patents

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Abstract

저항성 메모리 장치는, 데이터를 저장하는 제1셀어레이; 상기 제1셀어레이와 동일한 데이터를 저장하는 제2셀어레이; 상기 제1셀어레이에 저장된 데이터에 대응하는 에러 정정 코드를 저장하는 제1에러 정정 셀어레이; 및 상기 제1에러 정정 셀어레이와 동일한 에러 정정 코드를 저장하는 제2에러 정정 셀어레이를 포함한다.

Description

저항성 메모리 장치{RESISTIVE MEMORY DEVICE}
본 발명은 저항성 메모리 장치에 관한 것으로, 더욱 자세하게는 저항성 메모리 장치의 안정성을 높이는 기술에 관한 것이다.
일반적인 퓨즈는 레이져에 의해 퓨즈가 컷팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다.
이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면이다.
도 1을 참조하면, 이-퓨즈는 트랜지스터(T)로 구성되며 게이트(G)에 전원전압이 인가되고 드레인(D)/소스(S)에 접지전압을 인가된다.
게이트(G)에 트랜지스터(T)가 견딜 수 있는 보통의 전원전압이 인가되면 이-퓨즈는 캐패시터(C)로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 흐르는 전류가 없다. 그러나 게이트(G)에 트랜지스터(T)가 견딜 수 없는 높은 전원전압이 인가되면 트랜지스터(T)의 게이트 옥사이드(gate oxide)가 파되되면서 게이트(G)와 드레인/소스(D/S)가 쇼트(short)되어 이-퓨즈는 저항(R)으로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 전류가 흐르게 된다. 이러한 현상을 이용하여 이-퓨즈의 게이트(G)와 드레인/소스(D/S) 간의 저항값을 통해 안티퓨즈의 데이터를 인식하게 된다. 이때 이-퓨즈의 데이터를 인식하기 위해서는 (1)트랜지스터(T)의 사이즈를 크게 하여 별도의 센싱동작 없이 바로 데이터를 인식하도록 하거나, (2)트랜지스터(T)의 사이즈를 줄이는 대신에 증폭기를 이용하여 트랜지스터(T)에 흐르는 전류를 센싱하여 이-퓨즈의 데이터를 인식할 수 있다. 위의 2가지 방법은 이-퓨즈를 구성하는 트랜지스터(T)의 사이즈를 크게 설계하거나, 이-퓨즈마다 데이터의 증폭을 위한 증폭기를 구비하여야 하기에 면적 상의 제한을 가지게 된다.
미국 등록특허 7269047에 개시된 바와 같이, 이-퓨즈를 어레이로 구성하는 방식으로 이-퓨즈가 차지하는 면적을 줄이기 위한 방안이 연구되고 있다.
도 2는 종래의 이-퓨즈로 구성되는 셀어레이(200)의 구성도이다.
도 2를 참조하면, 셀어레이(200)는 N개의 로우(row)와 M개의 컬럼(column)으로 배열되는 메모리 셀들(201~216)을 포함한다. 메모리 셀들(201~216) 각각은 메모리 소자(M1~M16)와 스위치 소자(S1~S16)를 포함한다. 메모리 소자(M1~M16)는 럽쳐(rupture) 여부에 따라 저항 또는 캐패시터의 성질을 갖는 이-퓨즈이다. 즉, 이-퓨즈(M1~M16)는 저항의 크기에 따라 데이터를 저장하는 저항성 메모리 소자라고 여기질 수 있다. 스위치 소자(S1~S16)는 로우 라인(WLR1~WLRN)의 제어에 따라 메모리 소자(M1~M16)와 컬럼 라인(BL1~BLM)을 전기적으로 연결한다.
이하, 2번째 로우가 선택된 로우이고, M번째 컬럼이 선택된 컬럼, 즉 메모리 셀(208)이 선택된 메모리 셀이라고 가정하고, 프로그램 및 리드 동작시에 선택된 메모리 셀(208)과 선택되지 않은 메모리 셀(201~207, 209~216)에 인가되는 전압에 대해 알아보기로 한다.
프로그램 동작
선택된 로우의 로우 라인(WLR2)이 활성화되고 나머지 로우 라인들(WLR1, WLR3~WLRN)은 비활성화된다. 따라서, 스위치 소자들(S5~S8)이 턴온되고, 스위치 소자들(S1~S4, S9~S16)이 턴오프된다. 선택된 로우의 프로그램/리드 라인(WLP2)에는 이-퓨즈의 게이트 옥사이드를 파괴시킬 정도의 높은 전압(일반적으로, 전원전압을 펌핑해 생성한 높은 전압)이 인가되고, 나머지 프로그램 리드/라인들(WLP1, WLP3~WLPN)에는 낮은 레벨의 전압(예, 접지전압)이 인가된다. 선택된 컬럼 라인(BLM)은 데이터 억세스 회로에 연결되고, 선택되지 않은 컬럼 라인들(BL1~BLM-1)은 플로팅(floating)된다. 데이터 억세스 회로는 입력된 데이터가 프로그램 데이터(예, '1')이면 선택된 컬럼 라인(BLM)을 '로우'레벨로 구동하여 선택된 메모리 셀(208)의 메모리 소자(M8)가 프로그램(럽쳐)되도록 하고, 입력된 데이터가 프로그램 데이터가 아니면(예, '0') 선택된 컬럼 라인(BLM)을 '하이'레벨로 구동하여 선택된 메모리 셀(208)의 메모리 소자(M8)가 프로그램되지 않도록 한다. 선택되지 않은 컬럼 라인들(BL1~BLM-1)은 플로팅되므로, 메모리 소자들(M5~M7)은 게이트에 높은 전압이 인가되더라도 프로그램되지 않는다.
리드 동작
선택된 로우의 로우 라인(WLR2)이 활성화되고 나머지 로우 라인들(WLR1, WLR3~WLRN)은 비활성화된다. 따라서, 스위치 소자들(S5~S8)이 턴온되고, 스위치 소자들(S1~S4, S9~S16)이 턴오프된다. 선택된 로우의 프로그램/리드 라인(WLP2)에는 리드 동작에 적절한 전압(일반적으로, 전원 전압)이 인가되고, 나머지 프로그램/리드 라인(WLP1, WLP3~WLPN)에는 낮은 레벨의 전압(예, 접지전압)이 인가된다. 선택된 컬럼 라인(BLM)은 데이터 억세스 회로에 연결되고, 선택되지 않은 컬럼 라인들(BL1~BLM-1)은 플로팅된다. 데이터 억세스 회로는 선택된 컬럼 라인(BLM)에 전류가 흐르면 메모리 소자(M8)가 프로그램되었다고 인식하고(메모리 셀(208)의 데이터를 '1'로 인식), 선택된 컬럼 라인(BLM)에 전류가 흐르지 않으면 메모리 소자(M8)가 프로그램되지 않았다고 인식한다(데이터 셀(208)의 데이터를 '0'으로 인식).
여기서는, 컬럼 라인들(BL1~BLN) 중 하나의 컬럼 라인(BLN)이 선택되는 것으로 예시하였지만, 한번에 여러 개의 컬럼 라인이 선택될 수도 있다. 즉, 하나의 로우에 속한 여러개의 메모리 셀들이 동시에 프로그램/리드 될 수도 있다.
도 3은 도 2의 셀 어레이(200)를 포함하는 종래의 저항성 메모리 장치의 구성도이다.
도 3을 참조하면, 저항성 메모리 장치는, 셀어레이(도 2의 200), 로우 회로(310), 컬럼 디코더(320), 데이터 억세스 회로(330)를 포함한다.
로우 회로(310)는 로우 라인들(WLR0~WLRN) 및 프로그램/리드 라인들을 제어해, 앞서 설명한 것과 같은 프로그램 및 리드 동작이 수행될 수 있도록 한다. 로우 회로(310)에 입력되는 어드레스(ROW_ADD)는 다수의 로우들 중 선택되는 로우를 지정하며, 프로그램/리드 신호(PGM/RD)는 프로그램 동작 또는 리드 동작을 지시한다.
컬럼 디코더(320)는 컬럼 라인들(BL1~BLM) 중 어드레스(COL_ADD)에 의해 선택된 컬럼 라인을 데이터 억세스 회로(330)와 전기적으로 연결시킨다. 여기서는 컬럼 라인들(BL1~BLM) 중 8개의 컬럼 라인이 선택되는 것을 예시하였다.
데이터 억세스 회로(330)는 컬럼 디코더(320)에 의해 선택된 컬럼 라인들의 데이터 억세스를 담당한다. 프로그램 동작시에는 입력 데이터(DATA<0>~DATA<7>)에 따라 선택된 컬럼 라인들이 프로그램/비프로그램되도록 제어하고, 리드 동작시에는 선택된 컬럼 라인들에 전류가 흐르는지/흐르지 않는지를 감지해 이를 출력 데이터(DATA<0>~DATA<7>)로 출력한다.
저항성 메모리 장치는 이-퓨즈를 형성하는 트랜지스터의 게이트 옥사이드를 파괴하거나/파괴하지 않는 것에 의해 데이터를 저장하는데, 트랜지스터의 특성에 따라 게이트 옥사이드는 쉽게 파괴되기도 하며 파괴되지 않기도 한다. 즉, 트랜지스터의 특성에 따라 저항성 메모리 장치에 오류가 발생할 가능성이 크다. 한편, 저항성 메모리 장치는 시스템 내에서 영구적으로 변경되지 않는 데이터를 저장하거나, DRAM 및 FLASH 메모리 등에서 리페어 데이터를 저장하기 위해 사용되는데, 이러한 종류의 데이터는 신뢰성이 매우 중요하다. 따라서 저항성 메모리 장치의 신뢰성을 높이기 위한 기술이 요구된다.
본 발명의 실시예는, 저항성 메모리 장치에 저장된 데이터의 신뢰성을 높이고자 한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 저항성 메모리 장치는, 데이터를 저장하는 제1셀어레이; 상기 제1셀어레이와 동일한 데이터를 저장하는 제2셀어레이; 상기 제1셀어레이에 저장된 데이터에 대응하는 에러 정정 코드를 저장하는 제1에러 정정 셀어레이; 및 상기 제1에러 정정 셀어레이와 동일한 에러 정정 코드를 저장하는 제2셀어레이를 포함한다. 여기서, 상기 제1셀어레이와 상기 제2셀어레이에는 동일한 데이터가 동일한 어드레스에 저장되고, 상기 제1에러 정정 셀어레이와 상기 제2에러 정정 셀어레이에는 동일한 에러 정정 코드가 동일한 어드레스에 저장되는 것을 특징으로 할 수 있다. 또한, 상기 제1셀어레이와 상기 제2셀어레이에 저장되는 동일한 데이터는 동시에 프로그램되고 동시에 리드되고, 상기 제1에러 정정 셀어레이와 상기 제2에러 정정 셀어레이에 저장되는 동일한 에러 정정 코드는 동시에 프로그램되고 동시에 리드되는 것을 특징으로 할 수 있다.
또한, 본 발명의 다른 실시예에 따른 저항성 메모리 장치는, 데이터를 저장하는 제1셀어레이; 상기 제1셀어레이와 동일한 데이터를 저장하는 제2셀어레이; 및 상기 제1셀어레이에 저장된 데이터에 대응하는 에러 정정 코드를 저장하는 에러 정정 셀어레이를 포함한다.
본 발명의 실시예에 따르면, 저항성 메모리 장치 내부에 구비된 2개의 셀어레이에 데이터가 이중적으로 저장되고, 데이터의 오류를 정정하기 위한 에러 정정 코드도 저장된다. 따라서, 저항성 메모리 장치의 신뢰성을 크게 향상시킬 수 있다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면.
도 2는 종래의 이-퓨즈로 구성되는 셀어레이(200)의 구성도.
도 3은 도 2의 셀 어레이(200)를 포함하는 종래의 저항성 메모리 장치의 구성도.
도 4는 본 발명의 일실시예에 따른 저항성 메모리 장치의 구성도.
도 5는 본 발명의 다른 실시예에 따른 저항성 메모리 장치의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 저항성 메모리 장치의 구성도이다.
도 4를 참조하면, 저항성 메모리 장치는, 제1셀어레이(401), 제2셀어레이(402), 제1에러 정정 셀어레이(403), 제2에러 정정 셀어레이(404), 로우 회로(410), 컬럼 디코더(420), 데이터 억세스 회로(430), ECC 발생부(440), ECC 디코더(450), 및 보정유닛들(461~464)을 포함한다.
제1셀어레이(401)는 저항성 메모리 장치가 저장해야할 데이터를 저장한다. 제1셀어레이(401)는 도 2에 도시된 셀어레이와 같이 구성될 수 있다. 제2셀어레이(402)는 제1셀어레이(401)와 동일한 데이터를 동일한 어드레스에 저장한다. 예를 들어, 제1셀어레이(401)의 2번째 로우 4번째 컬럼에 저장된 데이터와 제2셀어레이(402)의 2번째 로우 4번째 컬럼에 저장된 데이터는 동일하다. 제2셀어레이(402)는 제1셀어레이(401)와 컬럼 라인(BL)을 공유하며 로우 계열 라인들(WLR, WLP)은 공유하지 않는다.
제1에러 정정 셀어레이(403)는 제1셀어레이(401)에 저장된 데이터에 대응하는 에러 정정 코드(ECC: Error Correction Code)를 저장한다. 여기서는, 4비트의 데이터당 3비트의 에러 정정 코드가 생성되는 것으로 예시했다. 제2에러 정정 셀어레이(404)는 제1에러 정정 셀어레이(403)와 동일한 에러 정정 코드를 동일한 어드레스에 저장한다. 예를 들어, 제1에러 정정 셀어레이(403)의 5번째 로우 7번째 컬럼에 저장된 에러 정정 코드와 제2에러 정정 셀어레이(404)의 5번째 로우 7번째 컬럼에 저장된 에러 정정 코드는 동일하다. 제1에러 정정 셀어레이(403)와 제2에러 정정 셀어레이(404)는 컬럼 라인(BL)을 공유한다. 또한, 제1에러 정정 셀어레이(403)와 제1셀어레이(401)는 로우 계열 라인들(WLR, WLP)을 공유하며, 제2에러 정정 셀어레이(404)와 제2셀어레이(402)는 로우 계열 라인들(WLR, WLP)을 공유한다.
ECC 발생부(440)는 저항성 메모리 장치로 입력된 데이터(DATA<0>~DATA<3>)를 이용해 에러 정정 코드(ECC<0>~ECC<2>)를 발생시킨다. 여기서는 4비트의 데이터(DATA<0>~DATA<3>)당 3비트의 에러 정정 코드(ECC<0>~ECC<2>)가 생성되는 것으로 예시하였지만, ECC 스킴에 따라 에러 정정 코드(ECC<0>~ECC<2>)의 비트수는 변경될 수 있다.
ECC 디코더(450)는 리드된 데이터(D<0>~D<3>)와 리드된 에러 정정 코드(S<0>~S<2>)를 입력받아 리드된 데이터에 오류가 있는지의 여부를 검증하고, 리드된 데이터에 오류가 있으면 이를 보정유닛들(461~464)에 알려, 오류가 있는 데이터가 보정될 수 있도록 한다.
보정유닛들(461~464)은 프로그램 동작시에는 입력 데이터(DATA<0>~DATA<3>)를 그대로 데이터 억세스 회로(430)로 전달하며(DATA<0>~DATA<3> = D<0>~D<3>), 리드 동작시에는 ECC 디코더(450)의 지시에 따라 데이터 억세스 회로(430)로부터 출력된 데이터(D<0>~D<3>)를 그대로 전달하거나 반전한다.
로우 회로(410)는 제1로우 유닛(411)과 제2로우 유닛(412)을 포함한다. 제1로우 유닛(411)은 어드레스(ROW_ADD)에 의해 선택된 로우가 프로그램 또는 리드 동작을 수행할 수 있도록 로우 계열 라인들(WLR, WLP)을 제어한다. 제2로우 유닛(412)은 제1로우 유닛(411)과 동일하게 설계되며 동일하게 동작한다. 따라서 제1셀어레이(401)와 제1에러 정정 셀어레이(403)의 A번째 로우에서 프로그램 또는 리드 동작이 수행되면, 제2셀어레이(402)와 제2에러 정정 셀어레이(404)의 A번째 로우에서도 프로그램 또는 리드 동작이 동시에 수행된다.
컬럼 디코더(420)는 어드레스(COL_ADD)에 의해 선택된 컬럼들을 데이터 억세스 회로(430)와 전기적으로 연결시킨다. 컬럼 디코더(420)는 제1셀어레이(401)와 제2셀어레이(402)가 공유하고 있는 컬럼 라인들(BL) 중 4개의 라인을 데이터 억세스 회로(430)와 전기적으로 연결시키며, 제1에러 정정 셀어레이(403)와 제2에러 정정 셀어레이(404)가 공유하고 있는 컬럼 라인들(BL) 중 3개의 라인을 데이터 억세스 회로(430)와 전기적으로 연결시킨다.
데이터 억세스 회로(430)는 컬럼 디코더(420)에 의해 선택된 컬럼 라인들의 데이터 억세스를 담당한다. 제1에러 정정 셀어레이(403)와 제2에러 정정 셀어레이(404)로부터 선택된 3개의 컬럼라인에 대한 에러 정정 코드(ECC<0>~ECC<2>)의 프로그램 또는 리드 동작을 수행하고, 제1셀어레이(401)와 제2셀어레이(402)로부터 선택된 4개의 컬럼라인에 대한 데이터(D<0>~D<3>)의 프로그램 또는 리드 동작을 수행한다.
본 발명에 따르면 제1셀어레이(401)와 제2셀어레이(402) 내의 동일한 어드레스에서 동일한 데이터가 동시에 프로그램 및 리드된다. 즉, 제1셀어레이(401)의 A번째 로우 B번째 컬럼의 메모리 셀과, 제2셀어레이(402)의 A번째 로우 B번째 컬럼의 메모리 셀에는 동일한 데이터가 동시에 프로그램/리드된다(여기서 A, B는 임의의 양의 정수). 따라서, 제1셀어레이(401)와 제2셀어레이(402) 중 하나의 셀어레이 내의 메모리셀이 프로그램되지 않는 오류가 발생하더라도 다른 하나의 셀어레이 내의 메모리셀은 프로그램되므로 데이터 억세스 회로(430)가 데이터를 프로그램 데이터로 인식할 수 있다. 마찬가지로, 제1에러 정정 셀어레이(403)와 제2에러 정정 셀어레이(404) 중 하나의 셀어레이에 오류가 발생하더라도 데이터 억세스 회로(430)가 에러 정정 코드를 올바로 인식할 수 있다.
예를 들어, 제1셀어레이(401)의 1번째 로우 3번째 컬럼의 메모리 셀과 제2셀어레이(402)의 1번째 로우 3번째 컬럼의 메모리 셀에 저장되어야 하는 데이터가 프로그램 데이터인데, 제1셀어레이(401)의 1번째 로우 3번째 컬럼의 메모리 셀에서 오류가 발생하여 프로그램이 되지 않았다고 가정하자. 이 경우에, 데이터 억세스 회로(430)가 제1셀어레이(401)와 제2셀어레이(402)의 3번째 컬럼의 데이터를 리드하는 경우에, 제1셀어레이(401)로부터는 전류가 흐르지 않겠지만 제2셀어레이(402)로부터는 전류가 흐를 것이므로, 데이터 억세스 회로(430)는 데이터를 프로그램 데이터를 올바로 인식할 수 있다.
이와 반대로, 프로그램되지 않아야 할 메모리 셀이 잘못 프로그램되는 오류가 발생하는 경우에, 데이터 억세스 회로(430)가 데이터를 잘못 인식하게 된다. 그러나, 이-퓨즈와 같은 저항성 메모리 소자로 구성되는 메모리 장치에서는 프로그램되어야 할 메모리 셀이 프로그램되지 않는 오류가, 프로그램되지 않아야 할 메모리 셀이 프로그램되는 오류보다 훨씬 빈번히 발생하므로 이는 큰 문제가 되지 않는다. 또한, 본 발명에 따른 메모리장치에서는 ECC 스킴이 적용되므로, 이러한 오류는 ECC 스킴에 의해서 충분히 정정 가능하다.
본 발명에 따르면, 데이터 및 에러 정정 코드가 2번씩 저장되어 오류의 발생을 줄이며, 에러 정정 코드에 의한 ECC 스킴의 적용으로 오류를 정정한다. 따라서, 저항성 메모리 장치의 데이터 신뢰도를 거의 100%로 높일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 저항성 메모리 장치의 구성도이다.
도 5를 참조하면, 저항성 메모리 장치는, 제1셀어레이(401), 제2셀어레이(402), 에러 정정 셀어레이(403), 로우 회로(410), 컬럼 디코더(420), 데이터 억세스 회로(430), ECC 발생부(440), ECC 디코더(450), 및 보정 유닛들(461~464)을 포함한다.
도 5의 실시예는 도 4의 실시예에서 제2에러 정정 셀어레이(404)가 생략된다. 에러 정정 코드는 셀어레이들(401, 402)에 저장되는 데이터의 에러를 정정을 위한 코드이므로, 에러 정정 코드가 하나의 셀어레이(403)에만 저장되더라도 저항성 메모리 장치의 충분한 신뢰성을 보장할 수 있다. 도 5의 실시예는 도 4의 실시예에서 제2에러 정정 셀어레이(404)가 생략되었다는 점을 제외하면, 도 4의 실시예와 동일하므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 상기한 실시예들에서는 이-퓨즈 소자로 구성되는 저항성 메모리 장치를 예시하여 본 발명에 대해 설명하였으나, 이-퓨즈 이외의 소자로 구성되는 모든 종류의 저항성 메모리 장치의 신뢰성을 높이기 위해 본 발명이 이용될 수 있음은 당연하다.
401: 제1셀어레이 402: 제2셀어레이
403: 제1에러 정정 셀어레이 404: 제2에러 정정 셀어레이
410: 로우 회로 420: 컬럼 디코더
430: 데이터 억세스 회로 440: ECC 발생부
450: ECC 디코더 461~464: 보정유닛들

Claims (10)

  1. 데이터를 저장하는 제1셀어레이;
    상기 제1셀어레이와 동일한 데이터를 저장하는 제2셀어레이;
    상기 제1셀어레이에 저장된 데이터에 대응하는 에러 정정 코드를 저장하는 제1에러 정정 셀어레이; 및
    상기 제1에러 정정 셀어레이와 동일한 에러 정정 코드를 저장하는 제2에러 정정 셀어레이
    를 포함하는 저항성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1셀어레이와 상기 제2셀어레이에는 동일한 데이터가 동일한 어드레스에 저장되고,
    상기 제1에러 정정 셀어레이와 상기 제2에러 정정 셀어레이에는 동일한 에러 정정 코드가 동일한 어드레스에 저장되는
    저항성 메모리 장치.
  3. 제 2항에 있어서,
    상기 제1셀어레이와 상기 제2셀어레이에 저장되는 동일한 데이터는 동시에 프로그램되고 동시에 리드되고,
    상기 제1에러 정정 셀어레이와 상기 제2에러 정정 셀어레이에 저장되는 동일한 에러 정정 코드는 동시에 프로그램되고 동시에 리드되는
    저항성 메모리 장치.
  4. 제 3항에 있어서,
    상기 제1셀어레이와 상기 제2셀어레이 각각에서 하나의 로우를 선택하는 로우 디코더 회로;
    상기 제1셀어레이와 상기 제2셀어레이 내에서 다수개의 컬럼을 선택하는 컬럼 디코더 회로; 및
    상기 선택된 다수개의 컬럼으로 데이터를 억세스하는 데이터 억세스 회로
    를 더 포함하는 저항성 메모리 장치.
  5. 제 4항에 있어서,
    상기 데이터 억세스 회로는
    상기 제1셀어레이에서의 A번째 로우 B번째 컬럼의 메모리 셀이 프로그램되지 않고, 상기 제2셀어레이에서의 상기 A번째 로우 상기 B번째 컬럼의 메모리 셀이 프로그램된 경우에, 상기 A번째 로우 상기 B번째 컬럼의 데이터를 프로그램 데이터로 인식하는 -여기서, A와 B는 양의 정수임-
    저항성 메모리 장치.
  6. 제 4항에 있어서,
    상기 로우 디코더 회로는 상기 제1에러 정정 셀어레이와 상기 제2에러 정정 셀어레이 각각에서도 하나의 로우를 선택하고,
    상기 컬럼 디코더 회로는 상기 제1에러 정정 셀어레이와 상기 제2에러 정정 셀어레이 내에서도 다수개의 컬럼을 선택하는
    저항성 메모리 장치.
  7. 제 1항에 있어서,
    상기 제1셀어레이, 상기 제2셀어레이, 상기 제1에러 정정 셀어레이 및 상기 제2에러 정정 셀어레이 각각은 다수개의 이-퓨즈를 이용해 데이터를 저장하는
    저항성 메모리 장치.
  8. 데이터를 저장하는 제1셀어레이;
    상기 제1셀어레이와 동일한 데이터를 저장하는 제2셀어레이; 및
    상기 제1셀어레이에 저장된 데이터에 대응하는 에러 정정 코드를 저장하는 에러 정정 셀어레이
    를 포함하는 저항성 메모리 장치.
  9. 제 8항에 있어서,
    상기 제1셀어레이와 상기 제2셀어레이에는 동일한 데이터가 동일한 어드레스에 저장되는
    저항성 메모리 장치.
  10. 제 9항에 있어서,
    상기 제1셀어레이와 상기 제2셀어레이에 저장되는 동일한 데이터는 동시에 프로그램되고 동시에 리드되는
    저항성 메모리 장치.
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