KR20140016192A - 표면 탑재 모듈을 위한 확산 장벽 - Google Patents

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리-안 자오
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Abstract

내부로의 습기 및 가스들의 인입을 감소시키기 위한 표면 탑재 패키지 구조물이 개시된다. 표면 탑재 구조물은 서브모듈을 포함하고, 서브모듈은 유전체 층과, 유전체 층에 부착된 반도체 디바이스들과, 반도체 디바이스들에 전기적으로 연결된 제1 레벨 상호접속 구조물과, 제1 레벨 상호접속 구조물에 전기적으로 연결되며, 유전체 층 상에 형성되고, 서브모듈을 외부 회로에 접속하도록 구성되는 제2 레벨 I/O 접속부를 갖는다. 서브모듈의 반도체 디바이스들은 기판 구조물에 부착되고, 유전체 물질이 유전체 층과 기판 구조물 사이에 위치되어, 표면 탑재 구조물에서의 갭들을 채운다. 확산 장벽 층이, 제1 및 제2 레벨 I/O 접속부들에 인접하여 서브모듈 위에 도포되고, 기판 구조물로 하향 연장되어 주위의 환경으로부터 표면 탑재 구조물 내로의 습기 및 가스들의 인입을 감소시킨다.

Description

표면 탑재 모듈을 위한 확산 장벽{DIFFUSION BARRIER FOR SURFACE MOUNT MODULES}
일반적으로, 본 발명의 실시예들은 반도체 디바이스들을 패키징하기 위한 구조물 및 방법에 관한 것으로서, 특히, 확산 장벽 코팅을 포함하는 표면 탑재 패키징 구조물에 관한 것이다.
표면 탑재 기술은 표면 탑재 구성요소들 또는 패키지들이 PCB(printed circuit board)들 또는 다른 유사한 외부 회로들의 표면 상에 직접 탑재되는 전자 회로를 구성하기 위한 방법이다. 본 산업 분야에 있어서, 표면 탑재 기술은 와이어 리드들을 갖는 구성요소들을 회로 보드에서의 홀들 내에 맞추는 스루홀 기술 구성 방법을 대체하였다.
표면 탑재되는 하나의 일반적인 유형의 구성요소는 전력 반도체 디바이스이며, 이것은 예를 들면, 스위칭된 모드 전력 공급기들과 같은 전력 전자 회로들에서 스위치 또는 정류기로서 이용되는 반도체 디바이스이다. 대부분의 전력 반도체 디바이스들은 커뮤테이션 모드(commutation mode)에서만 이용되며(즉, 그것들은 온 또는 오프 상태에 있음), 따라서 이것을 위해 최적화된다. 많은 전력 반도체 디바이스들은 고전압 전력 응용들에서 이용되며, 많은 양의 전류를 운반하고 큰 전압을 지원하도록 설계된다. 이용시에, 고전압 전력 반도체 디바이스들은 POL(power overlay) 패키징 및 상호접속 시스템을 통해 외부 회로에 표면 탑재되며, POL 패키지는 디바이스에 의해 생성된 열을 제거하고, 외부 환경으로부터 디바이스를 보호하는 방안을 또한 제공한다.
전형적으로, 표준 POL 패키지 제조 프로세스는 하나 이상의 반도체 디바이스들을 접착제에 의해 유전체 층 상에 배치하는 것으로 시작한다. 그 다음, 금속 상호접속부들(예를 들면, 구리 상호접속부들)이 유전체 층 상에 전기 도금되어, 전력 반도체 디바이스(들)에 대한 직접적인 금속 상호접속부를 형성함으로써, POL 서브모듈을 형성한다. 금속 상호접속부들은 전력 반도체 디바이스(들)로의/로부터의 입력/출력(I/O) 시스템의 형성을 제공하는 (예를 들면, 200 마이크로미터 두께보다 작은) 낮은 프로파일의 평탄한 상호접속 구조물의 형태일 수 있다. 그 다음, POL 서브모듈은 전기적 및 열적 접속을 위해 솔더링된 상호접속부를 이용하여 세라믹 기판(DBC를 갖는 알루미나, AMB Cu를 갖는 AlN 등)에 솔더링된다. 그 다음, POL 유전체 층과 세라믹 기판 사이의 반도체 주변의 갭들이 캐필러리 플로우(capillary flow)(캐필러리 언더필), 노-플로우 언더필(no-flow underfill) 또는 주입 몰딩(몰딩 복합물)을 이용하여, 유전체 유기 물질로 충진되어 POL 패키지를 형성하게 된다.
POL 패키지들은 습기에 약한데, 환경에서의 습기가 POL 패키지에서의 물질들에 의해 흡수될 수 있기 때문임을 알 것이다. 예를 들어, 모듈은 캡톤-접착제 층들(Kapton-adhesive layers) 및 유기 유전체 물질(즉, 언더필, 몰딩 복합물 등)의 벌크 내에서 및 패키지 내의 이러한 물질들에 의해 생성된 계면들(interfaces)에서의 습기를 흡수할 수 있다. 회로 보드에 대해 흡수된 습기와 함께 POL 모듈을 솔더링할 때, 섭씨 210-260 도 범위의 온도에 도달되고, 이러한 온도들에서 POL 패키지에서의 습기의 증기압이 급격하게 증가된다. 증기압의 증가는 습기가 과도한 경우, 층간 박리(delamination), "팝-코닝(pop-corning)" 및 결함을 초래할 수 있다. 또한, 습기에 노출되면서 장기간 저장 및 사용시에, POL 패키지에 의한 과도한 습기 흡수 및 패키지 내의 다른 물질 계면들에서의 부식이, 증가된 누설 전류로 인한 전기적 및 기계적 결함들을 초래할 수 있으며, 또한 보드-어셈블리(board-assembly) 동작들 동안의 리플로우(reflow)시에 POL 모듈의 스웰링(swelling)으로 인한 상호접속부들 상에서의 기계적 손상을 초래할 수 있다.
공기(또는 산소가 풍부한 환경)에서의 상승된 온도들에서의, 또는 유독성/부식성 가스들에 대한 노출 상태에서의 장기간의 동작/저장은 POL 모듈들의 장기 수명 및 기능에 영향을 미칠 수도 있다. 상승된 온도들에서의 산소 인입시에, 다양한 계면들이 저하되고, 모듈의 기계적/전기적/열적 성능이 심각하게 영향을 받을 수 있다. 예로서, POL 금속(Cu)과 캡톤 사이의 접착력은 상승된 온도들에서의 산소에 대한 노출에 의해 크게 영향을 받으며, 200C-250C 사이의 온도들에서의 저장의 1000 hrs 이내에 접착력 세기의 저하를 보이게 된다. 강건한 확산 장벽을 포함하는 것은 산소(또는 다른 저하시키는 가스들)의 인입을 늦추고, 모듈들의 장기 수명을 증가시킬 수 있다.
따라서, 습기 관련 및 가스 관련 결함 메카니즘들에 대한 개선된 신뢰도를 제공하기 위해, 패키지 내로의 습기 및 가스들의 인입을 감소시키는 확산 장벽을 갖는 표면 탑재 패키지를 제공하는 것이 바람직할 것이다. 표면 탑재 패키지 제조의 다양한 단계들 동안에 그러한 확산 장벽이 도입되는 것이 더 바람직할 것이다.
본 발명의 실시예들은 주위의 환경으로부터 표면 탑재 구조물 내로의 습기 및 가스들의 인입을 감소시키도록 구성된 확산 장벽 코팅을 포함하는 표면 탑재 패키지 구조물을 제공함으로써 전술한 단점들을 극복한다.
본 발명의 하나의 양상에 따르면, 표면 탑재 구조물은, 유전체 층과, 유전체 층에 부착되고 반도체 물질로 구성된 기판을 포함하는 적어도 하나의 반도체 디바이스와, 적어도 하나의 반도체 디바이스에 전기적으로 연결되며 유전체 층을 통해 형성된 비아를 통해 연장되어, 적어도 하나의 반도체 디바이스에 접속되도록 하는 제1 레벨 금속 상호접속 구조물과, 제1 레벨 금속 상호접속 구조물에 전기적으로 연결되고 적어도 하나의 반도체 디바이스와는 반대의 측면 상의 유전체 층 상에 형성되며 서브모듈을 외부 회로에 접속하도록 구성되는 제2 레벨 입력/출력(I/O) 접속부를 갖는 서브모듈을 포함한다. 또한, 표면 탑재 구조물은 제1 표면 및 제2 표면을 갖는 다층 기판 구조물을 포함하며, 서브모듈의 적어도 하나의 반도체 디바이스는 다층 기판의 제1 표면에 부착된다. 표면 탑재 구조물은 유전체 층과 다층 기판 구조물의 제1 표면 사이, 및 서브모듈의 적어도 하나의 반도체 디바이스 부근에 적어도 부분적으로 위치된 유전체 물질, 및 제1 및 제2 레벨 I/O 접속부에 인접하여 서브모듈 위에 도포되고, 다층 기판 구조물로 하향 연장되는 확산 장벽 층을 더 포함하고, 확산 장벽 층은 주위의 환경으로부터 표면 탑재 구조물 내로의 습기 및 가스들의 인입을 감소시키도록 구성된다.
본 발명의 다른 양상에 따르면, 표면 탑재 패키징 및 상호접속 구조물을 제조하는 방법은, 적어도 하나의 반도체 디바이스 및 그 부근에 형성된 패키징 구조물을 포함하는 서브모듈을 구성하는 단계를 포함하고, 서브모듈을 구성하는 단계는 적어도 하나의 반도체 디바이스를 유전체 층에 부착하고, 적어도 하나의 반도체 디바이스에 전기적으로 접속하기 위해 유전체 층에서의 비아들을 통해 연장되는, 유전체 층 위의 제1 레벨 금속 상호접속 구조물을 형성하고, 적어도 하나의 반도체 디바이스의 반대 측면 상의 유전체 층 상에, 서브모듈을 외부 회로에 접속하도록 구성되는 제2 레벨 입력/출력(I/O) 접속부를 형성하는 것을 더 포함한다. 또한, 본 방법은 중심 기판 층 및 중심 기판 층의 반대의 측면들 상의 제1 및 제2 금속 층들을 포함하는 기판 구조물을 형성하여, 제1 및 제2 금속 층들이 기판 구조물의 제1 표면 및 제2 표면을 각각 형성하도록 하는 단계, 서브모듈을 기판 구조물의 제1 표면에 부착하는 단계, 및 기판 구조물의 제1 표면과 유전체 층 사이에, 서브모듈의 적어도 하나의 반도체 디바이스를 적어도 부분적으로 캡슐화하는 유전체 물질을 제공하는 단계를 포함한다. 본 방법은 제2 레벨 I/O 접속부에 인접하여 서브모듈 위에 도포되고, 다층 기판 구조물로 하향 연장되는 확산 장벽을 도포하는 단계를 더 포함하고, 확산 장벽 층은 주위의 환경으로부터 표면 탑재 패키징 및 상호접속 구조물 내로의 습기 및 가스들의 인입을 감소시키도록 구성된다.
본 발명의 다른 양상에 따르면, POL 패키징 구조물은, 유전체 층과, 유전체 층에 부착된 복수의 반도체 디바이스와, 복수의 반도체 디바이스에 전기적으로 연결되며, 유전체 층을 통해 형성된 비아들을 통해 연장되어, 복수의 반도체 디바이스에 접속되도록 하는 제1 레벨 상호접속 구조물과, POL 서브모듈을 외부 회로 구조물에 전기적으로 연결하며, 유전체 층 및 제1 레벨 상호접속 구조물 위에 형성되고, 외부 회로 구조물에 대한 상호접속부를 형성하도록 구성된 복수의 솔더 범프를 포함하는 제2 레벨 상호접속 구조물을 갖는 POL 서브모듈을 포함한다. 또한, POL 패키징 구조물은 제1 표면 및 제2 표면을 갖는 다층 기판 구조물을 포함하고, POL 서브모듈의 복수의 반도체 디바이스는 다층 기판 구조물의 제1 표면에 부착된다. 다층 기판 구조물은 다층 기판 구조물의 제1 표면을 형성하는 제1 DBC(direct bond copper) 층과, 다층 기판 구조물의 제2 표면을 형성하는 제2 DBC 층과, 제1 및 제2 DBC 층들 사이에 삽입된 세라믹 층을 더 포함한다. POL 패키징 구조물은 다층 기판 구조물의 제1 표면과 유전체 층 사이 및 서브모듈의 복수의 반도체 디바이스 부근에 적어도 부분적으로 위치된 인캡슐레이트(encapsulate), 및 제2 레벨 상호접속 구조물에 인접하여 POL 서브모듈 위에 도포되고, 다층 기판 구조물로 하향 연장되는 확산 장벽 층을 더 포함하고, 확산 장벽 층은 주위의 환경으로부터 POL 패키징 구조물 내로의 습기 및 가스들의 인입을 감소시키도록 구성된다.
이들 및 다른 이점들 및 특징들은 첨부 도면과 함께 제공되는, 본 발명의 바람직한 실시예들에 대한 이하의 상세한 설명으로부터 보다 쉽게 이해될 것이다.
도면들은 본 발명을 실시하기 위해 고려되는 실시예들을 도시한다.
도 1은 본 발명의 실시예에 따른 POL 구조물의 개략적인 측단면도.
도 2 내지 9는 본 발명의 실시예에 따른 제조/형성 프로세스의 다양한 단계들 동안의 POL 구조물의 개략적인 측단면도.
도 10a 내지 10d는 본 발명의 실시예들에 따른, 확산 장벽 층이 도포된 POL 구조물의 개략적인 측단면도.
도 11a 내지 11c는 본 발명의 실시예들에 따른 확산 장벽 층의 개략적인 측단면도.
본 발명의 실시예들은 그 위에 확산 장벽 층을 갖는 표면 탑재 패키지, 및 그러한 표면 탑재 패키지를 형성하는 방법을 제공한다. 표면 탑재 패키지는, 외부 회로에 대한 표면 탑재 패키지의 부착을 여전히 제공하면서, 확산 장벽 층이 패키지 내로의 습기 및 가스들의 인입을 감소시키도록 제조된다.
도 1을 참조하면, 본 발명의 실시예에 따른 표면 탑재 패키징 및 상호접속 구조물(10)이 도시된다. 도 1에 도시된 실시예에서, 표면 탑재 패키지 구조물(10)은, 다른 표면 탑재 패키지 구조물들이 본 발명의 영역 내에 속하는 것으로 고려되지만, POL(power overlay) 구조물의 형태이다. POL 구조물(10)은, 다양한 실시예들에 따라, 다이, 다이오드 또는 다른 전력 전자 디바이스의 형태일 수 있는, 하나 이상의 반도체 디바이스(들)(12)을 포함한다. 도 1에 도시된 바와 같이, POL 구조물(10)에 3개의 반도체 디바이스(들)(12)이 제공되지만, 보다 많거나 적은 수의 반도체 디바이스들(12)이 POL 구조물(10)에 포함될 수 있음을 알 수 있다. 반도체 디바이스(들)(12)은 전력 반도체 디바이스(들)(12)에 대한 직접적인 금속 접속부를 형성하는 POL 서브모듈(14) 내에 패키징되며, 예를 들어, 접속부는 낮은 프로파일의 평탄한 제1 레벨 상호접속 구조물의 형태이다.
제2 레벨 입력/출력(I/O) 접속부(16)가 POL 서브모듈(14) 상에 제공되어, PCB(printed circuit board)(도시되지 않음)와 같은 외부 회로에 대한 POL 구조물(10)의 표면 탑재를 가능하게 한다. 예시적인 실시예에 따르면, 제2 레벨 I/O 접속부(16)는, BGA(ball grid array) 솔더 범프들과 같은 다른 적절한 제2 레벨 솔더 상호접속부들이 이용될 수도 있지만, POL 구조물(10)을 PCB에 전기적으로 연결하기 위해 PCB에 부착/고정되도록 구성되는 LGA(land grid array) 솔더 범프들(17)의 형태이다. LGA 솔더 범프들(17)은 높은 스트레스 조건들에서의 결함에 저항성이 있는 매우 신뢰할 수 있는 상호접속 구조물을 제공한다.
도 1에 도시된 바와 같이, POL 구조물(10)은 POL 서브모듈(14)이 부착되는 기판 구조물(18)을 또한 포함한다. 예시적인 실시예에 따르면, 기판 구조물(18)은 세라믹 타일(tile)(예를 들면, 알루미나)(20)로 구성되며, 그 양 측면에는 DBC(direct bond copper)의 층(22, 24)이, 고온 결합 프로세스에 의해 본딩된다. 결합 프로세스를 위해, 예를 들면, 타일(20)이 알루미나 또는 질화 알루미늄(aluminum nitride) 및 질화 실리콘(silicon nitride) 등으로 구성되는지의 여부에 기초하여, 상이한 납땜(brazing) 및 직접 본드 기술들이 이용될 수 있다. 기판 구조물(18)의 최상부 DBC 층(22), 즉, "다이측 DBC 층"이 파이어링(firing) 이후에 에칭되어, 반도체 디바이스들(12)의 갯수/배열에 기초하여 원하는 바에 따라 층을 패터닝한다. 기판 구조물(18)의 후면 상의 최하부 DBC 층(24), 즉, "다이가 아닌 측의 DBC 층"이 완전히 또는 부분적으로 노출된 채로 남겨져서, POL 구조물(10)로부터 효율적인 열 전달 방출을 제공한다. 위에서 및 이하에서 "DBC 층들"로서 언급하였지만, 알루미늄이 구리 대신에 금속 층들로서 이용될 수 있으며, 따라서 그러한 실시예는 본 발명의 영역 내에 속하는 것으로 고려된다. 따라서, 이하에서 "DBC 층들" 이라는 용어를 이용하는 것은, 세라믹 타일(예를 들면, 알루미나)(20)의 양 측면에 본딩된 (구리 또는 알루미늄과 같은) 임의의 적절한 금속 물질(22, 24)의 시트(sheet)들을 포함하는 기판 구조물(18)을 포함하는 것을 의미한다. 도 1에 도시된 바와 같이, 유전체 물질(26)이 POL 구조물(10) 상에 또한 제공되어, POL 구조물(10)에서의 갭들을 채움으로써, POL 구조물(10)에 대한 추가적인 구조적 무결성을 제공한다. 이하, 유전체 물질(26)은 "언더필 물질" 이라고 일반적으로 지칭되며, 바람직한 실시예에서, 습기에 민감하고, 경화(curing) 이전에 유체로서 흐르는 유기 유전체 물질이다. 그러나, 유전체 물질(26)은 언더필, 실리콘, 몰딩 복합물, 인캡슐레이트, 또는 다른 적절한 유기 물질들을 포함하는 임의의 수의 적절한 물질의 형태일 수 있다.
도 1에 도시된 바와 같이, POL 구조물(10)은 POL 구조물(10)의 POL 서브모듈(14) 부근에 도포되는 확산 장벽 층(28)을 또한 포함한다. 본 발명의 실시예들에 따르면, 확산 장벽 층(28)은 습기 및 가스들(예를 들면, 산소)의 낮은 투과성(permeability)을 가짐으로써, POL 서브모듈(14), 언더필 물질(26), 및 서브모듈에서의 물질들 사이의 계면들에서의 물질들에 의해 흡수되는 습기 및 가스들의 양을 크게 감소시킬 뿐만 아니라, 다른 오염 물질들이 POL 서브모듈(14)과 접촉하는 것을 방지하도록 구성된다. 또한, 장벽 층(28)은 POL 구조물(10)을 솔더링 동작들(예를 들면, PCB에 대한 제2 레벨 I/O 접속부들(16)의 솔더링)에 대해 보다 신뢰할 수 있게 만든다. 확산 장벽 층(28)은 제2 레벨 I/O 접속부들(16)에 인접하여 도포되며, PCB에 대한 제2 레벨 I/O 접속부들(16)의 솔더링을 억제하지 않는 두께로 도포된다. 본 발명의 다양한 실시예들에 따른, POL 구조물(10)에 대한 확산 장벽 층(28)의 도포가 이하에 보다 상세히 기술된다.
이제, 도 2 내지 12를 참조하면, 본 발명의 실시예에 따른, 도 1의 POL 구조물(10)을 제조하는 기술에 대한 프로세스 단계들의 상세도가 제공된다. 도 2 내지 9에 도시된 바와 같이, POL 서브모듈(14)의 형성을 위한 프로세스 단계들이 제공된다. 도 2를 참조하면, POL 서브모듈(14)의 형성 프로세스는 유전체 층(30) 또는 "플렉스 층(flex layer)"을 프레임 구조물(32) 상에 배치 및 부착하는 것으로 시작된다. 유전체 층(30)은 적층물(lamination) 또는 필름(film)의 형태이며, 프레임 구조물(32) 상에 위치되어, POL 서브모듈(14)의 형성 프로세스 동안에 안정성(stability)을 제공한다. 본 발명의 실시예들에 따르면, 유전체 층(30)은 Kapton®, Ultem®, PTFE(polytetrafluoroethylene), Upilex®, 폴리설폰 물질들(polysulfone materials)(e.g., Udel®, Radel®), 또는 LCP(liquid crystal polymer) 혹은 폴리이미드(polyimide) 물질과 같은 다른 폴리머 필름과 같은 복수의 유전체 물질들 중 하나로 형성될 수 있다.
도 3에 도시된 바와 같이, 프레임 구조물(32)에 대한 유전체 층(30)의 고정시에, 접착제 층(34)이 유전체 층(30) 상에 증착된다. 그 후, 도 4에 도시된 바와 같이, 복수의 비아들(36)이 접착제 층(34) 및 유전체 층(30)을 통해 형성된다. 본 발명의 실시예들에 따르면, 비아들(36)은 레이저 제거(laser ablation) 또는 레이저 드릴링 프로세스, 플라즈마 에칭, 포토-규정(photo-definition), 또는 기계적 드릴링 프로세스들에 의해 형성될 수 있다. 기술의 다음 단계에서, 도 5에 도시된 바와 같이, 하나 이상의 반도체 디바이스들(12)(예를 들면, 3개의 반도체 디바이스들)이, 접착제 층(34)을 거쳐서 유전체 층(30)에 대해 고정된다. 유전체 층(30)에 대해 반도체 디바이스들(12)을 고정하기 위해, 반도체 디바이스들(12)은 접착제 층(34) 상에 위치되고, 그 다음 접착제(34)가 경화되어 유전체 층(30) 상에 반도체 디바이스(12)를 고정한다. 본 발명의 일 실시예에 따르면, 그리고 도 5에 도시된 바와 같이, 반도체 디바이스들(12)은 가변하는 두께/높이일 수 있다. 반도체 디바이스(12)의 두께/높이를 증가시키기 위해, 구리 심(copper shim)(37)이 하나 이상의 반도체 디바이스들(12)에 솔더링되어, 그 두께/높이를 증가시킴으로써, 모든 반도체 디바이스들(12)의 두께/높이가 동일해지고, 반도체 디바이스들(12)의 후면이 "평탄화"되도록 한다.
접착제 층(34) 및 유전체 적층물(30)의 비아들(36)을 통한 형성은, 도 4에서, 반도체 디바이스들(12)을 접착제 층(34) 상에 배치하기 전에 형성되는 것으로서 도시되지만, 반도체 디바이스들(12)의 배치는 비아 형성 이전에 발생될 수 있음을 알 것이다. 즉, 비아 크기에 의해 부과되는 제약들에 따라, 반도체 디바이스들(12)이 먼저 접착제 층(34) 및 유전체 층(30) 상에 위치될 수 있고, 비아들(36)이 후속하여 복수의 금속화된 회로들 및/또는 반도체 디바이스들(12) 상에 형성된 접속 패드들(도시되지 않음)에 대응하는 위치들에 형성된다. 더욱이, 사전(pre) 및 사후(post) 드릴링된 비아들이 필요에 따라 이용될 수 있다.
도 6 및 7에 도시된 바와 같이, 유전체 층(30) 상에 대한 반도체 디바이스들(12)의 고정 및 비아들(36)의 형성시에, 비아들(36)이 (RIE(reactive ion etching) desoot 프로세스를 통해서와 같이) 클리닝되고, 후속하여 금속화되어 제1 레벨 상호접속부들(38)을 형성한다. 제1 레벨 금속 상호접속부들(38)은, 금속 증착의 다른 무전해 방법들이 이용될 수도 있음을 알 수 있지만, 전형적으로 스퍼터링 및 전기 도금 도포들의 조합을 통해 형성된다. 예를 들어, 티타늄 접착 층 및 구리 시드 층이 스퍼터링 프로세스를 통해 먼저 도포될 수 있고, 그후에 구리의 두께를 원하는 레벨로 증가시키는 전기 도금 프로세스가 뒤따를 수 있다. 그 후, 도포된 금속 물질은 후속하여, 원하는 형상을 가지며 유전체 층(30) 및 접착제 층(34)을 통해 형성된 수직 피드-스루(feed-through)들로서 기능하는 금속 상호접속부들(38)(즉, 제1 레벨 상호접속부들) 내로 패터닝된다. 금속 상호접속부들(38)은 반도체 디바이스들(12)의 회로들 및/또는 접속 패드들(도시되지 않음)로부터, 비아들/개구부(36)를 통해, 그리고 유전체 층(30)의 최상부 표면(39)을 가로질러 밖으로 연장된다.
이제, 도 8을 참조하면, POL 구조물(10)을 제조하는 기술은, POL 서브모듈(14)을 기판 구조물(18)에 부착하는 것으로 계속된다. 본 발명의 일 실시예에 따르면, POL 서브모듈(14)은 솔더 물질(40)을 통해 기판 구조물(18)에 부착되어, POL 서브모듈(14)과 기판 구조물(18)을 함께 고정한다. 즉, 반도체 디바이스들(12) 각각은 다이측 DBC 층(22)에 솔더링된다. 그 다음, 중합 언더필, 인캡슐레이트, 또는 몰딩 복합물(26)(예를 들면, 에폭시 또는 다른 유기 충진제 물질)이 POL 구조물(10) 상에 제공되어, 도 9에 도시된 바와 같이 POL 구조물(10)에서의 갭들을 채움으로써, 유전체 층(30)을 제한하고, 추가적인 전기적 절연 및 구조적 무결성을 POL 구조물(10)에 제공한다.
이제, 도 10a 내지 10d를 참조하면, POL 구조물(10) 제조시의 다음 단계의 다양한 실시예들이 도시되며, 여기서 하나 이상의 확산 장벽 층들(28)이 POL 구조물(10)에 도포된다. 도 10a 내지 10d에 도시된 다양한 대안적인 단계들 각각에 있어서, 확산 장벽 층(28)이 POL 구조물(10)에 도포되어, POL 구조물(10)에서의 물질들에 의해 흡수되며, 기판에서의 물질들 사이의 계면들에 있는 습기 및 가스들의 양을 크기 감소시킬 뿐만 아니라, 다른 오염 물질들이 POL 서브모듈(14)과 접촉하는 것을 방지한다. 본 발명의 실시예들에 따르면, 확산 장벽 층(28)은 유기 물질들, 무기 물질들, 세라믹 물질들, 및 이들의 임의의 조합으로 형성된 하나 이상의 층들을 포함하고, 전형적으로 이러한 물질들은 반응 플라즈마 종들의 반응 또는 재결합 산물들이다. 확산 장벽 층(28)을 형성하는 층 또는 층들의 스택은 그것을 통한 습기 및 가스의 낮은 확산/투과성을 가짐으로써, POL 구조물(10) 내로의 습기 및 가스 인입을 전체적으로 감소시킨다. 확산 장벽 층(28)은 플라즈마 강화 화학 증착 프로세스와 같은 임의의 수의 적절한 프로세스들을 통해 도포될 수 있으며, 25 내지 100 미크론(micron)까지의 1 원자 층의 범위에 있는 두께와 같은 원하는 두께를 가짐으로써, 층(28)이 LGA/BGA 솔더 범프들(17)의 납땜성(solderability)을 방해하지 않도록 한다. 확산 장벽 층(28)은, 예를 들면, 대략 섭씨 250 내지 300 도를 초과하지 않는 온도와 같은 낮은 온도에서 도포되는 전기적 비도전성 층으로서 구성된다.
본 발명의 일 실시예에 따른 도 10a를 참조하면, 기판 구조물(18)에 대한 POL 서브모듈(14)의 부착 및 언더필 물질(26)의 증착시에, 솔더 마스크 층(42)이 POL 서브모듈(14) 상의 패터닝된 금속 상호접속부들(38) 위에 도포되어, 그것의 구리 심들에 대한 보호 코딩을 제공한다. 솔더에 대한 대안으로, 층(42)은, Ni 또는 Ni/Au와 같은, 솔더가 아닌 일부 금속 물질로 구성될 수 있음을 알 것이다. 도 10a에 더 도시된 바와 같이, 제2 레벨 I/O 상호접속부들(16)이, 유전체 층(30)의 최상부 위의 솔더 마스크(40)에 도포된다. 일 실시예에서, I/O 상호접속부들(16)은 외부 회로에 대한 POL 구조물(10)의 표면 탑재를 가능하게 하도록 솔더 마스크(42)에 솔더링되는 LGA 또는 BGA 솔더 범프들(17)로서 형성되며, 솔더 범프들(17)은 높은 스트레스 조건들에서의 결함에 저항성이 있는 매우 신뢰할 수 있는 제2 레벨 상호접속 구조물을 제공한다. 솔더 마스크(42) 및 제2 레벨 I/O 상호접속부들(16)의 도포시에, 확산 장벽 층(28)이 POL 구조물(10)에 도포된다. 확산 장벽 층(28)은 제2 레벨 I/O 상호접속부(16)의 솔더 범프들(17) 및 솔더 마스크(42) 위에 도포되며, 층을 패터닝할 어떠한 필요도 없다. 또한, 확산 장벽 층(28)은 POL 구조물(10)의 측면들 아래로 및 세라믹 층(20) 또는 후면 DBC 층(24)으로 연장되어, 언더필 물질(26)이 확산 장벽 층(28)에 의해 또한 커버되고, POL 구조물(10)이 장벽 층(28)에 의해 둘러싸이도록 한다.
본 발명의 다른 실시예에 따른 도 10b를 참조하면, 기판 구조물(18)에 대한 POL 서브모듈(14)의 부착 및 언더필 물질(26)의 증착시에, 확산 장벽 층(28)이 POL 구조물(10)에 대해 금속 상호접속부들(38) 상에 직접 도포된다. 그 다음, 솔더 마스크 층(42)이 확산 장벽 층(28) 위에 도포되어, 그것의 구리 심들에 대한 보호 코팅을 제공하며, 솔더 마스크 층(42)은 또한 LGA 솔더 범프들(17)이 형성되는 위치들에서의 개방을 위해 확산 장벽 층(28)을 에칭하는데 이용된다. 도 10b에 더 도시된 바와 같이, 제2 레벨 I/O 상호접속부들(16)이 유전체 층(30)의 최상부 위 및 확산 장벽 층(28)의 최상부 위에 도포되고, 상호접속부들은 POL 구조물(10)이 외부 회로에 표면 탑재될 수 있도록 솔더 마스크(42)에 솔더링되는 LGA 또는 BGA 솔더 범프들(17)의 형태이다. 확산 장벽 층(28)은 POL 구조물(10)의 측면들 아래로 및 세라믹 층(20) 또는 후면 DBC 층(24)으로 연장되어, 언더필 물질(26)이 확산 장벽 층(28)에 의해 또한 커버되고, POL 구조물(10)이 장벽 층에 의해 둘러싸이도록 한다.
본 발명의 다른 실시예에 따른 도 10c를 참조하면, 다수의 확산 장벽 층들(28)이 제조 프로세스의 다양한 단계들에서 POL 구조물(10) 상에 도포된다. 즉, 제1 확산 장벽 층(28A)이 POL 구조물(10)에 대해 금속 상호접속부들(38) 상에 직접 도포된다. 그 다음, 솔더 마스크 층(42)이 확산 장벽 층(28A) 위에 도포되어, 그것의 구리 심들에 대한 보호 코팅을 제공하며, 그 후 제2 레벨 I/O 상호접속부들(16)이 유전체 층(30)의 최상부 위 및 제1 확산 장벽 층(28A)의 최상부 위의 솔더 마스크(42)에 도포되고, 상호접속부들은 LGA 또는 BGA 솔더 범프들(17)의 형태이다. 솔더 마스크(42) 및 제2 레벨 I/O 상호접속부들(16)의 도포시에, 제2 확산 장벽 층(28B)이 서브모듈에 도포되고, 제2 확산 장벽 층(28B)은 제2 레벨 I/O 상호접속부(16)의 솔더 범프들(17) 및 솔더 마스크(42) 위에 도포되고, 층을 패터닝할 필요성은 갖지 않는다. 제2 확산 장벽 층(28B)은 층이 LGA/BGA 솔더 범프들(17)의 납땜성을 방해하지 않도록 구성된다. 또한, 제1 및/또는 제2 확산 장벽 층들(28A, 28B)은 POL 구조물(10)의 측면들 아래로 및 세라믹 층(20) 또는 후면 DBC 층(24)으로 연장되어, 언더필 물질(26)이 확산 장벽 층에 의해 또한 커버되고, POL 구조물(10)이 장벽 층에 의해 둘러싸이도록 한다.
본 발명의 다른 실시예에 따른 도 10d를 참조하면, 기판 구조물(18)에 대한 POL 서브모듈(14)의 부착 및 언더필 물질(26)의 증착시에, 확산 장벽 층(28)이 POL 구조물(10)에 대해 금속 상호접속부들(38) 상에 직접 도포되고, 솔더 마스크로서 기능하도록 구성된다. 전형적인 솔더 마스크의 기능을 대체시에, 확산 장벽 층(28)의 두께는 장벽 층이 금속 상호접속부들(38)에 대한 적절한 보호를 제공하도록 증가된다. 확산 장벽 층(28)의 도포시에, 제2 레벨 I/O 상호접속부들(16)이 그 위에 형성되고, 상호접속부들은 LGA 또는 BGA 솔더 범프들(17)의 형태이다.
이제, 도 11a 내지 11c를 참조하면, 본 발명의 실시예들에 따른 확산 장벽 층(28)의 다양한 가시적인 구성들이 도시된다. 전술한 바와 같이, 확산 장벽 층(28)은 유기 물질들, 무기 물질들, 세라믹 물질들, 및 이들의 임의의 조합으로 형성된 하나 이상의 층들을 포함하며, 전형적으로 이러한 물질들은 반응 플라즈마 종들의 반응 또는 재결합 산물들이다.
도 11a에 도시된 바와 같이, 확산 장벽 층(28)은 전체를 통해 일관된 구성을 갖는 단일 층(50)으로서 구성될 수 있다. 일 실시예에 따르면, 단일 층(50)은 무기 및/또는 세라믹 물질들만으로 형성될 수 있으며, 무기/세라믹 물질들은 산화물들, 질화물들, 탄화물들, 및 IIA, IIIA, IVA, VA, VIA, VIIA, IB, IIB 족의 원소들의 붕소화물들, IIIB, IVB, VB 족의 금속들, 희토류 원소들, 또는 이들의 임의의 조합으로 형성될 수 있다.
도 11b에 도시된 바와 같이, 추가적인 층들이 구성될 수 있음을 알 수 있지만, 확산 장벽 층(28)은 그 대신에 제1 층(52) 및 제2 층(54)과 같은 층들(52, 54)의 스택(즉, 다층 구성)으로서 구성될 수 있다. 일 실시예에 따르면, 제1 층(52)은 함께 이용된 반응물들의 유형에 따라, 탄소, 수소, 산소, 및 선택적으로 황, 질소, 실리콘 등과 같은 다른 미량 원소들과 같은 하나 이상의 유기 물질들로 형성될 수 있으며, 적절한 반응물은 순수(straight) 또는 균형된 알케인(alkane)들, 알켄(alkene)들, 알킨(alkyne)들, 알콜들, 알데히드(aldehyde)들, 에테르(ether)들, 알킬렌 산화물(alkylene oxide)들, 방향족(aromatic)들 등이며, 15 탄소 원자까지를 갖는 코팅에서의 유기 구성들을 초래한다. 제2 층(54)은 유기 및/또는 세라믹 물질들로 형성될 수 있으며, 무기/세라믹 물질들은 산화물들, 질화물들, 탄화물들, 및 IIA, IIIA, IVA, VA, VIA, VIIA, IB, IIB 족의 원소들의 붕소화물들, IIIB, IVB, VB 족의 금속들, 희토류 원소들, 또는 이들의 임의의 조합 중 임의의 것을 포함한다.
또다른 실시예에 따른 도 11c에 도시된 바와 같이, 확산 장벽 층(28)은 그레이디드형(graded) 조성을 갖는 층(56)으로서 구성될 수 있는데, 즉, 층(56)의 조성은 층의 두께를 통해 변하여, 층(56)이 복수의 영역들(58, 60, 62)을 갖는 것으로서 지칭될 수 있도록 한다. 층(56)의 두께를 통한 영역들(58, 60, 62)의 적절한 코팅 조성들은, 전술한 바와 같은 유기, 무기, 및 세라믹 물질들과 같은 유기, 무기 또는 세라믹 물질들이다. 예를 들어, 실리콘 탄화물이, 메탄(methane) 또는 크실렌(xylene)과 같은 유기 물질 및 실란(silane)(SiH4)으로부터 생성된 플라즈마들의 재결합에 의해 기판 상에 증착될 수 있다. 실리콘 옥시카바이드(silicon oxycarbide)가 실란, 메탄, 및 산소 또는 실란 및 프로필렌(propylene) 산화물로부터 생성된 플라즈마들로부터 증착될 수 있다. 실리콘 옥시카바이드는 또한 TEOS(tetraethoxysilane), HMDSO(hexamethyldisiloxane), HMDSN(hexamethyldisilazane), 또는 D4(octamethylcyclotetrasiloxane)와 같은 유기 규소 전구체(organosilicone precursor)들로부터 생성된 플라즈마들로부터 증착될 수 있다. 질화 실리콘이 실란 및 암모니아로부터 생성된 플라즈마들로부터 증착될 수 있다. 알루미늄 옥시카바이드가 알루미늄 타르타르산염(aluminum tartrate) 및 암모니아의 혼합물로부터 생성된 플라즈마로부터 증착될 수 있다. 층(56)의 원하는 조성을 얻도록, 반응물들의 다른 조합들이 선택될 수 있다. 층(56)의 그레이디드형 조성은 층을 형성하기 위해 반응 산물들의 증착 동안 반응기 챔버 내로 공급된 반응물들의 조성들을 변경함으로써 얻어진다.
이롭게도, 본 발명의 실시예들은 외부 회로에 대한 제2 레벨 상호접속부를 위한 POL 서브모듈(14)의 플렉스 측 위(즉, 유전체 층(30)의 최상부 위)에 제공되는 제2 레벨 패키지 I/O(16)를 가지며, 전체 다이가 아닌 측의 DBC 층(24)이 열적 접속을 위해 이용가능한 POL 패키징 및 상호접속 구조물(10)을 제공한다. POL 구조물(10)은 패키지 내로의 습기 및 가스들의 인입을 감소시켜, 습기 및 가스 관련 결함 메카니즘들에 대한 개선된 신뢰도를 제공하도록 구성된다. 확산 장벽 층(28)은 PCB 또는 다른 외부 회로에 대한 제2 레벨 I/O 상호접속부들(16)의 납땜성을 방해하지 않도록 더 구성된다.
따라서, 본 발명의 일 실시예에 따르면, 표면 탑재 구조물은, 유전체 층과, 반도체 물질로 구성된 기판을 포함하는, 유전체 층에 부착된 적어도 하나의 반도체 디바이스와, 적어도 하나의 반도체 디바이스에 전기적으로 연결되며, 유전체 층을 통해 형성된 비아들을 통해 연장되어, 적어도 하나의 반도체 디바이스에 접속되도록 하는 제1 레벨 금속 상호접속 구조물과, 제1 레벨 금속 상호접속 구조물에 전기적으로 연결되고, 적어도 하나의 반도체 디바이스와는 반대의 측면 상의 유전체 층 상에 형성되며, 서브모듈을 외부 회로에 접속하도록 구성되는 제2 레벨 입력/출력(I/O) 접속부를 갖는 서브모듈을 포함한다. 또한, 표면 탑재 구조물은 제1 표면 및 제2 표면을 갖는 다층 기판 구조물을 포함하며, 서브모듈의 적어도 하나의 반도체 디바이스는 다층 기판의 제1 표면에 부착된다. 표면 탑재 구조물은 유전체 층과 다층 기판 구조물의 제1 표면 사이, 및 서브모듈의 적어도 하나의 반도체 디바이스 부근에 적어도 부분적으로 위치된 유전체 물질, 및 제1 및 제2 레벨 I/O 접속부에 인접하여 서브모듈 위에 도포되고, 다층 기판 구조물로 하향 연장되는 확산 장벽 층을 더 포함하고, 확산 장벽 층은 주위의 환경으로부터 표면 탑재 구조물 내로의 습기 및 가스들의 인입을 감소시키도록 구성된다.
본 발명의 다른 실시예에 따르면, 표면 탑재 패키징 및 상호접속 구조물을 제조하는 방법은, 적어도 하나의 반도체 디바이스 및 그 부근에 형성된 패키징 구조물을 포함하는 서브모듈을 구성하는 단계를 포함하고, 서브모듈을 구성하는 단계는 적어도 하나의 반도체 디바이스를 유전체 층에 부착하고, 적어도 하나의 반도체 디바이스에 전기적으로 접속하기 위해 유전체 층에서의 비아들을 통해 연장되는, 유전체 층 위의 제1 레벨 금속 상호접속 구조물을 형성하고, 적어도 하나의 반도체 디바이스의 반대 측면 상의 유전체 층 상에, 서브모듈을 외부 회로에 접속하도록 구성되는 제2 레벨 입력/출력(I/O) 접속부를 형성하는 것을 더 포함한다. 또한, 본 방법은 중심 기판 층 및 중심 기판 층의 반대의 측면들 상의 제1 및 제2 금속 층들을 포함하는 기판 구조물을 형성하여, 제1 및 제2 금속 층들이 기판 구조물의 제1 표면 및 제2 표면을 각각 형성하도록 하는 단계, 서브모듈을 기판 구조물의 제1 표면에 부착하는 단계, 및 기판 구조물의 제1 표면과 유전체 층 사이에, 서브모듈의 적어도 하나의 반도체 디바이스를 적어도 부분적으로 캡슐화하는 유전체 물질을 제공하는 단계를 포함한다. 본 방법은 제2 레벨 I/O 접속부에 인접하여 서브모듈 위에 도포되고, 다층 기판 구조물로 하향 연장되는 확산 장벽 층을 도포하는 단계를 더 포함하고, 확산 장벽 층은 주위의 환경으로부터 표면 탑재 패키징 및 상호접속 구조물 내로의 습기 및 가스들의 인입을 감소시키도록 구성된다.
본 발명의 다른 실시예에 따르면, POL 패키징 구조물은, 유전체 층과, 유전체 층에 부착된 복수의 반도체 디바이스와, 복수의 반도체 디바이스에 전기적으로 연결되며, 유전체 층을 통해 형성된 비아들을 통해 연장되어, 복수의 반도체 디바이스에 접속되도록 하는 제1 레벨 상호접속 구조물과, POL 서브모듈을 외부 회로 구조물에 전기적으로 연결하며, 유전체 층 및 제1 레벨 상호접속 구조물 위에 형성되고, 외부 회로 구조물에 대한 상호접속부를 형성하도록 구성된 복수의 솔더 범프를 포함하는 제2 레벨 상호접속 구조물을 갖는 POL 서브모듈을 포함한다. 또한, POL 패키징 구조물은 제1 표면 및 제2 표면을 갖는 다층 기판 구조물을 포함하고, POL 서브모듈의 복수의 반도체 디바이스는 다층 기판 구조물의 제1 표면에 부착된다. 다층 기판 구조물은 다층 기판 구조물의 제1 표면을 형성하는 제1 DBC(direct bond copper) 층과, 다층 기판 구조물의 제2 표면을 형성하는 제2 DBC 층과, 제1 및 제2 DBC 층들 사이에 삽입된 세라믹 층을 더 포함한다. POL 패키징 구조물은 다층 기판 구조물의 제1 표면과 유전체 층 사이 및 서브모듈의 복수의 반도체 디바이스 부근에 적어도 부분적으로 위치된 인캡슐레이트(encapsulate), 및 제2 레벨 상호접속 구조물에 인접하여 POL 서브모듈 위에 도포되고, 다층 기판 구조물로 하향 연장되는 확산 장벽 층을 더 포함하고, 확산 장벽 층은 주위의 환경으로부터 POL 패키징 구조물 내로의 습기 및 가스들의 인입을 감소시키도록 구성된다.
본 발명은 제한된 수의 실시예들에 관련하여서만 상세히 기술되었지만, 본 발명은 그러한 개시된 실시예들로 제한되지 않음을 쉽게 이해할 것이다. 그보다는, 본 발명은 본 발명의 사상 및 영역에 적합한, 위에서 기술되지 않는 임의의 수의 변형들, 대안들, 대체물들 또는 등가의 구성들을 통합하도록 변경될 수 있다. 또한, 본 발명의 다양한 실시예들이 기술되지만, 본 발명의 양상들은 기술된 실시예들 중 일부만을 포함할 수 있음을 이해할 것이다. 따라서, 본 발명은 전술한 설명에 의해 제한되는 것이 아니라, 첨부된 특허청구범위의 영역에 의해서만 제한되는 것으로 간주된다.

Claims (20)

  1. 표면 탑재 구조물로서,
    서브모듈 -상기 서브모듈은 유전체 층과, 상기 유전체 층에 부착되고 각각이 반도체 물질로 구성된 기판을 포함하는 적어도 하나의 반도체 디바이스와, 상기 적어도 하나의 반도체 디바이스에 전기적으로 연결되며 상기 적어도 하나의 반도체 디바이스에 접속되도록 상기 유전체 층을 통해 형성된 비아를 통해 연장되는 제 1 레벨 금속 상호접속 구조물과, 상기 제 1 레벨 금속 상호접속 구조물에 전기적으로 연결되고 상기 적어도 하나의 반도체 디바이스의 반대 측면 상의 상기 유전체 층 상에 형성되며 상기 서브모듈을 외부 회로에 접속하도록 구성되는 제 2 레벨 입력/출력(I/O) 접속부를 포함함- 과,
    제 1 표면 및 제 2 표면을 갖는 다층 기판 구조물 -상기 서브모듈의 상기 적어도 하나의 반도체 디바이스는 상기 다층 기판의 상기 제 1 표면에 부착됨- 과,
    상기 유전체 층과 상기 다층 기판 구조물의 상기 제 1 표면 사이에 위치되고, 상기 서브모듈의 상기 적어도 하나의 반도체 디바이스 부근에 적어도 부분적으로 위치된 유전체 물질과,
    제 1 레벨 I/O 접속부 및 제 2 레벨 I/O 접속부에 인접하여 상기 서브모듈 위에 도포되고, 상기 다층 기판 구조물로 하향 연장되는 확산 장벽 층 -상기 확산 장벽 층은 주위의 환경으로부터 상기 표면 탑재 구조물 내로의 습기 및 가스의 인입을 감소시키도록 구성됨- 을 포함하는
    표면 탑재 구조물.
  2. 제 1 항에 있어서,
    상기 확산 장벽 층은 유기 물질, 무기 물질, 세라믹 물질 및 이들의 임의의 조합을 포함하는
    표면 탑재 구조물.
  3. 제 2 항에 있어서,
    상기 무기 물질 또는 세라믹은 산화물, 질화물, 탄화물 및 IIA, IIIA, IVA, VA, VIA, VIIA, IB, IIB 족의 원소들의 붕소화물, IIIB, IVB, VB 족의 금속, 희토류 원소 및 이들의 임의의 조합을 포함하는
    표면 탑재 구조물.
  4. 제 1 항에 있어서,
    상기 확산 장벽 층은 단일 층 장벽, 다층 장벽 및 유기 물질과 무기 물질 사이에서 상기 확산 장벽 층의 두께를 통해 변하는 조성을 갖는 그레이디드형 조성 장벽 중 하나를 포함하는
    표면 탑재 구조물.
  5. 제 1 항에 있어서,
    상기 제 1 레벨 금속 상호접속 구조물 위에 도포된 솔더 마스크를 더 포함하되,
    상기 제 2 레벨 I/O 접속부는 상기 제 1 레벨 금속 상호접속 구조물에 전기적으로 연결되도록 원하는 위치에서 상기 솔더 마스크를 통해 통과하도록 구성되는 LGA(land grid array) 솔더 범프와 BGA(ball grid array) 솔더 범프 중 하나를 포함하는
    표면 탑재 구조물.
  6. 제 5 항에 있어서,
    상기 확산 장벽 층은 상기 제 1 레벨 금속 상호접속 구조물과 상기 솔더 마스크 사이에 도포되는
    표면 탑재 구조물.
  7. 제 5 항에 있어서,
    상기 확산 장벽 층은 상기 솔더 마스크 위에 도포되고, 상기 제 2 레벨 I/O 접속부의 상기 솔더 범프의 위에 또는 주변에 도포되는
    표면 탑재 구조물.
  8. 제 1 항에 있어서,
    상기 확산 장벽 층은 상기 제 1 레벨 금속 상호접속 구조물 위에 도포되며, 솔더 마스크로서 기능하도록 또한 구성되는
    표면 탑재 구조물.
  9. 제 1 항에 있어서,
    상기 확산 장벽 층은 1 원자 층과 100 미크론(micron) 사이의 두께를 갖는
    표면 탑재 구조물.
  10. 제 1 항에 있어서,
    상기 다층 기판 구조물은,
    세라믹 절연 층과,
    상기 절연 층의 한 측면 상에 위치되어, 상기 다층 기판 구조물의 상기 제 1 표면을 형성하는 제 1 금속 층과,
    상기 절연 층의 다른 측면 상에 위치되어, 상기 다층 기판 구조물의 상기 제 2 표면을 형성하는 제 2 금속 층을 포함하되,
    상기 제 1 금속 층 및 제 2 금속 층은 제 1 DBC(direct bond copper) 층 및 제 2 DBC 층을 포함하는
    표면 탑재 구조물.
  11. 제 1 항에 있어서,
    상기 서브모듈은 POL(power overlay) 서브모듈을 포함하는
    표면 탑재 구조물.
  12. 표면 탑재 패키징 및 상호접속 구조물을 제조하는 방법에 있어서,
    적어도 하나의 반도체 디바이스 및 그 부근에 형성된 패키징 구조물을 포함하는 서브모듈을 구성하는 단계 -상기 서브모듈을 구성하는 단계는, 상기 적어도 하나의 반도체 디바이스를 유전체 층에 부착하는 것과, 상기 유전체 층 위에 있으며, 상기 적어도 하나의 반도체 디바이스에 전기적으로 접속하기 위해 상기 유전체 층에서의 비아들을 통해 연장되는 제 1 레벨 금속 상호접속 구조물을 형성하는 것과, 상기 적어도 하나의 반도체 디바이스의 반대 측면 상의 상기 유전체 층 상에, 상기 서브모듈을 외부 회로에 접속하도록 구성되는 제 2 레벨 입력/출력(I/O) 접속부를 형성하는 것을 포함함- 와,
    중심 기판 층 및 상기 중심 기판 층의 반대의 측면들 상의 제 1 금속 층 및 제 2 금속 층을 포함하는 기판 구조물을 형성하여, 상기 제 1 금속 층 및 제 2 금속 층이 상기 기판 구조물의 제 1 표면 및 제 2 표면을 각각 형성하도록 하는 단계와,
    상기 서브모듈을 상기 기판 구조물의 상기 제 1 표면에 부착하는 단계와,
    상기 기판 구조물의 상기 제 1 표면과 상기 유전체 층 사이에, 상기 서브모듈의 상기 적어도 하나의 반도체 디바이스를 적어도 부분적으로 캡슐화하는 유전체 물질을 제공하는 단계와,
    상기 제 2 레벨 I/O 접속부에 인접하여 상기 서브모듈 위에 도포되고, 상기 다층 기판 구조물로 하향 연장되는 확산 장벽 층을 도포하는 단계 -상기 확산 장벽 층은 주위의 환경으로부터 상기 표면 탑재 패키징 및 상호접속 구조물 내로의 습기 및 가스의 인입을 감소시키도록 구성됨- 를 포함하는
    방법.
  13. 제 12 항에 있어서,
    상기 제 1 레벨 금속 상호접속 구조물 위에 솔더 마스크를 도포하는 단계를 더 포함하되, 상기 제 2 레벨 I/O 접속부는 사전결정된 위치에서 상기 솔더 마스크를 통해 연장되는
    방법.
  14. 제 13 항에 있어서,
    상기 확산 장벽 층을 도포하는 단계는 상기 제 1 레벨 금속 상호접속 구조물과 상기 솔더 마스크 사이에 상기 확산 장벽 층을 도포하는 단계를 포함하는
    방법.
  15. 제 13 항에 있어서,
    상기 확산 장벽 층을 도포하는 단계는 상기 솔더 마스크 위에 및 상기 제 2 레벨 I/O 접속부 위에 또는 주변에 상기 확산 장벽 층을 도포하는 단계를 포함하는
    방법.
  16. 제 12 항에 있어서,
    상기 확산 장벽 층을 도포하는 단계는 유기 물질, 무기 물질, 세라믹 물질 또는 이들의 임의의 조합의 하나 이상의 층들을 도포하는 단계를 포함하는
    방법.
  17. 제 12 항에 있어서,
    상기 확산 장벽 층은 1 원자 층과 100 미크론 사이의 두께를 갖도록 도포되는
    방법.
  18. POL(power overlay) 패키징 구조물로서,
    POL 서브모듈 -상기 POL 서브모듈은, 유전체 층과, 상기 유전체 층에 부착된 복수의 반도체 디바이스와, 상기 복수의 반도체 디바이스에 전기적으로 연결되며, 상기 복수의 반도체 디바이스에 접속되도록 상기 유전체 층을 통해 형성된 비아들을 통해 연장되는 제 1 레벨 상호접속 구조물과, 상기 POL 서브모듈을 외부 회로 구조물에 전기적으로 연결하며, 상기 유전체 층 및 상기 제 1 레벨 상호접속 구조물 위에 형성되고, 상기 외부 회로 구조물에 대한 상호접속부를 형성하도록 구성된 복수의 솔더 범프를 포함하는 제 2 레벨 상호접속 구조물을 포함함- 과,
    제 1 표면 및 제2 표면을 갖는 다층 기판 구조물 -상기 POL 서브모듈의 상기 복수의 반도체 디바이스는 상기 다층 기판 구조물의 상기 제 1 표면에 부착되고, 상기 다층 기판 구조물은 상기 다층 기판 구조물의 상기 제 1 표면을 형성하는 제 1 DBC(direct bond copper) 층과, 상기 다층 기판 구조물의 상기 제 2 표면을 형성하는 제 2 DBC 층과, 상기 제 1 DBC 층과 제 2 DBC 층 사이에 삽입된 세라믹 층을 포함함- 과,
    상기 다층 기판 구조물의 상기 제 1 표면과 상기 유전체 층 사이에 위치되고, 상기 서브모듈의 상기 복수의 반도체 디바이스 부근에 적어도 부분적으로 위치된 인캡슐레이트와,
    상기 제 2 레벨 상호접속 구조물에 인접하여 상기 POL 서브모듈 위에 도포되고, 상기 다층 기판 구조물로 하향 연장되는 확산 장벽 층 -상기 확산 장벽 층은 주위의 환경으로부터 상기 POL 패키징 구조물 내로의 습기 및 가스의 인입을 감소시키도록 구성됨- 을 포함하는
    POL 패키징 구조물.
  19. 제 18 항에 있어서,
    상기 제 1 레벨 금속 상호접속 구조물 위에 도포된 솔더 마스크를 더 포함하되,
    상기 확산 장벽 층은 상기 제 1 레벨 금속 상호접속 구조물과 상기 솔더 마스크 사이의 위치, 상기 솔더 마스크 위의 위치 및 상기 복수의 솔더 범프 위의 위치 중 적어도 하나에 도포되는
    POL 패키징 구조물.

  20. 제 18 항에 있어서,
    상기 확산 장벽 층은 유기 물질, 무기 물질, 세라믹 물질 및 이들의 임의의 조합으로 구성되는
    POL 패키징 구조물.
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