JP2010212698A - 接続構造体及びその製造方法 - Google Patents
接続構造体及びその製造方法 Download PDFInfo
- Publication number
- JP2010212698A JP2010212698A JP2010085026A JP2010085026A JP2010212698A JP 2010212698 A JP2010212698 A JP 2010212698A JP 2010085026 A JP2010085026 A JP 2010085026A JP 2010085026 A JP2010085026 A JP 2010085026A JP 2010212698 A JP2010212698 A JP 2010212698A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- chip component
- connection structure
- electrode
- anisotropic conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Insulated Conductors (AREA)
- Adhesive Tapes (AREA)
- Adhesives Or Adhesive Processes (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Conductive Materials (AREA)
Abstract
【課題】電極や配線等への水分の浸入等を遮断し、電極や配線等が腐食することのない信頼性の高い接続構造体を提供する。
【解決手段】接着剤を介してチップ部品が圧接工法により基板に実装されてなる接続構造体である。この接続構造体の表面が絶縁性の無機コート層により被覆されている。無機コート層はスパッタ法で形成されたスパッタ膜である。接着フィルムは異方性導電膜である。
【選択図】 図1
【解決手段】接着剤を介してチップ部品が圧接工法により基板に実装されてなる接続構造体である。この接続構造体の表面が絶縁性の無機コート層により被覆されている。無機コート層はスパッタ法で形成されたスパッタ膜である。接着フィルムは異方性導電膜である。
【選択図】 図1
Description
本発明は、チップ部品が基板に実装されてなる接続構造体に関するものであり、特に、接続部分の腐食等を防止し信頼性を向上するための改善した接続構造体に関する。
チップ部品を基板に実装する技術として、例えばチップ部品をいわゆるフェースダウン状態で基板上に実装するフリップチップ実装法が広く用いられている。このフリップチップ実装法は、チップ部品の端子電極としてバンプと称される電極を形成し、このバンプが基板の電極部と対向するように配置し、一括して電気的に接続する方法である。
フリップチップ実装法においては、接続信頼性を高めること等を目的に、異方性導電膜による電気的、機械的接続が図られている。異方性導電膜は、接着剤として機能する絶縁性の樹脂中に導電性粒子を分散したものであり、バンプと電極部間にこれを挟み込み、加熱、加圧することで導電性粒子が押し潰され、電気的な接続が図られる。バンプの無い部分では、導電性粒子は絶縁性の樹脂中に分散した状態が維持され、電気的に絶縁された状態が保たれるので、バンプのある部分でのみ電気的導通が図られることになる。異方性導電膜を用いたフリップチップ実装法によれば、前記の通り、多数の電極間を一括して電気的に接続することが可能であり、ワイヤボンディングのように電極間を1つ1つボンディングワイヤで接続する必要はなく、また高密度実装に伴う端子電極の微細化、狭ピッチ化等への対応も比較的容易である。
ところで、異方性導電膜を用いたICチップの実装形式としては、フレキシブル配線基板(FPC)とICチップの接合であるCOF(Chip On Film)や、液晶パネルとICチップとの接合であるCOG(Chip On Glass)等が知られている。いずれの場合にも、電極部の保護が課題となっている。電極や配線が露出している場合には、水分や電圧により腐食等の不具合が発生する可能性があるからである。
例えば、COF実装の場合には、フレキシブル配線基板の配線の露出を防止するために、ソルダーレジストをオーバーラップする形態で異方性導電膜を形成し、電極や配線が露出している露出部分をカバーする方式や、異方性導電膜をソルダーレジストよりも小さく貼り、電極や配線が露出している露出部分を液状封止材でカバーする方式等が採用されている。いずれの場合にも、電極等を異方性導電膜や液状封止材で覆うことで、露出部分に対する水分等の浸入を防止するようにしている。COG実装の場合には、異方性導電膜で電極や配線を完全に覆うことは困難であるため、一般的には封止材でカバーする方式が採用されている。また、COG実装では、異方性導電膜で電極や配線を覆うことができた場合であっても、耐腐食性を更に向上させるために封止材でカバーする場合がある。
ただし、いずれの場合にも、有機物による封止材では、水分の浸入等を確実に防ぐことは難しく、さらなる改良が求められている。例えば、COF実装やCOG実装のように封止材を使用した場合には、封止材の水分の透過し易さ(透湿度)の特性によって腐食の抑制が大きく左右される。高分子封止材では、腐食し易いITO(インジウム錫オキサイド)等の材質からなる配線の腐食を抑えることは困難である。
また、フリップチップ実装においては、様々な改良が進められており、例えば特許文献1に記載されるような導電金属層による被覆もその一つである。特許文献1に記載されているフリップチップ実装基板では、基板表面のフリップチップの信号用ランド及び電源ランドを除く部分を接地導体層とし、フリップチップのフェイス面の裏面及び接地導体層を導電金属層で被覆する構造としている。
しかしながら、特許文献1に記載されているフリップチップ実装基板において、導電金属層で被覆しているのは、動作時の伝搬信号の漏洩等を効果的に遮蔽するためであり、水分の浸入を防止して配線等の腐食を防ぐというものではない。また、導電金属層は、それ自体が腐食する等の問題がある。このため、特許文献1に記載されているフリップチップ実装基板では、腐食防止の観点において、その効果は不十分である。
本発明は、このような従来の実情に鑑みて提案されたものであり、電極や配線等への水分の浸入等を遮断することを可能とし、電極や配線等が腐食することのない信頼性の高い接続構造体(実装モジュール)を提供することを目的とする。
前述の目的を達成するために、本発明の接続構造体は、電極部が形成された基板と、電極部と電気的に接続され、基板上に実装されるチップ部品と、基板とチップ部品との間に介在し、基板とチップ部品とを接続する接着剤層とを有し、少なくとも基板の電極部及び接着剤層が絶縁性の無機コート層により被覆されていることを特徴とする。
また、前述の目的を達成するために、本発明の接続構造体の製造方法は、電極部が形成された基板上に接着剤を介して電極部と電気的に接続してチップ部品を実装し、少なくともチップ部品と電気的に接続される電極部及び接着剤からなる接着剤層を絶縁性の無機コート層により被覆することを特徴とする。
本発明では、有機材料による封止ではなく、無機材料からなる無機コート層により少なくとも基板の電極部及び接着剤層を被覆し、水分等を遮断するようにしているので、確実に水分等の浸入を防止することができ、電極等が腐食することのない信頼性の高い接続構造体を提供することが可能である。
また、本発明の接続構造体では、基板上に形成された電極部やチップ部品のバンプは接着剤層で覆われた形になるが、それだけでは透湿度の点で不十分である。絶縁性の無機コート層は、水分等をほとんど透過させることがなく、確実に水分の浸入が遮断され、電極部やバンプの腐食が抑えられる。特に、無機コート層をスパッタ法で形成すれば、緻密な膜が形成され、水分を遮断する機能が高いものとなる。
以下、本発明を適用した接続構造体(フリップチップ実装モジュール)の実施形態について、図面を参照して説明する。まず、本発明を適用した第1の実施の形態について説明する。
第1の実施の形態の接続構造体10は、図1に示すように、例えばICチップ等のチップ部品1をフレキシブル配線基板や液晶パネル等の基板3上に電気的及び機械的に接続固定したものである。ここで、チップ部品1には、接続端子としてバンプ(突起電極)2が形成されている。一方、基板3の上面には、バンプ2と対向する位置に電極部となる電極4が形成されている。そして、チップ部品1のバンプ2と基板3上に形成された電極4の間及びチップ部品1と配線基板3の間には、接着剤となる異方性導電膜5が介在している。バンプ2と電極4とが対向する部分では、異方性導電膜5に含まれる導電性粒子が押し潰され、電気的な導通が図られている。それと同時に、異方性導電膜5を構成する接着剤成分により、チップ部品1と基板3との機械的な接合も図られている。
チップ部品1に形成されるバンプ2は、導電性金属、例えばAuやCu、半田等により形成され、その高さは、例えば数μmから数十μm程度である。バンプ2は、メッキ等により形成することができ、例えば表面のみを金メッキとすることも可能である。
一方、基板3上に形成される電極4は、所定の回路に応じて形成される配線の部品実装位置に形成されるもので、バンプ2等が実装される実装部はソルダーレジスト等によって被覆されず、露呈した状態で形成されている。電極4の表面についても、例えば金メッキ等を施すことも可能である。
接続構造体10において、バンプ2と電極4間の電気的接続及び機械的固定を図るために用いられる異方性導電膜5は、絶縁性樹脂中に導電性粒子を分散したものであり、例えば異方性導電フィルム(ACF)等である。絶縁性樹脂としては、例えばウレタン樹脂やポリエステル樹脂、クロロプレン等の熱可塑性のホットメルト樹脂や、エポキシ樹脂等の熱硬化性樹脂等を使用することができる。また、例えばエポキシ樹脂としては、BPA型エポキシ樹脂,BPF型エポキシ樹脂,ノボラック型エポキシ樹脂や、ゴム,ウレタン等の各種変成エポキシ樹脂等を使用することができ、これらを単独で用いても2種以上を混合して用いても良い。
また、異方性導電膜5としては、潜在性硬化剤を添加し、加熱を行って硬化剤を活性化させたものを用いてもよい。異方性導電膜5に潜在性硬化剤を添加した場合には、起爆反応性を付与することが可能であり、バンプ2と電極4とを接続する際の加熱操作により確実且つ速やかに硬化させることが可能となる。潜在性硬化剤としては、イミダゾール系の潜在性硬化剤等が使用可能であり、例えば表面処理されてマイクロカプセル化された商品名ノバキュアHX3741(旭化成社製)、商品名ノバキュアHX3921HP(旭化成社製)、商品名アミキュアPN−23(味の素社製)、商品名ACRハードナーH−3615(ACR社製)等を挙げることができる。
なお、異方性導電膜5に含まれる絶縁性樹脂の粘度が高い場合には、導通させるべきバンプ2と電極4との間から絶縁性樹脂を十分に排除できなくなり、導通信頼性が低下するおそれがある。また、異方性導電膜5に含まれる絶縁性樹脂の粘度が高い場合には、接続すべきバンプ2と電極4との間の絶縁性樹脂を十分に排除するために熱硬化時のプレス圧力を高めることが必要となり、導電性粒子のバンプ2や電極4に対する当たりが強くなって、クラック等が発生するおそれもある。したがって、絶縁性樹脂は、異方性導電膜5の熱圧着温度における溶融粘度が108mPa・s以下であることが好ましく、107mPa・s以下であることがより好ましい。
逆に、絶縁性樹脂の熱圧着時の溶融粘度が低くすぎる場合には、導電性粒子が導通させるべきバンプ2と電極4との間から逃げ易くなり、捕捉性の点で問題が生ずるおそれがある。したがって、絶縁性樹脂は、異方性導電膜5の熱圧着温度における溶融粘度が10mPa・s以上であることが好ましい。
異方性導電膜5に分散される導電性粒子としては、この種の異方性導電膜において使用されている公知の導電性粒子をいずれも使用することができる。例えば、ニッケル、鉄、銅、アルミニウム、錫、鉛、クロム、コバルト、銀、金など各種金属や金属合金の粒子、金属酸化物、カーボン、グラファイト、ガラスやセラミック、プラスチック等の粒子の表面に金属をコートしたもの、あるいはこれらの粒子の表面に更に絶縁薄膜をコートしたもの等を使用することができる。樹脂粒子の表面に金属をコートしたものを用いる場合、樹脂粒子としては、例えばエポキシ樹脂、フェノール樹脂、アクリル樹脂、アクリロニトリル・スチレン(AS)樹脂、ベンゾグアナミン樹脂、ジビニルベンゼン系樹脂、スチレン系樹脂等の粒子を挙げることができる。
異方性導電膜5に含まれる導電性粒子の平均粒径は、任意であるが、通常は数μm程度、例えば1μm〜4μm程度である。
以上の構成を有する接続構造体10では、異方性導電膜5に含まれる導電性粒子がバンプ2と電極4の間で均一に押し潰されることによって、良好な導通特性を得ることが可能となる。また、それと同時に、チップ部品1の機械的な固定も図られ、導通信頼性に優れた接続構造体10を実現することができる。
なお、基板3上に形成されている電極4は、ソルダーレジスト等で被覆されていない限り、外気に露呈する形となり、水分等による腐食の問題が生ずる。また、バンプ2や電極4では、異方性導電膜5で覆われた部分に関して、水分の遮断という観点で不十分であり、異方性導電膜5を透過してバンプ2や電極4まで水分が到達する可能性がある。さらには、水分が浸入した場合、異方性導電膜5に分散される導電性粒子が腐食される可能性もあり、いずれの場合にも接続信頼性が低下する要因となる。
そこで、この接続構造体10では、チップ部品1が実装されている側の表面に絶縁性の無機コート層6が形成されている。接続構造体10では、例えば基板3上の異方性導電膜5で覆われていない露出した電極4、チップ部品1からはみ出している異方性導電膜5、さらにはチップ部品1の異方性導電膜5から露出している部分、これら全てを覆う形で、チップ部品1が実装されている側の表面全面に絶縁性の無機コート層6が形成されている。接続構造体10では、絶縁性の無機コート層6でチップ部品1が実装されている側の表面全面を覆うことによって、基板3上の電極4やチップ部品1のバンプ2への水分等の浸入やチップ部品1への水分の付着が遮断され、腐食の発生を確実に抑制することが可能になる。また、併せて異方性導電膜5に分散される導電性粒子の腐食も抑制できる。
また、無機コート層6は、絶縁性の無機材料により形成されているので、短絡等を誘因することもなく、また、高分子封止材等に比べて水分等の浸入を遮断する機能が高い。絶縁性の無機材料としては、絶縁性を有し、且つ透湿度の低い材料であれば如何なるものであってもよく、例えば酸化シリコン(SiO)や窒化シリコン(SiN)等を挙げることができる。
無機コート層6は、いわゆる薄膜形成技術により形成すればよく、例えばECRプラズマCVD等のCVD法により形成されるCVD膜や、スパッタ法により形成されるスパッタ膜等で形成すればよいが、基板3への加熱が必要なく常温で緻密な膜形成が可能なスパッタ法によるスパッタ膜とすることが好ましい。スパッタ法によれば、基板3やチップ部品1等に熱負荷を与えることがなく、熱負荷による様々な障害を排除することが可能である。
無機コート層6の厚さは、任意の膜厚に設定すればよく、例えば0.1μm〜10μm程度に設定すればよい。無機コート層6の膜厚が薄すぎる場合には、水分等の浸入を遮断する機能が不十分になるおそれがある。逆に、無機コート層6の厚さが厚すぎる場合には、クラックが入り易くなる等の問題が生ずるおそれがある。
次に、接続構造体10の製造方法について説明する。上述した構成の接続構造体10を作製するには、先ず、基板3の電極4上にバンプ2を形成したチップ部品1を用意し、これを異方性導電膜5を用いて基板3上にフリップチップ実装する。
チップ部品1のバンプ2と基板3の電極4との間の接続に際しては、例えば基板3の表面に異方性導電膜5を貼付し、位置合わせ及び仮接続を行った後に、所定の温度及び圧力で熱圧着を行うことによって導電性粒子を押し潰し、チップ部品1のバンプ2と基板3の電極4とを電気的に接続させた状態で異方性導電膜5を構成する絶縁性樹脂を硬化させる。熱圧着の際の温度及び圧力は、使用する異方性導電膜5の種類等によっても異なるが、例えば温度180℃〜220℃、圧力30MPa〜120MPaとすることが好ましい。
以上によりチップ部品1の基板3へのフリップチップ実装を行った後、図1に示すように、基板3上の異方性導電膜5で覆われていない露出した電極4、チップ部品1からはみ出した異方性導電膜5、さらにはチップ部品1の異方性導電膜5から露出している部分、これら全てを覆って絶縁性の無機コート層6を形成する。無機コート層6の形成は、前述の通り、CVD法やスパッタ法等の薄膜形成技術によって行えばよいが、形成される膜の緻密さや熱負荷が少ないこと等を考慮すると、スパッタ法により形成することが好ましい。
スパッタ法は、ターゲットにAr等の不活性な物質を高速で衝突させ、ターゲットを構成する原子や分子を叩き出し、叩き出された原子や分子を基板上に付着させて薄膜を形成する技術である。スパッタ法は、膜を形成する粒子の持つエネルギーが数十eVと非常に大きく、真空蒸着法等に比べ基板3への付着力が強い膜の作製が可能であること、ターゲットの組成比をほぼ保ったまま膜作製が可能であること、融点が高い物質でも成膜が可能であること、時間制御だけで精度良く膜厚の制御が可能であること、等の利点を有する。
スパッタ法としては、DC(直流)スパッタ、RF(高周波)スパッタ、マグネトロンスパッタ、イオンビームスパッタ等が知られている。無機コート層6の形成には、これらのいずれの方式を用いてもよい。例えば、RFスパッタを用いれば、ターゲットに絶縁物を用いた場合にも効率的な成膜が可能である。また、マグネトロンスパッタでは、磁界によってプラズマをターゲット付近に封じ込めることができるので、チップ部品1や基板3等に対するプラズマの影響を低減することができ、スパッタ速度も速くすることができる。
また、無機コート層6を酸化シリコン膜や窒化シリコン膜とする場合等には、いわゆる反応性スパッタを採用することも可能である。反応性スパッタでは、スパッタの際に酸素や窒素をチャンバー内に流すことで、酸化物や窒化物を成膜することが可能である。反応性スパッタは、例えば、Siをターゲットとし、チャンバー内に窒素ガスを10%〜50%(残りはアルゴンガス)導入することで、Si3N4膜、又はSi3N4膜に組成比が近いSiN膜を形成することが可能である。Si3N4膜は、その構造が緻密であるので水分を透過し難く、さらに熱膨張率も小さいので、急加熱したり急冷してもクラックが入り難いという特徴を有する。
接続構造体10の製造方法では、スパッタ法等により無機コート層6を基板3上の異方性導電膜5で覆われていない露出した電極4、チップ部品1からはみ出した異方性導電膜5、さらにはチップ部品1の異方性導電膜5から露出している部分、これら全てを覆うことで、基板3上の電極4やチップ部品1のバンプ2の腐食やチップ部品1への水分の付着を確実に防止することができ、信頼性の高い接続構造体10(フリップチップ実装モジュール)を得ることができる。
以上、第1の実施の形態について説明してきたが、本発明がこれに限定されるものでないことは言うまでもなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。次に、第2の実施の形態について説明する。第2の実施の形態の接続構造体20は、図2に示すものであり、第1の実施の形態と同様の構成については同一の符号を付して詳細な説明を省略する。
接続構造体20は、図2に示すように、チップ部品1からはみ出した異方性導電膜5や露出した電極4を高分子封止材7で覆い、更に、この高分子封止材7及びチップ部品1の高分子封止材7から露出している部分を無機コート層6で覆った構成となっている。この接続構造体20は、高分子封止材7と無機コート層6との積層構造により水分等を遮断する構成とすることで、腐食の発生等を無機コート層6のみの場合よりも一層抑制することが可能になる。高分子封止材7としては、エポキシ樹脂、アクリル系樹脂をベースとした材料を使用することができる。
この接続構造体20の製造方法は、基板3の電極4とチップ部品1のバンプ2とを異方性導電膜5を介してフリップチップ実装するまでは上述した接続構造体10の製造方法と同様である。次に、基板3上の露出している電極4上及びチップ部品1からはみ出した異方性導電膜5上に高分子封止材7を注入し硬化する。続いて、更にチップ部品1の高分子封止材7から露出している部分及び高分子封止材7上に無機コート層6を上述したスパッタ法等で形成することにより、チップ部品1のバンプ2や基板3上の電極4の腐食を確実に防止することができ、信頼性の高い接続構造体20(フリップチップ実装モジュール)を得ることができる。
また、第1の実施の形態及び第2の実施の形態では、異方性導電膜5によりバンプ2と電極4との間の電気的接続及び機械的接合を図るようにしているが、このことに限らず、導電性粒子を含まない接着フィルム(NCF)によりチップ部品1を基板3に実装するようにしてもよい。また、第1の実施の形態及び第2の実施の形態において、バンプ2と電極4との間の電気的接続には、導電性粒子を含む異方性導電ペーストを用いてもよい。即ち、上記第1の実施の形態及び第2の実施の形態では、バンプ2と電極4との間の電気的接続に、導電性粒子を含有する異方性導電膜等の接着フィルムや導電性粒子を含む異方性導電ペースト等の接着ペーストを用いることができる。なお、接着剤としては、チップ部品1のバンプ2と基板3の電極4との電気的接続及び/又は機械的接合ができるものであれば、接着フィルムや接着ペースト以外の接着剤も用いることができる。
さらに、第1の実施の形態及び第2の実施の形態では、露出した電極4上やチップ部品1からはみ出した異方性導電膜5上のみならず、チップ部品1も覆う形で全面に無機コート層6を形成しているが、必ずしも全面コーティングする必要はなく、無機コート層6が露出した電極4上やチップ部品1からはみ出した異方性導電膜5上にのみ形成されていてもよい。接続構造体10、20では、露出した電極4上やチップ部品1からはみ出した異方性導電膜5上を無機コート層6で覆うことによって、少なくともバンプ2や電極4への水分等の浸入を遮断でき、腐食の発生を抑制することができる。この場合、無機コート層6は、いわゆるマスクスパッタ等によって露出した電極4上やチップ部品1からはみ出した異方性導電膜5上にのみ選択的に形成することが可能である。
次に、本発明の具体的な実施例について、実験結果を基に説明する。
<実施例1>
実施例1では、異方性導電膜を介してバンプ付きICを電極を形成したガラス基板にフリップチップ実装した。異方性導電膜は、熱硬化性樹脂であるエポキシ樹脂、熱可塑性樹脂であるフェノキシ樹脂、イミダゾール硬化剤を含むバインダー成分に、樹脂粒子に金メッキを施した導電性粒子を約300万個/mm3となるように配合し、これをフィルム化して形成した。バンプ付きICのバンプは、金メッキにより形成した。実装の際の圧着条件は、到達温度200℃、圧力40MPa、時間5秒とした。
実施例1では、異方性導電膜を介してバンプ付きICを電極を形成したガラス基板にフリップチップ実装した。異方性導電膜は、熱硬化性樹脂であるエポキシ樹脂、熱可塑性樹脂であるフェノキシ樹脂、イミダゾール硬化剤を含むバインダー成分に、樹脂粒子に金メッキを施した導電性粒子を約300万個/mm3となるように配合し、これをフィルム化して形成した。バンプ付きICのバンプは、金メッキにより形成した。実装の際の圧着条件は、到達温度200℃、圧力40MPa、時間5秒とした。
次に、バンプ付きICを実装したガラスをターゲットと対向させ、スパッタ法により無機コート層を成膜した。ターゲットにはSiを用い、Ar及び酸素雰囲気中で反応性スパッタを行い、無機コート層としてSiO膜を成膜した。スパッタに際しては、2極DCグロー放電スパッタ装置を使用し、スパッタパワー50W、全ガス流量5cc/minとし、酸素流量比15%とした。作製したフリップチップ実装モジュールは、図1に示す接続構造体10と同様の構成を有するものである。
<実施例2>
実施例2では、実施例1と同様の方法により異方性導電膜を介してバンプ付きICを電極を形成したガラス基板にフリップチップ実装した。異方性導電膜によるICの実装後、異方性導電膜のはみ出し部分や配線、電極上を封止した。使用した封止材は、高分子封止材(日立化成工業株式会社製、商品名TUFFY)である。
実施例2では、実施例1と同様の方法により異方性導電膜を介してバンプ付きICを電極を形成したガラス基板にフリップチップ実装した。異方性導電膜によるICの実装後、異方性導電膜のはみ出し部分や配線、電極上を封止した。使用した封止材は、高分子封止材(日立化成工業株式会社製、商品名TUFFY)である。
高分子封止材による封止の後、実施例1と同様にして無機コート層(SiO膜)を全面に成膜した。したがって、作製したフリップチップ実装モジュールは、図2に示す接続構造体20と同様の構成を有するものである。
<比較例1>
比較例1では、実施例1と同様のフリップチップ実装モジュールにおいて、無機コート層を形成しなかったこと以外は実施例1と同様にフリップチップ実装モジュールを作製し、これを比較例1とした。
比較例1では、実施例1と同様のフリップチップ実装モジュールにおいて、無機コート層を形成しなかったこと以外は実施例1と同様にフリップチップ実装モジュールを作製し、これを比較例1とした。
<比較例2>
比較例2では、実施例2と同様のフリップチップ実装モジュールにおいて、高分子封止材による封止は行ったが、無機コート層を形成しなかったこと以外は実施例2と同様にフリップチップ実装モジュールを作製し、これを比較例2とした。
比較例2では、実施例2と同様のフリップチップ実装モジュールにおいて、高分子封止材による封止は行ったが、無機コート層を形成しなかったこと以外は実施例2と同様にフリップチップ実装モジュールを作製し、これを比較例2とした。
<評価>
以上のようにして作製した実施例及び比較例のフリップチップ実装モジュールに対して、配線の腐食について評価を行った。評価方法は、各実施例及び比較例の試料を45℃、相対湿度95%の環境下に放置し、配線間に20Vの電圧を印加した。250時間後、及び500時間後にそれぞれ印加配線部の腐食状態を確認し、これを評価した。評価結果を表1に示す。表1において、○は腐食がほとんど確認できない場合を、×は腐食が認められた場合をそれぞれ示す。
以上のようにして作製した実施例及び比較例のフリップチップ実装モジュールに対して、配線の腐食について評価を行った。評価方法は、各実施例及び比較例の試料を45℃、相対湿度95%の環境下に放置し、配線間に20Vの電圧を印加した。250時間後、及び500時間後にそれぞれ印加配線部の腐食状態を確認し、これを評価した。評価結果を表1に示す。表1において、○は腐食がほとんど確認できない場合を、×は腐食が認められた場合をそれぞれ示す。
表1から明らかなように、無機コート層を形成した実施例1や実施例2では、500時間後にも腐食の発生がほとんど見られなかった。これに対して、無機コート層を形成していない比較例1では、250時間が経過した時点で既に腐食の発生が見られた。高分子封止材で封止したが、無機コート層を形成していない比較例2では、250時間経過した時点では腐食は認められなかったが、500時間経過後には腐食の発生が見られた。これらの結果より、無機コート層の形成が腐食防止に効果的であり、腐食を防止した状態を長期間維持できることがわかる。
なお、本発明の内容はこれらに限定されるものではなく、本発明の要旨を逸脱しない範囲でその他の構成を取り得る。
1 チップ部品、2 バンプ、3 基板、4 電極、5 異方性導電膜、6 無機コート層、7 高分子封止材
Claims (7)
- 電極部が形成された基板と、
前記電極部と電気的に接続され、前記基板上に実装されるチップ部品と、
前記基板と前記チップ部品との間に介在し、前記基板と前記チップ部品とを接続する接着剤層とを有し、
少なくとも前記基板の前記電極部及び前記接着剤層が絶縁性の無機コート層により被覆されていることを特徴とする接続構造体。 - 前記無機コート層がスパッタ法で形成されたスパッタ膜であることを特徴とする請求項1記載の接続構造体。
- 前記接着剤層が異方性導電膜により構成されていることを特徴とする請求項1又は請求項2記載の接続構造体。
- 前記チップ部品は、バンプを前記電極部と対向させ、前記接着剤層を介して圧接されて前記基板上に実装されており、
前記無機コート層は、前記接着剤層、前記電極部及び前記チップ部品を被覆していることを特徴とする請求項1乃至請求項3のいずれか1項記載の接続構造体。 - 前記チップ部品は、バンプを前記電極部と対向させ、前記接着剤層を介して圧接されて前記基板上に実装されており、
前記接着剤層及び前記電極部は、高分子封止材により封止され、
上記無機コート層は、前記チップ部品及び前記高分子封止材を被覆していることを特徴とする請求項1乃至請求項3のいずれか1項記載の接続構造体。 - 電極部が形成された基板上に接着剤を介して前記電極部と電気的に接続してチップ部品を実装し、
少なくとも前記チップ部品と電気的に接続される電極部及び前記接着剤からなる接着剤層を絶縁性の無機コート層により被覆することを特徴とする接続構造体の製造方法。 - 前記無機コート層をスパッタ法で形成することを特徴とする請求項6記載の接続構造体の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010085026A JP2010212698A (ja) | 2010-04-01 | 2010-04-01 | 接続構造体及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010085026A JP2010212698A (ja) | 2010-04-01 | 2010-04-01 | 接続構造体及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010212698A true JP2010212698A (ja) | 2010-09-24 |
Family
ID=42972496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010085026A Pending JP2010212698A (ja) | 2010-04-01 | 2010-04-01 | 接続構造体及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010212698A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101294281B1 (ko) | 2011-11-21 | 2013-08-07 | 전자부품연구원 | 컨포멀 코팅 박막을 갖는 반도체 장치 및 그 제조 방법 |
JP2014027277A (ja) * | 2012-07-30 | 2014-02-06 | General Electric Co <Ge> | 表面実装モジュールのための拡散障壁 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1131759A (ja) * | 1997-07-14 | 1999-02-02 | Sony Corp | 吸湿保護膜を有する実装回路基板及び実装回路基板の吸湿保護膜形成方法 |
JP2006098494A (ja) * | 2004-09-28 | 2006-04-13 | Kyocera Corp | 表示装置 |
WO2009113267A1 (ja) * | 2008-03-14 | 2009-09-17 | パナソニック株式会社 | 半導体装置および半導体装置の製造方法 |
-
2010
- 2010-04-01 JP JP2010085026A patent/JP2010212698A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1131759A (ja) * | 1997-07-14 | 1999-02-02 | Sony Corp | 吸湿保護膜を有する実装回路基板及び実装回路基板の吸湿保護膜形成方法 |
JP2006098494A (ja) * | 2004-09-28 | 2006-04-13 | Kyocera Corp | 表示装置 |
WO2009113267A1 (ja) * | 2008-03-14 | 2009-09-17 | パナソニック株式会社 | 半導体装置および半導体装置の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101294281B1 (ko) | 2011-11-21 | 2013-08-07 | 전자부품연구원 | 컨포멀 코팅 박막을 갖는 반도체 장치 및 그 제조 방법 |
JP2014027277A (ja) * | 2012-07-30 | 2014-02-06 | General Electric Co <Ge> | 表面実装モジュールのための拡散障壁 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9035192B2 (en) | Anisotropic conductive adhesive composite and film, and circuit connecting structure including the same | |
JP5690648B2 (ja) | 異方性導電フィルム、接続方法及び接続構造体 | |
TWI509751B (zh) | Bottoming of the filling material and electronic components of the assembly method | |
US9331044B2 (en) | Semiconductor device connected by anisotropic conductive film | |
US20090294046A1 (en) | Anisotropic conductive film and adhesion method thereof | |
JP2016157838A (ja) | 電磁波シールドシート、電磁波シールド性配線回路基板および電子機器 | |
US20110058342A1 (en) | Semiconductor Device | |
JP2017191955A (ja) | 電磁波シールド用積層体、電磁波シールド積層体、電子機器およびその製造方法 | |
KR101791285B1 (ko) | 이방성 도전막 및 그 제조 방법 | |
KR101842855B1 (ko) | 실장체의 제조 방법, 접속 방법 및 이방성 도전막 | |
JP5695881B2 (ja) | 電子部品の接続方法及び接続構造体 | |
JP2007317563A (ja) | 回路接続用接着剤 | |
JP2010212698A (ja) | 接続構造体及びその製造方法 | |
WO2016140326A1 (ja) | 導電用粒子の製造方法、異方性導電接着剤、部品の搭載方法 | |
JP2019024117A (ja) | 電磁波シールド性配線回路基板および電子機器 | |
JP2786734B2 (ja) | 半導体装置 | |
CN203481220U (zh) | 连接结构体 | |
JP2016157920A (ja) | 電磁波シールドシート、電磁波シールド性配線回路基板および電子機器 | |
JP5296116B2 (ja) | 半導体装置 | |
JP2008098646A (ja) | 半導体装置 | |
JPH0491443A (ja) | 半導体装置の製造方法 | |
TW200950606A (en) | Insulated metal base circuit board and hybrid integrated circuit module of using the same | |
KR101227795B1 (ko) | 접속 구조체 | |
WO2012053321A1 (ja) | 高周波モジュール及びその製造方法 | |
JPH1131759A (ja) | 吸湿保護膜を有する実装回路基板及び実装回路基板の吸湿保護膜形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130215 |
|
A977 | Report on retrieval |
Effective date: 20130913 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Effective date: 20130924 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140204 |