KR20140013029A - 플립 칩 설치를 위해 재배치된 수직 콘택들을 가진 led - Google Patents

플립 칩 설치를 위해 재배치된 수직 콘택들을 가진 led Download PDF

Info

Publication number
KR20140013029A
KR20140013029A KR1020137027063A KR20137027063A KR20140013029A KR 20140013029 A KR20140013029 A KR 20140013029A KR 1020137027063 A KR1020137027063 A KR 1020137027063A KR 20137027063 A KR20137027063 A KR 20137027063A KR 20140013029 A KR20140013029 A KR 20140013029A
Authority
KR
South Korea
Prior art keywords
layer
conductive layer
metal
led
led structure
Prior art date
Application number
KR1020137027063A
Other languages
English (en)
Other versions
KR101933001B1 (ko
Inventor
지푸 레이
퀑-힌 헨리 초이
야준 웨이
스테파노 스키아피노
다니엘 알렉산더 스테이거왈드
Original Assignee
코닌클리케 필립스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리케 필립스 엔.브이. filed Critical 코닌클리케 필립스 엔.브이.
Publication of KR20140013029A publication Critical patent/KR20140013029A/ko
Application granted granted Critical
Publication of KR101933001B1 publication Critical patent/KR101933001B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Abstract

발광 다이오드(LED) 구조체는 p 타입 층, 활성층, 및 n 타입 층을 포함하는 반도체 층들을 가진다. p 타입 층은 하단 면을 가지고, n 타입 층은 빛이 방출되는 상단 면을 가진다. 구리층은 p 타입 층의 하단 면과 대향하고 이에 전기적으로 연결된 제1 부분을 가진다. 제1 부분으로부터 구리층의 제2 부분을 분리시키기 위해 유전체 벽은 구리층을 통해 연장되어 있다. 금속 션트는 n 타입 층의 상단 면과 구리층의 제2 부분을 전기적으로 연결한다. p 금속 전극들은 제1 부분에 전기적으로 연결되며, n 금속 전극들은 제2 부분에 전기적으로 연결되어 있으며, 이러한 LED 구조체는 플립 칩을 형성한다. 다른 실시예들의 방법들과 구조들 또한 기술되어 있다.

Description

플립 칩 설치를 위해 재배치된 수직 콘택들을 가진 LED{LED HAVING VERTICAL CONTACTS REDISTRIBUTED FOR FLIP CHIP MOUNTING}
본 발명은 발광 다이오드(LED)에 관한 것으로, 특히 하단 면(bottom surface)에 있는 양 전극들을 서브마운트 전극들에 직접 본딩하는 플립 칩으로서의 LED를 형성하는 기술에 관한 것이다.
플립 칩 LED들은 와이어 본딩을 이용하지 않기 때문에 많은 응용에 바람직하다. 양 전극들은 서브마운트 상의 금속 패드들로의 직접 본딩을 위해 LED의 하단 면에 위치한다. 본딩은 초음파 본딩, 땜납, 도전성 접착제, 또는 다른 수단들에 의해 달성될 수 있다. 빛은 전극들 반대편의 LED의 표면으로 나간다.
일반적인 LED 플립 칩에서, 에피택셜(epitaxial) p 타입 층은 하단 층이며, 하단 애노드 전극과 접해 있다. 활성층 및 p 타입 층의 일부는, 하단 캐소드 전극과의 접촉을 위해 에피택셜 n 타입 층의 아랫면을 노출시키도록 식각되어야 한다. 이 식각은 n 타입 층의 하단 면을 노출시키는 p 타입 층을 통한 분산된 비아(via)들을 생성한다. 그 후, 비아 오프닝(via opening)들은 절연되며, 금속이 오프닝들 내에 퇴적되어 n 타입 층과 접촉하게 된다.
이러한 토포그래피는 일반적으로 활성 이온 종들이 있는 플라즈마 환경에서 반도체 물질의 건식 식각을 통해 이루어진다. 박막 디바이스 내에서의 이러한 구조의 존재로 인해 플라즈마 식각의 정교한 조작이 요구된다. 또한, 콘택(contact) 금속과 접속될 건식 식각된 에피택셜 표면은 플라즈마 내에서의 활동적인 이온 종들의 부딪힘으로 인하여 발생되는 손상에 민감하다. 열과 기계적인 관점에서, 이러한 스텝(step) 구조의 코너들은 샌드위치된 막들 내에서의 스트레스 전달로 인해 오류 시작 중심점이 될 가능성이 크다. 메사(mesa) 또는 비아(via) 구조 위의 막의 성장은 일반적으로 최소 스텝(step) 커버리지를 요구하여, 더 높은 장비 비용과 더 강화된 인 라인(in-line) 프로세스 조작의 요건을 유발한다.
그러므로, 플립 칩 LED들을 형성하기 위한 비아(via)들의 이와 같은 식각은 피하는 것이 바람직할 것이다.
본 발명의 일 실시예에서, LED는 사파이어 성장 기판 위에 형성된 n 타입 층을 가지며, 뒤이어 활성 층과 p 타입 층이 성장된다. 각 층은 복수 개의 층들일 수 있다. 다수의 LED들이 동일한 기판 웨이퍼 위에서 성장되며, 후에 싱귤레이팅될(singulated) 것이다. 여기서 기술된 상기 프로세스는 웨이퍼 레벨 프로세스이다. 아래 요약은 하나의 실시예를 기술한다. 본 발명을 구현하기 위한 다른 방법들도 예측된다.
구리 시드(seed) 층이 p 타입 층의 상단 면(top surface)을 덮으면서 형성된다.
제1 유전체 벽이, 소 라인들(saw lines)이 위치할 웨이퍼 내의 각각의 LED 주변에 형성된다. 이와 동시에, 내부 유전체 벽이 각 LED의 하나의 에지를 따라 형성된다. 벽들 사이의 구역은, 각 LED의 n 타입 층에 대한 상단 콘택과 하단 캐소드 전극 사이에 전기적 연결을 제공하기 위해 구리로 최종적으로 채워질 것이다.
시드층은 p 타입 층과 유전체 벽들 사이의 구역을 덮는 제1 구리 층으로 도금된다.
유전체 층 부분은 이후 내부 유전체 벽으로부터 연장된 구리층의 하단 면에 형성된다. 이 유전체 층 부분은 최종적으로 n 타입 층에 전기적으로 연결된 금 범프(bump)들을 지원하게 될 것이다.
사파이어 기판은 이후 제거되며, 노출된 n 타입 층은 얇아진다.
n 타입 층은 이후 제1 구리층을 훌륭한 식각 스탑(stop)으로 하여, 유전체 벽들 사이의 제1 구리층을 노출시키기 위해 양쪽 유전체 벽들 위쪽과 주변에서 식각된다. 구리층은 이후 p 콘택을 전기적으로 격리시키기 위해 습식 식각을 통해 제거될 수 있다. 또한 n 타입 층의 식각은 웨이퍼 상의 다양한 LED들의 n 타입 층들을 분리하여, 웨이퍼 전체에 걸쳐 분리된 LED 디바이스 유닛들을 형성한다.
유전체 층은 이후 각 LED 유닛의 노출된 p 콘택 금속을 완전히 덮고 측벽을 보호하도록 패터닝될 것이다.
적절한 n 콘택 금속(예: TiN), 접착(adhesion) 층 및 구리 시드층을 웨이퍼의 상단 면 위에 형성하여, 노출된 n 타입 층, 유전체 부분들 및 유전체 벽들 사이의 구리를 덮도록 하며, 포토레지스트(photoresist)는 n 타입 층의 중앙 발광 구역 위에 형성하되 이 층의 에지들과 유전체 부분들 위에는 형성되지 않도록 한다. (각 LED 구역 주변의 링(ring)을 형성하는) 노출된 시드층은 이후 n 콘택을 형성하기 위해 제2 구리 층으로 도금되어서, 유전체 벽들 사이에 분리된 하단 면의 제1 구리층의 부분은 n 층의 상단 에지와 접하는 제2 구리층과 접하게 된다.
노출된 n 타입 층은 빛 추출을 증가하기 위해 러프닝 되며(roughened), 인광체(phosphor) 층을 n 타입 층 위에 퇴적시킨다.
이에 따라, 하단의 제1 구리층은 p 타입 층과 접하는 섹션들과 n 타입 층과 접하는 섹션들로 나누어진다. 이후 금 범프들은 서브마운트 전극들로의 본딩을 위해 n과 p 구리 섹션들 상에 형성된다.
웨이퍼는 이후 각 LED 구역을 둘러싸는 외곽 유전체 벽을 따라, 구분되고(scribed), 나눠(broken)지거나 소잉(sawed)된다.
그러므로, n 금속 전극이 p 타입 층을 통해, 비아를 식각하여 노출된 n 타입 층의 아랫면에 접하는 종래의 LED 플립 칩과 달리, 본 발명의 n 금속 전극은 수직 LED와 같이 n 타입 층의 상단 면에 접한다.
하나의 LED의 n 타입 층과 접하는 제2 구리층이, 인접한 LED의 p 타입 층과 접하는 제1 구리층으로의 전기적인 연결을 형성하도록 하기 위해, 하나의 LED 당 오직 하나의 유전체 벽을 형성함으로써 다수의 LED들을 직렬로 연결할 수 있다.
p 타입 층 내에 식각된 오프닝을 통해, n 타입 층과 접하는 것 대신 n 타입 층의 상단 면에 전기적으로 연결하여 플립 칩들을 형성하는 다른 제조 기술들 또한 기술되어 있다. LED 층들을 성장시키는 데에 이용되는 기술들에 따라, 각 층들의 전도 타입들은 바뀔 수 있다.
본 방법들 및 구조들의 다른 실시예들도 또한 기술되어 있다.
도 1-19는 플립 칩 LED들을 형성하기 위한 본 발명의 하나의 실시예에 따른 프로세스를 거치는 동일한 LED 웨이퍼 부분의 단면도들이며, 이 도면들은 하나의 LED의 오른쪽 에지와 인접한 LED의 왼쪽 에지를 도시한다.
도 20은 웨이퍼의 더 넓은 부분을 도시한다.
도 21은 두 개의 LED를 보여주는 웨이퍼의 일부의 위쪽에서 보는 간단한 도면이다.
도 22는 도 20의 구조의 변형 예를 보여주며, LED들을 직렬로 연결하기 위해 한 LED의 캐소드와 인접한 LED의 애노드 사이에 도전성 통로가 있다.
도 23-25는 여러 제조 단계들에서 하나의 웨이퍼 내의 플립 칩 LED들의 다른 실시예의 단면도들이다.
도 26-28은 도 23-25와 비슷하나, 인접한 LED들을 직렬로 연결하기 위해 유전체 패턴의 변화를 이용한다.
여러 다른 도면들에서 동일한 숫자들로 표시된 구성요소들은 동일하거나 등가적인 것일 수 있다.
도면들은 대체로 하나의 LED의 오른쪽 에지와, 인접한 LED의 왼쪽 에지의 형태를 보여주는 LED 웨이퍼의 일부의 단면도들이다. 도 20-22는 웨이퍼의 더 넓은 부분을 도시한다. 위 도면들은 본 발명의 오직 하나의 실시예만을 도시하며, 어떤 단계들은 생략되었을 수도 있다.
도 1은 사파이어 기판(12) 위에 에피택셜 성장된 종래의 LED 반도체 GaN 층들(10)을 도시하며, 성장된 순서대로, 핵형성(nucleation) 층, 스트레스 완화 층들, n 층들, 활성 층들(빛을 방출함), 이어서 p 층들 및 LED들을 형성하기 위해 이용된 다른 임의의 반도체 층들을 도시한다. 복수의 GaN 층들이 편의상 지금부터 단일 반도체 GaN 층(10)으로 언급될 것이다. 사파이어 기판(12)과 접하는 층(10)의 상단은 LED의 n 면이다. 층(10)의 하단 면(상단 면의 반대)은 LED의 p 면이다. 전류는 LED를 동작시키기 위해 LED의 n 면과 p 면 사이를 흐른다. LED들은 희망하는 피크 파장에 따라 AlInGaN LED들일 수 있다. 다른 한편으로, LED는 GaN으로 형성될 필요는 없으며 임의의 타입의 성장 기판을 이용한 다른 타입의 LED일 수 있다. 본 발명은 임의의 플립칩 LED를 형성하는데에 적용 가능하다.
도 2는 GaN 층(10)의 p 면 위에 퇴적된 금속 p 콘택(14)을 도시한다. p 콘택(14)은 금 또는 다른 고도의 전도성 반사성 층과 같이, 반사성을 갖는 것이 바람직하다. p 콘택(14)은 하부의 p 층들로의 옴 콘택(ohmic contact)을 형성한다. p 콘택(14)은 이후 인접한 LED 영역들 사이에서 GaN 층(10) 부분을 노출시키기 위해, 일반적인 리소그래픽(lithographic) 기술을 이용하여 패터닝된다.
도 3은 p 콘택(14)으로부터의 Au 전자 이동을 완화하기 위해 p 콘택(14) 위에 퇴적된 금속 보호 시트(sheet) 층(18)을 도시한다. 이러한 보호 시트 물질들은 잘 알려져 있다. 하나의 실시예에서, 보호 시트 층(18)은 니켈을 포함하고 복수의 층들로 형성될 수 있다. 보호 시트 층(18)은 퇴적과 식각으로 형성되거나 또는 도금 프로세스로 형성될 수 있다.
도 4는 CVD, 스퍼터링 등의 잘 알려진 여러 방법을 이용하여 전체 웨이퍼 위에 퇴적된 구리 시드 층(20)을 도시한다. 시드 층(20)은 금속 p 콘택(14)으로 덮인 구역들 사이의 GaN 층(10)의 p 면의 구역과 접하며 덮고 있다.
도 5는 노출된 GaN 층(10) 위에 형성된 유전체 벽들(21/22)을 도시한다. 내부 벽(21)은, 구리 배선이 GaN 층(10) 내의 n 층의 상단 면과 접하게 될, 웨이퍼 위의 각 LED 구역의 적어도 한쪽을 따라 형성된다. 외부 벽(22)은 소(saw) 라인들을 따라 각 LED 구역을 둘러싸도록 형성된다. 유전체 벽들(21/22)은 산화물, 포토레지스트, 또는 임의의 다른 타입의 유기 유전체로서 퇴적될 수 있으며, 일반적인 방법으로 패터닝될 수 있다. 유전체 벽들(21/22)의 높이는 아래에 기술된 구리 도금 층의 의도된 높이보다 약간 높다. 유전체 벽들(21/22) 사이의 영역은 GaN 층(10)의 상단의 n 면으로의 도전성 통로를 제공하기 위해 구리로 최종적으로 채워질 것이다.
도 6은 유전체 벽들(21/22)의 두께보다 얇게 구리(24)로 도금된 시드 층(20)을 도시한다. 여러 잘 알려진 전기도금 방법들이 이용될 수 있다. 구리(24)는 p 콘택(14) 위로 열 전달과 전류 퍼짐에 유리하다. 다른 금속들과 퇴적 방법들도 이용될 수 있다.
도 7은 n 금속 전극들을 위한 구리(24) 위에 절연된 패드를 제공하도록 패터닝된 제2 유전체 층(26)을 도시한다. 유전체 층(26)은 유전체 벽들(21/22)을 형성하는데 이용된 것과 동일한 물질일 수 있다. 유전체 층(26)은 사각형의 LED 구역의 오직 한 에지를 따라 연장될 수 있다. 다른 실시예에서는, n 금속 전극들을 지원하기 위한 유전체 층(26)이, 예상되는 LED 전류들과 다른 요인들에 따라 하단 면의 거의 대부분에 걸쳐 그 위에 형성될 수 있다.
도 8은 사파이어 기판(12)이 제거되고 GaN 층(10)이 얇아진 것을 도시한다. 기판(12)은 레이저 제거(lift-off), 기계적인 연마(polishing), 식각 또는 임의의 다른 적절한 방법을 통해 제거될 수 있다. 유사하게, GaN 층(10)도 기계적인 연마, 식각 또는 임의의 다른 적절한 방법들을 통해 얇게될 수 있다.
도 9는 일반적인 방법들을 이용하여 유전체 벽들(21/22) 위로 식각된 GaN 층(10)을 도시한다. 이로써 각 LED의 GaN 층(10)을 분리시킨다. 시드 층(20)과 임의의 장벽 층은 오프닝 내에 남아있으며 식각을 시켜야 한다.
도 10은 일반적인 방법들을 이용하여 식각된 노출된 시드 층(20)과 장벽 층을 보여주며, 유전체 벽들(21/22)은 유전체 벽들(21/22) 사이의 구리(24)가 보호 시트 층(18)을 통해 p 콘택(14)과 전기적으로 접촉하는 구리(24)로부터 절연되게 해준다. 구리(40)는 구리(24)의 한 부분으로서 유전체 벽들(21/22) 사이에서 분리된다.
도 11은 p 콘택(14)과 전기적으로 접촉하는 노출된 구리(24) 부분 위에 퇴적되고 패터닝된 SiNx(30)의 유전체 층을 도시한다. SiNx(30)는 구리 n 금속이 형성될 모든 구역에 연장되어 있다. 사각형 LED에 대하여, n 금속이 LED 칩의 주변부 전체 주위로 연장되는 것이 균일한 전류 퍼짐에 유리하다. 그러므로, SiNx(30)는 LED 구역의 주변부를 따라 작은 사각형을 형성할 것이다. 다른 실시예들에서는, n 금속이 전류 퍼짐을 위한 다른 패턴들일 수도 있다.
도 12는 GaN 층(10)의 n 면, SiNx(30), 유전체 벽들(21/22) 및 노출된 구리(24) 위에 형성된 구리 시드 층(32)(이는 임의의 적절한 금속 장벽 층을 포함함)을 도시한다.
도 13은 구리로 도금되지 않은 모든 영역을 덮도록 패터닝된 포토레지스트 층(34)을 도시하며, 이는 n 금속의 일부가 아닌 모든 영역이다.
도 14는 구리 층(38)으로 도금된 노출된 시드 층(32)을 도시하며, 구리(38)가 유전체 벽들(21/22) 사이의 구리(40)와 좌측 LED의 GaN 층(10)의 n 면 사이의 연결을 형성하게 해준다. 사각형 구리 링이 웨이퍼 내의 각 LED 주변에 형성되며, 링은 유전체 벽들(21/22) 사이의 구리(40)에 링의 오른쪽 편을 따라 전기적으로 연결된다. 도금 후에 포토레지스트(34)는 벗겨지며, GaN 층(10) 위의 노출된 시드 층(32)은 빛이 통과할 수 있도록 식각된다.
도 15는 빛 추출을 개선하기 위해서 광 전기화학적(PEC) 식각에 의해 러프닝된 GaN 층(10)의 표면(42)의 n 표면의 노출된 부분과 전기영동(electrophoresis) 또는 다른 퇴적 방식 등에 의해 웨이퍼 위에 퇴적된 인광체(44)를 도시한다.
도 16은 유전체 물질 위를 포함하여 웨이퍼의 하단 p 면 위에 형성된 금속 장벽 층/시드 층(48)을 도시한다.
도 17은 금 범프 전극 패턴을 규정하기 위해 시드 층(48) 위에 패터닝된 포토레지스트 층(50)을 도시한다. 포토레지스트(50)는 후속 구리 도금이 p 전극과 n 전극을 합선시키는 것을 막기 위해 유전체 층(26)의 에지를 덮으며, 구리 도금이 소(saw)/싱귤레이션 라인을 따라 위치하는 것을 막기 위해 최우측 유전체 벽(22)을 덮는다.
도 18은 서브마운트의 금속 패드들로의 연결을 위한 금 범프들(54)의 어레이를 형성하기 위해 금으로 (또는 여러 금속 층들로) 도금된, 노출된 시드 층(48)을 도시한다.
도 19는 포토레지스트(50)가 벗겨져 있고 n 전극을 형성하는 유전체 층(26)상의 금 범프들(54)을 p 전극을 형성하는 금 범프들(54)로부터 전기적으로 절연시키기 위해 식각된 유전체 층(26)의 왼쪽 에지 근처의 시드 층(48)을 도시한다. 또한 (각 LED 구역을 둘러싸는) 최우측 유전체 벽(22) 위의 시드 층(48)은 소(saw) 라인에 있는 금속을 피하기 위해 식각된다(금속 뜯어짐과 옆으로 벗어난 금속 에지들을 피한다).
도 20은 각 LED를 둘러싸는 유전체 벽(22)을 통과하는 스크라이브(scribe)/소(saw) 라인들(58)을 보여주는 LED 웨이퍼의 더 넓은 부분을 도시한다. 도 20은 또한 p 콘택/전극 구역(60)과 n 콘택/전극 구역(62)을 도시한다. n 콘택/전극 구역(62)은, GaN 층(10)을 둘러싸고 있는 구리가 매우 높은 전도율을 가지므로 LED의 오직 한 면을 따라 연장될 수 있다.
도 21은 두 개의 LED들을 위한 웨이퍼 일부를 위에서 본 간단한 그림으로서, GaN 층(10)의 n 면의 주변부를 둘러싸는 링을 형성하여 LED의 n 타입 GaN 층(10)에 전기적으로 접촉하는 구리(38)를 도시한다. LED의 적어도 한 면을 따라 있는 상호연결 구리(40)(구리(38)의 아래쪽)는 "상단"의 구리(38)를 하단 측의 n 콘택/전극 금 범프들(54)에 전기적으로 연결한다. 하나의 웨이퍼 위에 수천 개의 동일한 LED들이 형성될 수 있으며, 각 LED는 1mm2 대의 넓이를 가진다.
도 22는 도 20의 구조의 변형으로서, 도 5-20의 오른쪽 유전체 벽(22)이 형성되지 않아서, LED들을 직렬로 연결하기 위해 그 LED의 n 타입 GaN 층(10)과 연결된 그 LED의 상단 구리(38)와, 인접한 LED의 p 타입 GaN 층(10)과 연결된 그 인접한 LED의 하단 구리(24) 사이에 전도 통로가 있다. 전자들의 흐름은 파선(dashed line)(66)으로 표시된다. 임의의 개수의 LED들이 직렬로 연결될 수 있다. 직렬로 연결된 LED들은 이후 하나의 그룹으로 싱귤레이팅된다(singulated). 위 그룹은 선택하기에 따라 도 20의 벽(22)과 유사하게 유전체 벽으로 둘러싸일 수 있으며, 유전체 벽은 소 라인(saw line)을 규정하는데, 이 소 라인 위에는 금속을 통한 소잉(sawing)을 피하기 위해 어떠한 금속도 형성되지 않는다.
도 23은 웨이퍼 내의 플립 칩 LED들의 다른 실시예를 도시한다. 하나의 LED와 인접한 LED의 일부가 웨이퍼 내에서 보인다. 여러 프로세스 단계들은 위에 기술된 것들과 같고, 이러한 자세한 내용들은 반복되지 않을 것이다. GaN n 타입 층(70), GaN 활성 층(72) 및 GaN p 타입 층(74)을 사파이어 기판(도시하지 않음) 위에 에피택셜 성장시킨다. 기판은 제거된다. 반사성의 금속 p 콘택(76)(예: 금)은 p 타입 층(74) 위에 형성되고, 금속 보호층(78)은 p 콘택(76) 위에 형성된다. 웨이퍼는 이후 LED들을 격리시키기 위해 LED 구역들 사이에 트렌치들(80)을 형성하도록 식각된다.
질화 규소와 같은 유전체 층(82)은 웨이퍼 표면 위에 퇴적되고 도전성 보호 층(78)의 부분들을 노출시키도록 패터닝된다. 구리 시드 층(86)은 유전체 층(82)과 노출된 보호 층(78) 위에 형성된다.
그 후, 유전체 벽들(88)은 구리층이 후속하여 퇴적된 이후에 p 타입 층과 n 타입 층을 격리시키기 위해 형성된다. LED들이 사각형 모양임을 가정한다면, 각 LED와 연관된 벽들(88)은 사각형으로 형성된다.
시드 층(86)은 유전체 벽들(88)의 높이보다 약간 작은 두께로 구리(90)로 도금된다. 구리(90)의 하단 면은 그 위에 형성된 금속 장벽 층(도시하지 않음)을 가진다. 금 콘택/전극 패드들(94, 96) 또는 금속 범프들이 각각 p 와 n 플립 칩 콘택들을 위한 장벽 층 위에 퇴적된다. 패드들(94, 96)은 서브마운트의 패드들에 직접적으로 본딩될 수 있다.
도 24는 유전체 층(82)이 n 타입 층(70)을 둘러싸는 구리(90)를 노출시키도록 식각되고 알루미늄 층(98)이 n 타입 층(70)과 구리(90)를 연결하기 위해 퇴적되고 패터닝된 후의 도 23의 구조를 도시한다. 패터닝된 알루미늄 층(98)은 n 전극 패드(96)와 n 타입 층(70) 사이에 전류를 흐르게 하기 위한 션트의 역할을 한다. 그러므로, 하단의 구리(90)는 n 타입 층(70)의 아랫면으로의 통로를 얻기 위해 p 타입 층(74)내에 형성되는 비아들 없이, p 타입 층(74)과 n 타입 층(70)으로의 플립 칩 연결을 제공한다. 그러므로, p 타입 층(74) 내의 비아들을 형성하는 데에 따른 문제점들을 피할 수 있다.
도 25는 LED들의 발광 면들 위에 형성되는 인광체 층(100)이 있는 도 24의 구조를 도시한다.
도 26-28은, 유전체 벽들(102)이 각 LED의 n 과 p 타입 층들을 완전히 분리시키지 않고 인접한 LED들의 p 타입 층들(74) 만을 분리시키는 것을 제외하고는 도 23-25와 같다. 알루미늄 층(98)과 구리(90)는 하나의 LED의 n 타입 층(70)과 인접한 LED의 p 타입 층(74) 사이의 직렬 통로를 형성한다. 패터닝된 알루미늄 층(98)은 직렬연결된 옆 LED에 인접한 LED의 임의의 옆면을 따라 하나의 스트립을 형성할 수 있다. 웨이퍼 내의 어떠한 개수의 플립 칩 LED들도 이러한 방법으로 직렬 연결될 수 있다. 직렬로 된 LED들은 이후 하나의 그룹으로 싱귤레이팅된다. 직렬로 된 LED들은 사각형 그룹 또는 스트립과 같이 어떠한 구성으로도 될 수 있다.
그러므로, n 타입 층의 아랫면으로의 통로를 얻기 위한 p 타입 층을 거치는 비아들을 형성할 필요없이 플립 칩 LED들을 형성하는 여러 방법이 기술되었다. 여러 실시예들에서의 n 타입 층으로의 통로는 n 타입 층을 위한 하단 전극들과 전기적으로 연결된 금속 션트에 의해 n 타입 층의 상단 면을 통한다.
위와 같이 자세하게 본 발명을 기술하였으므로, 본 기술 분야에 숙련된 사람들은 본 개시물이 주어질 경우 여기에 기술된 진보적 개념의 정신에서 벗어나지 않으면서 본 발명에 대해 수정할 수 있음을 이해할 수 있을 것이다. 그러므로 기술된 특정한 실시예들은 본 발명의 범위가 제한되도록 의도한 바가 아님을 밝힌다.

Claims (20)

  1. 발광 다이오드(LED) 구조체로서,
    제1 도전층, 활성층 및 제2 도전층을 포함하는 반도체 층들 - 상기 제1 도전층은 하단 면(bottom surface)을 가지고 있고, 상기 제2 도전층은 빛이 방출되는 상단 면(top surface)을 가짐-;
    상기 제1 도전층의 상기 하단 면과 대향하며 이에 전기적으로 연결되어 있는 제1 부분을 가지는 제1 금속층;
    상기 제1 금속층의 제2 부분을 상기 제1 부분으로부터 분리(isolate)시키기 위해 상기 제1 금속층을 통해 연장되어 있는 제1 유전체 부분;
    상기 제1 금속층의 상기 제2 부분을 상기 제2 도전층의 상기 상단 면에 전기적으로 연결시키는 금속 션트(metal shunt);
    상기 제1 금속층의 상기 제1 부분에 전기적으로 연결된 하나 이상의 제1 전극들; 및
    상기 LED 구조체가 플립 칩을 형성하도록 상기 제1 금속층의 상기 제2 부분에 전기적으로 연결되어 있는 하나 이상의 제2 전극들
    을 포함하는 LED 구조체.
  2. 제1항에 있어서, 상기 제2 도전층의 상기 상단 면을 제외한 다른 부분과 상기 금속 션트를 분리시키는 제2 유전체 부분을 더 포함하는 LED 구조체.
  3. 제2항에 있어서,
    상기 제1 금속층의 상기 제1 부분의 단면을 따라 있는 제3 유전체 부분을 더 포함하며,
    상기 제2 전극들 중 하나 이상은, 상기 제1 금속층의 상기 제2 부분과 전기적으로 접촉되고 상기 제3 유전체 위에 형성되는 LED 구조체.
  4. 제1항에 있어서, 상기 제1 도전층, 상기 활성층 및 상기 제2 도전층은 상기 제1 유전체 부분과 상기 제1 금속의 상기 제2 부분 위에서 제거된 LED 구조체.
  5. 제1항에 있어서, 상기 제1 도전층, 상기 활성층 및 상기 제2 도전층은 적어도 상기 제1 금속의 상기 제2 부분 위에서 제거된 LED 구조체.
  6. 제1항에 있어서, 상기 제1 금속층은 제1 도금된 구리층인 LED 구조체.
  7. 제6항에 있어서, 상기 금속 션트는 제2 도금된 구리층인 LED 구조체.
  8. 제1항에 있어서, 상기 제2 도전층의 적어도 하나의 에지를 따라 형성되고, 상기 제2 도전층의 상기 상단 면을 제외한 다른 부분과 상기 금속 션트를 분리시키는 제2 유전체 부분을 더 포함하는 LED 구조체.
  9. 제8항에 있어서, 상기 금속 션트는 상기 제2 유전체 부분 위에 놓이며, 상기 제2 도전층의 상기 상단 면과 전기적으로 접촉되고, 상기 금속 션트는 상기 제2 도전층의 상기 상단 면의 주변을 따라 형성되는 LED 구조체.
  10. 제1항에 있어서, 상기 제1 도전층은 p 타입 층이며, 상기 제2 도전층은 n 타입층인 LED 구조체.
  11. 제10항에 있어서, 상기 LED 구조체는 GaN 기반 LED 구조체인, LED 구조체.
  12. 플립 칩 LED 구조체를 형성하는 방법으로서,
    성장 기판을 제공하는 단계;
    제1 도전층, 활성층, 및 제2 도전층을 포함하는 반도체 층들을 상기 성장 기판 상에서 에피택셜 성장시키는 단계 - 상기 제1 도전층은 하단 면을 가지며, 상기 제2 도전층은 빛이 방출되는 상단 면을 가짐 -;
    상기 제1 도전층의 상기 하단 면에 대향하는 제1 유전체 부분을 형성하는 단계;
    상기 제1 도전층의 상기 하단 면에 제1 금속층을 퇴적(depositing)시키는 단계 - 상기 제1 금속층은, 상기 제1 유전체 부분이 위치한 상기 제1 도전층의 하단 면에는 퇴적되지 않음 -;
    상기 성장 기판을 제거하는 단계;
    상기 제1 유전체 부분 위의 적어도 상기 제1 도전층, 상기 활성층, 및 상기 제2 도전층을 식각하여, 상기 제1 유전체 부분이 상기 제1 금속층의 제1 부분과 상기 제1 금속층의 제2 부분을 전기적으로 분리시키도록 하는 단계 - 상기 제1 금속층의 상기 제1 부분은 상기 제1 도전층과 대향하며 이에 전기적으로 접촉되어 있음 -;
    상기 제1 금속층의 상기 제2 부분을 상기 제2 도전층의 상기 상단 면에 전기적으로 연결하는 금속 션트를 형성하는 단계;
    상기 제1 금속층의 상기 제1 부분에 전기적으로 연결된 하나 이상의 제1 전극들을 형성하는 단계; 및
    상기 LED 구조체가 플립 칩을 형성하도록 상기 제1 금속층의 상기 제2 부분에 전기적으로 연결되는 하나 이상의 제2 전극들을 형성하는 단계
    를 포함하는 방법.
  13. 제12항에 있어서, 상기 성장 기판은 복수의 LED 구조체들을 지지하는 웨이퍼이고, 상기 방법은,
    상기 복수의 LED 구조체들을 서로 분리하기 위한 싱귤레이션(singulation) 라인들을 정의하는 영역들을 따라 제2 유전체 부분을 형성하는 단계를 더 포함하고, 상기 제1 유전체 부분과 상기 제2 유전체 부분은 이들 둘 사이에 있는 상기 제1 금속층의 상기 제2 부분과 대향하는 벽들을 형성하는 방법.
  14. 제12항에 있어서, 상기 성장 기판 위에 복수의 LED 구조체들이 형성되며, 하나의 LED 구조체의 상기 제2 도전층의 상기 상단 면에 접촉하는 상기 금속 션트는, 인접한 LED 구조체의 상기 제1 금속층의 상기 제1 부분과 전기적으로 연결되어서, 상기 하나의 LED 구조체와 상기 인접한 LED 구조체는 직렬로 전기적으로 연결되는 방법.
  15. 제12항에 있어서, 상기 제1 유전체 부분으로부터 적어도 상기 제2 도전층의 상기 상단 면으로 연장되는 제2 유전체 부분을 형성하는 단계를 더 포함하며, 상기 제2 유전체 부분은 상기 금속 션트를 상기 제2 도전층의 상기 상단 면을 제외한 다른 부분과 분리시키는 방법.
  16. 제15항에 있어서,
    상기 제1 금속층의 상기 제1 부분의 단면을 따라 있는 제3 유전체 부분을 형성하는 단계; 및
    상기 제1 금속층의 상기 제2 부분과 전기적으로 접촉하며 상기 제3 유전체 위에 있는 하나 이상의 상기 제2 전극들을 형성하는 단계
    를 더 포함하는 방법.
  17. 제12항에 있어서, 상기 제1 금속층을 퇴적시키는 단계는 구리층을 전기 도금하는 단계를 포함하는 방법.
  18. 제12항에 있어서,
    상기 제1 유전체 부분으로부터 적어도 상기 제2 도전층의 상기 상단 부분까지 연장되는 제2 유전체 부분을 형성하는 단계 - 상기 제2 유전체 부분은 상기 제2 도전층의 상기 상단 면을 제외한 다른 부분과 상기 금속 션트를 분리시킴 -
    를 더 포함하며,
    상기 금속 션트를 형성하는 단계는, 상기 제2 유전체 부분 위 및 상기 제2 도전층의 상기 상단 면의 주변을 따라 상기 금속 션트를 형성하는 단계를 포함하는 방법.
  19. 제12항에 있어서, 상기 제1 도전층은 p 타입 층이며, 상기 제2 도전층은 n 타입 층인 방법.
  20. 제12항에 있어서, 상기 LED 구조체는 GaN 기반 LED 구조체인 방법.
KR1020137027063A 2011-03-14 2012-02-28 플립 칩 설치를 위해 재배치된 수직 콘택들을 가진 led KR101933001B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201161452181P 2011-03-14 2011-03-14
US61/452,181 2011-03-14
PCT/IB2012/050915 WO2012123840A1 (en) 2011-03-14 2012-02-28 Led having vertical contacts redistributed for flip chip mounting

Publications (2)

Publication Number Publication Date
KR20140013029A true KR20140013029A (ko) 2014-02-04
KR101933001B1 KR101933001B1 (ko) 2018-12-27

Family

ID=45937460

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137027063A KR101933001B1 (ko) 2011-03-14 2012-02-28 플립 칩 설치를 위해 재배치된 수직 콘택들을 가진 led

Country Status (7)

Country Link
US (3) US9246061B2 (ko)
EP (1) EP2686892B1 (ko)
JP (1) JP5932851B2 (ko)
KR (1) KR101933001B1 (ko)
CN (2) CN106058028B (ko)
TW (3) TW201301562A (ko)
WO (1) WO2012123840A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013103079A1 (de) * 2013-03-26 2014-10-02 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
TWI548124B (zh) * 2013-05-27 2016-09-01 崴發控股有限公司 覆晶式發光二極體元件及其封裝結構
DE102013107531A1 (de) * 2013-07-16 2015-01-22 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
CN110635009B (zh) * 2013-07-18 2023-03-31 亮锐控股有限公司 高度反射倒装芯片led管芯
JP6637886B2 (ja) * 2013-11-19 2020-01-29 ルミレッズ ホールディング ベーフェー 半導体発光デバイスおよび半導体発光デバイスを製造する方法
DE112014006625T5 (de) * 2014-04-29 2017-02-09 Enraytek Optoelectronics Co., Ltd. Vertikales LED-Array-Element, das LED epitaktische Strukturen mit einem LED-Paket-Substrat integriert
US9343633B1 (en) 2014-10-31 2016-05-17 Mikro Mesa Technology Co., Ltd. Light-emitting diode lighting device
US9601659B2 (en) * 2015-01-06 2017-03-21 Apple Inc. LED structures for reduced non-radiative sidewall recombination
US9484492B2 (en) * 2015-01-06 2016-11-01 Apple Inc. LED structures for reduced non-radiative sidewall recombination
US9865772B2 (en) * 2015-01-06 2018-01-09 Apple Inc. LED structures for reduced non-radiative sidewall recombination
US10270008B2 (en) 2015-03-16 2019-04-23 Seoul Viosys Co., Ltd. Light emitting element including metal bulk
DE102015114587A1 (de) * 2015-09-01 2017-03-02 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement und Verfahren zu dessen Herstellung
US10898725B2 (en) 2018-11-26 2021-01-26 International Business Machines Corporation Integrated optogenetic device with light-emitting diodes and glass-like carbon electrodes
CN113594321B (zh) * 2021-04-05 2023-12-01 常州纵慧芯光半导体科技有限公司 一种半导体光源及其驱动电路

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791119B2 (en) * 2001-02-01 2004-09-14 Cree, Inc. Light emitting diodes including modifications for light extraction
TW492202B (en) 2001-06-05 2002-06-21 South Epitaxy Corp Structure of III-V light emitting diode (LED) arranged in flip chip configuration having structure for preventing electrostatic discharge
US6995032B2 (en) * 2002-07-19 2006-02-07 Cree, Inc. Trench cut light emitting diodes and methods of fabricating same
JP4602079B2 (ja) * 2002-07-22 2010-12-22 クリー・インコーポレーテッド バリア層を含む発光ダイオードおよびその製造方法
TW577184B (en) 2002-12-26 2004-02-21 Epistar Corp Light emitting layer having voltage/resistance interdependent layer
WO2005050597A1 (en) * 2003-11-14 2005-06-02 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
US8835937B2 (en) * 2004-02-20 2014-09-16 Osram Opto Semiconductors Gmbh Optoelectronic component, device comprising a plurality of optoelectronic components, and method for the production of an optoelectronic component
JP4116587B2 (ja) * 2004-04-13 2008-07-09 浜松ホトニクス株式会社 半導体発光素子及びその製造方法
US20050274970A1 (en) * 2004-06-14 2005-12-15 Lumileds Lighting U.S., Llc Light emitting device with transparent substrate having backside vias
TWI244748B (en) 2004-10-08 2005-12-01 Epistar Corp A light-emitting device with a protecting structure
CN1909238B (zh) * 2005-08-03 2010-11-03 三星电机株式会社 具有保护元件的发光装置及该发光装置的制造方法
EP1750309A3 (en) 2005-08-03 2009-07-29 Samsung Electro-mechanics Co., Ltd Light emitting device having protection element
US7994514B2 (en) * 2006-04-21 2011-08-09 Koninklijke Philips Electronics N.V. Semiconductor light emitting device with integrated electronic components
JP2008135694A (ja) * 2006-10-31 2008-06-12 Hitachi Cable Ltd Ｌｅｄモジュール
US9159888B2 (en) * 2007-01-22 2015-10-13 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
US7759670B2 (en) * 2007-06-12 2010-07-20 SemiLEDs Optoelectronics Co., Ltd. Vertical LED with current guiding structure
US8536584B2 (en) * 2007-11-14 2013-09-17 Cree, Inc. High voltage wire bond free LEDS
US8878219B2 (en) * 2008-01-11 2014-11-04 Cree, Inc. Flip-chip phosphor coating method and devices fabricated utilizing method
JP5123269B2 (ja) * 2008-09-30 2013-01-23 ソウル オプト デバイス カンパニー リミテッド 発光素子及びその製造方法
KR101017395B1 (ko) * 2008-12-24 2011-02-28 서울옵토디바이스주식회사 복수개의 발광셀들을 갖는 발광 소자 및 그것을 제조하는 방법
JP5588882B2 (ja) * 2008-12-28 2014-09-10 有限会社Ｍｔｅｃ 発光ダイオードモジュール
TWI414088B (zh) * 2009-12-16 2013-11-01 Epistar Corp 發光元件及其製造方法
KR101106151B1 (ko) * 2009-12-31 2012-01-20 서울옵토디바이스주식회사 발광 소자 및 그것을 제조하는 방법
US8653542B2 (en) * 2011-01-13 2014-02-18 Tsmc Solid State Lighting Ltd. Micro-interconnects for light-emitting diodes

Also Published As

Publication number Publication date
JP5932851B2 (ja) 2016-06-08
JP2014508426A (ja) 2014-04-03
US20130334563A1 (en) 2013-12-19
TW201631810A (zh) 2016-09-01
US20160126408A1 (en) 2016-05-05
TW201826576A (zh) 2018-07-16
US20180019370A1 (en) 2018-01-18
WO2012123840A1 (en) 2012-09-20
TW201301562A (zh) 2013-01-01
TWI612696B (zh) 2018-01-21
EP2686892A1 (en) 2014-01-22
KR101933001B1 (ko) 2018-12-27
EP2686892B1 (en) 2019-10-02
US9246061B2 (en) 2016-01-26
TWI683457B (zh) 2020-01-21
CN103415935A (zh) 2013-11-27
CN106058028A (zh) 2016-10-26
CN106058028B (zh) 2019-03-29
US9722137B2 (en) 2017-08-01
CN103415935B (zh) 2016-09-14

Similar Documents

Publication Publication Date Title
US9722137B2 (en) LED having vertical contacts redistributed for flip chip mounting
US11843087B2 (en) Vertical solid-state transducers and high voltage solid-state transducers having buried contacts and associated systems and methods
CN100416877C (zh) 用于制造垂直结构的发光二极管的方法
CN108963051B (zh) 发光二极管封装件
US8236584B1 (en) Method of forming a light emitting diode emitter substrate with highly reflective metal bonding
TWI569469B (zh) 用於覆晶發光二極體之ｐ－ｎ分離金屬填充
US20130214294A1 (en) Light emitting device with planar current block structure
RU2523777C2 (ru) Продолжение контактных площадок до края кристалла с электрической изоляцией
TW201547053A (zh) 形成發光裝置的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant