JP5932851B2 - Ｌｅｄ構造体及びその形成方法 - Google Patents

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Description

本発明は、発光ダイオード（ＬＥＤ）に関し、特に、サブマウント電極に直接接合するために両電極が底面にあるフリップチップとしてＬＥＤを形成する技術に関する。
フリップチップＬＥＤは、ワイヤボンディングを使用しないため、多くの用途に魅力的である。サブマウント上の金属パッドに直接接合するために両電極がＬＥＤの底面に位置付けられている。接合は、超音波接合、はんだ、導電性接着剤又は他の手段によって達成される。光は、ＬＥＤの電極とは反対側の表面から出る。
一般的なＬＥＤフリップチップでは、エピタキシャルｐ型層が底層であり、底部アノード電極によって接触される。ｐ型層及び活性層の一部は、底部カソード電極によって接触されるためにエピタキシャルｎ型層の裏面を露出するようにエッチングされなければならない。このエッチングによって、ｐ型層を通って、ｎ型層の底面を露出する分散配置されたビアが作成される。次に、このビア開口は絶縁され、当該開口内にｎ型層に接触するための金属が堆積される。
このようなトポグラフィは、通常、活性イオン種を有するプラズマ環境における半導体材料のドライエッチによって達成される。薄膜デバイス内にこのような構造体があることによって、プラズマエッチングの正確な制御が必要となる。更に、コンタクト金属と整合させられるドライエッチングされたエピタキシャル面は、プラズマ中のエネルギーイオン種の衝突によりもたらされる損傷に敏感である。熱的及び機械的観点から、このようなステップ構造体の角は、間に挟まれた膜内での応力分布の結果、欠陥が生じる中心点となる傾向がある。メサ又はビア構造体上での膜成長は、通常、ステップカバレッジを最小限とすることが求められ、これにより、機器コストはより高くなり、インライン工程制御の要件がより厳しくなる。
したがって、フリップチップＬＥＤを形成するための斯様なビアのエッチングを回避することが望ましい。
本発明の一実施形態では、ＬＥＤは、サファイア成長基板上に形成されたｎ型層を有し、次に、活性層及びｐ型層が成長させられる。各層は、複数の層であってよい。多くのＬＥＤが同じ基板ウェーハ上で成長させられ、後に分離させられる。本明細書にて説明される工程は、ウェーハレベル工程である。以下の概要は１つの実施形態を説明する。本発明を実施する他の方法も想到される。
銅シード層が、ｐ型層の上面を覆うように形成される。
第１の誘電体壁がウェーハにおける各ＬＥＤの周りで切断線が付けられる箇所に形成される。同時に、内側誘電体壁も各ＬＥＤの１つの端に沿って形成される。これらの壁間の領域は、各ＬＥＤの底部カソード電極とｎ型層の上部コンタクトとの間に電気的接続を提供するように、最終的には銅が充填される。
シード層は、ｐ型層と誘電体壁間の領域とを覆う第１の銅層でめっきされる。
次に、誘電体層部が、内側の誘電体壁から延在する銅層の底面に形成される。この誘電体層部は、最終的には、ｎ型層に電気的に接続される金バンプを支持する。
次に、サファイア基板は除去され、露出されたｎ型層は薄くされる。
次に、ｎ型層は、両方の誘電体壁上及びその周りでエッチングされて、誘電体壁間の第１の銅層を露出し、当該第１の銅層は良好なエッチストップとなる。銅層は、次に、ｐコンタクトを電気的に絶縁するようにウェットエッチによって除去される。ｎ型層のエッチングによって、ウェーハ上の様々なＬＥＤのｎ型層も分離され、ウェーハ全体に絶縁されたＬＥＤデバイスユニットが形成される。
次に、側壁を保護し、各ＬＥＤユニットの露出されたｐコンタクト金属を完全に覆うように誘電体層がパターニングされる。
露出されたｎ型層、誘電体部、及び誘電体壁間の銅を覆うように、適切なｎコンタクト金属（例えばＴｉＮ）、接着層、及び銅シード層がウェーハの上面上に形成され、フォトレジストがｎ型層の中心の発光領域を覆うがその端と誘電体部は覆わないように形成される。露出されたシード層（各ＬＥＤ領域の周りにリングを形成する）は、次に、ｎコンタクトを形成するように第２の銅層でめっきされ、これにより、誘電体壁間で絶縁された底面上の第１の銅層の部分は、ｎ層の上端に接触する第２の銅層に接触する。
露出されたｎ型層は光抽出を増大させるために粗面化され、蛍光体層がｎ型層上に堆積される。
したがって、下の第１の銅層は、ｐ型層に接触するセクションとｎ型層に接触するセクションとに分割される。次に、サブマウント電極に接合するためのｎ及びｐ銅セクション上に金バンプが形成される。
次に、ウェーハは分離されて、各ＬＥＤ領域を囲む外側の誘電体壁に沿って割られる又は切断される。
したがって、ｐ型層を通るビアをエッチングすることによって露出されたｎ型層の裏面にｎ金属電極コンタクトが接触する従来技術のＬＥＤフリップチップとは対照的に、本発明におけるｎ金属電極は、垂直ＬＥＤのようにｎ型層の上面に接触する。
隣接ＬＥＤのｐ型層に接触する第１の銅層への電気的接続を形成するために１つのＬＥＤのｎ型層に第２の銅層を接触させるように、ＬＥＤ毎に誘電体壁を１つだけ形成することによって、複数のＬＥＤを直列に接続することができる。
ｐ型層にエッチングで作られた開口を介してｎ型層に接触するのではなく、ｎ型層の上面に電気的に接触することによってフリップチップを形成する他の製造技術も説明される。層の伝導性のタイプは、ＬＥＤ層を成長させるために使用される技術に依存して反対にされてもよい。
方法及び構造体の他の実施形態も説明される。
図１は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図２は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図３は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図４は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図５は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図６は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図７は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図８は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図９は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図１０は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図１１は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図１２は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図１３は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図１４は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図１５は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図１６は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図１７は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図１８は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図１９は、フリップチップＬＥＤを形成するように本発明の一実施形態に従ってある工程を経ている同じＬＥＤウェーハ部の断面図であり、図は、１つのＬＥＤの右端と隣接ＬＥＤの左端を示す。 図２０は、ウェーハのより大きい部分を示す。 図２１は、２つのＬＥＤを示すウェーハの一部を上から見た簡略図である。 図２２は、図２０の構造体のバリエーションを示し、ＬＥＤを直列接続するように１つのＬＥＤのカソードと隣接ＬＥＤのアノードとの間に導電路がある。 図２３は、製造の様々な段階におけるウェーハ内のフリップチップＬＥＤの別の実施形態の断面図である。 図２４は、製造の様々な段階におけるウェーハ内のフリップチップＬＥＤの別の実施形態の断面図である。 図２５は、製造の様々な段階におけるウェーハ内のフリップチップＬＥＤの別の実施形態の断面図である。 図２６は、図２３に類似するが、隣接ＬＥＤを直列接続するように誘電体パターンバリエーションが使用される。 図２７は、図２４に類似するが、隣接ＬＥＤを直列接続するように誘電体パターンバリエーションが使用される。 図２８は、図２５に類似するが、隣接ＬＥＤを直列接続するように誘電体パターンバリエーションが使用される。
様々な図面において同一の番号が付された要素は同一又は同等である。
図面は、全般的に、１つのＬＥＤの右端と隣接ＬＥＤの左端との構成を示すＬＥＤウェーハの一部の断面である。図２０乃至２２は、ウェーハのより大きい部分を示す。図面は、本発明の１つの実施形態を示しているに過ぎず、特定のステップは削除されることもある。
図１は、サファイア基板１２上にエピタキシャル成長させられた従来のＬＥＤ半導体ＧａＮ層１０を示し、また、成長させられた層の順番で、核形成層、応力緩和層、ｎ層、活性層（発光）を表し、次にｐ層とＬＥＤを形成するために使用される任意の他の半導体層とが続く。以下、複数のＧａＮ層は、簡単にするために、単一の半導体ＧａＮ層１０として言及される。サファイア基板１２と接触する層１０の最上部は、ＬＥＤのｎ面である。層１０の底面（上面とは反対側）は、ＬＥＤのｐ面である。電流がＬＥＤのｎ面とｐ面との間を流れて、ＬＥＤを動作させる。ＬＥＤは、望まれる所望ピーク波長に依存して、ＡｌＩｎＧａＮ ＬＥＤであってよい。或いは、ＬＥＤは、ＧａＮベースである必要はなく、任意のタイプの成長基板を使用する任意の他のタイプのＬＥＤであってよい。本発明は、任意のＬＥＤをフリップチップとして形成するのに適用可能である。
図２は、ＧａＮ層１０のｐ面上に堆積された金属ｐコンタクト１４を示す。ｐコンタクト１４は、金や他の高導電反射層のように反射性であることが好適である。ｐコンタクト１４は、下のｐ層に対しオーミックコンタクトを形成する。ｐコンタクト１４は次に、隣接ＬＥＤ領域間のＧａＮ層１０の一部を露出するように従来のリソグラフィ技術を使用してパターニングされる。
図３は、ｐコンタクト１４からのＡｕ電子移動を軽減するようにｐコンタクト１４上に堆積された金属ガードシート層１８を示す。このようなガードシートの材料は周知である。一実施形態では、ガードシート層１８は、ニッケルを含み、また、複数の層から形成されてもよい。ガードシート層１８のパターンは、堆積及びエッチングによって、又は、めっき工程によって形成されてよい。
図４は、ＣＶＤ、スパッタリング等といった多数の周知技術のいずれかを使用してウェーハ全体に堆積された銅シード層２０を示す。シード層２０は、金属ｐコンタクト１４によって覆われている領域間のＧａＮ層１０のｐ面の領域と接触しかつ当該領域を覆う。
図５は、露出されたＧａＮ層１０上に形成された誘電体壁２１／２２を示す。内側壁２１は、銅インターコネクトがＧａＮ層１０におけるｎ層の上面に接触するウェーハ上の各ＬＥＤ領域の１つの辺に少なくとも沿って形成される。外側壁２２は、切断線に沿って各ＬＥＤ領域を取り囲むように形成される。誘電体壁２１／２２は、酸化物、フォトレジスト又は任意の他のタイプの有機誘電体として堆積され、従来通りにパターニングされてよい。誘電体壁２１／２２の高さは、以下に説明する銅板層の意図する高さよりも僅かに高い。誘電体壁２１／２２間の領域は、ＧａＮ層１０の上部ｎ面への導電路を提供するように最終的には銅で満たされる。
図６は、誘電体壁２１／２２の厚さに満たない厚さまで銅２４でめっきされたシード層２０を示す。様々な周知の電気めっき技術を使用してよい。銅２４は、ｐコンタクト１４上での熱拡散及び電流拡散に有利である。他の金属及び堆積技術を使用してもよい。
図７は、ｎ金属電極用に銅２４上に絶縁パッドを提供するようにパターニングされた第２の誘電体層２６を示す。誘電体層２６は、誘電体壁２１／２２を形成するのに使用した材料と同じであってよい。誘電体層２６は、矩形ＬＥＤ領域の１つの端のみに沿って延在してよい。別の実施形態では、ｎ金属電極を支持する誘電体層２６は、期待されるＬＥＤ電流及び他の要因に依存して、ほぼ底面全体に形成される。
図８では、サファイア基板１２は除去され、ＧａＮ層１０は薄くされている。基板１２は、レーザーリフトオフ、機械研磨、エッチング又は任意の他の適切な技術によって除去される。同様に、ＧａＮ層１０も機械研磨、エッチング又は任意の他の適切な技術によって薄くされる。
図９は、従来の技術を使用して誘電体壁２１／２２上でエッチングされたＧａＮ層１０を示す。これにより、各ＬＥＤのＧａＮ層１０が絶縁される。シード層２０及び任意のバリア層は、開口内に残り、エッチングされる必要がある。
図１０では、露出していたシード層２０及び任意のバリア層が従来の技術を使用してエッチングされ、これにより、誘電体壁２１／２２は、誘電体壁２１／２２間にある銅２４を、ガードシード層１８を介してｐコンタクト１４に電気的に接触している銅２４から絶縁する。銅４０は、誘電体壁２１／２２間の絶縁された銅２４の一部である。
図１１は、ｐコンタクト１４に電気的に接触する露出された銅２４の一部上に堆積されかつパターニングされたＳｉＮｘ誘電体層３０を示す。ＳｉＮｘ３０は、銅ｎ金属が形成される全領域上に延在する。矩形ＬＥＤでは、均一な電流拡散のためには、ｎ金属がＬＥＤチップの周囲全体に延在することが好適である。したがって、ＳｉＮｘ３０は、ＬＥＤ領域の周囲に細い矩形を形成する。他の実施形態では、ｎ金属は、電流拡散のために他のパターンであってもよい。
図１２は、ＧａＮ層１０のｎ面、ＳｉＮｘ３０、誘電体壁２１／２２及び露出された銅２４上に形成された銅シード層３２（任意の適切な金属バリア層を含む）を示す。
図１３は、銅でめっきされない全領域（ｎ金属の一部とはならない全領域）を覆うようにパターニングされたフォトレジスト層３４を示す。
図１４は、銅層３８が左側のＬＥＤのＧａＮ層１０のｎ面と誘電体壁２１／２２間の銅４０との間に接続を形成するように銅層３８でめっきされた露出シード層３２を示す。ウェーハにおける各ＬＥＤの周りに矩形の銅リングが形成され、当該リングは、その右側に沿って、誘電体壁２１／２２間の銅４０に電気的に接続される。めっき後、フォトレジスト３４は除去され、ＧａＮ層１０の露出されたシード層３２は、光が通過できるようにエッチバックされる。
図１５は、光抽出を向上させるように光電気化学（ＰＥＣ）エッチングによって粗面化されたＧａＮ層１０のｎ面の露出部４２と、例えば電気泳動又は任意の他の堆積技術によってウェーハ上に堆積された蛍光体４４とを示す。
図１６は、誘電体材料も含めてウェーハの底部ｐ面全体に形成された金属バリア層／シード層４８を示す。
図１７は、金バンプ電極パターンを画定するためにシード層４８上でパターニングされたフォトレジスト層５０を示す。フォトレジスト５０は、後続の銅めっきがｐ及びｎ電極を短絡させないように誘電体層２６の端を覆い、また、銅めっきが切断／分離線に沿って位置付けられないように最右の誘電体壁２２を覆う。
図１８は、サブマウントの金属パッドに接続するための金バンプ５４のアレイを形成するように金（又は様々な金属の複数層）でめっきされた露出シード層４８を示す。
図１９では、フォトレジスト５０は除去され、ｎ電極を形成する誘電体層２６上の金バンプ５４を、ｐ電極を形成する金バンプ５４から電気的に絶縁するために誘電体層２６の左端付近のシード層４８はエッチングされる。誘電体壁２２の右端（各ＬＥＤ領域の周囲を囲む）上のシード層４８も、切断線上に任意の金属がないようにエッチングされる（金属断裂及び遊離金属端（stray metal edge）を回避する）。
図２０は、各ＬＥＤを囲む誘電体壁２２を通るスクライブ／切断線を示すＬＥＤウェーハのより大きい部分を示す。図２０は更に、ｐコンタクト／電極領域６０と、ｎコンタクト／電極領域６２も示す。ＧａＮ層１０の周囲を囲む銅は非常に高い導電性を有するので、ｎコンタクト／電極領域６２は、ＬＥＤの１つの辺のみに沿って延在してもよい。
図２１は、銅３８がＧａＮ層１０のｎ面の周囲にリングを形成し、ＬＥＤのｎ型ＧａＮ層１０に電気的に接触することを示す２つのＬＥＤ用のウェーハの一部を上から見た簡易図である。ＬＥＤの少なくとも１つの辺に沿った相互接続銅４０（銅３８の下）は、「上の」銅３８を、底面のｎコンタクト／電極金バンプ５４に電気的に接続する。単一のウェーハ上には何千もの同じＬＥＤが形成され、各ＬＥＤは１ｍｍ２のオーダであってよい。
図２２は、図２０の構造体のバリエーションを示し、ここでは、図５乃至２０における右側の誘電体壁２２が形成されないため、ＬＥＤを直列に接続するために、１つのＬＥＤのｎ型ＧａＮ層１０に接続された当該ＬＥＤの上の銅３８と、隣接ＬＥＤのｐ型ＧａＮ層１０に接続された当該隣接ＬＥＤの下の銅２４との間に導電路がある。破線６６によって電子の流れが示される。任意の数のＬＥＤを直列接続することができる。直列接続されたＬＥＤは、次に、単一グループとして分離される。当該グループは、図２０における壁２２と同様の誘電体壁によって任意選択的に囲まれてよく、ここでは、誘電体壁は、金属が切断されないようにその上には金属が形成されない切断線を画定する。
図２３は、ウェーハにおけるフリップチップＬＥＤの異なる実施形態を示す。１つのＬＥＤと隣接ＬＥＤの一部とがウェーハにあるものとして示される。様々な工程ステップは、先に説明したものと同じであるので、詳細は繰り返さない。ＧａＮｎ型層７０、ＧａＮ活性層７２及びＧａＮｐ型層７４は、サファイア基板（図示せず）上でエピタキシャル成長させられる。基板は除去されている。反射性の金属ｐコンタクト７６（例えば金）が、ｐ型層７４上に形成され、金属ガード層７８がｐコンタクト７６上に形成される。次に、ウェーハは、ＬＥＤを絶縁するためにＬＥＤ領域間にトレンチ８０を形成するようにエッチングされる。
窒化シリコンといった誘電体層８２が、ウェーハ表面上に堆積され、導電性のガード層７８の一部を露出するようにパターニングされる。銅シード層８６が、誘電体層８２及び露出ガード層７８上に形成される。
次に、銅層が続けて堆積された後にｐ型層及びｎ型層を絶縁させる目的で、誘電体壁８８が形成される。各ＬＥＤに関連付けられる壁８８は、ＬＥＤが矩形であることを前提とすると、矩形に形成される。
シード層８６は、誘電体壁８８の高さよりわずかに低い厚さまで銅９０によってめっきされる。銅９０の底面は、その上に形成された金属バリア層（図示せず）を有する。金コンタクト／電極パッド９４及び９６又は金属バンプが、それぞれ、ｐ及びｎフリップチップコンタクトとしてバリア層上に堆積される。パッド９４及び９６は、サブマウントのパッドに直接接合されてもよい。
図２４は、ｎ型層７０を囲む銅９０を露出するように誘電体層８２がエッチングされた後で、ｎ型層７０を銅９０に接続するようにアルミニウム層９８が堆積されかつパターニングされた後の図２３の構造体を示す。パターニングされたアルミニウム層９８は、ｎ電極パッド９６とｎ型層７０との間で電流を導くシャントとして機能する。したがって、下の銅９０は、ｎ型層７０の裏面へのアクセスを得るためにｐ型層７４内に任意のビアを形成することなく、ｐ型層７４及びｎ型層７０へのフリップチップ接続を提供する。したがって、ｐ型層７４内にビアを形成することに伴う問題が回避される。
図２５は、ＬＥＤの発光面上に蛍光体層１００が形成された図２４の構造体を示す。
図２６乃至２８は、誘電体壁１０２が各ＬＥＤのｎ型層及びｐ型層を完全に絶縁せず、隣接ＬＥＤのｐ型層７４のみ絶縁すること以外は、図２３乃至２５と同一である。アルミニウム層９８と銅９０とは、１つのＬＥＤのｎ型層７０と隣接ＬＥＤのｐ型層７４との間の直列路を形成する。パターニングされたアルミニウム層９８は、次のＬＥＤに隣接するＬＥＤの任意の側部に沿ったストリップを形成してもよい。ウェーハにおける任意の数のフリップチップＬＥＤがこのようにして直列に接続される。直列にされたＬＥＤは次にグループとして分離される。直列にされたＬＥＤは、矩形グループ又はストリップといった任意の配置であってよい。
したがって、ｎ型層の裏面へのアクセスを得るためにｐ型層を通るビアを形成する必要なくフリップチップＬＥＤを形成する様々な技術を説明した。様々な実施形態におけるｎ型層へのアクセスは、ｎ型層の底部電極に電気的に接続された金属シャントによるｎ型層の上面を介するものである。
本発明を詳細に説明したが、当業者であれば、本開示内容が与えられたのならば、本明細書に説明した発明の概念の精神から逸脱することなく本発明に変更を行ってもよいことは理解できよう。したがって、本発明の範囲は、例示かつ説明された特定の実施形態に限定されることを意図していない。

Claims (12)

  1. 発光ダイオード（ＬＥＤ）構造体であって、
    第１のタイプの半導体の第１の導電層、活性層、及び第２のタイプの半導体の第２の導電層を含み、前記第１の導電層は前記活性層に隣接する内部表面と前記内部表面とは反対側の外部表面とを有し、前記第２の導電層は前記活性層に隣接する内部表面と光が放射される外部表面とを有する、半導体層と、
    前記第１の導電層の前記外部表面に平行で、かつ、電気的に絶縁された第１の部分と第２の部分とを有し、前記第１の部分は前記第１の導電層の前記外部表面に電気的に接続される、第１の金属層と、
    前記第１の金属層の前記第２の部分を前記第２の導電層の前記外部表面に電気的に接続する金属シャントと、
    前記第１の金属層の前記第１の部分に電気的に接続された１つ以上の第１の電極と、
    前記ＬＥＤ構造体がフリップチップを形成するように、前記第１の金属層の前記第２の部分に電気的に接続された１つ以上の第２の電極と、
    を含み、前記ＬＥＤ構造体は、
    前記第１の金属層の前記第１の部分を前記第２の部分から絶縁する第１の誘電体部と、
    前記金属シャントを前記第２の導電層の前記外部表面以外から絶縁する第２の誘電体部と、
    前記第１の金属層の前記第１の部分のセクションに沿って延在する第３の誘電体部とを更に含み、
    前記１つ以上の第２の電極は、前記第１の金属層の前記第２の部分に電気的に接触して、前記第３の誘電体部上に形成される、ＬＥＤ構造体。
  2. 前記第１の金属層は、第１のめっきされた銅層である、請求項１に記載のＬＥＤ構造体。
  3. 前記金属シャントは、第２のめっきされた銅層である、請求項２に記載のＬＥＤ構造体。
  4. 前記第１の導電層はｐ型層であり、前記第２の導電層はｎ型層である、請求項１に記載のＬＥＤ構造体。
  5. 前記ＬＥＤ構造体は、ＧａＮベースのＬＥＤ構造体である、請求項４に記載のＬＥＤ構造体。
  6. 発光ダイオード（ＬＥＤ）構造体であって、
    第１のタイプの半導体の第１の導電層、活性層、及び第２のタイプの半導体の第２の導電層を含み、前記第１の導電層は前記活性層に隣接する内部表面と前記内部表面とは反対側の外部表面とを有し、前記第２の導電層は前記活性層に隣接する内部表面と光が放射される外部表面とを有する、半導体層と、
    前記第１の導電層の前記外部表面に平行で、かつ、電気的に絶縁された第１の部分と第２の部分とを有し、前記第１の部分は前記第１の導電層の前記外部表面に電気的に接続される、第１の金属層と、
    前記第１の金属層の前記第２の部分を前記第２の導電層の前記外部表面に電気的に接続する金属シャントと、
    前記第１の金属層の前記第１の部分に電気的に接続された１つ以上の第１の電極と、
    前記ＬＥＤ構造体がフリップチップを形成するように、前記第１の金属層の前記第２の部分に電気的に接続された１つ以上の第２の電極と、
    を含み、前記ＬＥＤ構造体は、
    前記第２の導電層の少なくとも１つの端に沿って形成され、前記金属シャントを前記第２の導電層の前記外部表面以外から絶縁する第２の誘電体部を更に含む、ＬＥＤ構造体。
  7. 前記金属シャントは、前記第２の誘電体部を覆い、前記第２の導電層の前記外部表面に電気的に接触し、前記金属シャントは、前記第２の導電層の前記外部表面の周囲に形成される、請求項６に記載のＬＥＤ構造体。
  8. フリップチップＬＥＤ構造体を形成する方法であって、
    成長基板を提供するステップと、
    前記成長基板上に、第１の導電層、活性層、及び第２の導電層を含む半導体層であって、前記第１の導電層は前記活性層に隣接する内部表面と前記内部表面とは反対側の外部表面とを有し、前記第２の導電層は前記活性層に隣接する内部表面と光が放射される外部表面とを有する、当該半導体層をエピタキシャル成長させるステップと、
    前記第１の導電層の前記外部表面上に第１の誘電体部を形成するステップと、
    前記第１の導電層の前記外部表面上に第１の金属層を堆積させるステップであって、前記第１の金属層は、前記第１の誘電体部がある前記第１の導電層の前記外部表面上には堆積しないようにブロックされる、ステップと、
    前記成長基板を除去するステップと、
    前記第１の誘電体部が前記第１の金属層の第１の部分を前記第１の金属層の第２の部分から電気的に絶縁するように、前記第１の誘電体部を覆う前記第１の導電層、前記活性層、及び前記第２の導電層を少なくともエッチングするステップであって、前記第１の金属層の前記第１の部分は前記第１の導電層と電気的に接触する、ステップと、
    前記第１の金属層の前記第２の部分を前記第２の導電層の前記外部表面に電気的に接続する金属シャントを形成するステップと、
    前記第１の金属層の前記第１の部分に電気的に接続する１つ以上の第１の電極を形成するステップと、
    前記ＬＥＤ構造体がフリップチップを形成するように前記第１の金属層の前記第２の部分に電気的に接続する１つ以上の第２の電極を形成するステップと、
    を含み、前記成長基板は、複数のＬＥＤ構造体を支持するウェーハであり、前記方法は更に、前記複数のＬＥＤ構造体を互いから分離させるための分離線を画定する領域に沿って別の誘電体部を形成するステップを更に含み、前記第１の誘電体部及び前記別の誘電体部は、前記第１の金属層の前記第２の部分が間にある対向壁を形成する、方法。
  9. フリップチップＬＥＤ構造体を形成する方法であって、
    成長基板を提供するステップと、
    前記成長基板上に、第１の導電層、活性層、及び第２の導電層を含む半導体層であって、前記第１の導電層は前記活性層に隣接する内部表面と前記内部表面とは反対側の外部表面とを有し、前記第２の導電層は前記活性層に隣接する内部表面と光が放射される外部表面とを有する、当該半導体層をエピタキシャル成長させるステップと、
    前記第１の導電層の前記外部表面上に第１の誘電体部を形成するステップと、
    前記第１の導電層の前記外部表面上に第１の金属層を堆積させるステップであって、前記第１の金属層は、前記第１の誘電体部がある前記第１の導電層の前記外部表面上には堆積しないようにブロックされる、ステップと、
    前記成長基板を除去するステップと、
    前記第１の誘電体部が前記第１の金属層の第１の部分を前記第１の金属層の第２の部分から電気的に絶縁するように、前記第１の誘電体部を覆う前記第１の導電層、前記活性層、及び前記第２の導電層を少なくともエッチングするステップであって、前記第１の金属層の前記第１の部分は前記第１の導電層と電気的に接触する、ステップと、
    前記第１の金属層の前記第２の部分を前記第２の導電層の前記外部表面に電気的に接続する金属シャントを形成するステップと、
    前記第１の金属層の前記第１の部分に電気的に接続する１つ以上の第１の電極を形成するステップと、
    前記ＬＥＤ構造体がフリップチップを形成するように前記第１の金属層の前記第２の部分に電気的に接続する１つ以上の第２の電極を形成するステップと、
    を含み、複数のＬＥＤ構造体が前記成長基板上に形成され、前記金属シャントは、１つのＬＥＤ構造体と隣接ＬＥＤ構造体とが電気的に直列接続するように、前記隣接ＬＥＤ構造体の前記第１の金属層の前記第１の部分に電気的に接続する前記１つのＬＥＤ構造体の前記第２の導電層の前記外部表面に接触する、方法。
  10. フリップチップＬＥＤ構造体を形成する方法であって、
    成長基板を提供するステップと、
    前記成長基板上に、第１の導電層、活性層、及び第２の導電層を含む半導体層であって、前記第１の導電層は前記活性層に隣接する内部表面と前記内部表面とは反対側の外部表面とを有し、前記第２の導電層は前記活性層に隣接する内部表面と光が放射される外部表面とを有する、当該半導体層をエピタキシャル成長させるステップと、
    前記第１の導電層の前記外部表面上に第１の誘電体部を形成するステップと、
    前記第１の導電層の前記外部表面上に第１の金属層を堆積させるステップであって、前記第１の金属層は、前記第１の誘電体部がある前記第１の導電層の前記外部表面上には堆積しないようにブロックされる、ステップと、
    前記成長基板を除去するステップと、
    前記第１の誘電体部が前記第１の金属層の第１の部分を前記第１の金属層の第２の部分から電気的に絶縁するように、前記第１の誘電体部を覆う前記第１の導電層、前記活性層、及び前記第２の導電層を少なくともエッチングするステップであって、前記第１の金属層の前記第１の部分は前記第１の導電層と電気的に接触する、ステップと、
    前記第１の金属層の前記第２の部分を前記第２の導電層の前記外部表面に電気的に接続する金属シャントを形成するステップと、
    前記第１の金属層の前記第１の部分に電気的に接続する１つ以上の第１の電極を形成するステップと、
    前記ＬＥＤ構造体がフリップチップを形成するように前記第１の金属層の前記第２の部分に電気的に接続する１つ以上の第２の電極を形成するステップと、
    を含み、前記方法は、
    前記第１の誘電体部から少なくとも前記第２の導電層の前記外部表面に延在する第２の誘電体部を形成するステップを更に含み、前記第２の誘電体部は、前記金属シャントを前記第２の導電層の前記外部表面以外から絶縁する、方法。
  11. 前記第１の金属層の前記第１の部分のセクションに沿って延在する第３の誘電体部を形成するステップと、
    前記第１の金属層の前記第２の部分に電気的に接触して、前記第３の誘電体部上に前記１つ以上の第２の電極を形成するステップと、
    を更に含む、請求項１０に記載の方法。
  12. フリップチップＬＥＤ構造体を形成する方法であって、
    成長基板を提供するステップと、
    前記成長基板上に、第１の導電層、活性層、及び第２の導電層を含む半導体層であって、前記第１の導電層は前記活性層に隣接する内部表面と前記内部表面とは反対側の外部表面とを有し、前記第２の導電層は前記活性層に隣接する内部表面と光が放射される外部表面とを有する、当該半導体層をエピタキシャル成長させるステップと、
    前記第１の導電層の前記外部表面上に第１の誘電体部を形成するステップと、
    前記第１の導電層の前記外部表面上に第１の金属層を堆積させるステップであって、前記第１の金属層は、前記第１の誘電体部がある前記第１の導電層の前記外部表面上には堆積しないようにブロックされる、ステップと、
    前記成長基板を除去するステップと、
    前記第１の誘電体部が前記第１の金属層の第１の部分を前記第１の金属層の第２の部分から電気的に絶縁するように、前記第１の誘電体部を覆う前記第１の導電層、前記活性層、及び前記第２の導電層を少なくともエッチングするステップであって、前記第１の金属層の前記第１の部分は前記第１の導電層と電気的に接触する、ステップと、
    前記第１の金属層の前記第２の部分を前記第２の導電層の前記外部表面に電気的に接続する金属シャントを形成するステップと、
    前記第１の金属層の前記第１の部分に電気的に接続する１つ以上の第１の電極を形成するステップと、
    前記ＬＥＤ構造体がフリップチップを形成するように前記第１の金属層の前記第２の部分に電気的に接続する１つ以上の第２の電極を形成するステップと、
    を含み、前記方法は、
    前記第１の誘電体部から少なくとも第２の導電層の前記外部表面に延在する第２の誘電体部を形成するステップを更に含み、前記第２の誘電体部は、前記金属シャントを前記第２の導電層の前記外部表面以外から絶縁し、
    前記金属シャントを形成するステップは、前記第２の誘電体部上に及び前記第２の導電層の前記外部表面の周囲に前記金属シャントを形成するステップを含む、方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013103079A1 (de) * 2013-03-26 2014-10-02 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
TWI548124B (zh) * 2013-05-27 2016-09-01 崴發控股有限公司 覆晶式發光二極體元件及其封裝結構
DE102013107531A1 (de) * 2013-07-16 2015-01-22 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
US20160155901A1 (en) * 2013-07-18 2016-06-02 Koninklijke Philips N.V. Highly reflective flip chip led die
WO2015074880A1 (en) * 2013-11-19 2015-05-28 Koninklijke Philips N.V. A solid state light emitting device and method of manufacturing a solid state light emitting device
DE112014006625T5 (de) * 2014-04-29 2017-02-09 Enraytek Optoelectronics Co., Ltd. Vertikales LED-Array-Element, das LED epitaktische Strukturen mit einem LED-Paket-Substrat integriert
US9343633B1 (en) 2014-10-31 2016-05-17 Mikro Mesa Technology Co., Ltd. Light-emitting diode lighting device
US9865772B2 (en) 2015-01-06 2018-01-09 Apple Inc. LED structures for reduced non-radiative sidewall recombination
US9601659B2 (en) * 2015-01-06 2017-03-21 Apple Inc. LED structures for reduced non-radiative sidewall recombination
US9484492B2 (en) * 2015-01-06 2016-11-01 Apple Inc. LED structures for reduced non-radiative sidewall recombination
WO2016148424A1 (ko) * 2015-03-16 2016-09-22 서울바이오시스 주식회사 금속 벌크를 포함하는 발광 소자
DE102015114587A1 (de) * 2015-09-01 2017-03-02 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement und Verfahren zu dessen Herstellung
US10898725B2 (en) 2018-11-26 2021-01-26 International Business Machines Corporation Integrated optogenetic device with light-emitting diodes and glass-like carbon electrodes
CN113594321B (zh) * 2021-04-05 2023-12-01 常州纵慧芯光半导体科技有限公司 一种半导体光源及其驱动电路

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791119B2 (en) * 2001-02-01 2004-09-14 Cree, Inc. Light emitting diodes including modifications for light extraction
TW492202B (en) 2001-06-05 2002-06-21 South Epitaxy Corp Structure of III-V light emitting diode (LED) arranged in flip chip configuration having structure for preventing electrostatic discharge
WO2004010509A2 (en) * 2002-07-22 2004-01-29 Cree, Inc. Light emitting diode including barrier layers and manufacturing methods therefor
US6995032B2 (en) * 2002-07-19 2006-02-07 Cree, Inc. Trench cut light emitting diodes and methods of fabricating same
TW577184B (en) 2002-12-26 2004-02-21 Epistar Corp Light emitting layer having voltage/resistance interdependent layer
KR101061888B1 (ko) * 2003-11-14 2011-09-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 그 제조방법
JP5305594B2 (ja) * 2004-02-20 2013-10-02 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング 光電素子、多数の光電素子を有する装置および光電素子を製造する方法
JP4116587B2 (ja) * 2004-04-13 2008-07-09 浜松ホトニクス株式会社 半導体発光素子及びその製造方法
US20050274970A1 (en) * 2004-06-14 2005-12-15 Lumileds Lighting U.S., Llc Light emitting device with transparent substrate having backside vias
TWI244748B (en) 2004-10-08 2005-12-01 Epistar Corp A light-emitting device with a protecting structure
CN1909238B (zh) * 2005-08-03 2010-11-03 三星电机株式会社 具有保护元件的发光装置及该发光装置的制造方法
EP1750309A3 (en) 2005-08-03 2009-07-29 Samsung Electro-mechanics Co., Ltd Light emitting device having protection element
US7994514B2 (en) * 2006-04-21 2011-08-09 Koninklijke Philips Electronics N.V. Semiconductor light emitting device with integrated electronic components
JP2008135694A (ja) * 2006-10-31 2008-06-12 Hitachi Cable Ltd Ｌｅｄモジュール
US9159888B2 (en) * 2007-01-22 2015-10-13 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
US7759670B2 (en) * 2007-06-12 2010-07-20 SemiLEDs Optoelectronics Co., Ltd. Vertical LED with current guiding structure
US8536584B2 (en) * 2007-11-14 2013-09-17 Cree, Inc. High voltage wire bond free LEDS
US8878219B2 (en) * 2008-01-11 2014-11-04 Cree, Inc. Flip-chip phosphor coating method and devices fabricated utilizing method
JP5123269B2 (ja) * 2008-09-30 2013-01-23 ソウル オプト デバイス カンパニー リミテッド 発光素子及びその製造方法
KR101017395B1 (ko) * 2008-12-24 2011-02-28 서울옵토디바이스주식회사 복수개의 발광셀들을 갖는 발광 소자 및 그것을 제조하는 방법
WO2010074287A1 (ja) * 2008-12-28 2010-07-01 有限会社Ｍｔｅｃ 発光ダイオード素子及び発光ダイオードモジュール
TWI414088B (zh) * 2009-12-16 2013-11-01 Epistar Corp 發光元件及其製造方法
KR101106151B1 (ko) * 2009-12-31 2012-01-20 서울옵토디바이스주식회사 발광 소자 및 그것을 제조하는 방법
US8653542B2 (en) * 2011-01-13 2014-02-18 Tsmc Solid State Lighting Ltd. Micro-interconnects for light-emitting diodes

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