JP5588882B2 - 発光ダイオードモジュール - Google Patents
発光ダイオードモジュール Download PDFInfo
- Publication number
- JP5588882B2 JP5588882B2 JP2010544197A JP2010544197A JP5588882B2 JP 5588882 B2 JP5588882 B2 JP 5588882B2 JP 2010544197 A JP2010544197 A JP 2010544197A JP 2010544197 A JP2010544197 A JP 2010544197A JP 5588882 B2 JP5588882 B2 JP 5588882B2
- Authority
- JP
- Japan
- Prior art keywords
- light emitting
- light
- layer
- emitting layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/58—Optical field-shaping elements
- H01L33/60—Reflective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
- H01L33/46—Reflective coating, e.g. dielectric Bragg reflector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
Description
上記発光素子100は1mm角程度に切断されたチップであり、サファイア基板30の下面に、例えばGaAlNを用いた半導体層(発光層)を備えている。発光層はP型半導体層40aとN型半導体層40bを備え、発光層の下面には反射膜50が設けられている。P型半導体層40aとN型半導体層40bとの界面に形成される活性層から光が放出される。そのうち、サファイア基板30側に放出された光は、サファイア基板を通して図の上方向(集光方向z)に取り出される。また、活性層からサファイア基板30とは反対方向に放出された光は、反射膜50によって反射されて集光方向zに取り出される。さらに、パッケージ97の内部側面をテーパ状に傾斜させることにより、活性層からその側面方向(集光方向zと直角の方向)に放出される光を集光方向に反射させるようにすることができる。そして、発光素子100の集光方向z側には、発光素子からの光で励起されて波長のより長い光を放出する蛍光体90と、透明なカバーキャップ(カバーガラス)98が配設されている。これによって、発光素子の光は蛍光体の蛍光材料を励起して光を発し、その光はカバーガラスを経て外部に放出される。
また、発光素子100の電極は、上記の光路を妨げないように配設することが好ましい。そこで、発光素子内部の配線を通して発光層のP型半導体層と電気的に接続されるフリップチップ電極81aと、N型半導体層と電気的に接続されるフリップチップ電極81bを、集光方向zとは反対側に設ける。各フリップチップ電極は、パッケージ基板94の基板上の導体と電気的に接続される。発光素子100の電極は、更にパッケージ基板における導体配線及びリード85を介して、外部と電気的に接続される。
1.薄膜により基板上の一定領域に形成された発光層を備え、前記発光層から放出される光を前記発光層に垂直な集光方向に取り出す発光ダイオード素子が1つの前記基板上に複数形成されている発光ダイオードモジュールであって、前記発光ダイオード素子毎に、前記発光層の側面の全て又は一部を囲んで前記発光層に対して22.5°以上且つ67.5°以下の角度で傾斜した側方反射部を備えて、前記発光層から前記発光層と略平行方向に放出される光を前記側方反射部によって略前記集光方向に反射させ、前記発光層を挟んで前記集光方向とは反対側に背面反射膜を備えて、前記発光層から前記集光方向と反対側へ放出される光は、前記背面反射膜によって前記集光方向に反射させ、前記基板は前記発光層から放出される光を透過させる透明基板であり、前記透明基板側から順に、前記発光層から放出される光を透過させ且つ導電性を有する第1の導電層と、前記発光層と、導電性を有する第2の導電層と、複数の前記発光ダイオード素子上に形成される電源配線層とを積層して備え、前記電源配線層において、前記第1の導電層と電気的に接続された第1の導体と、前記第2の導電層と電気的に接続された第2の導体とがそれぞれ配線されることにより、各前記発光ダイオード素子が電気的に接続されて構成されることを特徴とする発光ダイオードモジュール。
2.前記電源配線層上に配設される少なくとも2つのフリップチップ電極又はフリップチップ用電極を備え、各前記フリップチップ電極又はフリップチップ用電極は、前記第1の導体及び前記第2の導体とそれぞれ電気的に接続されて構成される前記1.記載の発光ダイオードモジュール。
3.前記発光層から放出される光を透過させ少なくとも前記発光層の側面を覆い、且つ厚さが前記基板側で厚くその反対側に向けて薄くなるように傾斜して形成された透過膜層を備え、前記透過膜層の外面に形成された反射膜が前記側方反射部を構成する前記1.又は2.に記載の発光ダイオードモジュール。
4.前記発光層は前記基板側で広くその反対側に向けて狭くなる略台形状に形成され、その発光層から放出される光を透過させ少なくとも前記発光層の側面を覆うように形成された透過膜層を備え、前記透過膜層の外面に形成された反射膜が前記側方反射部を構成する前記1.又は2.に記載の発光ダイオードモジュール。
5.前記側方反射部は、シリコンを母材とする第2の基板上に、前記発光層に対応するように形成され、前記発光層が形成された前記透明基板と前記側方反射部が形成された前記第2の基板とを対向させて貼り合わせて構成される前記1.又は2.に記載の発光ダイオードモジュール。
6.前記電源配線層上に前記フリップチップ電極又はフリップチップ用電極が配設された後に、前記透明基板が除去されて構成される前記2.乃至5.のいずれかに記載の発光ダイオードモジュール。
前記側方反射部は、前記発光層の側面の全て又は一部を囲んで形成されており、前記発光層に対して22.5°以上且つ67.5°以下の角度で傾斜しているため、前記発光層と略平行な方向に放出される光の大半又は多くを略集光方向に取り出して利用することができる。
前記発光層を挟んで前記集光方向とは反対側に背面反射膜を備えるため、前記発光層から前記集光方向と反対側へ放出される光は、背面反射膜によって集光方向に反射される。発光層から全方向へ放出される光を集光方向に取り出すことができ、輝度とエネルギー効率が更に優れた発光ダイオード素子を実現することができる。
前記基板は前記発光層から放出される光を透過させる透明基板であり、前記背面反射膜は、前記透明基板の前記集光方向とは反対側の面上に形成することも可能である(参考例)。その場合には、その全面に背面反射膜を容易に形成することができる。
前記基板上に前記発光層の側面を囲んで形成され且つ発光層の側面と対向する壁面が前記所定範囲の角度で傾斜した側壁部を備え、少なくとも発光層の側面と対向する前記壁面に形成された反射膜が前記側方反射部を構成することも可能である(参考例)。その場合には、発光層と側方反射部を同一の材料を使用して一連の工程によって形成することができ、側方反射部を内蔵した発光ダイオード素子を効率よく製造することが可能になる。
前記発光層から放出される光を透過させ少なくとも前記発光層の側面を覆い、且つ厚さが前記基板側で厚くその反対側に向けて薄くなるように傾斜して形成された透過層を備え、前記透過層の外面に形成された反射膜が前記側方反射部を構成する場合には、発光層等と側方反射部を同一基板面上に同一の材料を使用して一連の工程によって形成することができ、側方反射部を内蔵した発光ダイオード素子を効率よく製造することが可能になる。
前記発光層は前記基板側で広くその反対側に向けて狭くなる略台形状に形成され、その発光層から放出される光を透過させ少なくとも前記発光層の側面を覆うように形成された透過膜層を備え、前記透過膜層の外面に形成された反射膜が前記側方反射部を構成する場合には、発光層等と側方反射部を同一基板面上に同一の材料を使用して一連の工程によって形成することができ、側方反射部を内蔵した発光ダイオード素子を効率よく製造することが可能になる。
前記電源配線層上に設けられる少なくとも2つのフリップチップ電極又はフリップチップ用電極を備え、各フリップチップ電極等は第1の導体及び第2の導体とそれぞれ電気的に接続されて構成される場合には、更にフリップチップ電極等を一体として形成することが可能になる。
前記電源配線層上に前記フリップチップ電極等が配設された後に、前記透明基板を除去して構成される場合には、透明基板内での光の減衰を減らすことができるため、集光性能が高まる。
さらに、除去された前記透明基板と接していた前記第1の導電層の露出した表面をなし地に加工することも可能であり、その場合には、その表面での光の全反射率を低下させることができ、一層集光性能を高めることができる。
前記発光層4は、半導体層4a、4b及び4cを備えている。以下では、GaAlNを材料とし紫外光を発する発光ダイオードを例に取り上げて説明する。例えば、半導体層4aはP型GaAlN半導体であり、半導体層4bはN型GaAlN半導体である。GaAlNを材料とした発光ダイオードは、緑色〜紫外域の光を発するものが知られている。この他、発光ダイオードの半導体材料としてGaN、InGaN、ZnSe、ZnO等さまざまなものがある。しかし、本発明は半導体で構成される発光層から放出される光を集光する構造に関するものであり、半導体の材料や発光層の構成は特に限定されるものではなく、発光層から放出される光の波長もまた限定されるものではない。すなわち、本発明の光マイクロセル、光マイクロモジュールの構造は、発光層に用いる材料や発光色に関わらず適用することが可能である。
背面反射膜の材料は、光を反射する薄膜を形成することができる限り、特に限定されない。例えば、アルミニウム、銀、ニッケル、クロム、コバルト等が挙げられる。
一方、発光層のサイズを小さくし過ぎると界面の面積比率が高くなり、発光効率が低下することが知られている。また、マイクロミラー及びその周辺部は発光に直接は寄与しないため、マイクロミラー周辺部の面積やマイクロミラーの存在そのものによって、発光量が制限される。したがって、充分な集光量を得るためには、発光層の面積を大きくしなければならないこととなる。
図5において、横方向は発光層と平行な方向S、上方向は集光方向z、面Mはマイクロミラーの反射面を表わす。発光層から発光層に沿った方向に放出された光(in)は、マイクロミラー面Mによって、略集光方向に反射される(out)。
同図(a)に示すように、マイクロミラーの傾斜角αが45°の場合には、マイクロミラーで反射した光は発光層に垂直な集光方向zへ向かうため最も好ましい。また、同図(b)、(c)に示すように、傾斜角αが60°又は30°であった場合には、光は集光方向zに対して30°外れた方向に反射する。この場合、集光方向の光のベクトル強度は約1.73/2となり、光の強度の約86%を集光方向に取り出すことができる。また、同図(d)、(e)に示すように、傾斜角αが67.5°又は22.5°であった場合には、光は集光方向zに対して45°外れた方向に反射する。この場合、集光方向の光のベクトル強度は約1/2となるが、それでも光の強度の約50%を集光方向に取り出すことができる。
したがって、発光層に対するマイクロミラーの傾斜角αが略45°(例えば、22.5°以上かつ67.5°以下、好ましくは30°以上かつ60°以下、最も好ましくは45°)であるマイクロミラーを形成すれば、その傾斜角に応じた強度の光を集光方向に取りだすことが可能となる。
発光層に略平行な方向に進む光は、発光層内部及び発光層とマイクロミラーとの間の構造や材料の屈折率の違いにより屈折、反射、散乱等し、光の進行方向は材料の組み合わせや各層及び表面の凹凸等に複雑に影響される。このため、実際上は、発光層の側面に対向するマイクロミラー全体(裾部から頂部まで)の傾斜角が0°以上かつ90°以下の範囲であり、発光層中の活性層に対向する部分を中心とした反射面中央部の傾斜角が略45°となるように形成されれば、集光効果を奏することができる。
発光層の電極は、N型半導体層及びP型半導体層のいずれかとそれぞれ電気的に同一であるか又は電気的に接続された第1の導電層及び第2の導電層を、発光層と一体に形成することができる。以下では、N型半導体層と接続された電極(カソード)をN型電極又はN電極、P型半導体層と接続された電極(アノード)をP型電極又はP電極と表記する。
また、光マイクロセル及び光マイクロモジュールは、上記各電極に配線をする電源配線層を一体に形成することができる。電源配線層は、上記第1の導電層と電気的に接続された第1の導体と、上記第2の導電層と電気的に接続された第2の導体とがそれぞれ配線される。光マイクロセル又は光マイクロモジュールと外部(パッケージ基板、メイン基板、リード端子など)との接続方法は限定されず、例えばワイヤボンディングがされてもよいし、突起状の電極(バンプ)を備えることによりフリップチップ実装がされてもよい。
光マイクロセル及び光マイクロモジュールは、発光層が集光方向とは反対側の透明基板の面上に形成される場合、透明基板上に形成された構造物(発光層、マイクロミラー、電源配線層、フリップチップ電極等)が物理的に固定された後、その透明基板が除去(リフトオフ)されてもよい。すなわち、光マイクロセル又は光マイクロモジュールの電源配線層上にフリップチップ電極等が配設された後、透明基板を除去することができる。例えば、実施例に記載するように、光マイクロセル又は光マイクロモジュールが別のウェーハ基板やパッケージ基板等に実装された後に、透明基板を除去することができる。
更に、透明基板が除去された後の発光層側の露出した表面を、ブラスト等によってなし地に加工することもできる。ここで「なし地」とは、発光層内部の光が表面で全反射しない程度に表面を均等にあらすことをいう。
発光層及びマイクロミラーを基板の集光方向側の面上に形成して、光マイクロセル及び光マイクロモジュールを構成することができる。
光マイクロモジュールのレイアウトの例を図6の平面図に示す。この例で、光マイクロモジュール201は、1つの基板上で6行4列のマトリックス状に配置された24個の素子(セル)により構成されている。このうち、P電極の部分701a及びN電極の部分701bを除くセルC1〜C22が、光マイクロセルである。
また、縦列に並ぶ各光マイクロセルのP型領域の間は、透明導電膜7613により相互に接続されている。P電極701aと光マイクロセルC1のP型領域の間も、透明導電膜7614により接続されている。
図9(a)は、N電極701bと光マイクロセルC18のN型領域401bとの接続を表わす図である。両者はAl等を用いた配線層761bによって接続されている。また、図9(b)は、P電極701aと光マイクロセルC1のP型領域401aとを、透明導電膜7614により接続している様子を示す。
上記薄膜層6022がマイクロミラー602の反射膜となり、活性層402cに沿った方向の光は、その側面の近傍に設けられたマイクロミラー602により反射されて集光方向に放出される。
図13において、p、q、r、r’は活性層から放出された光の進行方向を示している。例えば、光マイクロセルC16の活性層から上方向すなわち集光方向zへ放射された光はそのまま進行する(p)。活性層から集光方向zとは反対向きに放射された光は、背面反射膜502により反射されて集光方向に放出される(q)。活性層に沿った方向のうち図の右側へ放出された光は、右側のマイクロミラー602により反射されて略集光方向に放出される(r)。また、活性層に沿った光のうち図の左側(N型領域)へ放出された光も、N型半導体層402bの内部や透明電極702b等を通って左側のマイクロミラー602で反射され、略集光方向へ向かう(r’)。
以上のように直接又は反射されて集光方向zへ放出された光は、光マイクロセルの上方の集光方向に蛍光体(図示せず)を配設することにより、波長の長い光を励起してその光の組み合わせにより白色光とすることができる。
図14(a)は、サファイア基板302上に、N型GaAlN半導体402b、活性層402c及びP型GaAlN半導体402aを備える半導体層を形成する工程(基板製造工程)の後、その上に半導体層をエッチング加工するためのフォトレジスト1611を形成した状態を表わす。
図14(b)は、半導体層402b、402c及び402aをドライエッチングする工程(半導体層エッチング工程)の後、さらに次の加工のためのフォトレジスト1612のパターンを形成した状態を表わす。半導体層エッチング工程により、半導体層は界面4021で示すように形成される。
図14(c)は、半導体層の上記界面4021の部分を傾斜させるようにエッチングする工程(テーパエッチング工程)により、半導体層に斜面4022を形成した状態を表わす。この斜面4022は、フォトレジスト1612を用いてウエットエッチング手法により形成することができる。エッチング加工後、フォトレジストは除去される。
図14(e)は、上記側面反射膜形成工程においてマイクロミラー602が形成された後、次にN型半導体部を露出させるためにフォトレジストのパターン1614を形成した状態を示す。
図14(f)は、P型半導体部及び活性層を除去する工程(P型半導体エッチング工程)を行った状態を表わしている。GaAlN半導体のP型層402a及び活性層402cをエッチングにより除去してN型層402bを露出させた後、フォトレジストが除去される。GaAlN半導体のP型領域及び活性層の除去は、エッチング時間の管理や、N型半導体層ではエッチング速度が変化することを利用する公知の手法を用いて行うことができる。これによって、N型半導体の表面4025、P型半導体の表面4024が露出される。
図14(h)は、酸化インジウム(ITO)等の透明導電膜を全面に形成した後、エッチング技術により電極部に酸化インジウム膜を形成する工程(電極形成工程)を行い、その後フォトレジストを除去した状態を示す。この工程により、P型電極部702a及びN型電極部702bが形成されている。また、図14(h)に示すように、最終工程(背面反射膜形成工程)において、サファイア基板302の裏面に銀等を蒸着等することによって、背面反射膜502が形成される。
発光層から放出された光は、シリコン酸化膜や透明導電膜等との界面でその屈折率の差により多少の屈折をするが、反射を中心に説明しているので図示していない。同様に、反射光がシリコン酸化膜等から大気中に出るときにも屈折するが図示していない。屈折の存在により、マイクロミラー面による反射の原理が変わることはない。
この場合には、図7に示した1つの光マイクロセルのY−Y’断面は、図17に示すような構造とすることができる。この光マイクロセル103は、シリコン基板303上に、ニッケル薄膜、クロム薄膜や銀薄膜など、光を反射する導電性薄膜503を備える。その導電性薄膜上にN型GaAlN半導体層403bと、P型GaAlN半導体層403aとを備える発光層403が形成されている。N型GaAlN半導体403bとP型GaAlN半導体403aとの界面には、活性層403cが存在する(薄い層であるため図示せず)。発光層403の側面の近傍には、発光層と同じGaAlN半導体で構成され、発光層に対向する側面6031が傾斜して加工された側壁部が形成されている。側壁部は、発光層と同時に形成することができる。側壁部は、銀、ニッケル等を用いた薄膜層6032によって覆われている。更に、上記半導体層の上に、SiO2等からなる絶縁層563、酸化インジウム等からなる透明電極層(P型電極部703a、N型電極部703b)が形成されている。
上記薄膜層6032がマイクロミラー603の反射膜となり、活性層に沿った方向の光は、発光層403の両側に設けられたマイクロミラー603により反射されて略集光方向に放出される。
図19において、p、q、r、r’は活性層から放出された光の進行方向を示している。光マイクロセル103は、シリコン基板303上に背面反射膜503を備えているため、活性層から集光方向zとは反対向きに放射された光は、背面反射膜503により反射されて集光方向に放出される(q)。この点を除き、光路は光マイクロセル102の事例(図13)と同様である。
活性層から直接又は反射されて集光方向zへ放出された光は、光マイクロセルの上方(集光方向)に蛍光体(図示せず)を配設することにより、波長の長い光を励起してその光の組み合わせにより白色光とすることができる。
図20(a)は、シリコン基板303上に、ニッケル、クロムや銀等の導電薄膜503、N型GaAlN半導体403b及びP型GaAlN半導体403aを備える半導体層を形成する工程(基板製造工程)の後、その上にフォトレジスト1621を設けた状態を表わす。N型GaAlN半導体403bとP型GaAlN半導体403aとの界面には、活性層403c(図示せず)が形成されている。フォトレジスト1621は、上記半導体層及び導電薄膜503をエッチング加工するためのものである。
この後、導電薄膜503が半導体層の下面に形成されている点を除き前記光マイクロセル102の事例(図14)と同様に、半導体層及び導電薄膜503をドライエッチングする半導体層エッチング工程(図20(b))、ウエットエッチング手法により斜面4035を形成するテーパエッチング工程(図20(c))、銀或いはニッケルの薄膜6033を形成した後テーパエッチングによりマイクロミラー603を形成する側面反射膜形成工程(図20(d))、を行う。その後、次のN型電極部を形成するためのフォトレジストを塗布して、フォトレジストのパターン1624を形成する(図20(e))。
図20(g)は、シリコン酸化膜層を形成した後、エッチングにより電極のための開口部を形成し(保護膜形成工程)、その後フォトレジストを除去した工程を示している。この工程により、保護部分のシリコン酸化膜563、P型電極のためのコンタクト部4037、N型電極のためのコンタクト部5032が形成されている。
図20(h)は、酸化インジウム(ITO)等の透明導電膜を全面に形成した後、エッチング技術により電極部に酸化インジウム膜を形成し(電極形成工程)、その後フォトレジストを除去した工程を示す。P型電極部703a及びN型電極部703bが形成されている。背面反射膜(導電薄膜)503は、シリコン基板303上に形成されている。
図21に表わされた光マイクロセル104は、シリコン基板304上に、ニッケル薄膜やクロム薄膜など光を反射する導電性薄膜504、N型GaAlN半導体層404b及びP型GaAlN半導体層404aから構成される発光層404が形成されている。N型GaAlN半導体404bとP型GaAlN半導体404aの界面には、活性層404cが存在する(図示せず)。発光層404の側面の近傍には、ディップ部6043を挟んで、発光層と同じGaAlN半導体で構成され、発光層に対向する側面6041が傾斜して加工された側壁部が形成されている。ディップ部6043は、マイクロミラーの形状を整えるためにシリコン基板に形成された窪みである。側壁部は、発光層と同時に形成することができる。側壁部は、銀、ニッケル等を用いた薄膜6042によって覆われている。更に、上記半導体層の上に、SiO2等からなる絶縁層564、酸化インジウム等からなる透明電極層(P型電極部704a、N型電極部704b)が形成されている。
上記薄膜層6042がマイクロミラー604の反射膜となり、発光層404に沿った方向の光は、その側面近傍に設けられたマイクロミラー604により反射されて略集光方向に放出される。
図22に表わされた光マイクロセル104の断面は、N型電極部704bが形成されていないことを除き、図21に示した構造及び作用と同様である。
光マイクロセル104を配列して構成した光マイクロモジュールの断面構造(図6に示した光マイクロモジュール201のX−X’断面に相当する)は、マイクロミラー部に窪みが形成される他は、前記光マイクロセル103を配列して構成した場合(図19)と同様である。
図23(a)は、シリコン基板304上に、ニッケル、クロムや銀等の導電反射膜504、N型GaAlN半導体層404b、P型GaAlN半導体層404aを形成する工程(基板製造工程)の後、その上にフォトレジスト1631を設けた状態を表わす。N型GaAlN半導体404bとP型GaAlN半導体404aとの界面には、活性層404c(図示せず)が形成されている。フォトレジスト1631は、上記半導体層及び導電薄膜504をエッチング加工するためのものである。
この後、前記光マイクロセル103の事例(図20)と同様に、半導体層及び導電薄膜をドライエッチングする半導体層エッチング工程(図23(b))、ウエットエッチング手法により斜面4045を形成するテーパエッチング工程(図23(c))を行う。
図23(e)は、銀、ニッケル、クロムなどの薄膜6043を全面に蒸着した後、フォトレジスト1633を塗布してフォトレジストのパターンを形成した状態を示している。その状態から、薄膜6043をテーパエッチングすることによってマイクロミラー(604)が形成される(側面反射膜形成工程)。ディップ部6042の形状が安定して形成されているため、シリコン基板と半導体層にまたがって形成された斜面上に好ましい形状のマイクロミラーを形成することができる。
図23(g)は、GaAlN半導体をエッチングして薄膜面5041を露出させる工程(半導体層エッチング工程)を行った様子を示す。GaAlN半導体をエッチングするための材料として、ニッケルなど薄膜504の材料をエッチングしないもの又はエッチング速度が遅いもの選択することにより、容易に薄膜504を露出することができる。この工程により、薄膜504の表面5041及びP型半導体の表面4045が露出される。
図23(h)は、上記構造の上にシリコン酸化膜層を形成した後、フォトエッチング技術により電極のための開口部を形成する工程(保護膜形成工程)を行った状態を表わしている。この工程により、シリコン酸化膜による保護部分564、P型電極のためのコンタクト部4047、N型電極のためのコンタクト部5042が形成される。
その後、酸化インジウム膜などの透明導電膜を全面に形成し、フォトエッチング技術により電極部だけに酸化インジウムなどの透明導電膜を形成する工程(電極形成工程)を行う。これによって、図21及び図22に示した光マイクロセル104が完成される。シリコン基板304上に背面反射膜504が形成されている。
本発明の光マイクロセルを複数備える光マイクロモジュールは、図4に示したように、前記基板として透明基板を使用し、前記発光層をその透明基板の前記集光方向とは反対側の面上に形成して構成することができる。この場合、例えば、発光層から放出される光を透過させ、少なくとも前記発光層の側面を覆う透過膜層を形成する。その透過膜層は、前記基板側で厚くその反対側に向けて薄くなるように厚さを傾斜させて形成することができる。そして、その透過膜層の外面に反射膜を形成することによってマイクロミラーを構成することができる。
図24において、保護用の透明キャップ971とパッケージ基板941を備えるパッケージの中に、光マイクロモジュール231が収納されている。光マイクロモジュール231は、透明基板331(例えばサファイア基板)の下面(集光方向zとは反対側の面)に、N型半導体層431bと活性層431cとP型半導体層431aとが形成された発光層431を備え、その発光層の下面には絶縁層を挟んで背面反射膜531を備えている。また、発光層431の側面側には、活性層に対して所定範囲の角度で傾斜したマイクロミラー631が作り込まれている。
マイクロミラー631は、発光層431の側面を囲むように形成することができる。前記のとおり、1つの発光層とその側方を囲むマイクロミラーを備えて構成される1つの単位を光マイクロセルと呼ぶ。図24に示される光マイクロモジュール231の断面には、2つの光マイクロセルの断面が見えている。
光マイクロモジュール231が備える活性層431cから放出される光のうち、透明基板331側すなわち集光方向zに向けて放出される光は、透明基板331を通じて集光方向へ放出される。活性層から透明基板331とは反対側に放出される光は、背面反射膜531により反射され、透明基板331を通じて集光方向へ放出される。活性層からその側面方向(集光方向zと直角をなす方向)へ放出される光は、マイクロミラー631により反射され、透明基板331を通じて略集光方向へ放射される。活性層に対するマイクロミラーの傾斜角度αと光の反射方向との関係については、前述のとおりである(図5参照)。
図26及び図27は、光マイクロモジュール232の側面図及び斜視図である。両図とも、集光方向zは上向きに表わされている。この光マイクロモジュール232は、1つのサファイア基板332の下面に、発光層及びマイクロミラーを配列した光マイクロセル層132を備えている。光マイクロセル層132には、発光層を備えた光マイクロセル1321が多数並んで形成されており、各光マイクロセル1321の両端にはマイクロミラー632が備えられている。1つの光マイクロセル1321は、発光層の側面の4方向をマイクロミラー632によって囲まれるように形成することができる。また、光マイクロセル層132の下面には、背面反射膜532が設けられている。
さらに、背面反射膜532の下には、各光マイクロセルに電源を供給するための電源配線層772及びフリップチップ層802が備えられる。各光マイクロセルの発光層に電源を供給するための電極は、電源配線層772において配線されて、フリップチップ電極802にまとめるように電気的に接続されている。フリップチップ電極802は、集光の妨げにならないように集光方向とは反対側に設けられている。
図28は、図27に示した光マイクロモジュール232を、集光方向zを下に向けて表わした斜視図である。前記のとおり、64個の光マイクロセルへの電源は、フリップチップ電極802から電源配線層772を経由して供給される。
図示されるように、発光層内の活性層433cから放出される光のうち、集光方向zへ放出された光はそのままサファイア基板333を通って集光方向へ直進する(p)。集光方向zとは反対方向へ放出された光は背面反射膜533で反射され、サファイア基板333を通って集光方向へ集まる(q)。また、集光方向と直角をなす方向すなわち活性層に沿って放出された光は、マイクロミラー(N型電極733b)により反射されて略集光方向へ集まる(r)。
図30(a)は、例えば3インチのサファイア基板333上に、酸化インジウム(ITO)などの透明電極層7331、N型GaAlN層433b、活性層433c、P型GaAlN層433a、反射導体膜533が順に積層されている。このように積層された基板は、サファイア基板上にP型GaAlN半導体層、活性層、N型GaAlN半導体層、酸化インジウム膜を形成して、これを母材となるサファイア基板333上へ転写をする方法により実現されてもよい。
図30(b)は、上記基板上で透明電極7331を残して、例えば幅20μm、ピッチ100μm程度で、反射導体膜533、P型GaAlN層433a、活性層433c、N型GaAlN層433bを除去した状態である。これはフォトリソグラフィーとエッチングの工程により形成することができる。この事例では、ITOがエッチングのストッパーの役割をはたしている。
図30(c)は、シリコン酸化膜573を全面にデポシットした状態を表わす。シリコン酸化膜は、後の加工によって傾斜した壁面を設け易いように、高濃度のリンを添加してある。
図30(e)は、シリコン酸化膜573をエッチングすることにより、電極取り出し用の開口部(コンタクト部)を設けた図である。
図30(f)は、上記の状態で全面にAl薄膜を蒸着した後、そのAl薄膜をエッチングすることによりP型電極733a及びN型電極733bを形成した状態である。
図31(a)は、図30(a)〜(d)に示した工程を行った後、シリコン酸化膜573に電極取り出し用の開口部(コンタクト部)を形成するためにフォトレジスト1711を形成した状態を表す図である。
図31(b)は、上記の状態でシリコン酸化膜573をテーパエッチングする工程により、シリコン酸化膜の厚さを意図的になだらかに傾斜させたものである。テーパエッチングはフォトレジストとシリコン酸化膜の密着性を意図的に疎として、図の横方向のエッチングを助長する。それによって、エッチング後の膜の形状に丸みを持たせる公知の手法である。
図31(c)は、上記工程の後、全面にAl薄膜を蒸着した後、そのAl薄膜をエッチングすることによりP型電極733aとN型電極733bを形成したものである。N型電極733bは、マイクロミラーの役割も果たす。電極材料がマイクロミラーの材料成分となるため、電極は単にアルミニウム材を用いるより、クロムやニッケル、銀等を含む積層構造とすることが好ましい。例えば、マイクロミラーの役割のために薄くクロムやニッケル、又は銀の層を設けて、その上にアルミニウム層を設ける構造等が挙げられる。
上記図32(b)の平面図に表わされた各光マイクロセルの半導体層及び電極は、図33に示すように、それぞれ四隅に丸みをもたせるように形成されてもよい。特に、境界が破線4334で示されるような四隅に丸みを設けた発光層(半導体層)とすることによって、発光層の四隅が直角に形成される場合に生じる電界の集中を防ぐことができる。丸みを設けた形状により、電界集中により電流が発光に寄与せずに無駄に流れることを最小限に押さえることが可能になる。
また、図34に示されるように、光マイクロセルの上に電源配線層772を形成し、さらに各マイクロセルに給電するためのフリップチップ構造の電極802を形成することができる。フリップチップ構造の電極は、例えば、ウェーハ状態で銅メッキや半田メッキをすることにより形成することが可能である。また、ウェーハ状態で形成する方法に限らず、各光マイクロモジュールをチップ状態に分割した後に、スタッドバンプと呼ばれる方法等で形成することもできる。これらの方法は本発明の本質的な部分とは関係しないので説明は省略する。
前記ウェーハから各光マイクロモジュールをチップ状態に切り出すためには、1つの光マイクロモジュールを構成する8×8の光マイクロセルの隣の光マイクロセルを、スクライブラインとして使用することができる。各光マイクロセルは、電源配線層を形成するまでは電気的にも光学的にも独立であるため、発光部として使用せずにスクライブラインとして使用することができる。また、光マイクロモジュールは8×8のセルの構成に限定されず、電源配線層以後のパターンを変更することにより、セル数を自由に選択することができる。
図35に示す光マイクロセルは、サファイア基板334上に、透明電極7341、N型GaAlN層434b、活性層434c、P型GaAlN層434a、反射導体膜534、シリコン酸化膜574、Alを材料としたP型電極734a及びN型電極734bが形成されている。このN型電極734bは、マイクロミラー634の役割も果たす。前述のように、シリコン酸化膜を用いてマイクロミラーの傾斜を形成するために、シリコン酸化膜574には高濃度リンを含有させることができる。
シリコン酸化膜574に形成された凹部の底に近い部分すなわち透明電極7341に近い部分では、傾斜が緩やかになるために、発光の活性層434cは上記凹部の底より高い位置に形成されることが望ましい。本図の例では、N型GaAlN層434bの厚さを他の層より厚くして、活性層434cが上記シリコン酸化膜574の凹部の底より高い位置に形成されるように工夫されている。
図39に示すマイクロミラーの製造例は、反射導体層(図35の534)は設けず、発光層(半導体層)自体をテーパエッチングする場合の構造を示している。図39は、発光層であるGaAlNをエッチングする場合にアンダーエッチングを生じさせるウエットエッチング手法を用いて、発光層を構成するGaAlN半導体層の側面をテーパエッチングした状態を示す。この場合には、背面反射膜として、反射導体膜(514)の代わりに、例えばAlを材料としたP型電極及びN型電極を利用することができ、これら電極層によって光が反射される。
図39(a)は、上記構造を形成するために、アンダーエッチを生じさせるウエットエッチング手法を用いて、発光層を構成するGaAlN半導体層(434a〜434c)をエッチングし、その側面に傾斜を形成した状態を示す。すなわち、フォトレジスト1721とP型GaAlN膜434aとの密着度を低くして、ウエットエッチングした状態である。この構造においてシリコン酸化膜は高濃度リンを含む必要はなく、リン含有の酸化膜を嫌う半導体の場合にはこの構造が適している。
図40(a)は、サファイア基板336上に酸化インジウムなどの透明電極層7361が形成され、さらに、N型GaAlN層436bと活性層436cとP型GaAlN層436aとを備える発光層が積層された状態を表わしている。その上面に、発光層をエッチングするためのフォトレジスト1731のパターンが形成されている。
図40(b)は、上記基板上に透明電極層7361を残して、例えば幅20μm、ピッチ100μmで、発光層をウエットエッチング技術を利用して除去し、発光層の側面に傾斜が形成された状態である。これは、フォトレジスト1731とGaAlN層の密着性を疎にすることにより、フォトリソグラフィーとエッチングの工程を用いて形成することが可能である。この事例では、酸化インジウムの透明電極層7361がエッチングの終点管理の役割をはたしている。このエッチング終了後、フォトレジストを剥離する。
図40(c)は、上記工程に続き、ニッケル、クロムや銀等を用いた反射導体膜を全面に形成し、フォトレジストを塗布し、さらに図40(a)とほぼ同じパターンにて反射導体膜をエッチングすることによって、発光層上にニッケル、クロムや銀等からなる反射導体膜536が形成されている状態を示す。
図40(e)は、上記工程に続き、シリコン酸化膜576に電極取り出し用の開口部をテーパエッチングした状態を示している。図40(b)と同様に、フォトレジスト1733とシリコン酸化膜との密着性を意図的に疎とし、ウエットエッチングをすることにより形成することができる。これによって、図の横方向のエッチングが助長され、シリコン酸化膜の凹部の底部が丸みを持った形状にエッチングされ、コンタクト部5761近傍のシリコン酸化膜形状がなだらかな形状となっている。エッチング終了後、フォトレジストは剥離される。
図40(g)は、上記工程に続き、Al等を材料としてP型電極736a及びN型電極736bを形成した状態を示す。N型電極736bの部分はマイクロミラーを構成するため、これら電極の材料は単にAlだけでなく、クロム、ニッケルや銀等を含む積層構造とすることが好ましい。例えば、ミラーの役割のために薄くクロム、ニッケル又は銀の層を設け、その上に電極材料としてAl層を設ける構造が挙げられる。
本発明の光マイクロセルを複数備える光マイクロモジュールは、前記基板を、前記発光層から放出される光を透過させる透明基板と、第2の基板とから構成してもよい。その透明基板の前記集光方向とは反対側の面上に前記発光層を形成し、かつ第2の基板上に側方反射部(マイクロミラー)を形成する。そして、発光層が形成された前記透明基板とマイクロミラーが形成された前記第2の基板とを対向させて貼り合わせることによって、光マイクロセル及び光マイクロモジュールを構成することができる。この場合、第2の基板上には、前記透明基板上に形成された発光層の位置及びサイズに合わせ、その発光層の側面近傍となるようにマイクロミラーが形成される。このマイクロミラーは、シリコンを母材とし前記所定範囲の角度で傾斜して形成することができる。
マイクロミラー651は、活性層451cの側面を囲むように形成することができる。前記のとおり、活性層を含む半導体層である発光層と、その側方を囲むマイクロミラーを備えて構成される1つの単位を光マイクロセルと呼ぶ。図42に示される光マイクロモジュール251の断面には、2つの光マイクロセルの断面が見えている。
光マイクロモジュール251が備える活性層451cから放出される光のうち、透明基板351側すなわち集光方向zに向けて放出される光は、透明基板351を通じて集光方向へ放出される。活性層から透明基板351とは反対側に放出される光は、背面反射膜551により反射され、透明基板351を通じて集光方向へ放射される。活性層からその側面方向(集光方向zと直角をなす方向)へ放出される光は、マイクロミラー651により反射され、透明基板351を通じて略集光方向へ放出される。活性層に対するマイクロミラーの傾斜角度αと光の反射方向との関係については、前述のとおりである(図5参照)。
図44、図45は、光マイクロモジュール252の側面図及び斜視図である。両図とも、集光方向zは下向きに表わされている。この光マイクロモジュール252は、1つのサファイア基板352の上面に、発光層及びマイクロミラーを備えた光マイクロセル層152を備えている。光マイクロセル層152には、発光層を備えた光マイクロセル1521が多数並んで形成されており、各光マイクロセル1521の両端にはマイクロミラー652が備えられている。1つの光マイクロセル1521は、発光層の側面の4方向をマイクロミラー652によって囲まれるように形成することができる。光マイクロセル層152の上面には、背面反射膜552が設けられている。
この集光方向zと直角をなす光は発光層の薄膜に沿って伝播する。その伝播中の減衰を避けるためには、発光層の大きさはできるだけ小さく、光マイクロセル中でマイクロミラーが占める面積はできるだけ小さく、発光層とマイクロミラーとの距離はできるだけ短くすることが好ましい。光マイクロセルを配列したとき、各光マイクロセルの大きさ即ちマイクロミラーのピッチは、例えば、幅・奥行きともに100μm程度で形成するようにすることができる。
図47(a)に示す光マイクロセル153は、サファイア基板353、ITOなどの透明電極7531、N型半導体層453b、活性層453c、P型半導体層453a、サファイア基板側のNi薄膜5531、シリコン基板側のNi薄膜5532、シリコン層363、PIQ膜(絶縁性ポリイミド膜)583を備えている。
この構造により、活性層から放出される光のうち、集光方向zに向いた光は、サファイア基板353を通って集光方向に進む。集光方向zと反対方向へ放出された光は、背面反射膜である薄膜5531により全反射され、サファイア基板353を通って集光方向に進む。集光方向zと直角の方向の光、すなわち活性層に沿った光は、側面の4方向を囲んで形成されているマイクロミラー653により略集光方向に反射されて、サファイア基板353を通って略集光方向に進む。
図47(b)に示すように、Al等を材料としたP型電極753a及びN型電極753bの領域、及び半導体層(453a〜453c)等が積層された領域は、それぞれ四隅を直角形状にせず、丸みを持たせるように形成されている。これにより、電界の集中を避けて平均的な発光を促すことができる。
図48(a)に示す基板は、(110)面方位のN型シリコン363を基板にして、厚さ3μm程度の高濃度P型シリコン層3632をエピタキシャル成長させ、さらに厚さ5μm程度のN型シリコン層3633をエピタキシャル成長させた基板である。この基板上に厚さ0.5μm程度の酸化膜584を形成し、フォトリソグラフィーによりパターンを形成してある。
図49(a)は上記N型シリコンウェーハの斜視図を示し、碁盤の目のように幅2μm程度の酸化膜(SiO2)584をフォトリソグラフィーで残したもので、そのピッチは100μm程度とされている。
上記基板をアルカリ性(例えば水酸化カリウム)のエッチング液に入れることによりN型シリコン層3633がエッチングされる。図48(b)は、シリコンの(111)面方位のエッチング速度が遅いという異方性エッチング特性のために、N型シリコン層3633のエッチングが(111)面で停止し、54°に切り立った斜面が形成されている様子を示す。図49(b)は、これを拡大して示す図である。N型シリコン層3633の傾斜面は、4方向ともに形成される。
図48(c)は、その後、酸化膜584を除去したウェーハに、Ni薄膜5532を形成した状態を表している。シリコンの鏡面をそのまま、この状態で使うことも可能であるし、酸化膜を形成して後のサファイア基板と合体した時の共有結合をし易くして使うことも可能であるが、この事例ではNi薄膜を形成してサファイア基板側に形成するNi薄膜と共有結合をし易くしてある。また、この事例ではNi薄膜を用いているが、光の反射率の高い銀薄膜を用いることも同様に可能である。Ni薄膜の代わりに基板に銀薄膜を用いることにより貼り合わせが容易になる。
この形状にてマイクロミラーを形成したシリコンウェーハが完成する。
図50(a)に示す基板は、3インチのサファイア基板353にITOなどの透明電極層層7531、N型GaAlN層453b、活性層453c、P型GaAlN層453a、全反射導体(Ni薄膜)5531が積層してある。全体として数μmと薄い膜である。
図50(b)は、上記基板上に深さ10μm、幅20μmの溝3531を形成した状態である。この溝はフォトリソグラフィーとエッチングの工程により形成することができる。
図50(c)は、上記溝を形成したサファイア基板353に、前記マイクロミラーを形成したシリコン基板(図48(c)の状態)を貼り合わせる直前の状態を表す図である。サファイア基板上の溝の中央に、シリコンウェーハに形成されたマイクロミラーの頂点が位置するように、位置を合わせて両ウェーハを貼り合わせる。
図50(d)は、両ウェーハが合体した状態である。両ウェーハは合体面の表層同士が鏡面であり、この事例ではともにNi薄膜層(5531、5532)であるため、分子間引力により分子のレベルで完全に一体化する。これによりマイクロミラー部分は外部から完全に隔離されて安定的なミラーを形成することができる。この技術は近年普及の始まったシリコンの張り合わせ技術と同様である。シリコンの張り合わせの場合にはシリコン面と酸化シリコン面が張り合わされるが、この事例では、シリコンウェーハ上のNi薄膜とサファイア基板上のNi薄膜とが貼り合わされる。
図50(e)は、貼り合わせたウェーハのシリコン基板側をエッチングして、厚さ3μm程度だけを残した状態である。図中の3362がシリコン層である。高濃度P型シリコン層3362のエッチング速度が遅いことを利用して、正確な厚さを残すことができる。この3μm程の厚さのシリコン層がマイクロミラーを構造体として支える部位である。
図51(a)は、図50(e)に示した基板に、フォトレジスト181のパターンを形成した状態を示す。この状態において、シリコン層3632のエッチング、シリコン側反射導体(この事例ではNi薄膜)5532のエッチング、サファイア側反射膜(この事例ではNi薄膜)5531のエッチング、半導体層453a〜453cのエッチングを行い、透明電極層(この事例ではITO)7531をストッパーにしてエッチングを終了する。
図51(b)は上記エッチング後の状態を示している。シリコン層3632は(110)の面方位を有しているため、エッチングされた壁面が54°傾斜したテーパ状になり、サファイア基板上に形成されていた半導体層等は、透明電極(ITO)7531を残してエッチングされている。
図51(c)は、PIQ(絶縁性ポリイミド膜)583を塗布した後、P型電極部とN型電極部のPIQを除去した状態を表わす図である。
図51(d)は、上記の状態から、Alなどを材料とした電極材を蒸着した後にエッチングすることにより、P型電極753aと、N型電極753bを形成した状態を表わす。
以上の工程によって、光マイクロセルのマイクロミラー、発光層及びその電極層は形成された。この事例では低温度で使用できるPIQを用いた構造で説明したが、PIQ膜の代わりに低温積層のシリコン酸化膜を用いることもできる。その場合には、PIQを用いるよりも膜内での光の減衰を減らすことができる。
前記のとおり、マイクロミラーの傾斜角度(α)と集光の関係からいえば、α=45°であることが好ましい。シリコンの所定の面方位を利用して形成された上記マイクロミラーはα=54°となり、マイクロミラーによる反射光の方向は集光方向zに対して18°傾いた方向とすることができるため、極めて好ましいマイクロミラーを実現することができる。
このウェーハの状態から、図46に示した光マイクロモジュールを切り出すことができる。光マイクロモジュール切り出すためのスクライブラインとして、8×8の光マイクロセルの隣の光マイクロセルを使用することができる。各光マイクロセルは、電源配線層が形成されるまでは電気的にも光学的にも独立であるため、発光部として使用せずにスクライブラインとして使用することができる。また、この事例では8×8のセルであるが、電源配線層以後のパターンを変更することにより、セル数を自由に選択することができる。
図55(b)は、同図(a)に示すウェーハ273(透明基板338)上に光マイクロモジュール238が配列して形成され、別のウェーハ943と貼り合わされた状態の断面図である。光マイクロモジュール238には、マイクロミラー638を備えた光マイクロセル1381が配列して形成され、電源配線層783が形成された後にフリップチップ電極803が形成されている。また、別のウェーハ943には、貫通導電ビア9431と表面電極9432が形成されている。光マイクロモジュール238の電極は、フリップチップ電極803を介して、別のウェーハ943上の表面電極9432と接続されている。このような状態で、光マイクロモジュール238を構成する基板上の構造(発光層、マイクロミラー、電源配線層等)は物理的に固定されているため、透明基板338を除去することが可能である。透明基板338は、1つ1つの光マイクロモジュールに分離された後に除去されてもよい。図55(c)は、上記ウェーハ273上の光マイクロモジュール238が個々に分離され、透明基板338が除去された光マイクロモジュール239を、上下を逆にして表わした図である。
また、半導体材料としてはGaAlNを挙げて説明したが、GaNその他の半導体材料にも適用することができる。
さらに、本光マイクロセル又は本光マイクロモジュールの構造は、蛍光体を用いる発光ダイオードに限らず、可視光を発する発光ダイオードにも共通に利用できる構造である。
その他、本発明は以上で詳述した実施形態に限定されず、本発明の請求項に示した範囲で様々な変形または変更が可能である。
Claims (6)
- 薄膜により基板上の一定領域に形成された発光層を備え、前記発光層から放出される光を前記発光層に垂直な集光方向に取り出す発光ダイオード素子が1つの前記基板上に複数形成されている発光ダイオードモジュールであって、
前記発光ダイオード素子毎に、前記発光層の側面の全て又は一部を囲んで前記発光層に対して22.5°以上且つ67.5°以下の角度で傾斜した側方反射部を備えて、前記発光層から前記発光層と略平行方向に放出される光を前記側方反射部によって略前記集光方向に反射させ、
前記発光層を挟んで前記集光方向とは反対側に背面反射膜を備えて、前記発光層から前記集光方向と反対側へ放出される光は、前記背面反射膜によって前記集光方向に反射させ、
前記基板は前記発光層から放出される光を透過させる透明基板であり、
前記透明基板側から順に、前記発光層から放出される光を透過させ且つ導電性を有する第1の導電層と、前記発光層と、導電性を有する第2の導電層と、複数の前記発光ダイオード素子上に形成される電源配線層とを積層して備え、
前記電源配線層において、前記第1の導電層と電気的に接続された第1の導体と、前記第2の導電層と電気的に接続された第2の導体とがそれぞれ配線されることにより、各前記発光ダイオード素子が電気的に接続されて構成されることを特徴とする発光ダイオードモジュール。 - 前記電源配線層上に配設される少なくとも2つのフリップチップ電極又はフリップチップ用電極を備え、
各前記フリップチップ電極又はフリップチップ用電極は、前記第1の導体及び前記第2の導体とそれぞれ電気的に接続されて構成される請求項1記載の発光ダイオードモジュール。 - 前記発光層から放出される光を透過させ少なくとも前記発光層の側面を覆い、且つ厚さが前記基板側で厚くその反対側に向けて薄くなるように傾斜して形成された透過膜層を備え、
前記透過膜層の外面に形成された反射膜が前記側方反射部を構成する請求項1又は2に記載の発光ダイオードモジュール。 - 前記発光層は前記基板側で広くその反対側に向けて狭くなる略台形状に形成され、その発光層から放出される光を透過させ少なくとも前記発光層の側面を覆うように形成された透過膜層を備え、
前記透過膜層の外面に形成された反射膜が前記側方反射部を構成する請求項1又は2に記載の発光ダイオードモジュール。 - 前記側方反射部は、シリコンを母材とする第2の基板上に、前記発光層に対応するように形成され、
前記発光層が形成された前記透明基板と前記側方反射部が形成された前記第2の基板とを対向させて貼り合わせて構成される請求項1又は2に記載の発光ダイオードモジュール。 - 前記電源配線層上に前記フリップチップ電極又はフリップチップ用電極が配設された後に、前記透明基板が除去されて構成される請求項2乃至5のいずれかに記載の発光ダイオードモジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010544197A JP5588882B2 (ja) | 2008-12-28 | 2009-12-28 | 発光ダイオードモジュール |
Applications Claiming Priority (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008336251 | 2008-12-28 | ||
JP2008336251 | 2008-12-28 | ||
JP2009024256 | 2009-01-11 | ||
JP2009024256 | 2009-01-11 | ||
JP2009268051 | 2009-11-25 | ||
JP2009268051 | 2009-11-25 | ||
JP2010544197A JP5588882B2 (ja) | 2008-12-28 | 2009-12-28 | 発光ダイオードモジュール |
PCT/JP2009/071809 WO2010074287A1 (ja) | 2008-12-28 | 2009-12-28 | 発光ダイオード素子及び発光ダイオードモジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2010074287A1 JPWO2010074287A1 (ja) | 2012-06-21 |
JP5588882B2 true JP5588882B2 (ja) | 2014-09-10 |
Family
ID=42287889
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010544197A Expired - Fee Related JP5588882B2 (ja) | 2008-12-28 | 2009-12-28 | 発光ダイオードモジュール |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5588882B2 (ja) |
WO (1) | WO2010074287A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103415935B (zh) * | 2011-03-14 | 2016-09-14 | 皇家飞利浦有限公司 | 具有重新分布用于倒装芯片安装的垂直接触件的led |
FR3016463A1 (fr) * | 2014-01-16 | 2015-07-17 | Commissariat Energie Atomique | Micro-ecran d'affichage a forte luminance. |
EP3100309B1 (en) | 2014-01-29 | 2022-05-25 | Lumileds LLC | Light emitting device with a phosphor-converted led in a shallow reflector cup filled with encapsulant |
JP2017130588A (ja) * | 2016-01-21 | 2017-07-27 | 旭化成株式会社 | 紫外線発光装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005039197A (ja) * | 2003-05-27 | 2005-02-10 | Matsushita Electric Works Ltd | 半導体発光素子およびその製造方法 |
JP2006237156A (ja) * | 2005-02-23 | 2006-09-07 | Lg Electronics Inc | 光源装置及びその製造方法 |
JP2006245057A (ja) * | 2005-02-28 | 2006-09-14 | Sony Corp | ハイブリットモジュール及びその製造方法並びにハイブリット回路装置 |
JP2007157805A (ja) * | 2005-12-01 | 2007-06-21 | Stanley Electric Co Ltd | Ledパッケージ、発光装置及びledパッケージの製造方法 |
JP2007335731A (ja) * | 2006-06-16 | 2007-12-27 | Sony Corp | 発光ダイオード搭載基板、発光ダイオードバックライト、発光ダイオード照明装置、発光ダイオードディスプレイおよび電子機器 |
JP2008130721A (ja) * | 2006-11-20 | 2008-06-05 | Matsushita Electric Ind Co Ltd | 発光装置、半導体発光素子および半導体発光素子の製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007242820A (ja) * | 2006-03-08 | 2007-09-20 | Asahi Kasei Corp | 発光デバイス及び発光デバイスモジュール |
JP2007305909A (ja) * | 2006-05-15 | 2007-11-22 | Kyocera Corp | 窒化ガリウム系化合物半導体の製造方法及び発光素子の製造方法 |
JP4899825B2 (ja) * | 2006-11-28 | 2012-03-21 | 日亜化学工業株式会社 | 半導体発光素子、発光装置 |
JP2008282979A (ja) * | 2007-05-10 | 2008-11-20 | Sharp Corp | 半導体発光素子とその製造方法 |
-
2009
- 2009-12-28 JP JP2010544197A patent/JP5588882B2/ja not_active Expired - Fee Related
- 2009-12-28 WO PCT/JP2009/071809 patent/WO2010074287A1/ja active Application Filing
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005039197A (ja) * | 2003-05-27 | 2005-02-10 | Matsushita Electric Works Ltd | 半導体発光素子およびその製造方法 |
JP2006237156A (ja) * | 2005-02-23 | 2006-09-07 | Lg Electronics Inc | 光源装置及びその製造方法 |
JP2006245057A (ja) * | 2005-02-28 | 2006-09-14 | Sony Corp | ハイブリットモジュール及びその製造方法並びにハイブリット回路装置 |
JP2007157805A (ja) * | 2005-12-01 | 2007-06-21 | Stanley Electric Co Ltd | Ledパッケージ、発光装置及びledパッケージの製造方法 |
JP2007335731A (ja) * | 2006-06-16 | 2007-12-27 | Sony Corp | 発光ダイオード搭載基板、発光ダイオードバックライト、発光ダイオード照明装置、発光ダイオードディスプレイおよび電子機器 |
JP2008130721A (ja) * | 2006-11-20 | 2008-06-05 | Matsushita Electric Ind Co Ltd | 発光装置、半導体発光素子および半導体発光素子の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2010074287A1 (ja) | 2010-07-01 |
JPWO2010074287A1 (ja) | 2012-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2010074288A1 (ja) | 高電圧駆動の発光ダイオードモジュール | |
TWI588984B (zh) | 顯示裝置 | |
US10985301B2 (en) | Light-emitting device | |
US9985175B1 (en) | LED panel | |
TWI501426B (zh) | 發光元件以及其製造方法 | |
KR20190006176A (ko) | 고밀도 픽셀 형 멀티-led, 이를 포함하는 장치, 그리고 그 제조 방법 | |
JP2021019015A (ja) | マイクロ発光素子及び画像表示素子 | |
CN104885235B (zh) | 用于侧发射的具有成形的生长衬底的led | |
US20110089447A1 (en) | Light-emiting device chip with micro-lenses and method for fabricating the same | |
JPH11317546A (ja) | 半導体発光装置 | |
JP2011199221A (ja) | 発光ダイオード | |
CN102263176A (zh) | 发光器件、发光器件封装以及发光装置系统 | |
KR101634369B1 (ko) | 복수개의 발광셀들을 갖는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법 | |
KR20180062347A (ko) | 복수의 발광셀들을 가지는 발광 다이오드 | |
TW201611339A (zh) | 半導體發光裝置 | |
JP5588882B2 (ja) | 発光ダイオードモジュール | |
CN105378949A (zh) | 具有圆顶的芯片级发光器件封装 | |
JP2018515898A (ja) | 光学レンズ、照明モジュールおよびこれを備えたライトユニット | |
KR20180122840A (ko) | 고 신뢰성의 발광 다이오드 | |
CN111092072A (zh) | 发光元件 | |
US20040041157A1 (en) | Semiconductor light emitting element and semiconductor light emitting device | |
US9070849B2 (en) | Parallel plate slot emission array | |
US20210351324A1 (en) | Light-emitting element and image displaying apparatus | |
CN107123713B (zh) | 一种适合单色光led晶元级封装的器件结构 | |
JP7348520B2 (ja) | 発光装置及び表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20121109 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121226 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140121 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140320 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140617 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140708 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140728 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5588882 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |