KR20130140002A - 안정성이 향상된 금속산화물 ｔｆｔ - Google Patents
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Abstract
금속산화물의 활성층, 게이트 유전층 및 낮은 트랩 밀도 재료의 층을 포함하는 금속산화물 반도체 장치가 제공된다. 이러한 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층과 상기 게이트 유전층 사이에 샌드위칭되어 있다. 이러한 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층의 주표면과 접촉하고 평핸한 주표면을 갖고 있어서 상기 금속산화물의 활성층과 낮은 트랩 밀도 계면을 형성한다. 옵션으로, 낮은 트랩 밀도 재료의 제2층이 상기 금속산화물의 활성층의 반대방향의 주표면과 접촉되어 배치될 수 있어서 금속산화물의 활성층의 양면과의 낮은 트랩 밀도 계면이 형성된다.
Description
본 발명은 일반적으로 금속산화물 박막 장치에 관한 것이고, 보다 상세하게는 금속산화물 반도체막의 안전성에 관한 것이다.
금속산화물 반도체는 그 높은 캐리어 이동도, 광 투과율 및 낮은 증착 온도 때문에 매우 유익하다. 높은 캐리어 이동성으로 인해 보다 높은 주파수 또는 보다 높은 전류를 필요로 하는 보다 높은 성능 영역에까지 적용이 확대된다. 이러한 광 투과율은 디스플레이 및 센서 액티브 매트릭스에서 광 차폐에 대한 필요를 제거한다. 낮은 증착 온도로 인해 플라스틱 패시베이션 층에 대한 플렉시블 일렉트로닉스에 적용가능하다.
금속산화물 반도체의 독특한 특징은 (1) 캐리어 이동도가 필름의 그레인 크기에 덜 영향을 받는다. 즉, 높은 이동도의 비정질 금속산화물이 가능하고; (2) 표면 상태가 수소에 의해 패시베이팅되어야 하는 (Si 또는 a-Si와 같은) 공유결합 반도체와 대조적으로, 표면 상태의 밀도가 낮고 TFT에 대한 용이한 전계 효과를 가능하게 하고; (3) 이동도가 볼륨 캐리어 밀도에 강하게 종속된다는 것이다. 고성능 적용을 위한 높은 이동도를 달성하기 위해, 금속산화물 채널의 볼륨 캐리어 밀도가 높아야 하고 금속산화막의 두께는 작아야 한다(예를 들어, <100nm이고, 바람직하게는 <50nm).
박막 장치에서, 게이트 유전체는 이러한 장치를 위한 채널을 형성하는 금속산화물 반도체층의 부분 위에 위치되어 있다. 금속산화물 반도체층은 예를 들어, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 아연 갈륨 산화물(InZnGaO)등을 포함할 수 있다(아래에 나열된 추가 예 참조). 게이트 유전체는 일반적으로 실리콘 산화물(SiO2), SiN 또는 동등물과 같은 재료이다. 일반적으로, 증착 온도등으로 인해, 금속산화물은 비정질성을 갖고, 바람직하게는 처리 후에 비정질 상태로 남는다. 사용되는 특정 재료 때문에, 트랩 상태는 금속산화물 반도체층과 게이트 유전층 사이의 계면(interface)에서 형성된다. 계면 트랩 상태가 밴드갭에서 깊다면, 계면 딥 트랩에서의 캐리어의 트랩핑 및 디트랩핑은 안정성 문제로서, 즉, 임계전압 시프트로서 나타날 수 있다. 이러한 경우에, "안정성"은 TFT의 임계 전압에 대해 정의된다.
따라서, 종래의 상술된 문제 및 다른 문제들을 해결하는 것이 매유 유익하다.
본 발명의 바람직한 실시예에 따라 본 발명의 요구되는 목적을 달성하기 위해, 금속산화물의 활성층, 게이트 유전층 및 낮은 트랩 밀도 재료의 층을 포함하는 금속산화물 반도체 장치가 제공된다. 이러한 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층과 낮은 트랩 밀도 계면을 형성하기 위해 상기 금속산화물의 활성층의 주표면과 접촉하고 평행한 주표면을 갖고 있다. 옵션으로, 제2 낮은 트랩 밀도 재료의 층이 상기 금속산화물의 활성층의 반대방향의 주표면과 접촉하고 평행한 상태로 배치될 수 있어서, 상기 금속산화물의 활성층의 양면과의 낮은 트랩 밀도 계면이 형성된다.
본 발명의 요구되는 목적은 또한 금속산화물 반도체 장치가 금속산화물의 활성층, 게이트 유전층 및 이러한 금속산화물의 활성층과 게이트 유전층 사이에 위치된 낮은 트랩 밀도 재료의 층을 포함하는 특정 실시예에 따라 달성된다. 낮은 트랩 밀도 재료의 층은 금속산화물의 활성층과 낮은 트랩 밀도 계면을 형성하기 위해 금속산화물의 활성층과 접촉하고 평행한 제1 주표면을 갖고 있다. 이러한 낮은 트랩 밀도 재료의 층은 게이트 유전층과 계면을 형성하기 위해 게이트 유전층의 주표면과 접촉하고 평행한 제2 주표면을 갖고 있다. 이러한 낮은 트랩 밀도 재료의 층은 금속산화물의 활성층의 밴드갭에 가까운 밴드갭 및 금속산화물의 활성층과 비교하여 낮은 이동도를 갖고 있다. 이러한 금속산화물의 활성층, 게이트 유전층 및 낮은 트랩 밀도 재료의 층은 모두 일반적으로 상부 게이트, 하부 소스/드레인 타입의 장치, 상부 게이트, 상부 소스/드레인 타입의 장치, 하부 게이트, 하부 소스/드레인 타입의 장치, 및 하부 게이트, 상부 소스/드레인 타입의 장치 또는 다른 박막 장치중 하나에 포함되어 있다.
본 발명의 보다 상세한 목적 및 장점은 다음의 도면과 함께 바람직한 실시예의 다음의 상세한 설명으로부터 용이하게 이해될 것이다.
도 1은 오버라잉 게이트 및 언더라잉 소스/드레인을 갖는 TFT의 단순화된 층 도면이다.
도 2는 오버라잉 게이트 및 오버라잉 소스/드레인을 갖는 TFT의 단순화된 층 도면이다.
도 3은 언더라잉 게이트 및 언더라잉 소스/드레인을 갖는 TFT의 단순화된 도면이다.
도 4는 언더라잉 게이트 및 오버라잉 소스/드레인을 갖는 TFT의 단순화된 도면이다.
도 5는 TFT에서의 전형적인 포지티브 임계 전압 시프트의 그래픽이다.
도 6은 계면에 형성된 전형적인 딥 밴드갭 트랩을 설명하는, 오버라잉 또는 인접 게이트 유전체를 갖는 금속산화물 반도체의 밴드갭 도면이다.
도 7은 본 발명에 따른 TFT의 일부의 밴드갭 도면이다.
도 1은 오버라잉 게이트 및 언더라잉 소스/드레인을 갖는 TFT의 단순화된 층 도면이다.
도 2는 오버라잉 게이트 및 오버라잉 소스/드레인을 갖는 TFT의 단순화된 층 도면이다.
도 3은 언더라잉 게이트 및 언더라잉 소스/드레인을 갖는 TFT의 단순화된 도면이다.
도 4는 언더라잉 게이트 및 오버라잉 소스/드레인을 갖는 TFT의 단순화된 도면이다.
도 5는 TFT에서의 전형적인 포지티브 임계 전압 시프트의 그래픽이다.
도 6은 계면에 형성된 전형적인 딥 밴드갭 트랩을 설명하는, 오버라잉 또는 인접 게이트 유전체를 갖는 금속산화물 반도체의 밴드갭 도면이다.
도 7은 본 발명에 따른 TFT의 일부의 밴드갭 도면이다.
본원에서 박막 트랜지스터(일반적으로 TFT)가 예로서 사용되었지만 다른 박막 장치가 TFT의 정의에 포함될 수 있다는 것을 이해해야 한다. TFT의 가치의 수치는 μV/L2에 의해 정의되는데, 여기에서 μ는 이동도이고, V는 전압이고 L은 게이트 길이이다. 주요 문제는 이동도가 80cm2/V-sec으로 높은 것으로 증명된 금속산화물 반도체 재료의 최근 향상에 의해 일부 해결되었다. 금속산화물 반도체의 독특한 특징중 하나는 캐리어 이동도가 필름의 그레인 크기에 보다 영향을 받는다는 것, 즉, 높은 이동도의 비정질 금속산화물이 가능하다는 것이다.
사용되는 재료 및 장치의 크기(예를 들어, 층의 두께, 게이트의 길이등) 때문에 언더라잉 및 오버레이잉 재료를 갖는 금속산화물의 계면 상호작용은 더 이상 무시할 수 없다. 여기에 언급되어 통합되어 특허 번호 7,812,346이고 2010년 10월 12일에 발행된 "Metal Oxide TFT with Improved Carrier Mobility" 표제의 미국 특허에 상세하게 설명된 바와 같이, 계면 상호작용의 제어는 (1) 언더라잉 구조를 갖는 상호작용; 및 (2) 오버라잉 구조를 갖는 상호작용의 2가지 방법 또는 어느 하나에 의해 구현될 수 있다. 일반적으로, 이러한 상호작용은 금속산화물내의 산소와 반응하도록 설계되어 산소 농도를 변경하고, 따라서, 캐리어 밀도를 변경하는 장점이 있다.
일반적으로, 다양한 상하 계면을 형성하고 금속산화물 활성층과의 계면 상호작용을 제어하기 위해 선택된 재료의 타입은 최종 장치의 특성을 결정하는 하나의 방법이다. 사용될 수 있는 금속산화물의 예는 In2O3 (Eg(indirect)=2.9 eV; Eg(direct)=3.7eV), ZnO (Eg=3.3eV), SnO (Eg=3.4eV), CuO (Eg=2.2 eV), CdO (Eg=2.3eV) InZnO, InSiO, InTiO, InTaO, InAlO, ZnAlO, ZnSiO, ZnTiO, ZnTaO, InGaZnO, InAlZnO, InSiZnO, InTiZnO, InTaZnO, 및 상기 재료 또는 금속-산소 결합을 포함하는 혼합물 산화물을 포함한다. 게이트 유전체 재료의 예는 Al2O3, SiO2, SiN, 및 유사한 재료 또는 그 조합이다.
작동에 중요한 TFT의 적어도 2개의 특성은 게이트 누설 전류 및 턴온 또는 임계 전압을 포함한다. 게이트 누설 전류는 게이트 유전체의 두께를 증가시킴으로써 감소시킬 수 있다. 그러나, 게이트 유전체의 두께를 증가시키면 게이트 전압이 증가하고, 이것은 바람직하지 않다. 따라서, 턴온 전압을 증가시키지 않고 게이트 주설 전류를 감소시키는 바람직한 방법은 금속산화물 반도체 또는 활성층과 게이트 유전체 사이에 도 6에 'd'로 표시된 밴드갭에 큰 차이를 두는 것이다. 또한, TFT의 임계 전압은 일정한 상태로 남아 있는 것이 바람직한데, 즉, 임계 전압은 시간이 지나도 및/또는 다수의 작동에도 변하지 않아야 한다.
도 1에 TFT(10)의 하나의 실시예의 단순화된 층 도면이 도시되어 있다. TFT(10)는 플라스틱 또는 임의의 다른 용이한 재료와 같은 가요성 재료일 수 있는 기판 또는 패시베이션 층(12)을 포함하고 있다. 기판 또는 패시베이션 층(12)은 필요하다면 버퍼(제공된다면 기판(22)의 일부로 인식된다)를 옵션으로 포함할 수 있다. 소스(13) 및 드레인(14)은 임의의 주지된 방법을 사용하여 이격된 방향으로 기판 또는 패시베이션 층(12)의 상면 안에 또는 그 위에 형성되어 있다. 금속산화막(16)은 소스(13)와 드레인(140 및 그 사이의 공간에 일부 오버라잉 관계로 형성되어 있다. 금속산화막(16)은 소스/드레인 컴포넌트 사이에 캐리어를 도통시키는 활성층인 것을 이해할 것이다. 일반적으로, 금속산화층(16)은 두께가 100nm 미만이고 바람직하게는 50nm 미만이다. 얇은 게이트 유전층(17)은 금속산화막(16)에 오버라잉 관계로 형성되어 있고 게이트 스택(18)은 소스(13)와 드레인(14) 사이의 공간에 오버라잉 관계로 게이트 유전층(17)에 위치되어 있다. 따라서, TFT(10)는 상부 게이트, 하부 소스/드레인 타입의 장치이다.
도 2에는 TFT(20)의 또 다른 실시예의 단순화된 층 도면이 도시되어 있다. TFT(20)는 플라스틱 또는 임의의 다른 용이한 재료와 같은 가요성 재료일 수 있는 기판 또는 패시베이션 층(22)을 포함하고 있다. 기판 또는 패시베이션 층(220은 필요하다면 버퍼(제공된다면 기판 또는 패시베이션 층(220의 일부로 인식된다)를 옵션으로 포함할 수 있다. 금속산화막(26)은 기판 또는 패시베이션층(22) 위에 증착되어 있고 소스(23) 및 드레인(24)은 금속산화막(26)의 상면에 일부 오버라잉 관계로 형성되어 있어서 상면에 이격된 방위를 형성한다. 얇은 게이트 유전층(27)은 게이트(23)와 게이트(24) 사이의 공간에서 금속산화막(26)에 그리고 이러한 공간에 인접한 게이트(23) 및 게이트(24)의 일부에 오버라잉 관게로 형성되어 있다. 게이트 스택(28)은 소스(23)와 드레인(24) 사이의 공간에 오버라잉 관계로 게이트 유전층(27)에 위치되어 있다. 따라서, TFT(20)는 상부 게이트, 상부 소스/드레인 타입의 장치이다.
도 3에는, TFT(30)의 또 다른 실시예의 단순화된 층 도면이 도시되어 있다. TFT(30)는 플라스픽, 또는 임의의 다른 용이한 재료와 같은 가요성 재료일 수 있는 기판 또는 패시베이션 층(32)을 포함하고 있다. 게이트 스택(38)은 임의의 용이하고 달성된 방법에 의해 기판 또는 패시베이션 층(32)에 형성된다. 얇은 게이트 유전층(37)은 게이트 스택(38)과, 기판 또는 패시베이션 층(32)의 둘러싸인 에어리어에 오버라잉 관계로 형성되어 있다. 소스(33) 및 드레인(34)은 임의의 주지된 방법을 사용하여 이격된 방위로 게이트 유전층(37)의 상면 내에 또는 그 위에(이후로 일반적으로 "상면에"로 부른다) 형성되어 있다. 금속산화막(36)은 소스(33)과 드레인(34) 및 그 사이의 공간에 일부 오버라잉 관계로 형성되어 있다. 상부 또는 제2 패시베이션 층(39)은 본 발명에 따라 금속산화막(36) 위에 형성되어 있다. 따라서, TFT(30)는 하부 게이트, 하부 소스/드레인 타입의 장치이다.
도 4에는, TFT(40)의 또 다른 실시예의 단순화된 층 도면이 도시되어 있다. TFT(40)는 플라스틱, 또는 임의의 다른 용이한 재료와 같은 가요성 재료일 수 있는 기판 또는 패시베이션 층(42)을 포함하고 있다. 게이트 스택(48)은 임의의 용이하고 달성된 방법에 의해 기판 또는 패시베이션 층(42)에 형성되어 있다. 얇은 게이트 유전층(47)은 게이트 스택(48) 및, 기판 또는 패시베이션 층(42)의 둘러싸인 에어리어에 오버라잉 관계로 형성되어 있다. 금속산화막(46)은 게이트 스택(48) 및 둘러싸인 에어리어에 오버라잉 관계로 게이트 유전층(47)에 형성되어 있다. 소스(43) 및 드레인(44)은 금속산화막(46)의 상면에 일부 오버라잉 관계로 형성되어 있어서 게이트 스택(48) 위에 높인 상면 위의 소스(43)와 드레인(44) 사이에 공간을 형성한다. 상부 또는 제2 패시베이션 층(49)은 본 발명에 따라, 금속산화막(46)의 노출된 부분 및 소스(430 및 드레인(44)의 둘러싸인 부분 위에 형성되어 있다. 따라서, TFT(40)는 하부 게이트, 상부 소스/드레인 타입의 장치이다.
도 1 내지 도 4에 도시된 TFT의 제4 실시예는 선택될 수 있는 상이한 구성의 예이다. 각 실시예에서, 반도체 장치는 상부 주표면과 하부 주표면을 갖는 대략 100nm 미만의 두께의 금속산화 활성층을 갖고 있고 이러한 상부 주표면과 하부 주표면은 언더라잉 계면 및 오버라잉 계면을 형성하기 위해 맞닿아 맞물린 재료를 갖고 있다. 임의의 TFT의 바람직한 실시예에서, 금속산화 활성층은 비정질 재료이고 처리 동안 비정질성을 갖는 상태로 남아 있다. 각 실시예 또는 구성에서, 제조 동안 다양한 선택 및 프로시져가 금속산화 활성층에서 계면 상호작용을 제어하기 위해 사용될 수 있다. 일반적으로, 이러한 제조 방법은 금속산화 활성층에 대한 금속산화물을 선택함으로써 그리고 게이트 유전 재료에 대한 특정 유전체를 선택함으로써 특성 및 계면 상호작용을 제어하는 단계를 포함한다.
도 5에는 TFT에서의 전형적인 양의 임계 전압 시프트의 그래프가 도시되어 있다. TFT의 제1 또는 초기 턴온 또는 동작을 위한 임계 전압이 50의 단선에 의해 표시되어 있다. 후속 동작에서, 비교적 긴 시간 동안 양의 바이어스 하에 동작한 후에, 대략 52로 지정된 일련의 라인에 의해 표시된 바와 같이 임계 전압이 우측으로 천이된다(양의 바이어스 시프트). 볼 수 있는 바와 같이, 초기 시프트는 비교적 크고 후속 시프트는 비교적 작게 되는 경향이 있지만 다수의 동작 동안 여전히 발생할 수 있다. 이러한 임계 전압의 시프팅 또는 변화는 일반적으로 TFT의 불안정성으로 불리고 매우 바람직하지 않다.
도 6에는 오버라잉 또는 맞닿음 게이트 유전체(56)를 갖는 금속산화 반도체(54)의 밴드갭 도면이 도시되어 있다. 라인(58)은 금속산화 반도체(54)와 게이트 유전체(56) 사이의 계면을 나타낸다. 작은 라인 또는 불규칙선이 재료의 불규칙성 때문에 계면(58)에 형성된 트랩을 나타내기 위해 포함되어 있다. 일반적으로, 이러한 계면에 형성된 딥 밴드갭 트랩은 가장 문제가 되고 안정성 문제로서 나타날 가능성이 가장 높다. 일반적으로, TFT가 기동될 때(턴온될 때) 캐리어는 처음에 이러한 트랩에 누적되는 경향이 있고 TFT의 동작 내내 "갇힌" 상태로 남고 심지어 TFT가 턴오프된 후에도 이러한 트랩에 남아 있는 경향이 있다. 이러한 캐리어의 "트랩핑"으로 인해 도 5의 그래프에서 볼 수 있는 바와 같이, 임계 전압은 (초기의 비교적 큰 단차후에) 점진적으로 시프팅하게 된다. 또한 그래프에 표시된 바와 같이, 이러한 트랩은 결국 캐리어로 채워지고, 있다면 오직 매우 작은 이동만이 발생하게 된다. 시프트량은 딥 트랩 밀도와 가깝게 관련되어 있다. 대부분의 경우에, 일단 캐리어가 트랩핑되면(갇히게 되면) 캐리어는 (오프 타임을 포함하는) 동작 내내 심지어 TFT의 수명 동안 갇힌 상태로 남을 수 있다.
도 7에는 본 발명에 따라 TFT(70)의 일부의 밴드갭 도면이 도시되어 있다. TFT(70)는 도 1 내지 도 4에 설명된 실시예중 하나 또는 임의의 다른 TFT 실시예 또는 장치를 나타낼 수도 있음을 이해해야 한다. TFT(70)는 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 아연 갈륨 산화물(InZnGaO), 및 상기 리스트로부터의 임의의 금속 산화물과 같은 반도체 비정질 금속 산화물(72)의 활성층을 포함하고 있다. TFT(70)는 또한 Al2O3, SiO2, SiN, 및 sp3 구성으로 탄소-탄소 결합으로 이루어진 유기 재료와 같은 게이트 유전 재료(74)의 박층을 포함하고 있다. 양호한 TFT 제조 기술에 따라 게이트 유전 재료(74)의 밴드갭이 반도체 금속 산화물(72)의 밴드갭 보다 훨씬 더 커서 게이트 누설 전류가 최소로 감소한다는 알 것이다. 게이트 금속/게이트 스택(76)은 게이트 유전 재료(74)에 위치되어서 주지된 방식으로 게이트 콘택트를 형성한다. 마찬가지로, 패시베이션 층(80)이 제공되고 전체 구조의 지지를 위한 베이스로서 기능할 수 있다.
전통적으로, 반도전성 금속 산화물 채널 또는 활성층의 2개의 계면이 존재하는데, 하나는 게이트 유전체를 갖고 있고 하나는 패시베이션 층을 갖고 있다. 양의 바이어스 하의 안정도는 게이트 유전체와 패시베이션 층 사이의 계면이 임의의 작은 효과를 가질 수도 있지만, 반도전성 금속산화물과 게이트 유전체 사이의 계면에 가장 많이 관련되어 있다. 반도전성 금속 산화물과 게이트 유전체 사이의 계면에서 낮은 트랩 밀도를 생성하는 것이 훨씬 더 어렵다.
본 발명에 따라, 낮은 트랩 밀도 또는 결함이 적은 절연체 재료(82)의 매우 얇은 층이 반도전성 금속산화물(72)와 게이트 유전체(74) 사이에 배치되어 있다. 옵션으로, 2번째 낮은 트랩 밀도 또는 결함이 낮은 절연체 재료(84)가 반도전성 금속산화물(72)와 패시베이션 층(80) 사이에 배치될 수 있다. 결함이 밴드갭 내 깊은 곳에서 트랩 상태를 생성하지 않는 금속산화물의 그룹이 존재한다는 것이 발견되었다. 이러한 타입의 바람직한 금속산화물은 (도 7에 도시된 바와 같이) 반도전성 금속산화물(72)와 유사하지만 경미하게 보다 큰 밴드갭을 갖는 티타늄 산화물(TiO2)이다. 낮은 트랩 밀도 절연체의 일부 추가 예는 TiO2 (3.1eV), Ta205 (3.4 eV), NbO (Eg=3.7eV), V205 (Eg=3.87eV), Sc02 (Eg=4.0eV), Y203 (5.5eV), Zr02 (Eg=4.7eV), Hf02 (Eg=5.8eV), La205 (5.5eV), MoO, CrO, SrTi03, SrNb03, CsTi03, 납 지르코네이트 티타네이트(PZT), 바륨 스트론튬 티타네이트(BST), 및 재료 또는 금속-산소 결합을 포함하는 혼합 산화물이다. 또한 반도전성 금속 산화물(72)에 가까운 밴드갭을 갖지만 낮은 트랩 밀도 및 낮은 이동도를 갖는 유기/유기-금속 재료의 그룹이 존재한다. 이러한 그룹의 유기 재료의 예는 Alq3: tris (8-hydroxyquinolinolato) aluminum (III), BAlq3: Bis(2-methyl-8-quinolineolate)-4-(phenylphenolato) aluminium, Bepq2: Bis(10-hydroxybenzo[h]quinolinato) Beryllium, PBD: 2-(4-Biphenyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole, TAZ: 3-(4-Biphenyl)-4-phenyl-5-tert-butylphenyl-1,2,4-triazole, Bphen: 4,7-Diphenyl-1,10-phenyanthroline, 및 유가 발광 또는 광전 장치의 분야의 당업자에게 알려져 있는 다른 전자 수송 또는 구멍-차단 재료, C60, C70, 나노튜브, 및 다른 풀러렌 분자, 그래핀 분자, PMGI (polymethylglutarimide), BCB (bis-benzocyclobutene), SU-8(널리 사용되는 에폭시 기반 네가티브 포토레지스트), 및 PMMA (Poly(methyl methacrylate)이다.
모든 낮은 트랩 밀도 재료(즉, 금속 산화물 및 유기 재료)는 낮은 이동도를 갖고 있고 반도전성 채널 재료로서 사용될 수 없다. 또한, 모든 낮은 트랩 밀도 재료(즉, 금속 산화물 및 유기 재료)는 반도전성 금속 산화물(72)에 가까운 밴드갭을 갖고 있어서 게이트 유전체로서 사용될 수 없다.
낮은 결함층에 사용되는 금속-산화물은 PVD(열, 전자빔, 또는 스퍼터와 같은 물리적 증착), CVD(화학 증착), ALD(원자층 증착)의 방법 또는 이들의 조합중 하나에 의해 처리될 수 있고, 필름은 포화 용액으로부터 게이트 절연체 표면에 응축됨으로써 형성될 수 있고, 필름은 주조, 스핀 코팅, 슬롯 코팅, 스크린 프린팅, 전사프린팅, 잉크젯 프린팅, 스탬핑 및 당업자에게 알려진 다른 타입의 처리 방법에 의해 처리된 졸겔 용액에 의해 형성될 수 있는 것이 바람직하다. 얇은 낮은 트랩 금속산화물 필름 역시 "가수분해"에 의해 상응하는 유기금속 전구체 용액으로부터 형성될 수 있다. 전구체 단계는 상응하는 유기금속 화합물 전구체 용액을 준비하는 단계, 기판상의 타겟 영역으로 전구체 용액을 주조하거나 인쇄함으로써 필름을 형성하는 단계 및 이후의, 가수분해 및 포스트 베이킹에 의한 전환 프로세스를 포함한다. 광전지내의 캐소드와 활성층 사이에 TiOx 필름을 형성하는 예는 Advanced Material, Vo. 18, pp572-576, (2006)에 설명되어 있다.
다음은 TiO2 및 CsTiO3 필름을 제조하는 예이다. TiO2 막은 1000rpm에서 2-에톡시에탄올 및 에탄올의 1:1 용적비로 0.25wt%의 TiO2 용액으로부터 스핀-주조되었고, 이어서 5-30분 동안 100-200C의 온도에서 열소결하였다. CsTiO3 필름은 적합한 용적비로 TiO2 및 Cs2Co3의 0.5 및 0.2 wt% 용액을 혼합함으로써 준비된 용액으로부터 스핀 코팅되었고, 이어서 5-50 분 동안 100-200C 범위의 상승된 온도에서 열소결하였다. 조밀한 비정질 금속산화물 필름 역시 주조 또는 프린팅에 이어지는 가수분해 및 포스트 베이킹에 의한 전환 공정에 의해 상응하는 유기금속 화합물 전구체 용액에 의해 형성될 수 있다. 이러한 고정을 갖는 TiOx 필름 형성 예가 Advanced Material, Vol 18, pp572-576 (2006)에 설명되어 있다.
저결함층은 PMOD, 즉 얇은 비정질 금속산화물 필름의 광화학 금속유기 증착에 의해 처리될 수 있고, 이러한 공정에 의해, 패턴화된 필름은 추가 포토레지스트 및 상응하는 에칭 공정 없이 제조될 수 있다. PMOD에 의한 금속산화물 및 금속막 처리의 예는 다음의 참조문헌에서 발견할 수 있다.
1. "Solid State Photochemistry of Cu2(OH2)2(02C(CH2)4CH3)4 in Thin Films: The Photochemical Formation of High Quality Films of Copper and Copper(I) Oxide. Demonstration of a Novel Lithographic Technique for the Patterning of Copper" A. A. Avey and R.H. Hill J. Am. Chem. Soc. 118 1996 237.
2. "An Inorganic Approach to Photolithography: The photolithographic Deposition of Dielectric Metal Oxide Films" R.H. Hill and S.L. Blair ACS Symposium Series 706.
탄소 기반 풀러렌, 나노튜브, 및 그래핀 필름, 유기금속 화합물 기반 필름, 및 유기분자 기반 필름이 PVD에 의해, 또는 주조, 스핀 코팅, 슬롯 코팅, 스크린 프린팅, 전사 프린팅, 잉크젯 프린팅, 스탬핑을 포함하는 (하지만 이에 제한되지 않는다) 당업자에게 알려진 솔루션 프로세스중 하나에 의해 형성될 수 있다.
반도전성 금속산화물(72)과 게이트 유전체(74) 사이의 낮은 트랩 밀도 절연체 재료(82)를 샌드위칭함으로써 장치(70)내의 도전성 캐리어가 반도전성 금속산화물(72)에 국한된다는 것을 이해해야 한다. 반도전성 금속산화물(72)와 낮은 트랩 밀도 절연체 재료(82) 사이의 계면에 트랩 밀도는 거의 없다. 게이트 유전체(74)와 낮은 트랩 밀도 절연체 재료(82) 사이의 계면에 깊은 트랩이 존재할 수 있을지라도 도전성 캐리어는 이러한 계면에 도달할 수 없어 불안정성을 유발한다.
반도전성 금속산화물(72)과 게이트 유전체(74) 사이에 놓인 낮은 트랩 밀도 또는 저결함 절연체 재료(82)의 초박층은 수 나노미터(예를 들어, 5nm 내지 50nm)로 얇을 수 있다. 마찬가지로, 옵션의 제2 낮은 트랩 밀도 또는 저결함 절연체 재료(84)는 재료(82)와 동일한 재료 또는 상술된 예중 임의의 다른 것일 수 있고 사용되는 제조 방법에 따라 유사하거나 상이한 두께를 가질 수 있다. 또한, TFT(70)의 다양한 재료가 증착되는 재료와 관련된 임의의 주지된 방식으로 증착될 수 있다. 증착 기술의 일부 예가 상술된 특허 출원 문헌에 제공되어 있다.
또한, 본 발명에 따라 구성된 최종 장치는 제조된 구조가 반도전성 금속산화물 활성층의 계면내의 트랩 밀도를 제어하고, 따라서 최종 장치의 특성 및 안정도를 제어하기 때문에 신규성을 갖는다. 따라서, 금속산화물 채널의 계면내의 트랩 밀도가 매우 낮아서 TFT 장치의 안정도가 향상된 새롭고 향상된 금속산화물 반도체 장치가 개시되어 있다. 또한 트랩 밀도가 감소된 금속산화물 반도체 장치의 새롭고 향상된 제조 방법이 개시되어 있다.
설명을 위해 여기에 선택된 실시예에 대한 다양한 변경 및 수정이 당업자에게 자명할 것이다. 이러한 수정 및 변경은 본 발명의 정신에서 벗어남 없이 다음의 청구범위내에 포함되어 있다.
Claims (24)
- 금속산화물 반도체 장치로서,
주표면을 갖는 금속산화물의 활성층;
주표면을 갖는 게이트 유전층; 및
상기 금속산화물의 활성층과 상기 게이트 유전층 사이에 위치된 낮은 트랩 밀도 재료의 층을 구비하고 있고,
상기 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층과 접촉하고 평행한 제1 주표면을 갖고 있어서 상기 금속산화물의 활성층과 낮은 트랩 밀도의 계면을 형성하는 것을 특징으로 하는 금속산화물 반도체 장치. - 제1항에 있어서, 상기 금속산화물의 활성층은 밴드갭을 갖고 있고 상기 게이트 유전층은 상기 금속산화물의 활성층의 밴드갭 보다 훨씬 더 큰 밴드갭을 갖고 있고, 상기 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층의 밴드갭에 가까운 밴드갭을 갖고 있는 것을 특징으로 하는 금속산화물 반도체 장치.
- 제1항에 있어서, 상기 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층과 비교하여 낮은 이동도를 갖고 있는 것을 특징으로 하는 금속산화물 반도체 장치.
- 제1항에 있어서, 상기 낮은 트랩 밀도 재료의 층은 TiO, Ta205, NbO, V205, Sc02, Y203, Zr02, Hf02, La205, MoO, CrO, SrTi03, SrNb03, 납 지르코네이트 티타네이트(PZT), 바륨 스트론튬 티타네이트(BST), 및 하나 보다 많은 상기 재료 또는 금속-산소 결합을 포함하는 혼합 산화물중 하나를 포함하는 것을 특징으로 하는 금속산화물 반도체 장치.
- 제1항에 있어서, 상기 낮은 트랩 밀도 재료의 층은 Alq3: tris (8-hydroxyquinolinolato) aluminum (III), BAlq3: Bis(2-methyl-8-quinolineolate)-4-(phenylphenolato) aluminium, Bepq2: Bis(10-hydroxybenzo[h]quinolinato) Beryllium, PBD: 2-(4-Biphenyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole, TAZ: 3-(4-Biphenyl)-4-phenyl-5-tert-butylphenyl-1,2,4-triazole, Bphen: 4,7-Diphenyl-1,10-phenyanthroline, C60, C70, 나노튜브, 및 다른 풀러렌 분자, 그래핀 분자, PMGI (polymethylglutarimide), BCB (bis-benzocyclobutene), SU-8, 및 PMMA (Poly(methyl methacrylate)를 포함하는 유기 재료의 그룹중 하나를 포함하는 것을 특징으로 하는 금속산화물 반도체 장치.
- 제1항에 있어서, 상기 낮은 트랩 밀도 재료의 층은 상기 게이트 유전층의 주표면과 접촉하고 평행한 제2 주표면을 갖고 있어서 상기 게이트 유전층과 계면을 형성하는 것을 특징으로 하는 금속산화물 반도체 장치.
- 제1항에 있어서, 상기 금속산화물의 활성층은 반대방향의 주표면을 갖고 있고, 상기 금속산화물 반도체 장치는 상기 금속산화물의 활성층의 반대방향의 주표면과 접촉하고 평행한 주표면을 가지는 제2 낮은 트랩 밀도 재료의 층을 가지고 있고, 상기 제2 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층의 반대방향의 주표면과 낮은 트랩 밀도 계면을 형성하는 것을 특징으로 하는 금속산화물 반도체 장치.
- 제1항에 있어서, 상기 금속산화물의 활성층, 상기 게이트 유전층, 및 상기 낮은 트랩 밀도 재료의 층은 모두, 상부 게이트, 하부 소스/드레인 타입의 장치, 상부 게이트, 상부 소스/드레인 타입의 장치, 하부 게이트, 하부 소스/드레인 타입의 장치, 및 하부 게이트, 상부 소스/드레인 타입의 장치중 하나에 포함되어 있는 것을 특징으로 하는 금속산화물 반도체 장치.
- 제1항에 있어서, 상기 낮은 트랩 밀도 재료의 층은 5nm 내지 50nm의 범위의 두께를 갖고 있는 것을 특징으로 하는 금속산화물 반도체 장치.
- 금속산화물 반도체 장치로서,
밴드갭을 갖고 있는, 주표면을 가진 금속산화물의 활성층;
상기 금속산화물의 활성층의 밴드갭 보다 훨씬 더 큰 밴드갭을 갖고 있는, 주표면을 가진 게이트 유전층;
상기 금속산화물의 활성층과 상기 게이트 유전층 사이에 위치된 낮은 트랩 밀도 재료의 층을 포함하고,
상기 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층과 접촉하고 평행한 제1 주표면을 갖고 있어서 상기 금속산화물의 활성층과 낮은 트랩 밀도 계면을 형성하고, 상기 낮은 트랩 밀도 재료의 층은 상기 게이트 유전층의 주표면과 접촉하고 평행한 제2 주표면을 갖고 있어서 상기 게이트 유전층과 계면을 형성하고, 상기 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층의 밴드갭과 가까운 밴드갭을 갖고 있는 것을 특징으로 하는 금속산화물 반도체 장치. - 제10항에 있어서, 상기 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층과 비교하여 낮은 이동도를 갖고 있는 것을 특징으로 하는 금속산화물 반도체 장치.
- 제10항에 있어서, 상기 낮은 트랩 밀도 재료의 층은 TiO, Ta205, NbO, V205, Sc02, Y203, Zr02, Hf02, La205, MoO, CrO, SrTi03, SrNb03, 납 지르코네이트 티타네이트(PZT), 바륨 스트론튬 티타네이트(BST), 및 하나 보다 많은 상기 재료 또는 금속-산소 결합을 포함하는 혼합 산화물중 하나를 포함하는 것을 특징으로 하는 금속산화물 반도체 장치.
- 제10항에 있어서, 상기 낮은 트랩 밀도 재료의 층은 Alq3: tris (8-hydroxyquinolinolato) aluminum (III), BAlq3: Bis(2-methyl-8-quinolineolate)-4-(phenylphenolato) aluminium, Bepq2: Bis(10-hydroxybenzo[h]quinolinato) Beryllium, PBD: 2-(4-Biphenyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole, TAZ: 3-(4-Biphenyl)-4-phenyl-5-tert-butylphenyl-1,2,4-triazole, Bphen: 4,7-Diphenyl-1,10-phenyanthroline, C60, C70, 나노튜브, 및 다른 풀러렌 분자, 그래핀 분자, PMGI (polymethylglutarimide), BCB (bis-benzocyclobutene), SU-8, 및 PMMA (Poly(methyl methacrylate)를 포함하는 유기 재료의 그룹중 하나를 포함하는 것을 특징으로 하는 금속산화물 반도체 장치.
- 제10항에 있어서, 상기 낮은 트랩 밀도 재료의 층은 5nm 내지 50nm의 범위의 두께를 갖고 있는 것을 특징으로 하는 금속산화물 반도체 장치.
- 제10항에 있어서, 상기 금속산화물의 활성층은 반대방향의 주표면을 갖고 있고, 상기 금속산화물 반도체 장치는 상기 금속산화물의 활성층의 반대방향의 주표면과 접촉하고 평행한 주표면을 가지는 제2 낮은 트랩 밀도 재료의 층을 가지고 있고, 상기 제2 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층의 반대방향의 주표면과 낮은 트랩 밀도 계면을 형성하는 것을 특징으로 하는 금속산화물 반도체 장치.
- 제10항에 있어서, 상기 금속산화물의 활성층, 상기 게이트 유전층, 및 상기 낮은 트랩 밀도 재료의 층은 모두, 상부 게이트, 하부 소스/드레인 타입의 장치, 상부 게이트, 상부 소스/드레인 타입의 장치, 하부 게이트, 하부 소스/드레인 타입의 장치, 및 하부 게이트, 상부 소스/드레인 타입의 장치중 하나에 포함되어 있는 것을 특징으로 하는 금속산화물 반도체 장치.
- 금속산화물 반도체 장치로서,
밴드갭을 갖고 있는, 주표면을 가진 금속산화물의 활성층;
상기 금속산화물의 활성층의 밴드갭 보다 훨씬 더 큰 밴드갭을 갖고 있는, 주표면을 가진 게이트 유전층;
상기 금속산화물의 활성층과 상기 게이트 유전층 사이에 위치된 낮은 트랩 밀도 재료의 층을 포함하고,
상기 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층과 접촉하고 평행한 제1 주표면을 갖고 있어서 상기 금속산화물의 활성층과 낮은 트랩 밀도 계면을 형성하고, 상기 낮은 트랩 밀도 재료의 층은 상기 게이트 유전층의 주표면과 접촉하고 평행한 제2 주표면을 갖고 있어서 상기 게이트 유전층과 계면을 형성하고, 상기 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층의 밴드갭과 가까운 밴드갭을 갖고 있고, 상기 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층과 비교하여 낮은 이동도를 갖고 있고,
상기 금속산화물의 활성층, 상기 게이트 유전층, 및 상기 낮은 트랩 밀도 재료의 층은 모두, 상부 게이트, 하부 소스/드레인 타입의 장치, 상부 게이트, 상부 소스/드레인 타입의 장치, 하부 게이트, 하부 소스/드레인 타입의 장치, 및 하부 게이트, 상부 소스/드레인 타입의 장치중 하나에 포함되어 있는 것을 특징으로 하는 금속산화물 반도체 장치. - 제17항에 있어서, 상기 낮은 트랩 밀도 재료의 층은 TiO, Ta205, NbO, V205, Sc02, Y203, Zr02, Hf02, La205, MoO, CrO, SrTi03, SrNb03, 납 지르코네이트 티타네이트(PZT), 바륨 스트론튬 티타네이트(BST), 및 하나 보다 많은 상기 재료 또는 금속-산소 결합을 포함하는 혼합 산화물중 하나를 포함하는 것을 특징으로 하는 금속산화물 반도체 장치.
- 제17항에 있어서, 상기 낮은 트랩 밀도 재료의 층은 Alq3: tris (8-hydroxyquinolinolato) aluminum (III), BAlq3: Bis(2-methyl-8-quinolineolate)-4-(phenylphenolato) aluminium, Bepq2: Bis(10-hydroxybenzo[h]quinolinato) Beryllium, PBD: 2-(4-Biphenyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole, TAZ: 3-(4-Biphenyl)-4-phenyl-5-tert-butylphenyl-1,2,4-triazole, Bphen: 4,7-Diphenyl-1,10-phenyanthroline, C60, C70, 나노튜브, 및 다른 풀러렌 분자, 그래핀 분자, PMGI (polymethylglutarimide), BCB (bis-benzocyclobutene), SU-8, 및 PMMA (Poly(methyl methacrylate)를 포함하는 유기 재료의 그룹중 하나를 포함하는 것을 특징으로 하는 금속산화물 반도체 장치.
- 금속산화물 반도체 장치 제조 방법으로서,
주표면을 갖는 금속산화물의 활성층을 증착하는 단계;
상기 금속산화물의 활성층의 주표면 위에 낮은 트랩 밀도 재료의 층을 증착하는 단계로서, 상기 낮은 트랩 밀도 재료의 층은 상기 금속산화물의 활성층과 접촉하고 평행한 제1 주표면을 갖고 있어서 상기 금속산화물의 활성층과 낮은 트랩 밀도의 계면을 형성하는 단계;
상기 낮은 트랩 밀도 재료의 층 위에 게이트 유전층을 증착하는 단계; 및
상부 게이트, 하부 소스/드레인 타입의 장치, 상부 게이트, 상부 소스/드레인 타입의 장치, 하부 게이트, 하부 소스/드레인 타입의 장치, 및 하부 게이트, 상부 소스/드레인 타입의 장치중 하나로 상기 금속산화물의 활성층, 상기 게이트 유전층, 및 상기 낮은 트랩 밀도 재료의 층을 형성하는, 상기 증착하는 단계들의 순서지정 및 층 위치지정 단계를 포함하는 것을 특징으로 하는 금속산화물 반도체 장치 제조 방법. - 제20항에 있어서, 상기 낮은 트랩 밀도 재료의 층을 증착하는 단계는 TiO, Ta205, NbO, V205, Sc02, Y203, Zr02, Hf02, La205, MoO, CrO, SrTi03, SrNb03, 납 지르코네이트 티타네이트(PZT), 바륨 스트론튬 티타네이트(BST), 및 하나 보다 많은 상기 재료 또는 금속-산소 결합을 포함하는 혼합 산화물중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 금속산화물 반도체 장치 제조 방법.
- 제20항에 있어서, 상기 낮은 트랩 밀도 재료의 층을 증착하는 단계는 Alq3: tris (8-hydroxyquinolinolato) aluminum (III), BAlq3: Bis(2-methyl-8-quinolineolate)-4-(phenylphenolato) aluminium, Bepq2: Bis(10-hydroxybenzo[h]quinolinato) Beryllium, PBD: 2-(4-Biphenyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole, TAZ: 3-(4-Biphenyl)-4-phenyl-5-tert-butylphenyl-1,2,4-triazole, Bphen: 4,7-Diphenyl-1,10-phenyanthroline, C60, C70, 나노튜브, 및 다른 풀러렌 분자, 그래핀 분자, PMGI (polymethylglutarimide), BCB (bis-benzocyclobutene), SU-8, 및 PMMA (Poly(methyl methacrylate)를 포함하는 유기 재료의 그룹중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 금속산화물 반도체 장치 제조 방법.
- 제20항에 있어서, 상기 낮은 트랩 밀도 재료의 층을 증착하는 단계는 5nm 내지 50nm의 범위의 두께를 갖는 층을 증착하는 단계를 포함하는 것을 특징으로 하는 금속산화물 반도체 장치 제조 방법.
- 제20항에 있어서, 상기 낮은 트랩 밀도 재료의 층을 증착하는 단계는 PVD(물리적 증착), CVD(화학적 증착), ALD(원자층 증착), 포화 용액으로부터 응축에 의해 필름을 형성하는 단계, 또는 주조, 스핀 코팅, 슬롯 코팅, 스크린 프린팅, 전사프린팅, 잉크젯 프린팅 및 스탬핑중 하나 그리고 이어지는 소결 또는 가수분해에 의해 처리된 졸겔 용액 또는 상응하는 유기금속 전구체 용액으로부터 필름을 형성하는 단계중 하나를 사용하는 단계를 포함하는 것을 특징으로 하는 금속산화물 반도체 장치 제조 방법.
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