KR20130139601A - 복수의 유전층을 포함하는 임베디드 패키지 및 제조 방법 - Google Patents

복수의 유전층을 포함하는 임베디드 패키지 및 제조 방법 Download PDF

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KR20130139601A
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Abstract

접촉부가 상면에 형성된 반도체 칩의 측면을 감싸 함침하고 제1필러(filler)들이 분산된 제1유전층, 반도체 칩의 상면을 덮고 제1필러와 평균 크기가 다른 제2필러들이 분산된 제2유전층, 접촉부에 연결되고 제2유전층 상으로 연장된 외측 배선부를 포함하는 임베디드 패키지 및 제조 방법을 제시한다.

Description

복수의 유전층을 포함하는 임베디드 패키지 및 제조 방법{Embedded package including multilayered dielectric and method for manufacturing the same}
본 출원은 전자 소자의 패키지(package) 기술에 관한 것으로, 복수의 유전층을 포함하는 임베디드 패키지(embedded package) 및 제조 방법에 관한 것이다.
전자 기기들에 요구되는 전자 소자는 다양한 능동 및 수동 회로 요소들을 포함할 수 있으며, 이러한 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리워지는 반도체 기판에 집적될 수 있다. 반도체 칩은 인쇄회로기판(PCB) 또는 실리콘 인터포저(Si interposer)와 같이 배선 회로를 포함하는 패키지(package) 기판에 실장(mounting)되어 전자 소자 패키지 형태로 제공될 수 있다. 이러한 전자 소자 패키지는 전자 기기의 주기판(main board)에 장착되어 컴퓨터(computer)나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 시스템(electronic system)을 구성하는 데 이용될 수 있다.
전자 소자를 기판 내에 내장하는 소자 함침 기술(device embbedding technology)은, 기판을 이루는 유전층 내에 소자가 함침되고, 유전층 표면에 배선 회로들이 형성되고 있다. 전자 소자가 집적된 반도체 소자가 미세화됨에 따라, 패키지 기판에 요구되는 배선 회로들 또한 미세화되고 있고, 반도체 소자의 칩과 배선 회로들을 연결시키는 연결 구조 또한 미세화되고 있다. 배선 회로 및 연결 구조가 미세화됨에 따라, 배선 회로 및 연결 구조가 형성되는 유전층의 표면 조도(roughness)가 배선 회로 또는 연결 구조의 미세 패턴화에 영향을 미치는 것으로 평가되고 있다.
함침 기술이 적용된 임베디드 패키지(embedded package)에서 유전층 또는 유전 필름(film)에는, 유전층의 기계적 특성 또는 열적 특성의 개선을 위해 필러(filler)들을 함유할 수 있다. 필러들은 유전층을 열팽창계수(CTE)를 낮춰주고, 유전층에 강성을 제고하기 위해서 도입될 수 있다. 이러한 필러들이 유전층에 함유됨에 따라, 유전층의 표면 조도는 필러 함유에 영향을 받게 되고, 표면 조도가 커짐에 따라 유전층 표면에 패터닝되는 회로 배선층의 미세화 또한 영향을 받을 수 있다.
본 출원은 크기가 다른 필러(filler)들이 각각 분산된 복수의 유전층 구조를 도입하여, 유전층 상에 패터닝되는 배선층의 미세화를 유도할 수 있고, 패키지 기판 또는 패키지 몸체의 강도를 높이고 열팽창계수를 낮출 수 있는 임베디드 패키지 및 제조 방법을 제시하고자 한다.
본 출원의 일 관점은, 접촉부가 상면에 형성된 반도체 칩; 상기 반도체 칩의 측면을 감싸 함침하고 제1필러(filler)들이 분산된 제1유전층; 상기 반도체 칩의 상면을 덮고 상기 접촉부를 노출하고 상기 제1필러와 평균 크기가 다른 제2필러들이 분산된 제2유전층; 및 상기 접촉부에 연결되고 상기 제2유전층 상으로 연장된 제1외측 배선부를 포함하는 임베디드 패키지를 제시한다.
본 출원의 다른 일 관점은, 반도체 칩 상에 제1필러(filler)들이 분산된 제1유전층 및 상기 제1필러와 평균 크기가 다른 제2필러들이 분산된 제2유전층을 상기 제1유전층 상에 도입하는 단계; 상기 제1 및 제2유전층을 상기 반도체 칩에 라미네이션(lamination)시켜 상기 제1유전층에 상기 반도체 칩을 함침하는 단계; 상기 제2유전층의 일부 부분을 선택적으로 제거하여 상기 반도체 칩의 접촉부를 노출시키는 단계; 및 상기 제2유전층 상에 상기 접촉부에 연결되는 제1외측 배선부를 형성하는 단계를 포함하는 임베디드 패키지 제조 방법을 제시한다.
본 출원의 다른 일 관점은, 제1필러(filler)들이 분산된 제1유전층 상에 상기 제1필러와 평균 크기가 다른 제2필러들이 분산된 제2유전층을 형성하는 단계; 상기 제2유전층 부분이 접촉부가 구비된 반도체 칩의 상면 상을 덮고 상기 제1유전층 부분이 상기 반도체 칩의 측면을 감싸도록 상기 반도체 칩을 상기 제1 및 제2유전층에 함침시키는 단계; 및 상기 접촉부에 연결되고 상기 제2유전층 상으로 연장되는 제1외측 배선부를 형성하는 단계를 포함하는 임베디드 패키지 제조 방법을 제시한다.
상기 제2필러(filler)는 1㎛ 보다 작은 평균 크기를 가지고, 상기 제1필러는 1㎛ 이상의 평균 크기를 가질 수 있다.
상기 제2필러(filler)는 1㎛ 보다 작고 0.1㎛ 이상의 평균 크기를 가지고, 상기 제1필러는 1㎛ 내지 7㎛의 평균 크기를 가질 수 있다.
상기 제2필러(filler)는 0.8㎛ 내지 0.3㎛ 이상의 평균 크기를 가지고, 상기 제1필러는 1㎛ 내지 3㎛의 평균 크기를 가질 수 있다.
상기 제1유전층은 상기 제1필러(filler)들이 분산된 에폭시 수지 또는 고분자 수지를 포함하고, 상기 제2유전층은 상기 제2필러(filler)들이 분산된 에폭시 수지 또는 고분자 수지를 포함할 수 있다.
상기 제2유전층에 상기 제2필러(filler)들은 상기 제1유전층에 상기 제1필러(filler)들이 분산된 함유량에 비해 작은 함유량으로 분산될 수 있다.
상기 제2유전층에 상기 제2필러(filler)들은 상기 제1유전층의 100 중량부(wt%) 당 0.1 내지 10 중량부(wt%)로 분산되고, 상기 제1유전층에 상기 제1필러(filler)들은 상기 제2유전층의 100 중량부(wt%) 당 60 내지 85 중량부(wt%)로 분산될 수 있다.
상기 제1유전층은 유리 섬유, 직조 섬유 또는 카본(carbon) 섬유의 강화재가 더 함침될 수 있다.
상기 반도체 칩의 상면에 반대되는 하면에 인접하는 상기 제1유전층의 하면에 접촉하는 제2외측 배선부를 더 포함할 수 있다.
상기 제1 및 제2유전층을 관통하여 상기 제1 및 제2외측 배선부들을 상호 연결하는 연결 비아(via)를 더 포함할 수 있다.
상기 반도체 칩은 메모리(memory) 반도체 칩 또는 로직(logic) 칩을 포함할 수 있다.
상기 반도체 칩의 접촉부는 상기 반도체 칩의 상면에 형성된 칩 패드(chip pad)를 포함하거나 상기 칩 패드 상에 연결된 연결 범프(bump)를 포함할 수 있다.
상기 반도체 칩을 함침하는 단계 이전에 상기 제1유전층에 상기 반도체 칩이 삽입될 캐비티(cavitiy)를 형성하는 단계를 더 포함할 수 있다.
상기 반도체 칩을 함침하는 단계 이전에 상기 제2유전층 상에 상기 제1외측 배선부 또는 상기 제1외측 배선부를 형성할 때 시드(seed)층으로 사용될 제1도전층을 도입하는 단계를 더 포함할 수 있다.
상기 제1 및 제2유전층을 도입하기 이전에 상기 제2유전층에 접촉할 제2외측 배선부 또는 상기 제2외측 배선부를 형성할 때 시드(seed)층으로 사용될 제2도전층 상에 상기 반도체 칩을 실장하는 단계를 더 포함할 수 있다.
본 출원의 실시예들에 따르면, 크기가 다른 필러(filler)들이 각각 분산된 복수의 유전층 구조를 도입하여, 유전층 상에 패터닝되는 배선층의 미세화를 유도할 수 있고, 패키지 기판 또는 패키지 몸체의 강도를 높이고 열팽창계수를 낮출 수 있다.
도 1은 본 출원의 실시예에 따른 복수의 유전층을 포함하는 임베디드 패키지 구조의 일례를 보여주는 도면이다.
도 2 내지 도 5는 본 출원의 실시예에 따른 복수의 유전층을 포함하는 임베디드 패키지 제조 방법의 일례를 보여주는 도면들이다.
도 6 내지 도 9는 본 출원의 실시예에 따른 복수의 유전층을 포함하는 임베디드 패키지 및 제조 방법의 변형예를 보여주는 도면들이다.
본 출원에 따른 복수의 유전층을 포함하는 패키지 기판, 임베디드 패키지 및 제조 방법을 실시예를 통해 설명한다. 본 출원의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하는 의미로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "하부"에 위치한다는 기재 및 "상면" 또는 "하면", "측면"의 기재는 상대적인 위치 관계를 의미하는 것으로 해석될 수 있다. 또한, "반도체 칩"의 기재는 DRAM이나 FLASH와 같은 집적회로가 집적된 능동 소자의 칩이나 다이(die) 또는 반도체 기판을 의미할 수 있다. "접촉부"의 기재는 연결 패드(interconnection pad)나 랜딩 패드(landing pad)와 같이 전기적 연결을 위한 도전 부재를 의미한다. "범프"는 전기적 연결 또는 체결 부재로 제시되며, 패키지에서의 전기적 연결 구조로 사용되는 한 스터드(stud)나 포스트(post) 등과 같은 용어로 표현될 수도 있다.
도 1은 본 출원의 실시예에 따른 임베디드 패키지의 일례를 보여주는 도면이다.
도 1을 참조하면, 본 출원에 따른 임베디드 패키지(100)는, 접촉부(contact portion: 111)가 상면(112)에 형성된 반도체 칩(chip: 110)을 패키지하는 구조를 구비한다. 반도체 칩(110)은 상면(112)에 외부와의 전기적 또는 신호적 연결을 위한 접촉부(111)로 칩 패드(chip pad)를 구비할 수 있다. 반도체 칩(110)의 집적 회로가 집적되는 활성면(active surface)이 상면(112)에 위치할 경우, 접촉부(111)는 활성면에 집적된 집적 회로와 전기적으로 연결되게 형성될 수 있다. 이때, 재배선(RDL: 도시되지 않음)이 활성면과 접촉부(111)를 전기적으로 연결하기 위해 도입될 수도 있다. 반도체 칩(110)의 집적 회로가 집적되는 활성면(active surface)이 하면(113)에 위치할 경우, 반도체 칩(110)을 관통하는 관통전극(TSV: 도시되지 않음)이 접촉부(111)와 활성면을 전기적으로 연결하기 위해서 도입될 수도 있다. 반도체 칩(110)은 디램(DRAM)이나 플래시(FLASH)와 같은 메모리(memory) 소자가 집적된 메모리 칩이나, 컨트롤러(controller)와 같은 로직(logic) 회로가 집적된 로직 칩일 수 있다.
임베디드 패키지(100)는 반도체 칩(110)의 측면(114)을 감싸 함침하여 보호하는 제1유전층(120)을 구비한다. 제1유전층(120)은 제1필러(filler: 121)들이 제1수지(resin: 123)에 분산되어 층 또는 필름(film), 시트(sheet) 형상을 이루게 형성될 수 있다. 제1필러(121)는 제1수지(123) 내에 함침 또는 분산된 충진 입자들로, 제1유전층(120)의 모재로 도입된 제1수지(123)에 강도를 개선하거나 또는 열팽창계수(CTE)를 낮추기 위해 도입될 수 있다. 제1수지(123)는 에폭시(epoxy) 수지나 고분자 수지(polymer resin)을 포함할 수 있다. 제1유전층(120)은 반도체 칩(110)의 전기적 연결 구조가 위치하지 않은, 반도체 칩(110)의 측면(114)을 감싸게 위치하므로, 연결 구조 또는 배선층의 미세 패턴화에 영향을 미치는 표면 조도를 고려하지 않을 수 있다. 이에 따라, 제1유전층(120)에 함유되는 제1필러(121)은 상대적으로 큰 평균 크기의 미립자들로 상대적으로 큰 함유량으로 도입될 수 있다.
제1필러(121)는 알루미나(alumina)와 같은 금속 산화물 또는 규소(silica)와 같은 산화물 입자와 같은 세라믹(ceramic) 입자들로 도입될 수 있다. 제1필러(121)는 열팽창계수(CTE)를 저하시키기 위해서 상대적으로 큰 평균 크기 또는 평균 입경을 가지는 미립자들로 도입될 수 있다. 제1필러(121)의 크기가 클수록 제1유전층(120)의 열팽창계수를 상대적으로 낮추는 효과는 커질 수 있으며, 강도 또한 상대적으로 증가되어, 제1유전층(120) 또는 제1유전층(120)을 포함하는 패키지 기판 또는 패키지 몸체의 기계적 안정성 또는 신뢰도를 개선할 수 있다. 제1필러(121)들은 1㎛ 이상의 평균 크기를 가지는 세라믹 미립자들을 포함하여 제1유전층(120) 내에 분산 함유될 수 있다. 제1필러(121)는 1㎛ 내지 7㎛의 평균 크기, 구체적으로, 1㎛ 내지 2㎛의 크기, 2㎛ 보다 크고 3㎛까지의 크기, 3㎛ 보다 크고 5㎛ 보다 작은 크기 또는 5㎛ 내지 7㎛의 평균 크기를 가질 수 있다.
제1유전층(120) 내의 제1필러(121)의 함유량이 증가할수록, 제1유전층(120)의 CTE을 상대적으로 낮추는 효과는 커질 수 있으며, 강도 또한 상대적으로 증가시킬 있다. 제1필러(121)는 제1유전층(120) 내에 제1유전층(120)의 100 중량부(wt%) 당 60 내지 85 중량부(wt%)로 분산되게 함유될 수 있다. 제1필러(121)는 제1유전층(120) 내에 60 내지 65 중량부(wt%), 65 내지 70 중량부(wt%), 70 내지 75 중량부(wt%), 75 내지 80 중량부(wt%) 또는 80 내지 85 중량부(wt%)로 분산되게 함유될 수 있다.
임베디드 패키지(100)는, 제1유전층(120) 상에 반도체 칩(110)의 상면(112)을 덮고 접촉부(111)를 노출하는 제1오픈부(opening portion: 135)를 제공하는 제2유전층(130)을 구비한다. 제2유전층(130) 상에는 접촉부(111)에 전기적으로 연결되는 제1외측 배선부(140)가 접촉한다. 제1외측 배선부(140)는 구리(Cu)와 같은 금속층을 포함하여 형성될 수 있다. 제1외측 배선부(140)가 미세 패턴으로 패터닝되어야 하므로, 미세 패터닝을 저해하지 않을 정도로 낮은 표면 조도, 보다 구체적으로 제1유전층(120)에 비해 낮은 조도를 가지는 것이 유효하다. 또한, 제2유전층(130)은 제1 및 제2유전층(120, 130)이 반도체 칩(110)을 함침하게 라미네이션(lamination)하는 과정에서 제1유전층(120) 보다 낮은 점성(viscosity)를 보이는 것이 공정 상 보다 유효하다. 제2유전층(130)은 제1유전층(120)에 비해 작은 두께로 도입될 수 있다.
제2유전층(130)은 제1유전층(120)의 제1필러(121)와 다른 평균 크기, 유효하게는 작은 평균 크기를 가지는 제2필러(131)들이 제2수지(133)에 분산되게 함유할 수 있다. 제2수지(133)은 에폭시 수지 또는 폴리머 수지를 포함할 수 있다. 제2필러(131)는 금속 산화물 또는 실리콘 산화물, 세라믹 입자로 도입될 수 있다. 제2필러(131)의 평균 크기가 제1필러(121) 보다 작은 크기를 가지므로, 제2유전층(130)의 표면 조도는 제1유전층(120)에 비해 낮아질 수 있다. 제2필러(131)들은 1㎛ 미만의 평균 크기를 가지는 세라믹 미립자들을 포함하여 제2유전층(130) 내에 분산 함유될 수 있다. 제2필러(131)는 1㎛ 미만 내지 0.1㎛ 이상의 평균 크기, 구체적으로, 1㎛ 미만 내지 0.8㎛의 크기, 0.8㎛ 내지 0.5㎛까지의 크기, 0.5㎛ 미만 내지 0.3㎛ 크기 또는 0.3㎛ 미만 내지 0.1㎛의 평균 크기를 가질 수 있다.
제2유전층(130) 내의 제2필러(131)의 함유량을 제1필러(121)의 제1유전층(120) 내의 함유량 보다 감소시켜, 표면 조도를 상대적으로 낮출 수 있다. 제2필러(131)는 제2유전층(130) 내에 제2유전층(130)의 100 중량부(wt%) 당 0.1 내지 10 중량부(wt%)로 분산되게 함유될 수 있다. 제2필러(131)는 제2유전층(130) 내에 0.1 내지 5 중량부(wt%) 또는 5 내지 10 중량부(wt%)로 분산되게 함유될 수 있다.
제2유전층(130)의 상측 표면(137)에 접촉하는 제1외측 배선부(140)는 패터닝 시에 제2유전층(130)의 상측 표면(137)의 조도(roughness)에 영향을 받지만, 제2유전층(130)이 상대적으로 작은 함량으로 작은 크기의 제2필러(131)들을 함유하고 있어 표면 조도가 개선되므로, 제1외측 배선부(140)는 미세 크기로 패터닝된 패턴들을 포함하여 형성될 수 있다.
임베디드 패키지(100)는 반도체 칩(110)의 하면(113) 상에는 제1외측 배선부(140)에 대응되는 제2외측 배선부(150)를 더 구비할 수 있다. 제2외측 배선부(150)는 구리층과 같은 금속층을 포함하는 배선 회로 패턴으로 형성될 수 있다. 제2외측 배선부(150)는 제2유전층(130)이 합지되는 제1유전층(120)의 상면(125)에 반대되는 제1유전층(120)의 하면(127)에 접촉하게 형성될 수 있다. 또는, 제1유전층(120)과 제2외측 배선부(150) 사이 계면에 제2유전층(130)과 마찬가지의 또 하나의 유전층(도시되지 않음)이 더 포함되어 제2외측 배선부(150)의 미세 패턴화에 기여할 수 있다. 반도체 칩(110)의 하면(113)에는 접착층(160)이 도입되어 반도체 칩(110)은 제2외측 배선부(150)에 부착될 수 있다.
제2외측 배선부(150)와 제1외측 배선부(140)가 전기적으로 연결될 경우, 제1 및 제2유전층(120, 130)을 관통하는 비아홀(via hole: 141)이 구비되고, 비아홀(141)을 채우는 연결 비아(143)가 더 구비될 수 있다. 연결 비아(143)는 제1 및 제2유전층(120, 130)을 관통하는 관통 범프 형상으로 도입될 수도 있으나, 비아홀(141)를 채우게 제1외측 배선부(130)가 연장되는 부분이 연결 비아(143)를 이룰 수 있다. 제1 및 제2외측 배선부(140, 150)을 덮어 보호하는 보호층(170)들이 솔더 레지스트 패턴(Solder Resist pattern)으로 형성될 수 있고, 보호층(170)에 의해 노출되는 예컨대 제2외측 배선부(150) 부분에는 솔더볼(solder ball)과 같은 외부 접속 단자(180)가 더 부착될 수 있다.
본 출원의 실시예에 따른 제1 및 제2유전층(120, 130)의 적층 구조를 이용하여 임베디드 패키지(110)를 구현하는 경우를 예시하지만, 본 출원의 실시예에 따른 제1 및 제2유전층(120, 130)의 적층 구조는 그 상에 반도체 칩이 실장되는 인쇄회로기판(PCB)과 같은 형태의 패키지 기판에도 적용될 수 있다.
도 2 내지 도 5는 본 출원의 실시예에 따른 복수의 유전층을 포함하는 임베디드 패키지 제조 방법의 일례를 보여주는 도면들이다.
도 2를 참조하면, 메모리 반도체 칩이나 로직 칩과 같이 패키지(packaging)될 반도체 칩(110)을 보조 기판(temporary substrate: 190) 상에 장착한다. 보조 기판(190)은 레진코팅동박(RCC: Resin Coated Copper)이나 동박적층판(CCL: Copper Clad Laminate)로 도입될 수 있다. 보조 기판(190)은 실질적으로 절연 물질의 층으로 도입될 수 있으며, 캐리어(carrier)나 지지 기판으로 사용될 수 있다. 보조 기판(190) 상에는 RCC나 CCL의 동박층으로 제2도전층(159)이 부착될 수 있다. 제2도전층(159)은 임베디드 패키지(도 1의 100) 구조에서 제2외측 배선부(150)를 제공하거나 또는 제2외측 배선부(150)를 제공할 배선층을 형성할 때, 시드층(seed layer)로 도입될 수 있다. 제2외측 배선부(150)가 구리와 같은 금속층으로 구성될 수 있으므로, 제2도전층(159)는 동박(Cu foil)의 부착 또는 구리층의 증착으로 형성될 수 있다. 보조 기판(190)의 제2도전층(159) 상에 하면(113)에 접착층(160)을 개재하여 반도체 칩(110)이 부착된다. 이때, 접촉부(111)가 형성된 반도체 칩(110)의 상면(112)은 상측을 향하게 반도체 칩(110)이 접착층(160)에 의해 보조 기판(190) 상에 부착될 수 있다.
반도체 칩(110) 상에 제1필러(121)들이 분산된 제1유전층(120) 및 제2필러(131)들이 분산된 제2유전층(130)의 적층된 다층 유전 필름(dielectric film: 200)을 도입한다. 이때, 다층 유전 필름(200)의 제2유전층(130)의 상측 표면 상에는 제1도전층(149)가 형성될 수 있다. 제1도전층(149)은 임베디드 패키지(도 1의 100) 구조에서 제1외측 배선부(140)를 제공하거나 또는 제1외측 배선부(140)를 제공할 배선층을 형성할 때, 시드층(seed layer)로 도입될 수 있다. 제1외측 배선부(140)가 구리와 같은 금속층으로 구성될 수 있으므로, 제1도전층(149)는 동박(Cu foil)의 부착 또는 구리층의 증착으로 형성될 수 있다.
다층 유전 필름(200)은 제1유전층(120) 상에 제2유전층(130)이 미리 라미네이션(lamination)되어 형성될 수 있으며, 이때, 제1도전층(149) 또한 동박으로 합지될 수 있다. 또는 제1유전층(120)의 필름과 제2유전층(130)의 필름 및 제1도전층(149)의 동박을 순차적으로 반도체 칩(110) 상에 정렬시키고 반도체 칩(110)에 제1 및 제2유전층(120, 130) 및 제1도전층(149)를 한번에 가압 가열하는 라미네이션(lamination)으로 합지하며 반도체 칩(110)을 제1유전층(120)에 함침시킬 수도 있다.
다층 유전 필름(200)을 반도체 칩(110) 상에 도입한 후, 가압 가열하는 라미네이션 과정을 수행하여, 유효하게 제1유전층(120)에 반도체 칩(110)이 함침되도록 한다. 제1유전층(120)은 제2도전층(159)에 합지되며, 도 3에 제시된 바와 같이, 반도체 칩(110)의 측면(114)를 감싸는 형태로 반도체 칩(110)을 함침할 수 있다. 제2유전층(130)은 반도체 칩(110)의 상면(112)을 덮게 합지될 수 있다.
도 4를 참조하면, 제1도전층(149)의 일부 및 제2유전층(130)의 일부를 선택적으로 식각 제거하여, 반도체 칩(110)의 접촉부(111)를 노출하는 제1오픈부(135)들을 형성한다. 레이저 드릴(laser drill) 과정을 수행하여 제1오픈부(135)를 형성할 수 있다. 연결 비아(도 1의 143)을 형성할 경우 제1 및 제2유전층(120, 130)을 관통하여 하부의 제2도전층(159) 부분을 노출하는 비아홀(141)을 더 형성할 수 있다. 비아홀(141)은 레이저 드릴이나 기계적 드릴 과정으로 형성될 수 있다.
도 5를 참조하면, 제1도전층(149) 및 제2도전층(159)를 시드층으로 이용하여 도금층을 형성하는 예컨대 구리 도금 과정을 수행하여, 제1외측 배선부(도 1의 140)로 패터닝될 제1외측 배선층(148) 및 제2외측 배선부(도 1의 150)으로 패터닝될 제2외측 배선층(158)을 형성한다. 도금 과정에 의해 제1오픈부(135)를 통해 접촉부(111)에 전기적으로 연결되는 연결부(146)가 형성되고, 제1외측 배선층(148)과 제2외측 배선층(158)를 연결하는 부분, 즉, 연결 비아(143)가 제1외측 배선층(148)으로부터 연장되게 형성된다. 제1 및 제2도전층(149, 159)이 시드층으로 도입되지 않을 경우, 제1외측 배선층(148)과 제2외측 배선층(158)은 시드층 증착 후 도금 과정이나 시드층 화학기상증착(CVD) 후 스퍼터링(sputtering) 과정으로 형성될 수도 있다. 이와 같이 제2유전층(130) 상에 제1외측 배선층(148) 또는/ 및 제1유전층(120) 상에 제2외측 배선층(158)을 형성한 후, 제1 및 제2외측 배선층(148, 158)을 패터닝하여 도 1에 제시된 바와 같이 제1외측 배선부(140) 및 제2외측 배선부(150)을 패터닝할 수 있다.
도 6 내지 도 9는 본 출원의 실시예에 따른 복수의 유전층을 포함하는 임베디드 패키지 제조 방법의 변형예를 보여주는 도면들이다. 도 6 내지 도 9를 참조하여 설명하는 본 출원의 변형예에서 도 1 내지 도 5를 참조하여 설명한 기재에서와 동일한 참조 부호는 실질적으로 동일한 부재를 의미할 수 있다.
도 6을 참조하면, 반도체 칩(110)을 제2도전층(159) 상에 접착층(160)을 이용하여 부착한다. 반도체 칩(110)의 접촉부(211)는 칩 패드(chip pad: 212) 상에 부착 또는 연결된 연결 범프(bump: 213)를 포함하는 구조로 도입될 수 있다.
반도체 칩(110) 상에 제1필러(121)들이 제1수지(123) 내에 분산되된 제1유전층(220) 및 제2필러(131)들이 분산된 제2유전층(130)의 적층된 다층 유전 필름(dielectric film: 201)을 도입한다. 제1유전층(220)의 제1수지(123) 내에는 강화재(126)로 유리 섬유(glass fiber), 직조 섬유(wooven fiber) 또는 카본(carbon) 섬유가 더 함침될 수 있다. 이러한 강화재(126)는 제1유전층(220)의 CTE를 보다 낮추고 강도를 증가시키도록 도입될 수 있다. 다층 유전 필름(201)의 제2유전층(130)의 상측 표면 상에는 제1도전층(149)가 형성될 수 있다. 한편, 제1유전층(220)에는 반도체 칩(110)이 삽입될 캐비티(cavity: 221)가 형성될 수 있다. 캐비티(221)는 반도체 칩(110)이 제1유전층(220)에 함침될 공간을 제공한다. 제1유전층(220), 제2유전층(130) 및 제1도전층(149)은 다층 유전 필름(201) 형태로 도입되거나 또는 개별 필름 형태로 순차적으로 정렬되게 도입될 수도 있다.
제1유전층(220), 제2유전층(130) 및 제1도전층(149)을 개별 필름 형태로 정렬시키거나, 또는 다층 유전 필름(201) 형태로 도입한 후, 가압 가열하는 라미네이션 과정을 수행하여, 유효하게 제1유전층(220)에 반도체 칩(110)이 함침되도록 한다. 이러한 라미네이션 과정에서 연결 범프(213)는, 도 7에 제시된 바와 같이, 제2유전층(130)을 관통하게 침투(penetration)하여 상부의 제1도전층(149)에 접촉하도록 다다를 수 있다. 연결 범프(213)가 제2유전층(130)을 관통하여 제1도전층(149)과 접촉할 수 있으므로, 제1도전층(149) 상에 제1외측 배선층을 형성하는 과정을 바로 수행할 수 있다.
도 8을 참조하면, 연결 범프(213)의 상측 단부를 노출하는 제2오픈부(243)을 형성한다. 제1도전층(149)의 일부 및 제2유전층(130)의 일부를 레이저 드릴 등으로 선택적으로 식각 제거하여, 반도체 칩(110)의 연결 범프(213)의 단부를 노출시킨다.
도 9를 참조하면, 제1도전층(149) 및 제2도전층(159)을 시드층으로 이용하여 도금층을 형성하는 과정, 예컨대 구리 도금 과정을 수행하여, 제1외측 배선부(240)로 패터닝될 제1외측 배선층, 및 제2외측 배선부(250)으로 패터닝될 제2외측 배선층을 형성하고 패터닝한다. 제1외측 배선부(240)는 제2오픈부(243)에 노출된 연결 범프(213)와 접촉 연결된다. 이후에 보호층(도 1의 170) 형성 및 솔더볼과 같은 외부 접속 단자(도 1의 180)를 형성하는 과정을 더 수행할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
110: 반도체 칩, 121, 131: 필러
120, 130: 유전층.

Claims (21)

  1. 접촉부가 상면에 형성된 반도체 칩;
    상기 반도체 칩의 측면을 감싸 함침하고 제1필러(filler)들이 분산된 제1유전층;
    상기 반도체 칩의 상면을 덮고 상기 접촉부를 노출하고 상기 제1필러와 평균 크기가 다른 제2필러들이 분산된 제2유전층; 및
    상기 접촉부에 연결되고 상기 제2유전층 상으로 연장된 제1외측 배선부를 포함하는 임베디드 패키지.
  2. 제1항에 있어서,
    상기 제2필러(filler)는 1㎛ 보다 작은 평균 크기를 가지고,
    상기 제1필러는 1㎛ 이상의 평균 크기를 가지는 임베디드 패키지.
  3. 제2항에 있어서,
    상기 제2필러(filler)는 1㎛ 보다 작고 0.1㎛ 이상의 평균 크기를 가지고,
    상기 제1필러는 1㎛ 내지 7㎛의 평균 크기를 가지는 임베디드 패키지.
  4. 제3항에 있어서,
    상기 제2필러(filler)는 0.8㎛ 내지 0.3㎛ 이상의 평균 크기를 가지고,
    상기 제1필러는 1㎛ 내지 3㎛의 평균 크기를 가지는 임베디드 패키지.
  5. 제1항에 있어서,
    상기 제1유전층은
    상기 제1필러(filler)들이 분산된 에폭시 수지 또는 고분자 수지를 포함하고,
    상기 제2유전층은
    상기 제2필러(filler)들이 분산된 에폭시 수지 또는 고분자 수지를 포함하는 임베디드 패키지.
  6. 제1항에 있어서,
    상기 제2유전층에 상기 제2필러(filler)들은
    상기 제1유전층에 상기 제1필러(filler)들이 분산된 함유량에 비해 작은 함유량으로 분산된 임베디드 패키지.
  7. 제6항에 있어서,
    상기 제2유전층에 상기 제2필러(filler)들은 상기 제1유전층의 100 중량부(wt%) 당 0.1 내지 10 중량부(wt%)로 분산되고,
    상기 제1유전층에 상기 제1필러(filler)들은 상기 제2유전층의 100 중량부(wt%) 당 60 내지 85 중량부(wt%)로 분산된 임베디드 패키지.
  8. 제1항에 있어서,
    상기 제1유전층은
    유리 섬유, 직조 섬유 및 카본(carbon) 섬유를 포함하는 일 군의 강화재들 중 어느 하나가 더 함침된 임베디드 패키지.
  9. 제1항에 있어서,
    상기 반도체 칩의 상면에 반대되는 하면에 인접하는 상기 제1유전층의 하면에 접촉하는 제2외측 배선부를 더 포함하는 임베디드 패키지.
  10. 제9항에 있어서,
    상기 제1 및 제2유전층을 관통하여
    상기 제1 및 제2외측 배선부들을 상호 연결하는 연결 비아(via)를 더 포함하는 임베디드 패키지.
  11. 제1항에 있어서,
    상기 반도체 칩은
    메모리(memory) 반도체 칩 또는 로직(logic) 칩을 포함하는 임베디드 패키지.
  12. 제1항에 있어서,
    상기 반도체 칩의 접촉부는
    상기 반도체 칩의 상면에 형성된 칩 패드(chip pad)를 포함하거나
    상기 칩 패드 상에 연결된 연결 범프(bump)를 포함하는 임베디드 패키지.
  13. 반도체 칩 상에 제1필러(filler)들이 분산된 제1유전층 및 상기 제1필러와 평균 크기가 다른 제2필러들이 분산된 제2유전층을 상기 제1유전층 상에 도입하는 단계;
    상기 제1 및 제2유전층을 상기 반도체 칩에 라미네이션(lamination)시켜 상기 제1유전층에 상기 반도체 칩을 함침하는 단계;
    상기 제2유전층의 일부 부분을 선택적으로 제거하여 상기 반도체 칩의 접촉부를 노출시키는 단계; 및
    상기 제2유전층 상에 상기 접촉부에 연결되는 제1외측 배선부를 형성하는 단계를 포함하는 임베디드 패키지 제조 방법.
  14. 제13항에 있어서,
    상기 제2필러(filler)는 1㎛ 보다 작은 평균 크기를 가지고,
    상기 제1필러는 1㎛ 이상의 평균 크기를 가지는 임베디드 패키지 제조 방법.
  15. 제13항에 있어서,
    상기 제1유전층은
    유리 섬유, 직조 섬유 및 카본(carbon) 섬유를 포함하는 일 군의 강화재들 중 어느 하나가 더 함침된 임베디드 패키지 제조 방법.
  16. 제13항에 있어서,
    상기 반도체 칩을 함침하는 단계 이전에
    상기 제1유전층에 상기 반도체 칩이 삽입될 캐비티(cavitiy)를 형성하는 단계를 더 포함하는 임베디드 패키지 제조 방법.
  17. 제13항에 있어서,
    상기 반도체 칩을 함침하는 단계 이전에
    상기 제2유전층 상에 상기 제1외측 배선부 또는 상기 제1외측 배선부를 형성할 때 시드(seed)층으로 사용될 제1도전층을 도입하는 단계를 더 포함하는 임베디드 패키지 제조 방법.
  18. 제13항에 있어서,
    상기 제1 및 제2유전층을 도입하기 이전에
    상기 제2유전층에 접촉할 제2외측 배선부 또는 상기 제2외측 배선부를 형성할 때 시드(seed)층으로 사용될 제2도전층 상에 상기 반도체 칩을 실장하는 단계를 더 포함하는 임베디드 패키지 제조 방법.
  19. 제13항에 있어서,
    상기 반도체 칩의 접촉부는
    상기 반도체 칩의 상면에 형성된 칩 패드(chip pad)를 포함하거나
    상기 칩 패드 상에 연결된 연결 범프(bump)를 포함하는 임베디드 패키지 제조 방법.
  20. 제1필러(filler)들이 분산된 제1유전층 상에 상기 제1필러와 평균 크기가 다른 제2필러들이 분산된 제2유전층을 형성하는 단계;
    상기 제2유전층 부분이 접촉부가 구비된 반도체 칩의 상면 상을 덮고 상기 제1유전층 부분이 상기 반도체 칩의 측면을 감싸도록 상기 반도체 칩을 상기 제1 및 제2유전층에 함침시키는 단계; 및
    상기 접촉부에 연결되고 상기 제2유전층 상으로 연장되는 제1외측 배선부를 형성하는 단계를 포함하는 임베디드 패키지 제조 방법.
  21. 제20항에 있어서,
    상기 반도체 칩을 함침하는 단계 이전에
    상기 제1유전층에 상기 반도체 칩이 삽입될 캐비티(cavitiy)를 형성하는 단계를 더 포함하는 임베디드 패키지 제조 방법.
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