KR20130135407A

KR20130135407A - 적층형 전자부품용 비자성체 조성물, 이를 이용한 적층형 전자부품 및 이의 제조방법

Info

Publication number: KR20130135407A
Application number: KR1020120057333A
Authority: KR
Inventors: 안성용; 천민경; 김호윤; 이영일; 김명기
Original assignee: 삼성전기주식회사
Priority date: 2012-05-30
Filing date: 2012-05-30
Publication date: 2013-12-11
Also published as: KR101367952B1; US8981890B2; JP2013249246A; JP5628247B2; US20130321118A1

Abstract

본 발명은 세라믹 전자부품용 비자성체 조성물 및 이를 이용한 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 본 발명의 일 실시형태에 따른 세라믹 전자부품용 비자성체 조성물은 화학식 ZnCuTiO₄로 표현되는 화합물을 포함하며, 본 발명의 일 실시형태에 따르면 고전류에서의 인덕턴스 감소율은 물론 온도 변화에 따른 전류 인가 후 자성체의 용량변화율을 둔감하게 함으로써 세라믹 전자부품의 안정적인 동작 특성을 확보할 수 있다.

Description

적층형 전자부품용 비자성체 조성물, 이를 이용한 적층형 전자부품 및 이의 제조방법{Non magnetic material for multi-layered electronic component, multi-layered electronic component manufactured by using the same and a process thereof}

본 발명은 적층형 전자부품의 바이어스(bias) 특성을 향상시키는 적층형 전자부품용 비자성체 조성물과, 이를 이용한 적층형 전자부품 및 이의 제조방법에 관한 것이다.

인덕터는 전자회로를 이루는 중요한 수동소자 중의 하나이며, 노이즈(noise)를 제거하거나 LC 공진 회로를 이루는 부품 등에 사용될 수 있다.

상기 인덕터 중 주로 휴대기기 내 DC-DC 컨버터(converter)와 같은 전원회로에 사용되는 칩 소자로서 파워 인덕터가 있다.

상기 파워 인덕터는, 최근 개발 방향이 소형화, 고전류화 및 저직류저항 등에 맞춰져 있고, 사용하는 전류에 대한 인덕턴스 값의 변화가 작은 것이 요구되고 있으며, 특히 온도에 상관없이 동작이 잘 됨은 물론 이러한 온도 변화에 따른 전류 인가 후 인덕턴스 값의 변화가 작은 것이 요구되고 있다.

인덕터는 구조에 따라 권선형, 적층형 및 박막형 등으로 분류될 수 있다.

이 중 권선형 인덕터는 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조되는 구조로서, 전류 인가에 따른 인덕턴스 값의 변화는 작으나 구조상 소형화 및 두께를 낮추는데 한계를 가지므로 상기의 파워 인덕터에는 적합하지 않다.

반면에, 적층형 인덕터는 다수의 페라이트 또는 저유전율의 유전체 등으로 이루어진 복수의 자성체층을 포함하며, 각각의 자성체층에 비아전극에 의해 전기적으로 연결된 내부전극층을 이루는 도체패턴이 형성되어 두께방향을 따라 적층되며, 이 적층체의 외부면으로 내부전극층과 접속되는 외부단자가 형성된 구조를 갖는다.

즉, 적층형 인덕터는 코일이 페라이트와 같은 자성체로 둘러싸여 있으므로 고전류가 인가되면 코일 주변의 자성체가 자화되어 권선형 인덕터에 비해 인덕턴스 값의 변화가 큰 문제점이 발생할 수 있다.

그러나, 이러한 적층형 인덕터는 소형화 및 두께를 낮추는데 있어서 상기 권선형 인덕터에 비해 유리하므로 상기의 파워 인덕터에 주로 사용되는 추세이며, 최근 이러한 인덕턴스 값의 변화율을 낮추기 위한 연구가 계속하여 진행되고 있다.

이러한 문제점을 해결하기 위한 일 방안으로, 적층형 인덕터 내부에 비자성체층을 포함시켜 자속을 끊어줌으로써 전류인가에 따른 인덕턴스 값의 변화 특성을 일부 개선할 수 있다.

그러나, 종래의 적층형 인덕터는 비자성체층으로 구리(Cu)가 치환된 아연-페라이트(Zn-ferrite)를 사용하여 온도에 따른 확산에 의해 온도 특성이 쉽게 달라질 수 있으므로, 온도 변화에 따른 전류 인가 후 인덕턴스 값의 변화는 여전히 크게 발생하는 문제점이 있다.

하기 선행기술문헌 1 은 적층형 인덕터에 관한 것으로서 Fe₂O₃, ZnO 및 CuO를 포함하는 비자성체층을 개시하며, 하기 선행기술문헌 2는 전기절연성의 자기갭층을 개시한 것으로, 두 문헌 모두 본 발명의 ZnCuTiO₄로 표현되는 화합물을 포함하는 비자성체층은 개시하지 않는다.

한국공개특허공보 제2010-0094456호(2010.08.26. 공개) 한국공개특허공보 제2009-0033378호(2009.04.02. 공개)

당 기술분야에서는, 온도 변화에 따른 전류 인가 후 자성체의 용량변화율을 둔감하게 하여 세라믹 전자부품의 안정적인 동작 특성을 확보할 수 있는 새로운 방안이 요구되어 왔다.

본 발명의 일 측면은, 화학식 ZnCuTiO₄로 표현되는 화합물을 포함하는 세라믹 전자부품용 비자성체 조성물을 제공한다.

본 발명의 일 실시 예에서, 상기 화합물은, 산화아연(ZnO) 10 내지 50 몰%; 산화구리(CuO) 20 내지 45 몰%; 및 이산화티타늄(TiO₂) 30 내지 45 몰%; 를 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 이산화티타늄의 평균 입경은 0.2 ㎛ 이하로 이루어질 수 있다.

본 발명의 다른 측면은, 복수의 자성체층이 적층된 세라믹 본체; 상기 세라믹 본체의 내부에 형성된 내부전극층; 상기 자성체층 사이 중 적어도 한 곳에 삽입되며, 화학식 ZnCuTiO₄로 표현되는 화합물을 포함하는 비자성체층; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극층과 전기적으로 연결된 외부전극; 을 포함하는 세라믹 전자부품을 제공한다.

본 발명의 일 실시 예에서, 상기 내부전극층 또는 상기 외부전극은 은(Ag) 또는 구리(Cu)를 포함하는 재료로 이루어질 수 있다.

본 발명의 또 다른 측면은, 복수의 자성체층을 마련하는 단계; 화학식 ZnCuTiO₄ 로 표현되는 화합물을 포함한 비자성체층을 마련하는 단계; 상기 각각의 자성체층에 내부전극층을 형성하는 단계; 상기 자성체층 사이 중 적어도 한 곳에 상기 비자성체층을 삽입하여 적층체를 형성하는 단계; 상기 적층체를 소성하여 세라믹 본체를 형성하는 단계; 및 상기 세라믹 본체의 외측에 상기 내부전극층과 전기적으로 연결되도록 외부전극을 형성하는 단계; 를 포함하는 세라믹 전자부품의 제조방법을 제공한다.

본 발명의 일 실시 형태에 따르면, 비자성체 조성물을 적용한 비자성체층이 자성체층의 중간에 삽입되어 전류 인가시 발생되는 자기장의 흐름을 차단하여 고전류에서의 인덕턴스 감소율은 물론 온도 변화에 따른 전류 인가 후 자성체의 용량변화율을 둔감하게 함으로써, 세라믹 전자부품의 안정적인 동작 특성을 확보할 수 있다.

도 1은 본 발명의 일 실시형태에 따른 세라믹 전자부품을 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 세라믹 전자부품의 온도에 따른 전류 인가 후 인덕턴스 변화를 나타낸 그래프이다.
도 4a 내지 도 4c는 본 발명의 일 실시형태에 따른 세라믹 전자부품의 제조방법을 나타낸 공정도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.

다만, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.

세라믹 전자부품을 제조함에 있어서, 자기장의 차단 효과를 얻기 위해 자성체층 사이에 비자성체층을 삽입하는데, 기존에 적용 중인 비자성체층은 ZnCuFe₂0₄ 기반의 재료로 마련되며, 자성체층과의 소결 접합성을 위해 CuO를 첨가하고 있다.

그러나, 소결 접합성 확보를 위해 첨가되는 상기 CuO로 인해 자성 특성을 가지는 CuFe₂O₄가 Cu의 첨가량만큼 생성되어 자화 거동을 가질 수 있다.

따라서, 상기 자화 거동으로 인해 세라믹 전자부품에 전류 인가시 발생하는 자기장의 차단 능력이 떨어져 DC 바이어스(bias) 특성이 저하되며, 상기 비자성체층은 온도에 따른 확산에 의해 온도 특성이 달라지는 단점을 가지므로 온도 변화에 따른 인덕턴스 값의 변화가 커서 세라믹 전자부품의 온도 안정성이 저하되는 문제가 있다.

이에 대해서, 순수한 ZnFe₂O₄ _?는 적층형 파워 인덕터에 사용 중인 NiZnCu 페라이트와 결정구조가 스피넬 구조로 갖고 격자상수 또한 비슷하며, 페라이트 구조이기 때문에 소결온도만 세라믹 본체와 비슷하면 사용이 가능하다.

다만, 상기 ZnFe₂O₄의 경우 퀴리온도(curie)가 35 K 이하의 값을 가지므로 실온 290 K에서는 비자성체이나 900 ℃에서 소결이 되지 않기 때문에 소결제인 글라스(glass)를 첨가하거나 Fe₂O₃의 함량을 49 몰%로 줄이고 CuO를 치환하거나 하여 소결성을 향상시켜 사용하고 있다.

그러나, CuO를 ZnFe₂O₄에 치환하게 되면 치환량에 따라 CuO의 첨가량이 증가하여 퀴리온도가 함께 증가하게 되고, 퀴리온도가 실온 근처인 CuZn 페라이트는 소성시 Ni이 비자성체층 쪽으로 확산되어 자성을 띠게 되는 부분이 생기면서 실제 비자성체층의 두께가 감소될 수 있으며, 이러한 비자성체층의 두께 감소는 DC-bias를 저하시키는 원인이 된다.

예컨대, 퀴리온도가 -10℃인 비자성체층을 사용하였다면 -30℃에서 측정한 DC-bias는, 비자성체층의 퀴리온도 보다 낮아서 비자성체층이 자성을 띄기 때문에 비자성 효과가 사라져 인덕턴스 값도 증가하게 되므로 DC-bias 값이 설계 때에 비해 크게 축소될 것이다.

본 발명의 일 실시형태에 따른 세라믹 전자부품용 비자성체 조성물은 화학식 ZnCuTiO₄ 로 표현되는 화합물을 포함하며, 상기와 같은 문제점을 해결할 수 있다.

상기 화학식 ZnCuTiO₄ 로 표현되는 화합물은 자성 특성을 전혀 가지지 않는 스피넬(spinel) 타입의 완전 비자성체 조성물이므로, 세라믹 전자부품에 전류 인가시 발생되는 자기장의 흐름을 차단하여 인가 전류 증가에 따른 자성체의 용량변화율을 둔감하게 함으로써 세라믹 전자부품의 안정적인 동작 특성을 확보할 수 있다.

원자나 이온의 전자배치에서 물질의 자성 특성 발현의 원인이 되는 쌍을 이루지 않는 전자(unpaired electron)가 있는지 없는지는 그 물질의 자기 모멘트를 측정하여 결정한다.

이 중 Zn 및 Ti의 산화물인 ZnO 및 TiO₂는 비교적 저온에서 두 성분의 혼합으로 ZnCuTiO₄ 구조의 화합물이 합성되며, 이 경우 자기 모멘트가 0으로서 완전 비자성 특성을 보여 자기장 차단효과가 있게 된다.

또한, 본 발명의 일 실시형태에 따른 화학식 ZnCuTiO₄ 로 표현되는 화합물에서 금속원소 아연(Zn)은 티탄 산화물(TiO₄)의 성분 확산을 제어할 수 있으며, 자성체층 재료와 동일한 아연(Zn)을 포함하고 있어 동종 물질에 따른 소결 접합성 확보에 유리한 효과가 있다.

상기 화합물은 분말일 수 있으며, 산화아연 (ZnO) 과 이산화티타늄 (TiO₂)을 혼합 및 하소하여 마련할 수 있다.

이때, 상기 화합물은 10 내지 50 몰%의 산화아연(ZnO), 20 내지 45 몰%의 산화구리(CuO) 및 30 내지 45 몰%의 이산화티타늄(TiO₂)의 반응으로 마련할 수 있으며, 이산화티타늄의 평균 입경은 0.2 ㎛ 이하로 이루어질 수 있다.

한편, 상기 세라믹 전자부품용 비자성체 조성물은 자성체층과 접합하여 동시 소결시 수축 거동 정합을 이루기 위해 소결제를 더 포함할 수 있다.

본 발명의 일 실시형태에 따른 화학식 ZnCuTiO₄ 로 표현되는 화합물을 포함하는 비자성체 조성물에 상기 소결제를 첨가하더라도 자성 특성을 가지지 않아 DC 바이어스(bias) 특성이 우수한 효과가 있다.

또한, 상기 소결제를 첨가함으로써, 자성체층과의 계면 접합성을 제어하여 세라믹 전자부품의 수율에 영향을 미치는 자성체층과 비자성체층 사이의 박리를 방지하는 효과가 우수하다.

본 발명의 비자성체 조성물이 적용되는 세라믹 전자부품은, 칩 인덕터, 칩 비드, 파워 인덕터, 칩 안테나 또는 칩 LC 필터 중 하나의 칩 소자일 수 있다.

도 1은 본 발명의 일 실시형태에 따른 적층형 파워 인덕터를 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.

이하, 도 1 및 도 2를 참조하며, 세라믹 전자부품의 일 예로서 적층 세라믹 파워 인덕터에 대해 설명한다.

본 실시형태에 따른 적층형 파워 인덕터는 복수의 자성체층(30)이 적층된 세라믹 본체(10)와, 세라믹 본체(10)의 내부에 형성된 내부전극층(40)과, 자성체층(30) 사이에 삽입되며, 화학식 ZnCuTiO₄ 로 표현되는 화합물을 포함하는 비자성체층(50) 및 세라믹 본체(10)의 외측에 형성되며 내부전극층(12)과 전기적으로 연결된 외부전극(20)을 포함한다.

내부전극층(40) 및 외부전극(20)은 도전성 금속 재료로 이루어질 수 있으며, 예컨대 은(Ag) 또는 구리(Cu)를 포함하는 재료로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

또한, 외부전극(20)은 Ag와 소결제인 글라스를 포함하는 외부단자(21)와, 그 외표면에 순서대로 형성된 도금층으로서 Ni층(22) 및 Sn층(23)을 더 포함할 수 있다.

종래의 적층형 파워 인덕터는 비자성체층을 ZnCu 페라이트로 형성함으로써, 세라믹 본체의 재료인 NiZnCu 페라이트 속에 포함된 Ni 성분이 비자성체층으로 확산되고, 비자성체층의 Zn 성분은 세라믹 본체로 확산되어 비자성체층의 두께가 얇아질 수 있으며, 이에 적층형 파워 인덕터의 DC-bias 특성이 저하될 수 있다.

따라서, 적층형 파워 인덕터의 DC-bias 특성을 향상시키기 위해 비자성체층을 두껍게 해야 하므로 소결 전에 투입되는 비자성체층의 시트를 두꺼운 시트로 사용해야 하는데, 이 경우 적층형 파워 인덕터의 전체 두께가 두꺼워질 수 있다.

또한, 이러한 구조를 갖는 종래의 적층형 파워 인덕터는 일정 수준의 자속은 차단할 수 있으나 소결시 세라믹 본체 속에 포함된 페라이트 모재와의 수축률 차이로 인해 디라미네이션(delamination)이 발생할 수 있으며, 적층형 파워 인덕터 내부에 응력이 발생할 수 있다.

또한, 이러한 종래의 적층형 파워 인덕터는 비자성체층의 확산에 의해 bias-TCL 특성이 저하될 수 있다.

그러나, 본 실시형태에 따른 비자성체층(50)은 화학식 ZnCuTiO₄ 로 표현되는 화합물을 포함한다.

이때, 비자성체층(50)에 포함되는 화합물은 산화아연(ZnO) 10 내지 50 몰%과, 산화구리(CuO) 20 내지 45 몰% 및 이산화티타늄(TiO₂) 30 내지 45 몰%을 포함할 수 있다.

이러한 비자성체층(50)에 포함되는 화합물의 조성비는 밀도 값 및 소결 수축률을 세라믹 소체의 재료인 NiZnCu 페라이트와 맞추기 위한 것으로, 종래의 적층형 파워 인덕터에서의 소결 수축률은 15 내지 20 % 정도이며, 본 실시형태에서의 조성비를 가질 경우 소결 수축률을 이와 동등한 15 % 이상으로 유지할 수 있다.

아래 표 1은 본 실시형태에 따라 900 ℃에서 소성한 토로이달 코어(core)를 1 MHz에서 측정한 투자율, Q값, 밀도 및 수축률을 나타낸 것이다.

이때, 상기 화합물의 ZnO 및 CuO의 평균 입경은 0.5 내지 5 ㎛ 사이의 입도분포를 가지는 원자재를 사용할 수 있으며, 이산화티타늄의 평균 입경은 0.2 ㎛ 이하를 구성하는 경우 수축률이 15 % 이상을 나타내었다.

상기 표 1을 참조하면, 실시 예 1 내지 실시 예 12는 모두 투자율이 4 이하로서 비자성체적인 성질을 나타냈으며, 밀도는 4.8 g/cc 이상, 수축률은 15 % 이상의 우수한 성질을 나타냄을 확인할 수 있다.

따라서, 본 실시형태에 의한 적층형 파워 인덕터는, 내부전극층(40)으로 이루어진 코일 내부의 자속 전파 경로를 분산시켜 고전류에서 자화를 억제하여 전류인가에 따른 인덕턴스 L 값의 변화를 개선할 수 있다.

즉, 본 실시형태에 의한 적층형 파워 인덕터는, 수축률을 조절하여 비자성체층(50)과 세라믹 본체(10) 사이에 발생하기 쉬운 디라미네이션을 방지할 수 있다.

또한, 세라믹 본체(10)의 페라이트 속에 포함된 Ni 성분이 비자성체층(50)으로 확산되거나 비자성체층(50)의 성분이 세라믹 본체(10)로 확산되는 것을 차단하여 종래의 비자성체층(50)에 비해 1/2 두께로도 유사한 수준의 DC-bias 특성을 나타낼 수 있다.

따라서, 파워 인덕터의 두께를 감소시켜 제작할 수 있는 효과가 있다.

이때, 비자성체층(50)에 포함되는 화합물은 소결제를 더 포함할 수 있다.

상기 소결제는 자성체층(30)과의 계면 접합성을 제어하여 적층형 파워 인덕터의 수율에 영향을 미치는 자성체층(30)과 비자성체층(50) 사이의 박리를 효과적으로 방지할 수 있다.

따라서, 적층형 파워 인덕터에 전기가 인가될 경우 내부전극층(40)에는 자기장이 형성되지만, 비자성체층(50)은 이러한 자기장을 완벽하게 차단하여 온도에 따른 적층형 파워 인덕터의 인덕턴스의 변화를 최소화하여 bias-TCL 특성을 개선할 수 있다.

도 3은 본 발명의 일 실시형태에 따른 세라믹 전자부품의 온도에 따른 전류 인가 후 인덕턴스 변화를 나타낸 그래프이다.

이때 각각의 데이터는 앞서 설명한 적층형 파워 인덕터와 동일한 재료의 같은 사이즈를 갖는 칩이며, 동일한 코일 턴 수를 가진다. 다만, 온도를 달리하여 이에 따른 인덕턴스 변화율을 살펴보기 위한 것이다.

도 3에서 굵은 선으로 표시한 것은 85℃에서의 인덕턴스의 변화이고, 얇은 선으로 표시한 것은 25℃에서의 인덕턴스 변화이며, 점선으로 표시한 것은 -30℃에서의 인덕턴스 변화를 나타낸 것이다.

즉, 도 3에 나타난 바와 같이, 본 발명의 실시형태에 따르면 초기값 및 고전류 부분에서 온도별 차이가 크게 발생하지 않아 DC-bias 특성이 개선되었음을 알 수 있다. 또한, 각 온도별 용량(Inductance) 특성이 서로 유사하게 나타나므로 이는 자성체층의 크기가 별로 차이가 나지 않는 것으로 이상적인 파워 인덕터의 특징을 보여주는 것이다.

도 4a 내지 도 4c는 본 발명의 일 실시형태에 따른 세라믹 전자부품의 일 예로서 적층형 파워 인덕터의 제조방법을 나타낸 공정도이다.

도 4a 내지 도 4c를 참조하면, 본 실시형태에 따른 적층형 파워 인덕터의 제조방법은 먼저 복수의 자성체층(31, 32, 33, 34, 35, 36, 37, 38)을 마련한다.

다만, 본 발명의 자성체층(30)은 그 층수의 제한이 없으며, 적층형 파워 인덕터의 목적에 따라 자성체층(30)의 전체 층 수를 변경할 수 있다.

또한, 자성체층(30)은 통상적인 방법으로 마련될 수 있으며, 그 재료는 특별히 제한되지 않으며, 예를 들어, NiZnCuFe₂O₄ 등을 재료로 사용할 수 있다.

다음으로, 화학식 ZnCuTiO₄ 로 표현되는 화합물을 포함한 비자성체층(50)을 마련한다.

비자성체층(50)은 앞서 상술한 비자성체 조성물을 이용하여 제조할 수 있으며, 바람직하게는 산화아연(ZnO) 10 내지 50 몰%와, 산화구리(CuO) 20 내지 45 몰%와, 이산화티타늄(TiO₂) 30 내지 45 몰%의 반응을 통해 상기 화합물을 마련할 수 있다. 이때, 이산화티타늄의 평균 입경을 0.2 ㎛ 이하가 되도록 할 수 있다.

이러한 비자성체 조성물은 금속원소 아연(Zn)이 티타늄 산화물(TiO₄)의 성분확산을 제어하게 되므로, 이러한 확산층의 증가로 인해 적층형 파워 인덕터의 바이어스 온도 특성 변화를 개선할 수 있다.

한편, 금속원소 아연(Zn)은 자성체층(30)과 비자성체층(50) 양쪽 모두에 포함되므로, 확산층 소결 접합성을 더 높일 수 있는 효과가 있다.

다음으로, 각각의 자성체층(31, 32, 33, 34, 35, 36, 37, 38)에 내부전극층(41, 42, 43, 44, 45, 46)을 형성한다.

이때, 내부전극층(40)은 통상적인 방법으로 형성될 수 있으며, 그 재료는 특별히 제한되지 않으나, 예를 들어 은(Ag) 또는 구리(Cu) 중 어느 하나 또는 이들의 합금을 포함할 수 있다.

또한, 각각의 내부전극층(4 1,42, 43, 44, 45, 46) 각각의 비아전극(미도시)에 의해 연결되어 코일 구조를 구성할 수 있다.

다음으로, 복수의 자성체층(34, 35) 사이에 비자성체층(50)을 삽입하여 적층체를 형성한다.

이러한 비자성체층(50)은 완전 비자성 특성을 발현함으로써 온도에 따른 전류 인가 후 인덕턴스의 변화를 최소화시킬 수 있다.

이때, 비자성체층(50)은 필요시 도시된 것과 다른 자성체층(31, 32, 33, 36, 37, 38) 사이에 삽입할 수 있으며, 경우에 따라 복수 개의 비자성체층(50)을 여러 곳의 자성체(31, 32, 33, 34, 35, 36, 37, 38) 사이에 삽입하여 적층체를 형성할 수 있다.

다음으로, 상기 적층체를 소성하여 세라믹 본체(10)를 형성한다.

이때, 비자성체층(50) 마련시 소결제를 더 포함할 수 있으며, 이에 소성 단계에서 자성체층(30)과 비자성체층(50) 사이의 소결 접합성이 향상되어 자성체층(30)과 비자성체층(50) 사이의 박리를 방지함으로써 적층 세라믹 파워 인덕터의 수율을 향상시킬 수 있다.

다음으로, 세라믹 본체(10)의 외측에 내부전극층(41, 42, 43, 44, 45, 46) 중 적어도 하나와 전기적으로 연결되도록 외부전극(20)을 형성하여 적층형 파워 인덕터를 제조하게 된다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

10 ; 세라믹 본체 20(21, 22, 23) ; 외부전극
30(31, 32, 33, 34, 35, 36, 37, 38) ; 자성체층
40(41, 42, 43, 44, 45, 46) ; 내부전극층
50 ; 비자성체층

Claims

화학식 ZnCuTiO₄로 표현되는 화합물을 포함하는 세라믹 전자부품용 비자성체 조성물.
제1항에 있어서,
상기 화합물은, 산화아연(ZnO) 10 내지 50 몰%; 산화구리(CuO) 20 내지 45 몰%; 및 이산화티타늄(TiO₂) 30 내지 45 몰%; 를 포함하는 것을 특징으로 하는 세라믹 전자부품용 비자성체 조성물.
제2항에 있어서,
상기 이산화티타늄의 평균 입경이 0.2 ㎛ 이하인 것을 특징으로 하는 세라믹 전자부품용 비자성체 조성물.
복수의 자성체층이 적층된 세라믹 본체;
상기 세라믹 본체의 내부에 형성된 내부전극층;
상기 자성체층 사이 중 적어도 한 곳에 삽입되며, 화학식 ZnCuTiO₄로 표현되는 화합물을 포함하는 비자성체층; 및
상기 세라믹 본체의 외측에 형성되며, 상기 내부전극층과 전기적으로 연결된 외부전극; 을 포함하는 세라믹 전자부품.
제4항에 있어서,
상기 화합물은, 산화아연(ZnO) 10 내지 50 몰%; 산화구리(CuO) 20 내지 45 몰%; 및 이산화티타늄(TiO₂) 30 내지 45 몰%; 를 포함하는 것을 특징으로 하는 세라믹 전자부품.
제5항에 있어서,
상기 이산화티타늄의 평균입경이 0.2 ㎛ 이하인 것을 특징으로 하는 세라믹 전자부품.
제4항에 있어서,
상기 내부전극층은 은(Ag) 또는 구리(Cu)를 포함하는 재료로 이루어진 것을 특징으로 하는 세라믹 전자부품.
제4항에 있어서,
상기 외부전극은 은(Ag) 또는 구리(Cu)를 포함하는 재료로 이루어진 것을 특징으로 하는 세라믹 전자부품.
제4항에 있어서,
상기 세라믹 전자부품은, 칩 인덕터, 파워 인덕터, 칩 비드, 칩 안테나 또는 칩 LC 필터 중 하나의 칩 소자인 것을 특징으로 하는 세라믹 전자부품.
복수의 자성체층을 마련하는 단계;
화학식 ZnCuTiO₄ 로 표현되는 화합물을 포함한 비자성체층을 마련하는 단계;
상기 각각의 자성체층에 내부전극층을 형성하는 단계;
상기 자성체층 사이 중 적어도 한 곳에 상기 비자성체층을 삽입하여 적층체를 형성하는 단계;
상기 적층체를 소성하여 세라믹 본체를 형성하는 단계; 및
상기 세라믹 본체의 외측에 상기 내부전극층과 전기적으로 연결되도록 외부전극을 형성하는 단계; 를 포함하는 세라믹 전자부품의 제조방법.
제10항에 있어서,
상기 비자성체층을 마련하는 단계는, 상기 화합물을 산화아연(ZnO) 10 내지 50 몰%와, 산화구리(CuO) 20 내지 45 몰%와, 이산화티타늄(TiO₂) 30 내지 45 몰%의 반응으로 마련하는 것을 특징으로 하는 세라믹 전자부품의 제조방법.
제11항에 있어서,
상기 비자성체층을 마련하는 단계는, 상기 화합물을 상기 이산화티타늄의 평균 입경이 0.2 ㎛ 이하가 되도록 마련하는 것을 특징으로 하는 세라믹 전자부품 제조방법.