KR20130133935A - 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법 - Google Patents

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Abstract

낸드 플래시 메모리 장치의 페이지 데이터 독출 방법은 메모리 셀 어레이로부터 페이지 데이터들을 독출하여 페이지 버퍼들에 각각 저장하고, 페이지 버퍼들의 수직 방향으로 페이지 데이터들 각각의 일부를 선택함으로써 버퍼 출력 데이터를 생성하며, 버퍼 출력 데이터를 메모리 컨트롤러에 출력한다. 따라서, 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법은 메모리 시스템이 페이지 데이터에 대한 높은 신뢰성을 가지고 고속으로 동작하게 할 수 있다.

Description

낸드 플래시 메모리 장치의 페이지 데이터 독출 방법{METHOD OF READING PAGE DATA OF NAND FLASH MEMORY DEVICE}
본 발명은 낸드 플래시 메모리 장치에 관한 것으로, 보다 상세하게는 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법에 관한 것이다.
반도체 메모리 장치는 전원이 공급되지 않는 상태에서 데이터를 보존할 수 있는지에 따라 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 분류될 수 있다. 최근, 전자 기기가 저전력화 및 소형화됨에 따라 비휘발성 반도체 메모리 장치 중에서도 낸드 플래시 메모리 장치(NAND flash memory device)가 널리 사용되고 있다. 나아가, 낸드 플래시 메모리 장치는 대용량화 및 고집적화를 위해 복수의 비트(bit)들을 저장할 수 있는 멀티 레벨 셀(Multi-Level Cell; MLC)들을 구비할 수 있다.
일반적으로, 낸드 플래시 메모리 장치는 기입 동작(write operation) 및 독출 동작(read operation)을 페이지(page) 단위로 수행하는 반면, 소거 동작(erase operation)을 블록(block) 단위로 수행하기 때문에, 랜덤 액세스 메모리 장치(예를 들어, 디램(DRAM) 장치 등)에 비하여 데이터를 기입, 독출 및 소거함에 있어서 많은 제약이 있을 뿐만 아니라, 낸드 플래시 메모리 장치에 구비되는 멀티 레벨 셀들 각각에 프로그램되는 비트 수가 증가할수록 신뢰성이 떨어지고 판독 실패율(read failure rate)이 높아지는 문제점이 있다.
이와 같이, 낸드 플래시 메모리 장치는 독출 동작이 페이지 단위로 수행되고, 멀티 레벨 셀에 의해 판독 실패율이 상대적으로 높기 때문에, 페이지 데이터가 페이지 버퍼를 거쳐 메모리 컨트롤러로 출력되면, 메모리 컨트롤러에서 상기 페이지 데이터에 대한 에러 정정이 수행된다. 그러나, 종래에는 페이지 버퍼들에 각각 저장되어 있는 페이지 데이터들이 순차적으로 메모리 컨트롤러에 출력되기 때문에, 에러 정정에 경판정(hard decision) 방식과 연판정 방식(soft decision)이 적용되는 경우, 독출 레이턴시(read latency)가 커서 고속으로 동작하기 어렵다.
본 발명의 일 목적은 메모리 셀 어레이로부터 독출되어 페이지 버퍼들에 각각 저장되어 있는 페이지 데이터들을 메모리 컨트롤러로 출력함에 있어서, 페이지 버퍼들의 수직 방향으로 페이지 데이터들 각각의 일부를 단일 비트 단위 또는 복수 비트 단위로 선택하여 메모리 컨트롤러에 출력하는 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법을 제공하는 것이다.
본 발명의 다른 목적은 메모리 셀 어레이로부터 독출되어 페이지 버퍼들에 각각 저장되어 있는 임시 페이지 데이터들(즉, 경판정과 연판정을 위하여 하나의 페이지 데이터가 복수의 검증 전압들에 기초하여 독출되어 생성된 페이지 데이터들을 의미함)을 메모리 컨트롤러로 출력함에 있어서, 페이지 버퍼들의 수직 방향으로 상기 임시 페이지 데이터들 각각의 일부를 단일 비트 단위 또는 복수 비트 단위로 선택하여 메모리 컨트롤러에 출력하는 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법을 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 이에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법은 메모리 셀 어레이로부터 복수의 페이지 데이터(page data)들을 독출하여 복수의 페이지 버퍼들에 각각 저장하고, 상기 페이지 버퍼들의 수직 방향으로 상기 페이지 데이터들 각각의 일부를 선택함으로써 버퍼 출력 데이터를 생성하며, 상기 버퍼 출력 데이터를 메모리 컨트롤러에 출력할 수 있다.
일 실시예에 의하면, 상기 버퍼 출력 데이터는 상기 페이지 데이터들 각각의 일부가 단일 비트(bit) 단위로 선택됨으로써 생성되는 비트와이즈(bit-wise) 출력 데이터일 수 있다.
일 실시예에 의하면, 상기 버퍼 출력 데이터는 상기 페이지 데이터들 각각의 일부가 복수 비트 단위로 선택됨으로써 생성되는 청크와이즈(chunk-wise) 출력 데이터일 수 있다.
일 실시예에 의하면, 상기 버퍼 출력 데이터는 상기 메모리 컨트롤러의 적어도 하나 이상의 버퍼 메모리에 상기 페이지 데이터들 별로 저장될 수 있다.
일 실시예에 의하면, 상기 버퍼 출력 데이터의 사이즈는 상기 낸드 플래시 메모리 장치와 상기 메모리 컨트롤러 사이의 입출력 사이즈(I/O size)에 상응할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법은 메모리 셀 어레이로부터 제 1 내지 제 n(단, n은 2이상의 정수) 검증 전압들에 기초하여 하나의 페이지 데이터를 독출하여 생성한 제 1 내지 제 n 임시 페이지 데이터들을 제 1 내지 제 n 페이지 버퍼들에 각각 저장하고, 상기 제 1 내지 제 n 페이지 버퍼들의 수직 방향으로 상기 제 1 내지 제 n 임시 페이지 데이터들 각각의 일부를 선택함으로써 버퍼 출력 데이터를 생성하며, 상기 버퍼 출력 데이터를 메모리 컨트롤러에 출력할 수 있다.
일 실시예에 의하면, 상기 버퍼 출력 데이터는 상기 제 1 내지 제 n 임시 페이지 데이터들 각각의 일부가 단일 비트 단위로 선택됨으로써 생성되는 비트와이즈(bit-wise) 출력 데이터일 수 있다.
일 실시예에 의하면, 상기 버퍼 출력 데이터는 상기 제 1 내지 제 n 임시 페이지 데이터들 각각의 일부가 복수 비트 단위로 선택됨으로써 생성되는 청크와이즈(chunk-wise) 출력 데이터일 수 있다.
일 실시예에 의하면, 상기 버퍼 출력 데이터는 상기 메모리 컨트롤러의 적어도 하나 이상의 버퍼 메모리에 상기 제 1 내지 제 n 임시 페이지 데이터들 별로 저장될 수 있고, 상기 버퍼 출력 데이터에 기초하여 상기 페이지 데이터를 위한 에러 정정(error correction)이 수행될 수 있다.
일 실시예에 의하면, 상기 버퍼 출력 데이터의 사이즈는 상기 낸드 플래시 메모리 장치와 상기 메모리 컨트롤러 사이의 입출력 사이즈(I/O size)에 상응할 수 있다.
본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법은 메모리 셀 어레이로부터 독출되어 복수의 페이지 버퍼들에 각각 저장되어 있는 복수의 페이지 데이터들을 메모리 컨트롤러로 출력함에 있어서, 페이지 버퍼들의 수직 방향으로 페이지 데이터들 각각의 일부를 단일 비트 단위 또는 복수 비트 단위로 선택함으로써 생성되는 버퍼 출력 데이터(즉, 비트와이즈 출력 데이터 또는 청크와이즈 출력 데이터)를 메모리 컨트롤러에 출력할 수 있다. 따라서, 낸드 플래시 메모리 장치를 구비하는 메모리 시스템으로 하여금 페이지 데이터의 독출을 효율적으로 수행하게 할 수 있다.
본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법은 메모리 셀 어레이로부터 독출되어 복수의 페이지 버퍼들에 각각 저장되어 있는 복수의 임시 페이지 데이터들(즉, 경판정과 연판정을 위하여 하나의 페이지 데이터가 복수의 검증 전압들에 기초하여 독출되어 생성된 페이지 데이터들을 의미함)을 메모리 컨트롤러로 출력함에 있어서, 페이지 버퍼들의 수직 방향으로 임시 페이지 데이터들 각각의 일부를 단일 비트 단위 또는 복수 비트 단위로 선택함으로써 생성되는 버퍼 출력 데이터를 메모리 컨트롤러에 출력할 수 있다. 따라서, 낸드 플래시 메모리 장치를 구비하는 메모리 시스템으로 하여금 페이지 데이터에 대한 높은 신뢰성을 가지고 고속으로 동작하게 할 수 있다.
다만, 본 발명의 효과는 이에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법을 나타내는 순서도이다.
도 2a는 종래의 페이지 데이터 독출 방법을 설명하기 위한 도면이다.
도 2b는 도 1의 페이지 데이터 독출 방법을 설명하기 위한 도면이다.
도 3은 도 1의 페이지 데이터 독출 방법에 의하여 비트와이즈 출력 데이터가 출력되는 일 예를 나타내는 도면이다.
도 4는 도 1의 페이지 데이터 독출 방법에 의하여 청크와이즈 출력 데이터가 출력되는 일 예를 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법을 나타내는 순서도이다.
도 6은 도 5의 페이지 데이터 독출 방법에서 임시 페이지 데이터들이 생성되는 일 예를 나타내는 도면이다.
도 7은 도 5의 페이지 데이터 독출 방법에 의하여 비트와이즈 출력 데이터가 출력되는 일 예를 나타내는 도면이다.
도 8은 도 5의 페이지 데이터 독출 방법에 의하여 청크와이즈 출력 데이터가 출력되는 일 예를 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법을 채용한 낸드 플래시 메모리 장치를 나타내는 블록도이다.
도 10은 도 9의 낸드 플래시 메모리 장치를 구비하는 메모리 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법을 나타내는 순서도이고, 도 2a는 종래의 페이지 데이터 독출 방법을 설명하기 위한 도면이며, 도 2b는 도 1의 페이지 데이터 독출 방법을 설명하기 위한 도면이다.
도 1 및 도 2b를 참조하면, 도 1의 페이지 데이터 독출 방법은 메모리 셀 어레이로부터 페이지 데이터(page data)들을 독출하여 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 각각 저장(Step S120)하고, 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)의 수직 방향(즉, B 방향)으로 페이지 데이터들 각각의 일부를 선택함으로써 버퍼 출력 데이터를 생성(Step S140)하며, 버퍼 출력 데이터를 메모리 컨트롤러에 출력(Step S160)할 수 있다.
도 2a는 종래의 페이지 데이터 독출 방법을 보여주고 있다. 도 2a에 도시된 바와 같이, 종래의 페이지 데이터 독출 방법은 메모리 셀 어레이로부터 페이지 데이터들이 독출되어 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 각각 저장되는 경우, 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 저장된 페이지 데이터들을 메모리 컨트롤러에 순차적으로 출력한다. 예를 들어, 제 1 페이지 버퍼(PAGE BUFFER #1)에 저장된 제 1 페이지 데이터가 메모리 컨트롤러에 출력된 후, 제 2 페이지 버퍼(PAGE BUFFER #2)에 저장된 제 2 페이지 데이터가 메모리 컨트롤러에 출력될 수 있고, 제 2 페이지 버퍼(PAGE BUFFER #2)에 저장된 제 2 페이지 데이터가 메모리 컨트롤러에 출력된 후, 제 3 페이지 버퍼(PAGE BUFFER #3)에 저장된 제 3 페이지 데이터가 메모리 컨트롤러에 출력될 수 있다. 다만, 제 1 내지 제 3 페이지 데이터들의 출력 순서는 요구되는 조건에 따라 다양하게 결정될 수 있다. 이와 같이, 종래의 페이지 데이터 독출 방법에서는 하나의 페이지 버퍼(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 저장된 페이지 데이터가 메모리 컨트롤러에 출력되어야만, 다른 하나의 페이지 버퍼(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 저장된 페이지 데이터가 메모리 컨트롤러에 출력될 수 있다. 따라서, 메모리 컨트롤러와 낸드 플래시 메모리 장치 사이의 입출력 사이즈(I/O size)가 8비트라고 가정하면, 도 2a에서는 화살표 방향(즉, A 방향)으로 하나의 페이지 버퍼(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 저장된 페이지 데이터가 한번에 8비트씩 메모리 컨트롤러로 출력될 수 있고, 상기 페이지 버퍼(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 저장된 페이지 데이터가 메모리 컨트롤러로 모두 출력되면, 화살표 방향(즉, A 방향)으로 다음 페이지 버퍼(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 저장된 페이지 데이터가 한번에 8비트씩 메모리 컨트롤러로 출력될 수 있다. 이러한 방식으로, 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 저장된 페이지 데이터들이 메모리 컨트롤러에 순차적으로 출력되는 것이다. 이와 관련하여, 본 명세서에서는 도 2a의 화살표 방향(즉, A 방향)을 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)의 수평 방향으로 정의한다.
상술한 바와 같이, 종래의 페이지 데이터 독출 방법에서는 하나의 페이지 버퍼(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 저장된 페이지 데이터가 모두 메모리 컨트롤러로 출력되어야만, 다음 페이지 버퍼(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 저장된 페이지 데이터가 메모리 컨트롤러로 출력될 수 있다. 그 결과, 낸드 플래시 메모리 장치를 구비하는 메모리 시스템은 페이지 데이터의 독출을 효율적으로 수행할 수 없었다. 나아가, 제 1 내지 제 3 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 저장된 페이지 데이터들이 경판정(hard decision)과 연판정(soft decision)을 위하여 하나의 페이지 데이터가 복수의 검증 전압들에 기초하여 독출되어 생성된 임시 페이지 데이터들인 경우에는, 임시 페이지 데이터들이 모두 메모리 컨트롤러로 출력된 이후에만 메모리 컨트롤러에서 에러 정정이 가능하였다. 즉, 종래의 페이지 데이터 독출 방법에서는 임시 페이지 데이터들이 메모리 컨트롤러로 출력됨과 동시에 에러 정정이 수행될 수 없으므로, 낸드 플래시 메모리 장치를 구비하는 메모리 시스템은 독출 레이턴시(read latency)가 커서 고속으로 동작할 수 없었다. 이에, 도 1의 페이지 데이터 독출 방법은 도 2b에 도시된 바와 같이, 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 저장된 페이지 데이터들을 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)의 수직 방향(즉, B 방향)으로 메모리 컨트롤러에 출력시킬 수 있다. 이와 같이, 도 1의 페이지 데이터 독출 방법은 낸드 플래시 메모리 장치를 구비하는 메모리 시스템으로 하여금 페이지 데이터의 독출을 효율적으로 수행하게 할 수 있다. 이와 관련하여, 본 명세서에서는 도 2b의 화살표 방향(즉, B 방향)을 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)의 수직 방향으로 정의하기로 한다. 이하, 도 2b를 참조하여 도 1의 페이지 데이터 독출 방법에 대해 구체적으로 설명하기로 한다.
도 1의 페이지 데이터 독출 방법은 먼저 메모리 셀 어레이로부터 페이지 데이터들을 독출하여 제 1 내지 제 3 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 각각 저장(Step S120)할 수 있다. 이 때, 설명의 편의를 위하여, 제 1 페이지 버퍼(PAGE BUFFER #1)에 저장된 페이지 데이터를 제 1 페이지 데이터로 명명하고, 제 2 페이지 버퍼(PAGE BUFFER #2)에 저장된 페이지 데이터를 제 2 페이지 데이터로 명명하며, 제 3 페이지 버퍼(PAGE BUFFER #3)에 저장된 페이지 데이터를 제 3 페이지 데이터로 명명하기로 한다. 이후, 도 1의 페이지 데이터 독출 방법은 제 1 내지 제 3 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)의 수직 방향(즉, B 방향)으로 제 1 내지 제 3 페이지 데이터들 각각의 일부를 선택함으로써 버퍼 출력 데이터를 생성(Step S140)할 수 있다. 이 때, 버퍼 출력 데이터의 사이즈는 낸드 플래시 메모리 장치와 메모리 컨트롤러 사이의 입출력 사이즈에 상응할 수 있다. 일 실시예에서, 버퍼 출력 데이터는 제 1 내지 제 3 페이지 데이터들 각각의 일부가 단일 비트(bit) 단위로 선택됨으로써 생성되는 비트와이즈(bit-wise) 출력 데이터일 수 있다. 예를 들어, 메모리 컨트롤러와 낸드 플래시 메모리 장치 사이의 입출력 사이즈가 8비트라고 가정하면, 도 2b에서 첫 번째 버퍼 출력 데이터는 제 1 페이지 데이터의 첫 번째 비트, 제 2 페이지 데이터의 첫 번째 비트, 제 3 페이지 데이터의 첫 번째 비트, 제 1 페이지 데이터의 두 번째 비트, 제 2 페이지 데이터의 두 번째 비트, 제 3 페이지 페이터의 두 번째 비트, 제 1 페이지 데이터의 세 번째 비트 및 제 2 페이지 데이터의 세 번째 비트 순으로 선택됨으로써 생성될 수 있고, 두 번째 버퍼 출력 데이터는 제 3 페이지 데이터의 세 번째 비트, 제 1 페이지 데이터의 네 번째 비트, 제 2 페이지 데이터의 네 번째 비트, 제 3 페이지 데이터의 네 번째 비트, 제 1 페이지 데이터의 다섯 번째 비트, 제 2 페이지 페이터의 다섯 번째 비트, 제 3 페이지 데이터의 다섯 번째 비트 및 제 1 페이지 데이터의 여섯 번째 비트 순으로 선택됨으로써 생성될 수 있다. 이러한 방식으로 버퍼 출력 데이터가 순차적으로 생성될 수 있으나, 본 발명이 상기 방식으로 한정되는 것은 아니다.
다른 실시예에서, 버퍼 출력 데이터는 제 1 내지 제 3 페이지 데이터들 각각의 일부가 복수 비트 단위(즉, 청크 단위)로 선택됨으로써 생성되는 청크와이즈(chunk-wise) 출력 데이터일 수 있다. 예를 들어, 메모리 컨트롤러와 낸드 플래시 메모리 장치 사이의 입출력 사이즈가 8비트이고 청크 단위가 2비트라고 가정하면, 도 2b에서 첫 번째 버퍼 출력 데이터는 제 1 페이지 데이터의 첫 번째 비트와 두 번째 비트, 제 2 페이지 데이터의 첫 번째 비트와 두 번째 비트, 제 3 페이지 데이터의 첫 번째 비트와 두 번째 비트 및 제 1 페이지 데이터의 세 번째 비트와 네 번째 비트 순으로 선택됨으로써 생성될 수 있고, 두 번째 버퍼 출력 데이터는 제 2 페이지 데이터의 세 번째 비트와 네 번째 비트, 제 3 페이지 데이터의 세 번째 비트와 네 번째 비트, 제 1 페이지 데이터의 다섯 번째 비트와 여섯 번째 비트 및 제 2 페이지 데이터의 다섯 번째 비트와 여섯 번째 비트 순으로 선택됨으로써 생성될 수 있다. 이러한 방식으로 버퍼 출력 데이터가 순차적으로 생성될 수 있으나, 상술한 바와 같이 본 발명이 상기 방식으로 한정되는 것은 아니다. 이와 같이, 제 1 내지 제 3 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)의 수직 방향(즉, B 방향)으로 제 1 내지 제 3 페이지 데이터들 각각의 일부가 단일 비트 단위 또는 복수 비트 단위로 선택됨으로써 버퍼 출력 데이터가 생성될 수 있다. 이 때, 버퍼 출력 데이터가 낸드 플래시 메모리 장치와 메모리 컨트롤러 사이의 입출력 사이즈에 상응하므로, 상기 버퍼 출력 데이터들은 순차적으로 메모리 컨트롤러로 출력될 수 있다. 한편, 도 2b에서 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)의 배치가 수직 방향(즉, B 방향)으로 되어 있으나, 낸드 플래시 메모리 장치에서 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)의 실제적인 배치 관계는 그에 한정되지 않는다. 그러므로, 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)의 수직 방향(즉, B 방향)은 실제적인 배치 관계에서 결정되는 것이 아니라, 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 저장된 페이지 데이터들 각각의 일부가 단일 비트 단위 또는 복수 비트 단위로 선택되는 방식으로 이해하여야 한다.
이후, 도 1의 페이지 데이터 독출 방법은 버퍼 출력 데이터를 메모리 컨트롤러에 출력(Step S160)할 수 있다. 이 때, 버퍼 출력 데이터는 메모리 컨트롤러의 적어도 하나 이상의 버퍼 메모리에 저장될 수 있다. 구체적으로, 버퍼 출력 데이터는 메모리 컨트롤러의 적어도 하나 이상의 버퍼 메모리에 페이지 데이터들 별로 저장될 수 있다. 한편, 버퍼 메모리는 에스램(static random access memory) 장치일 수 있으나, 그에 한정되는 것은 아니다. 또한, 버퍼 메모리는 페이지 데이터의 정수 배의 사이즈를 가지며, 버퍼 메모리의 개수는 요구되는 조건에 따라(예를 들어, 컨트롤러에 따라) 결정될 수 있다. 그러므로, 페이지 데이터들은 메모리 컨트롤러의 복수의 버퍼 메모리들에 구분되어 각각 저장될 수도 있고, 메모리 컨트롤러의 하나의 버퍼 메모리의 복수의 영역들에 구분되어 각각 저장될 수도 있다. 다만, 본 명세서에서는 설명의 편의를 위하여 페이지 데이터들이 메모리 컨트롤러의 복수의 버퍼 메모리들에 구분되어 각각 저장되는 것으로 가정한다. 상술한 바와 같이, 메모리 컨트롤러로 출력되는 버퍼 출력 데이터는 제 1 페이지 데이터의 일부, 제 2 페이지 데이터의 일부 및 제 3 페이지 데이터의 일부를 포함할 수 있다. 따라서, 버퍼 출력 데이터는 메모리 컨트롤러의 버퍼 메모리들에 저장됨에 있어서, 제 1 페이지 데이터의 일부가 제 1 버퍼 메모리에 저장되고, 제 2 페이지 데이터의 일부가 제 2 버퍼 메모리에 저장되며, 제 3 페이지 데이터의 일부가 제 3 버퍼 메모리에 저장될 수 있다. 이러한 방식으로, 제 1 내지 제 3 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 저장된 제 1 내지 제 3 페이지 데이터들은 메모리 컨트롤러의 제 1 내지 제 3 버퍼 메모리들에 구분되어 각각 저장될 수 있다. 즉, 제 1 버퍼 메모리에는 제 1 페이지 데이터가 저장되고, 제 2 버퍼 메모리에는 제 2 페이지 데이터가 저장되며, 제 3 버퍼 메모리에는 제 3 페이지 데이터가 저장되는 것이다. 결론적으로, 도 1의 페이지 데이터 독출 방법은 메모리 셀 어레이로부터 독출되어 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)에 각각 저장되어 있는 페이지 데이터들을 메모리 컨트롤러로 출력함에 있어서, 페이지 버퍼들(PAGE BUFFER #1, PAGE BUFFER #2, PAGE BUFFER #3)의 수직 방향(즉, B 방향)으로 페이지 데이터들 각각의 일부를 단일 비트 단위 또는 복수 비트 단위로 선택함으로써 생성되는 버퍼 출력 데이터(즉, 비트와이즈 출력 데이터 또는 청크와이즈 출력 데이터)를 메모리 컨트롤러에 출력할 수 있다. 따라서, 도 1의 페이지 데이터 독출 방법은 낸드 플래시 메모리 장치를 구비하는 메모리 시스템으로 하여금 페이지 데이터의 독출을 효율적으로 수행하게 할 수 있다.
도 3은 도 1의 페이지 데이터 독출 방법에 의하여 비트와이즈 출력 데이터가 출력되는 일 예를 나타내는 도면이다.
도 3을 참조하면, 낸드 플래시 메모리 장치(100)는 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)을 포함하고, 메모리 컨트롤러(200)는 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)을 포함할 수 있다. 이 때, 도 1의 페이지 데이터 독출 방법에 의하여 낸드 플래시 메모리 장치(100)에서 메모리 컨트롤러(200)로 비트와이즈 출력 데이터(BWOD)가 출력될 수 있다. 한편, 설명의 편의를 위하여 도 3에서 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)의 배치와 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)의 배치가 수직 방향으로 도시되어 있으나, 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)의 실제적인 배치 관계와 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)의 실제적인 배치 관계는 그에 한정되지 않는다. 또한, 낸드 플래시 메모리 장치와 메모리 컨트롤러 사이의 입출력 사이즈는 3비트라고 가정하기로 한다.
구체적으로, 메모리 셀 어레이(미도시)로부터 제 1 내지 제 3 페이지 데이터들(FRD, SRD, TRD)이 독출되어 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)에 각각 저장되면, 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)의 수직 방향으로 제 1 내지 제 3 페이지 데이터들(FRD, SRD, TRD) 각각의 일부가 비트 단위로 선택됨으로써 비트와이즈 출력 데이터(즉, 버퍼 출력 데이터)(BWOD)가 생성될 수 있다. 예를 들어, 제 1 페이지 데이터(FRD)의 단일 비트(P1), 제 2 페이지 데이터(SRD)의 단일 비트(P2) 및 제 3 페이지 데이터(TRD)의 단일 비트(P3)가 선택되어 비트와이즈 출력 데이터(BWOD)가 생성될 수 있다. 따라서, 비트와이즈 출력 데이터(BWOD)는 낸드 플래시 메모리 장치와 메모리 컨트롤러 사이의 입출력 사이즈인 3비트를 가지며, 제 1 페이지 데이터(FRD)의 일부, 제 2 페이지 데이터(SRD)의 일부 및 제 3 페이지 데이터(TRD)의 일부를 포함할 수 있다. 이후, 비트와이즈 출력 데이터(BWOD)는 메모리 컨트롤러(200)에 출력되고, 메모리 컨트롤러(200)의 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 제 1 내지 제 3 페이지 데이터들(FRD, SRD, TRD) 별로 저장될 수 있다. 즉, 비트와이즈 출력 데이터(BWOD)는 메모리 컨트롤러(200)의 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 저장됨에 있어서, 제 1 페이지 데이터(FRD)의 단일 비트(P1)가 제 1 버퍼 메모리(220_1)에 저장되고, 제 2 페이지 데이터(SRD)의 단일 비트(P2)가 제 2 버퍼 메모리(220_2)에 저장되며, 제 3 페이지 데이터(TRD)의 단일 비트(P3)가 제 3 버퍼 메모리(220_3)에 저장될 수 있다. 이러한 방식으로, 낸드 플래시 메모리 장치(100)의 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)에 저장된 제 1 내지 제 3 페이지 데이터들(FRD, SRD, TRD)은 메모리 컨트롤러(200)의 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 구분되어 각각 저장될 수 있다. 이후, 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 저장되어 있는 제 1 내지 제 3 페이지 데이터들(FRD, SRD, TRD)은 호스트(미도시)로 출력될 수 있다. 이와 같이, 도 1의 페이지 데이터 독출 방법은 낸드 플래시 메모리 장치(100)를 구비하는 메모리 시스템으로 하여금 페이지 데이터의 독출을 효율적으로 수행하게 할 수 있다.
도 4는 도 1의 페이지 데이터 독출 방법에 의하여 청크와이즈 출력 데이터가 출력되는 일 예를 나타내는 도면이다.
도 4를 참조하면, 낸드 플래시 메모리 장치(100)는 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)을 포함하고, 메모리 컨트롤러(200)는 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)을 포함할 수 있다. 이 때, 도 1의 페이지 데이터 독출 방법에 의하여 낸드 플래시 메모리 장치(100)에서 메모리 컨트롤러(200)로 청크와이즈 출력 데이터(CWOD)가 출력될 수 있다. 한편, 설명의 편의를 위하여 도 4에서 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)의 배치와 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)의 배치가 수직 방향으로 도시되어 있으나, 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)의 실제적인 배치 관계와 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)의 실제적인 배치 관계는 그에 한정되지 않는다. 또한, 낸드 플래시 메모리 장치와 메모리 컨트롤러 사이의 입출력 사이즈는 6비트라고 가정하기로 한다.
구체적으로, 메모리 셀 어레이(미도시)로부터 제 1 내지 제 3 페이지 데이터들(FRD, SRD, TRD)이 독출되어 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)에 각각 저장되면, 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)의 수직 방향으로 제 1 내지 제 3 페이지 데이터들(FRD, SRD, TRD) 각각의 일부가 청크 단위로 선택됨으로써 청크와이즈 출력 데이터(즉, 버퍼 출력 데이터)(CWOD)가 생성될 수 있다. 이 때, 청크 단위는 요구되는 조건에 따라 다양하게 결정될 수 있다. 예를 들어, 제 1 페이지 데이터(FRD)의 복수 비트(P1, P1), 제 2 페이지 데이터(SRD)의 복수 비트(P2, P2) 및 제 3 페이지 데이터(TRD)의 복수 비트(P3, P3)가 선택되어 청크와이즈 출력 데이터(CWOD)가 생성될 수 있다. 따라서, 청크와이즈 출력 데이터(CWOD)는 낸드 플래시 메모리 장치와 메모리 컨트롤러 사이의 입출력 사이즈인 6비트를 가지며, 제 1 페이지 데이터(FRD)의 일부, 제 2 페이지 데이터(SRD)의 일부 및 제 3 페이지 데이터(TRD)의 일부를 포함할 수 있다. 이후, 청크와이즈 출력 데이터(CWOD)는 메모리 컨트롤러(200)에 출력되고, 메모리 컨트롤러(200)의 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 제 1 내지 제 3 페이지 데이터들(FRD, SRD, TRD) 별로 저장될 수 있다. 즉, 청크와이즈 출력 데이터(BWOD)는 메모리 컨트롤러(200)의 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 저장됨에 있어서, 제 1 페이지 데이터(FRD)의 복수 비트(P1, P1)가 제 1 버퍼 메모리(220_1)에 저장되고, 제 2 페이지 데이터(SRD)의 복수 비트(P2, P2)가 제 2 버퍼 메모리(220_2)에 저장되며, 제 3 페이지 데이터(TRD)의 복수 비트(P3, P3)가 제 3 버퍼 메모리(220_3)에 저장될 수 있다. 이러한 방식으로, 낸드 플래시 메모리 장치(100)의 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)에 저장된 제 1 내지 제 3 페이지 데이터들(FRD, SRD, TRD)은 메모리 컨트롤러(200)의 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 구분되어 각각 저장될 수 있다. 이후, 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 저장되어 있는 제 1 내지 제 3 페이지 데이터들(FRD, SRD, TRD)은 호스트(미도시)로 출력될 수 있다. 이와 같이, 도 1의 페이지 데이터 독출 방법은 낸드 플래시 메모리 장치(100)를 구비하는 메모리 시스템으로 하여금 페이지 데이터의 독출을 효율적으로 수행하게 할 수 있다.
도 5는 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법을 나타내는 순서도이다.
도 5를 참조하면, 도 5의 페이지 데이터 독출 방법은 메모리 셀 어레이로부터 제 1 내지 제 n(단, n은 2이상의 정수) 검증 전압들에 기초하여 하나의 페이지 데이터를 독출하여 생성한 제 1 내지 제 n 임시 페이지 데이터들을 제 1 내지 제 n 페이지 버퍼들에 각각 저장(Step S220)하고, 제 1 내지 제 n 페이지 버퍼들의 수직 방향으로 제 1 내지 제 n 임시 페이지 데이터들 각각의 일부를 선택함으로써 버퍼 출력 데이터를 생성(Step S240)하며, 버퍼 출력 데이터를 메모리 컨트롤러에 출력(Step S260)할 수 있다. 이 때, 제 1 내지 제 n 페이지 버퍼들에 저장된 제 1 내지 제 n 임시 페이지 데이터들은 경판정(hard decision)과 연판정(soft decision)을 위하여 하나의 페이지 데이터가 복수의 검증 전압들에 기초하여 독출되어 생성되고, 제 1 내지 제 n 임시 페이지 데이터들에 기초하여 경판정(hard decision)과 연판정(soft decision)이 수행됨으로써 에러 정정이 수행될 수 있다. 상술한 바와 같이, 도 5의 페이지 데이터 독출 방법은 제 1 내지 제 n 페이지 버퍼들에 저장된 제 1 내지 제 n 임시 페이지 데이터들을 제 1 내지 제 n 페이지 버퍼들의 수직 방향으로 메모리 컨트롤러에 출력시킬 수 있다. 이하, 도 5의 페이지 데이터 독출 방법에 대해 구체적으로 설명하기로 한다. 설명의 편의를 위하여, 제 n 페이지 버퍼에 저장된 임시 페이지 데이터를 제 n 임시 페이지 데이터로 명명하기로 한다.
도 5의 페이지 데이터 독출 방법은 메모리 셀 어레이로부터 제 1 내지 제 n(단, n은 2이상의 정수) 검증 전압들에 기초하여 하나의 페이지 데이터를 독출하여 생성한 제 1 내지 제 n 임시 페이지 데이터들을 제 1 내지 제 n 페이지 버퍼들에 각각 저장(Step S220)할 수 있다. 낸드 플래시 메모리 장치를 구비하는 메모리 시스템에서 에러 정정에는 경판정(hard decision) 방식과 연판정 방식(soft decision)이 적용될 수 있다. 이를 위하여, 제 1 내지 제 n 검증 전압들은 기준 검증 전압 및 상기 기준 검증 전압에서 소정의 전압만큼 가변(즉, 증감)시킨 복수의 추가 검증 전압들을 포함할 수 있다. 예를 들어, 제 1 검증 전압(예를 들어, 기준 검증 전압)에 기초하여 하나의 페이지 데이터를 독출하여 제 1 임시 페이지 데이터를 생성하고, 제 2 검증 전압(예를 들어, 제 1 추가 검증 전압)에 기초하여 상기 페이지 데이터를 독출하여 제 2 임시 페이지 데이터를 생성하고, 제 3 검증 전압(예를 들어, 제 2 추가 검증 전압)에 기초하여 상기 페이지 데이터를 독출하여 제 3 임시 페이지 데이터를 생성할 수 있다. 이 때, 하나의 페이지 데이터가 기준 검증 전압에 기초하여 독출됨으로써 생성되는 임시 페이지 데이터는 경판정 데이터에 상응할 수 있고, 상기 페이지 데이터가 추가 검증 전압들에 기초하여 독출됨으로써 생성되는 임시 페이지 데이터들은 연판정 데이터들에 상응할 수 있다. 메모리 컨트롤러는 경판정 데이터 및 그에 대한 에러 정정 코드를 이용하여 상기 페이지 데이터의 에러를 정정(즉, 경판정을 수행)할 수 있고, 경판정 데이터의 신뢰성에 대한 부가 정보(즉, 연판정 데이터들)를 추가적으로 이용하여 상기 페이지 데이터의 에러를 정정(즉, 연판정을 수행)할 수 있다. 일반적으로, 경판정 데이터에 비해 연판정 데이터들이 더 많은 정보를 가지고 있으므로, 연판정 데이터들을 추가적으로 이용하는 경우 더 많은 에러 정정이 가능(즉, 정보 이론)하다. 따라서, 메모리 컨트롤러에서 경판정과 연판정이 모두 수행되는 경우, 낸드 플래시 메모리 장치를 구비하는 메모리 시스템은 페이지 데이터에 대한 높은 신뢰성을 가지고 동작할 수 있다. 이를 위하여, 도 5의 페이지 데이터 독출 방법은 메모리 컨트롤러에서 경판정과 연판정이 수행될 수 있도록, 낸드 플래시 메모리 장치의 메모리 셀 어레이로부터 제 1 내지 제 n(단, n은 2이상의 정수) 검증 전압들에 기초하여 하나의 페이지 데이터를 독출하여 생성한 제 1 내지 제 n 임시 페이지 데이터들을 메모리 컨트롤러로 출력할 수 있다.
이후, 도 5의 페이지 데이터 독출 방법은 제 1 내지 제 n 페이지 버퍼들의 수직 방향으로 제 1 내지 제 n 임시 페이지 데이터들 각각의 일부를 선택함으로써 버퍼 출력 데이터를 생성(Step S240)할 수 있다. 이 때, 버퍼 출력 데이터의 사이즈는 낸드 플래시 메모리 장치와 메모리 컨트롤러 사이의 입출력 사이즈에 상응할 수 있다. 일 실시예에서, 버퍼 출력 데이터는 제 1 내지 제 n 임시 페이지 데이터들 각각의 일부가 단일 비트 단위로 선택됨으로써 생성되는 비트와이즈 출력 데이터일 수 있다. 예를 들어, n이 3이고, 메모리 컨트롤러와 낸드 플래시 메모리 장치 사이의 입출력 사이즈가 8비트라고 가정하면, 첫 번째 버퍼 출력 데이터는 제 1 임시 페이지 데이터의 첫 번째 비트, 제 2 임시 페이지 데이터의 첫 번째 비트, 제 3 임시 페이지 데이터의 첫 번째 비트, 제 1 임시 페이지 데이터의 두 번째 비트, 제 2 임시 페이지 데이터의 두 번째 비트, 제 3 임시 페이지 페이터의 두 번째 비트, 제 1 임시 페이지 데이터의 세 번째 비트 및 제 2 임시 페이지 데이터의 세 번째 비트 순으로 선택됨으로써 생성될 수 있고, 두 번째 버퍼 출력 데이터는 제 3 임시 페이지 데이터의 세 번째 비트, 제 1 임시 페이지 데이터의 네 번째 비트, 제 2 임시 페이지 데이터의 네 번째 비트, 제 3 임시 페이지 데이터의 네 번째 비트, 제 1 임시 페이지 데이터의 다섯 번째 비트, 제 2 임시 페이지 페이터의 다섯 번째 비트, 제 3 임시 페이지 데이터의 다섯 번째 비트 및 제 1 임시 페이지 데이터의 여섯 번째 비트 순으로 선택됨으로써 생성될 수 있다. 이러한 방식으로 버퍼 출력 데이터가 순차적으로 생성될 수 있으나, 본 발명이 상기 방식으로 한정되는 것은 아니다.
다른 실시예에서, 버퍼 출력 데이터는 제 1 내지 제 n 임시 페이지 데이터들 각각의 일부가 복수 비트 단위(즉, 청크 단위)로 선택됨으로써 생성되는 청크와이즈 출력 데이터일 수 있다. 예를 들어, n이 3이고, 메모리 컨트롤러와 낸드 플래시 메모리 장치 사이의 입출력 사이즈가 8비트이며, 청크 단위가 2비트라고 가정하면, 첫 번째 버퍼 출력 데이터는 제 1 임시 페이지 데이터의 첫 번째 비트와 두 번째 비트, 제 2 임시 페이지 데이터의 첫 번째 비트와 두 번째 비트, 제 3 임시 페이지 데이터의 첫 번째 비트와 두 번째 비트 및 제 1 임시 페이지 데이터의 세 번째 비트와 네 번째 비트 순으로 선택됨으로써 생성될 수 있고, 두 번째 버퍼 출력 데이터는 제 2 임시 페이지 데이터의 세 번째 비트와 네 번째 비트, 제 3 임시 페이지 데이터의 세 번째 비트와 네 번째 비트, 제 1 임시 페이지 데이터의 다섯 번째 비트와 여섯 번째 비트 및 제 2 임시 페이지 데이터의 다섯 번째 비트와 여섯 번째 비트 순으로 선택됨으로써 생성될 수 있다. 이러한 방식으로 버퍼 출력 데이터가 순차적으로 생성될 수 있으나, 상술한 바와 같이 본 발명이 상기 방식으로 한정되는 것은 아니다. 이와 같이, 제 1 내지 제 n 페이지 버퍼들의 수직 방향으로 제 1 내지 제 n 임시 페이지 데이터들 각각의 일부가 단일 비트 단위 또는 복수 비트 단위로 선택됨으로써 버퍼 출력 데이터가 생성될 수 있다. 이 때, 버퍼 출력 데이터가 낸드 플래시 메모리 장치와 메모리 컨트롤러 사이의 입출력 사이즈에 상응하므로, 상기 버퍼 출력 데이터들은 순차적으로 메모리 컨트롤러로 출력될 수 있다. 한편, 제 1 내지 제 n 페이지 버퍼들의 수직 방향은 실제적인 배치 관계에서 결정되는 것이 아니라, 제 1 내지 제 n 페이지 버퍼들에 저장된 제 1 내지 제 n 임시 페이지 데이터들 각각의 일부가 단일 비트 단위 또는 복수 비트 단위로 선택되는 방식으로 이해하여야 한다.
이후, 도 5의 페이지 데이터 독출 방법은 버퍼 출력 데이터를 메모리 컨트롤러에 출력(Step S260)할 수 있다. 이 때, 버퍼 출력 데이터는 메모리 컨트롤러의 적어도 하나 이상의 버퍼 메모리에 저장될 수 있다. 구체적으로, 버퍼 출력 데이터는 메모리 컨트롤러의 적어도 하나 이상의 버퍼 메모리에 제 1 내지 제 n 임시 페이지 데이터들 별로 저장될 수 있다. 한편, 버퍼 메모리는 에스램 장치일 수 있으나, 그에 한정되는 것은 아니다. 또한, 버퍼 메모리는 임시 페이지 데이터의 정수 배의 사이즈를 가지며, 버퍼 메모리의 개수는 요구되는 조건에 따라(예를 들어, 컨트롤러에 따라) 결정될 수 있다. 그러므로, 제 1 내지 제 n 임시 페이지 데이터들은 메모리 컨트롤러의 복수의 버퍼 메모리들에 구분되어 각각 저장될 수도 있고, 메모리 컨트롤러의 하나의 버퍼 메모리의 복수의 영역들에 구분되어 각각 저장될 수도 있다. 다만, 본 명세서에서는 설명의 편의를 위하여 제 1 내지 제 n 임시 페이지 데이터들이 메모리 컨트롤러의 복수의 버퍼 메모리들에 구분되어 각각 저장되는 것으로 가정한다. 상술한 바와 같이, 메모리 컨트롤러로 출력되는 버퍼 출력 데이터는 제 1 임시 페이지 데이터의 일부, 제 2 임시 페이지 데이터의 일부 및 제 3 임시 페이지 데이터의 일부를 포함할 수 있다. 따라서, 버퍼 출력 데이터는 메모리 컨트롤러의 버퍼 메모리들에 저장됨에 있어서, 제 1 임시 페이지 데이터의 일부가 제 1 버퍼 메모리에 저장되고, 제 2 임시 페이지 데이터의 일부가 제 2 버퍼 메모리에 저장되며, 제 3 임시 페이지 데이터의 일부가 제 3 버퍼 메모리에 저장될 수 있다. 이러한 방식으로, 제 1 내지 제 n 페이지 버퍼들에 저장된 제 1 내지 제 n 임시 페이지 데이터들은 메모리 컨트롤러의 제 1 내지 제 3 버퍼 메모리들에 구분되어 각각 저장될 수 있다. 즉, 제 1 버퍼 메모리에는 제 1 임시 페이지 데이터가 저장되고, 제 2 버퍼 메모리에는 제 2 임시 페이지 데이터가 저장되며, 제 3 버퍼 메모리에는 제 3 임시 페이지 데이터가 저장되는 것이다.
상술한 바와 같이, 메모리 컨트롤러에서는 버퍼 출력 데이터에 기초하여 상기 페이지 데이터를 위한 에러 정정이 수행될 수 있고, 이를 위하여 제 1 내지 제 n 임시 페이지 데이터들이 이용될 수 있다. 이 때, 종래의 페이지 데이터 독출 방법은 제 1 내지 제 n 페이지 버퍼들에 저장된 제 1 내지 제 n 임시 페이지 데이터들을 메모리 컨트롤러에 순차적으로 출력하였다. 즉, 종래의 페이지 데이터 독출 방법에서는 하나의 페이지 버퍼에 저장된 임시 페이지 데이터가 메모리 컨트롤러에 출력되어야만, 다른 하나의 페이지 버퍼에 저장된 임시 페이지 데이터가 메모리 컨트롤러에 출력될 수 있었다. 그 결과, 제 1 내지 제 n 임시 페이지 데이터들에 기초하여 수행되는 에러 정정은 제 1 내지 제 n 임시 페이지 데이터들이 순차적으로 모두 메모리 컨트롤러에 출력된 이후에만 가능하였다. 따라서, 낸드 플래시 메모리 장치를 구비하는 메모리 시스템은 독출 레이턴시가 커서 고속으로 동작하기 어렵다는 문제가 있다. 그러나, 상술한 바와 같이, 도 5의 페이지 데이터 독출 방법은 제 1 내지 제 n 페이지 버퍼들의 수직 방향으로 제 1 내지 제 n 임시 페이지 데이터들 각각의 일부를 단일 비트 단위 또는 복수 비트 단위로 선택하여 메모리 컨트롤러에 출력하기 때문에, 낸드 플래시 메모리 장치를 구비하는 메모리 시스템이 제 1 내지 제 n 임시 페이지 데이터들을 메모리 컨트롤러로 출력함과 동시에 제 1 내지 제 n 임시 페이지 데이터들에 기초하여 페이지 데이터에 대한 에러 정정을 수행하도록 할 수 있다. 이후, 제 1 내지 제 n 임시 페이지 데이터들을 기초로 에러 정정이 수행된 결과(즉, 페이지 데이터)는 메모리 컨트롤러의 버퍼 메모리에 저장되었다가 호스트로 출력될 수 있다. 이와 같이, 도 5의 페이지 데이터 독출 방법은 낸드 플래시 메모리 장치를 구비하는 메모리 시스템으로 하여금 페이지 데이터에 대한 높은 신뢰성을 가지고 고속으로 동작하게 할 수 있다.
도 6은 도 5의 페이지 데이터 독출 방법에서 임시 페이지 데이터들이 생성되는 일 예를 나타내는 도면이다.
도 6을 참조하면, 도 5의 페이지 데이터 독출 방법에 의하여 에러 정정이 경판정(hard decision) 방식과 연판정 방식(soft decision)으로 수행될 수 있다. 일반적으로, k 비트를 저장하는 멀티 레벨 셀은 k 개의 상태(state)를 가질 수 있고, k 개의 상태는 각각의 검증 전압으로 판독될 수 있다. k 비트를 저장하는 멀티 레벨 셀들의 상태들은 문턱 전압 분포(threshold voltage distribution)들을 형성하는데, 전압 윈도우(voltage window)가 제한되어 있기 때문에 k가 증가할수록 문턱 전압 분포들 간의 거리가 줄어들게 된다. 결국, 인접한 문턱 전압 분포들은 서로 중첩될 수 있다. 그 결과, 인접한 문턱 전압 분포들이 서로 중첩됨에 따라 멀티 레벨 셀들이 각각의 검증 전압으로 판독되더라도 페이지 데이터에는 에러가 발생할 수 있다.
설명의 편의를 위하여, 도 6에서는 인접한 두 개의 문턱 전압 분포만이 도시되어 있다. 예를 들어, 도 6에 도시된 바와 같이, 두 개의 문턱 전압 분포들이 서로 중첩되는 경우, P1 상태와 P2 상태는 기준 검증 전압(VRF)에 의하여 구분될 수 있다. 즉, 기준 검증 전압(VRF)보다 높은 문턱 전압을 갖는 멀티 레벨 셀은 P2 상태로 판독될 수 있고, 기준 검증 전압(VRF)보다 낮은 문턱 전압을 갖는 멀티 레벨 셀은 P1 상태로 판독될 수 있다. 그러나, 두 개의 문턱 전압 분포들이 서로 중첩되는 부분의 멀티 레벨 셀들은 P1 상태로 판독되어야 함에도 불구하고 P2 상태로 판독될 수 있고, P2 상태로 판독되어야 함에도 불구하고 P1 상태로 판독될 수 있다. 그 결과, 두 개의 문턱 전압 분포들이 서로 중첩되는 부분의 멀티 레벨 셀들에 대한 판독은 신뢰성이 상대적으로 낮고(weak), 두 개의 문턱 전압 분포들이 서로 중첩되지 않는 부분의 멀티 레벨 셀들에 대한 판독은 신뢰성이 상대적으로 높다(strong). 그러므로, 하나의 페이지 데이터를 기준 검증 전압(VRF)을 기초로 독출하여 생성한 임시 페이지 데이터(즉, 경판정 데이터)와 기준 검증 전압(VRF)에서 소정의 전압만큼 가변(즉, 증감)시킨 복수의 추가 검증 전압들(VR1, VR2, VR3, VR4)을 기초로 독출하여 생성한 복수의 임시 페이지 데이터들(즉, 연판정 데이터들)을 메모리 컨트롤러에 출력하는 경우, 메모리 컨트롤러는 경판정 데이터 및 그에 대한 에러 정정 코드를 이용하여 상기 페이지 데이터의 에러를 정정(즉, 경판정을 수행)할 수 있고, 경판정 데이터의 신뢰성에 대한 부가 정보(즉, 연판정 데이터들)를 추가적으로 이용하여 상기 페이지 데이터의 에러를 정정(즉, 연판정을 수행)할 수 있다. 이 때, 도 5의 페이지 데이터 독출 방법은 복수의 페이지 버퍼들의 수직 방향으로 복수의 임시 페이지 데이터들 각각의 일부를 단일 비트 단위 또는 복수 비트 단위로 선택하여 메모리 컨트롤러에 출력하기 때문에, 낸드 플래시 메모리 장치를 구비하는 메모리 시스템은 복수의 임시 페이지 데이터들을 메모리 컨트롤러로 출력함과 동시에 복수의 임시 페이지 데이터들에 기초하여 페이지 데이터에 대한 에러 정정을 수행하도록 할 수 있다. 그 결과, 도 5의 페이지 데이터 독출 방법은 낸드 플래시 메모리 장치를 구비하는 메모리 시스템으로 하여금 페이지 데이터에 대한 높은 신뢰성을 가지고 고속으로 동작하게 할 수 있다.
도 7은 도 5의 페이지 데이터 독출 방법에 의하여 비트와이즈 출력 데이터가 출력되는 일 예를 나타내는 도면이다.
도 7을 참조하면, 낸드 플래시 메모리 장치(100)는 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)을 포함하고, 메모리 컨트롤러(200)는 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)을 포함할 수 있다. 이 때, 도 5의 페이지 데이터 독출 방법에 의하여 낸드 플래시 메모리 장치(100)에서 메모리 컨트롤러(200)로 비트와이즈 출력 데이터(BWOD)가 출력될 수 있다. 한편, 설명의 편의를 위하여 도 7에서 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)의 배치와 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)의 배치가 수직 방향으로 도시되어 있으나, 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)의 실제적인 배치 관계와 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)의 실제적인 배치 관계는 그에 한정되지 않는다. 또한, 낸드 플래시 메모리 장치와 메모리 컨트롤러 사이의 입출력 사이즈는 3비트라고 가정하기로 한다.
구체적으로, 메모리 셀 어레이(미도시)로부터 제 1 내지 제 3 검증 전압들에 기초하여 하나의 페이지 데이터가 독출되어 생성된 제 1 내지 제 3 임시 페이지 데이터들(FRD_1, FRD_2, FRD_3)이 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)에 각각 저장되면, 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)의 수직 방향으로 제 1 내지 제 3 임시 페이지 데이터들(FRD_1, FRD_2, FRD_3) 각각의 일부가 비트 단위로 선택됨으로써 비트와이즈 출력 데이터(즉, 버퍼 출력 데이터)(BWOD)가 생성될 수 있다. 예를 들어, 제 1 임시 페이지 데이터(FRD_1)의 단일 비트(P11), 제 2 임시 페이지 데이터(FRD_2)의 단일 비트(P12) 및 제 3 임시 페이지 데이터(FRD_3)의 단일 비트(P13)가 선택되어 비트와이즈 출력 데이터(BWOD)가 생성될 수 있다. 따라서, 비트와이즈 출력 데이터(BWOD)는 낸드 플래시 메모리 장치와 메모리 컨트롤러 사이의 입출력 사이즈인 3비트를 가지며, 제 1 임시 페이지 데이터(FRD_1)의 일부, 제 2 임시 페이지 데이터(FRD_2)의 일부 및 제 3 임시 페이지 데이터(FRD_3)의 일부를 포함할 수 있다. 이후, 비트와이즈 출력 데이터(BWOD)는 메모리 컨트롤러(200)에 출력되고, 메모리 컨트롤러(200)의 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 제 1 내지 제 3 임시 페이지 데이터들(FRD_1, FRD_2, FRD_3) 별로 저장될 수 있다. 즉, 비트와이즈 출력 데이터(BWOD)는 메모리 컨트롤러(200)의 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 저장됨에 있어서, 제 1 임시 페이지 데이터(FRD_1)의 단일 비트(P11)가 제 1 버퍼 메모리(220_1)에 저장되고, 제 2 임시 페이지 데이터(FRD_2)의 단일 비트(P12)가 제 2 버퍼 메모리(220_2)에 저장되며, 제 3 임시 페이지 데이터(FRD_3)의 단일 비트(P13)가 제 3 버퍼 메모리(220_3)에 저장될 수 있다. 이러한 방식으로, 낸드 플래시 메모리 장치(100)의 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)에 저장된 제 1 내지 제 3 임시 페이지 데이터들(FRD_1, FRD_2, FRD_3)은 메모리 컨트롤러(200)의 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 구분되어 각각 저장될 수 있다. 다만, 제 1 내지 제 3 임시 페이지 데이터들(FRD_1, FRD_2, FRD_3)이 메모리 컨트롤러(200)로 출력됨과 동시에 제 1 내지 제 3 임시 페이지 데이터들(FRD_1, FRD_2, FRD_3)에 기초하여 페이지 데이터에 대한 에러 정정이 수행될 수 있다. 이와 같이, 도 5의 페이지 데이터 독출 방법은 낸드 플래시 메모리 장치(100)를 구비하는 메모리 시스템으로 하여금 페이지 데이터에 대한 높은 신뢰성을 가지고 고속으로 동작하게 할 수 있다.
도 8은 도 5의 페이지 데이터 독출 방법에 의하여 청크와이즈 출력 데이터가 출력되는 일 예를 나타내는 도면이다.
도 8을 참조하면, 낸드 플래시 메모리 장치(100)는 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)을 포함하고, 메모리 컨트롤러(200)는 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)을 포함할 수 있다. 이 때, 도 5의 페이지 데이터 독출 방법에 의하여 낸드 플래시 메모리 장치(100)에서 메모리 컨트롤러(200)로 청크와이즈 출력 데이터(CWOD)가 출력될 수 있다. 한편, 설명의 편의를 위하여 도 8에서 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)의 배치와 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)의 배치가 수직 방향으로 도시되어 있으나, 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)의 실제적인 배치 관계와 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)의 실제적인 배치 관계는 그에 한정되지 않는다. 또한, 낸드 플래시 메모리 장치와 메모리 컨트롤러 사이의 입출력 사이즈는 6비트라고 가정하기로 한다.
구체적으로, 메모리 셀 어레이(미도시)로부터 제 1 내지 제 3 검증 전압들에 기초하여 하나의 페이지 데이터가 독출되어 생성된 제 1 내지 제 3 임시 페이지 데이터들(FRD_1, FRD_2, FRD_3)이 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)에 각각 저장되면, 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)의 수직 방향으로 제 1 내지 제 3 임시 페이지 데이터들(FRD_1, FRD_2, FRD_3) 각각의 일부가 청크 단위로 선택됨으로써 청크와이즈 출력 데이터(즉, 버퍼 출력 데이터)(CWOD)가 생성될 수 있다. 이 때, 청크 단위는 요구되는 조건에 따라 다양하게 결정될 수 있다. 예를 들어, 제 1 임시 페이지 데이터(FRD_1)의 복수 비트(P11, P11), 제 2 임시 페이지 데이터(FRD_2)의 복수 비트(P12, P12) 및 제 3 임시 페이지 데이터(FRD_3)의 복수 비트(P13, P13)가 선택되어 청크와이즈 출력 데이터(CWOD)가 생성될 수 있다. 따라서, 청크와이즈 출력 데이터(CWOD)는 낸드 플래시 메모리 장치와 메모리 컨트롤러 사이의 입출력 사이즈인 6비트를 가지며, 제 1 임시 페이지 데이터(FRD_1)의 일부, 제 2 임시 페이지 데이터(FRD_2)의 일부 및 제 3 임시 페이지 데이터(FRD_3)의 일부를 포함할 수 있다. 이후, 청크와이즈 출력 데이터(CWOD)는 메모리 컨트롤러(200)에 출력되고, 메모리 컨트롤러(200)의 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 제 1 내지 제 3 임시 페이지 데이터들(FRD_1, FRD_2, FRD_3) 별로 저장될 수 있다. 즉, 청크와이즈 출력 데이터(CWOD)는 메모리 컨트롤러(200)의 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 저장됨에 있어서, 제 1 임시 페이지 데이터(FRD_1)의 복수 비트(P11, P11)가 제 1 버퍼 메모리(220_1)에 저장되고, 제 2 임시 페이지 데이터(FRD_2)의 복수 비트(P12)가 제 2 버퍼 메모리(220_2)에 저장되며, 제 3 임시 페이지 데이터(FRD_3)의 복수 비트(P13)가 제 3 버퍼 메모리(220_3)에 저장될 수 있다. 이러한 방식으로, 낸드 플래시 메모리 장치(100)의 제 1 내지 제 3 페이지 버퍼들(120_1, 120_2, 120_3)에 저장된 제 1 내지 제 3 임시 페이지 데이터들(FRD_1, FRD_2, FRD_3)은 메모리 컨트롤러(200)의 제 1 내지 제 3 버퍼 메모리들(220_1, 220_2, 220_3)에 구분되어 각각 저장될 수 있다. 다만, 제 1 내지 제 3 임시 페이지 데이터들(FRD_1, FRD_2, FRD_3)이 메모리 컨트롤러(200)로 출력됨과 동시에 제 1 내지 제 3 임시 페이지 데이터들(FRD_1, FRD_2, FRD_3)에 기초하여 페이지 데이터에 대한 에러 정정이 수행될 수 있다. 이와 같이, 도 5의 페이지 데이터 독출 방법은 낸드 플래시 메모리 장치(100)를 구비하는 메모리 시스템으로 하여금 페이지 데이터에 대한 높은 신뢰성을 가지고 고속으로 동작하게 할 수 있다.
도 9는 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법을 채용한 낸드 플래시 메모리 장치를 나타내는 블록도이다.
도 9를 참조하면, 낸드 플래시 메모리 장치(500)는 메모리 셀 어레이(510), 페이지 버퍼 블록(520), 어드레스 컨트롤러(525), 로우 디코더(530), 전압 제너레이터(540) 및 프로그램 컨트롤러(550)를 포함할 수 있다. 실시예에 따라, 낸드 플래시 메모리 장치(500)는 증가형 스텝 펄스 프로그램(ISPP)을 수행함에 있어서 문턱 전압 상태를 검증하기 위한 패스-패일 검출기(pass-fail detector)를 더 포함할 수 있다.
메모리 셀 어레이(510)는 멀티 레벨 셀들을 포함하고, 멀티 레벨 셀들은 워드 라인들 및 비트 라인들에 연결될 수 있다. 페이지 버퍼 블록(520)은 페이지 버퍼들을 포함하고, 낸드 플래시 메모리 장치(500)의 동작 모드에 기초하여 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 어드레스 컨트롤러(525)는 페이지 버퍼 블록(520) 내부의 어드레스(address)를 제어할 수 있다. 이에, 낸드 플래시 메모리 장치(500)는 메모리 셀 어레이(510)로부터 독출되어 페이지 버퍼 블록(520)의 페이지 버퍼들에 각각 저장되어 있는 페이지 데이터들(또는, 임시 페이지 데이터들)을 메모리 컨트롤러로 출력함에 있어서, 페이지 버퍼 블록(520)의 페이지 버퍼들의 수직 방향으로 페이지 데이터들 각각의 일부를 단일 비트 단위 또는 복수 비트 단위로 선택하여 메모리 컨트롤러에 출력할 수 있다. 즉, 어드레스 컨트롤러(525)는 어드레스 제어 신호(ACTL)에 기초하여 페이지 버퍼 블록(520) 내부의 어드레스를 제어함으로써, 페이지 데이터들 각각의 일부가 단일 비트 단위 또는 복수 비트 단위로 선택되게 할 수 있다. 로우 디코더(530)는 로우 어드레스(row address)에 기초하여 전압 제너레이터(540)로부터 제공되는 프로그램 전압, 패스 전압, 검증 전압, 독출 전압 등과 같은 워드 라인 전압들(WLV)을 메모리 셀 어레이(510)의 워드 라인들에 인가할 수 있다. 전압 제너레이터(540)는 낸드 플래시 메모리 장치(500)의 동작 모드에 기초하여 메모리 셀 어레이(510)의 워드 라인들에 인가될 워드 라인 전압들(WLV)을 생성할 수 있다. 프로그램 컨트롤러(550)는 제어 신호들(CTL1, CTL2, CLT3)을 출력하여 페이지 버퍼 블록(520), 전압 제너레이터(530) 및 로우 디코더(540)를 제어할 수 있다. 상술한 바와 같이, 낸드 플래시 메모리 장치(500)는 어드레스 컨트롤러(525)를 구비함으로써 페이지 데이터들 각각의 일부를 단일 비트 단위 또는 복수 비트 단위로 선택하여 생성한 버퍼 출력 데이터(즉, 비트와이즈 출력 데이터 또는 청크와이즈 출력 데이터)를 메모리 컨트롤러에 출력할 수 있다. 그 결과, 낸드 플래시 메모리 장치를 구비하는 메모리 시스템은 페이지 데이터의 독출을 효율적으로 수행할 수 있고, 페이지 데이터에 대한 높은 신뢰성을 가지고 고속으로 동작할 수 있다. 실시예에 따라, 어드레스 컨트롤러(525)는 하드웨어적 및/또는 소프트웨어적으로 구현될 수 있다.
도 10은 도 9의 낸드 플래시 메모리 장치를 구비하는 메모리 시스템을 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(1000)은 낸드 플래시 메모리 장치(500) 및 메모리 컨트롤러(700)를 포함할 수 있다. 다만, 낸드 플래시 메모리 장치(500)는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다. 한편, 메모리 시스템(1000)은 임베디드 멀티미디어 카드(Embedded Multi-Media Card; EMMC), SD 카드(secure digital card), CF 카드(compact flash card), 메모리 스틱(memory stick), XD 픽쳐 카드(XD picture card) 등에 상응할 수 있다.
낸드 플래시 메모리 장치(500)는 페이지 데이터들(또는, 임시 페이지 데이터들) 각각의 일부를 단일 비트 단위 또는 복수 비트 단위로 선택하여 생성한 버퍼 출력 데이터(즉, 비트와이즈 출력 데이터 또는 청크와이즈 출력 데이터)를 메모리 컨트롤러(700)에 출력할 수 있다. 메모리 컨트롤러(700)는 낸드 플래시 메모리 장치(500)의 동작을 제어할 수 있으며, 중앙 처리부(710), 적어도 하나 이상의 버퍼 메모리(720), 호스트 인터페이스(730), 메모리 인터페이스(740) 및 에러 정정 회로(750)를 포함할 수 있다. 에러 정정 회로(750)는 버퍼 출력 데이터에 기초하여 경판정 방식 및/또는 연판정 방식으로 페이지 데이터에 대한 에러 정정을 수행할 수 있다. 이 경우, 에러 정정 회로(750)에 연판정 로직(soft decision logic)이 구비될 수 있다. 따라서, 메모리 컨트롤러(700)는 경판정 데이터 및 에러 정정 코드를 이용하여 페이지 데이터의 에러를 정정할 수 있고, 경판정 데이터의 신뢰성에 대한 부가 정보(즉, 연판정 데이터들)를 추가적으로 이용하여 페이지 데이터의 에러를 정정할 수 있다. 그 결과, 메모리 시스템(1000)은 페이지 데이터에 대한 높은 신뢰성을 가지고 고속으로 동작할 수 있다. 한편, 호스트 인터페이스(730)는 호스트(미도시)와 범용 직렬 버스(USB), 멀티미디어 카드(MMC), 피씨아이(PCI), 피씨아이-익스프레스(PCI-Express), 에이티에이(ATA), 직렬-에이티에이(S-ATA), 병렬-에이티에이(P-ATA), 스카시(SCSI), 이에스디아이(ESDI), 에스에이에스(SAS) 및 아이디이(IDE) 등과 같은 표준 프로토콜을 이용하여 인터액션을 수행할 수 있고, 메모리 인터페이스(740)는 낸드 플래시 메모리 장치(500)와 낸드 인터페이스 프로토콜을 이용하여 인터액션을 수행할 수 있다. 한편, 낸드 플래시 메모리 장치(500) 및 이를 제어하는 메모리 컨트롤러(700)가 설명되었으나, 이것은 하나의 예시로서 요구되는 조건에 따라 이들의 구성은 다양하게 설계 변경될 수 있다.
본 발명은 낸드 플래시 메모리 장치를 이용하는 전자 기기에 적용될 수 있다. 따라서, 본 발명은 컴퓨터, 노트북, 디지털 카메라, 휴대폰, 스마트폰, 스마트패드, 피디에이(Personal Digital Assistant; PDA), 피엠피(Portable Multimedia Player; PMP), MP3 플레이어, 네비게이션, 비디오폰 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 낸드 플래시 메모리 장치 200: 메모리 컨트롤러
120: 페이지 버퍼 220: 버퍼 메모리
500: 낸드 플래시 메모리 장치 510: 메모리 셀 어레이
520: 페이지 버퍼 블록 525: 어드레스 컨트롤러
530: 로우 디코더 540: 전압 제너레이터
550: 프로그램 컨트롤러 700: 메모리 컨트롤러
710: 중앙 처리부 720: 버퍼 메모리
730: 호스트 인터페이스 740: 메모리 인터페이스
750: 에러 정정 회로 1000: 메모리 시스템

Claims (10)

  1. 메모리 셀 어레이로부터 복수의 페이지 데이터(page data)들을 독출하여 복수의 페이지 버퍼들에 각각 저장하는 단계;
    상기 페이지 버퍼들의 수직 방향으로 상기 페이지 데이터들 각각의 일부를 선택함으로써 버퍼 출력 데이터를 생성하는 단계; 및
    상기 버퍼 출력 데이터를 메모리 컨트롤러에 출력하는 단계를 포함하는 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법.
  2. 제 1 항에 있어서, 상기 버퍼 출력 데이터는 상기 페이지 데이터들 각각의 일부가 단일 비트(bit) 단위로 선택됨으로써 생성되는 비트와이즈(bit-wise) 출력 데이터인 것을 특징으로 하는 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법.
  3. 제 1 항에 있어서, 상기 버퍼 출력 데이터는 상기 페이지 데이터들 각각의 일부가 복수 비트 단위로 선택됨으로써 생성되는 청크와이즈(chunk-wise) 출력 데이터인 것을 특징으로 하는 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법.
  4. 제 1 항에 있어서, 상기 버퍼 출력 데이터는 상기 메모리 컨트롤러의 적어도 하나 이상의 버퍼 메모리에 상기 페이지 데이터들 별로 저장되는 것을 특징으로 하는 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법.
  5. 제 4 항에 있어서, 상기 버퍼 출력 데이터의 사이즈는 상기 낸드 플래시 메모리 장치와 상기 메모리 컨트롤러 사이의 입출력 사이즈(I/O size)에 상응하는 것을 특징으로 하는 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법.
  6. 메모리 셀 어레이로부터 제 1 내지 제 n(단, n은 2이상의 정수) 검증 전압들에 기초하여 하나의 페이지 데이터를 독출하여 생성한 제 1 내지 제 n 임시 페이지 데이터들을 제 1 내지 제 n 페이지 버퍼들에 각각 저장하는 단계;
    상기 제 1 내지 제 n 페이지 버퍼들의 수직 방향으로 상기 제 1 내지 제 n 임시 페이지 데이터들 각각의 일부를 선택함으로써 버퍼 출력 데이터를 생성하는 단계; 및
    상기 버퍼 출력 데이터를 메모리 컨트롤러에 출력하는 단계를 포함하는 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법.
  7. 제 6 항에 있어서, 상기 버퍼 출력 데이터는 상기 제 1 내지 제 n 임시 페이지 데이터들 각각의 일부가 단일 비트 단위로 선택됨으로써 생성되는 비트와이즈(bit-wise) 출력 데이터인 것을 특징으로 하는 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법.
  8. 제 6 항에 있어서, 상기 버퍼 출력 데이터는 상기 제 1 내지 제 n 임시 페이지 데이터들 각각의 일부가 복수 비트 단위로 선택됨으로써 생성되는 청크와이즈(chunk-wise) 출력 데이터인 것을 특징으로 하는 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법.
  9. 제 6 항에 있어서, 상기 버퍼 출력 데이터는 상기 메모리 컨트롤러의 적어도 하나 이상의 버퍼 메모리에 상기 제 1 내지 제 n 임시 페이지 데이터들 별로 저장되고, 상기 버퍼 출력 데이터에 기초하여 상기 페이지 데이터를 위한 에러 정정(error correction)이 수행되는 것을 특징으로 하는 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법.
  10. 제 9 항에 있어서, 상기 버퍼 출력 데이터의 사이즈는 상기 낸드 플래시 메모리 장치와 상기 메모리 컨트롤러 사이의 입출력 사이즈(I/O size)에 상응하는 것을 특징으로 하는 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10365966B1 (en) * 2014-03-25 2019-07-30 Marvell lnternational Ltd. Methods and systems for wordline based encoding and decoding in NAND flash
CN104679609B (zh) * 2015-02-11 2017-12-15 北京配天技术有限公司 数控系统
TWI701553B (zh) * 2017-03-01 2020-08-11 旺宏電子股份有限公司 反及閘快閃記憶體的讀取方法
TWI657450B (zh) * 2017-03-01 2019-04-21 旺宏電子股份有限公司 反及閘快閃記憶體的讀取方法
US11049551B2 (en) * 2019-11-13 2021-06-29 University Of Virginia Patent Foundation Memory devices providing in situ computing using sequential transfer of row buffered data and related methods and circuits
US11258466B1 (en) * 2020-03-13 2022-02-22 Kioxia Corporation System and method for high reliability fast raid soft decoding for NAND flash memories
US11455254B2 (en) * 2020-12-10 2022-09-27 Macronix International Co., Ltd. Flash memory system and flash memory device thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365601A (en) * 1991-12-23 1994-11-15 Xerox Corporation N-bit wide parallel rotation algorithm
KR0169419B1 (ko) * 1995-09-28 1999-02-01 김광호 불휘발성 반도체 메모리의 독출방법 및 장치
JP4803887B2 (ja) * 2001-02-26 2011-10-26 ローム株式会社 シリアルメモリ装置
KR100845526B1 (ko) * 2006-10-19 2008-07-10 삼성전자주식회사 플래시 메모리를 포함한 메모리 시스템 및 그것의 프로그램방법
KR20100111990A (ko) * 2009-04-08 2010-10-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 데이터 랜덤화 방법
KR20110055178A (ko) * 2009-11-19 2011-05-25 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
KR101736792B1 (ko) * 2010-09-20 2017-05-18 삼성전자주식회사 플래시 메모리 및 그것의 셀프 인터리빙 방법

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