KR20130133685A - 제조 툴에 대한 레시피를 생성하는 방법 및 그 시스템 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 67
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 55
- 230000000737 periodic effect Effects 0.000 claims abstract description 192
- 238000003491 array Methods 0.000 claims abstract description 127
- 238000012545 processing Methods 0.000 claims description 9
- 230000004931 aggregating effect Effects 0.000 claims description 7
- 238000003776 cleavage reaction Methods 0.000 claims description 6
- 230000007017 scission Effects 0.000 claims description 6
- 239000012634 fragment Substances 0.000 claims description 5
- 230000006870 function Effects 0.000 claims description 5
- 238000013467 fragmentation Methods 0.000 claims 1
- 238000006062 fragmentation reaction Methods 0.000 claims 1
- 238000007689 inspection Methods 0.000 abstract description 54
- 238000013461 design Methods 0.000 abstract description 46
- 238000012552 review Methods 0.000 abstract description 34
- 230000008569 process Effects 0.000 abstract description 30
- 235000012431 wafers Nutrition 0.000 description 38
- 230000007547 defect Effects 0.000 description 27
- 238000003860 storage Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 238000003780 insertion Methods 0.000 description 9
- 230000037431 insertion Effects 0.000 description 9
- 238000004458 analytical method Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 230000002085 persistent effect Effects 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 238000004422 calculation algorithm Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000003252 repetitive effect Effects 0.000 description 3
- 230000002776 aggregation Effects 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000004992 fission Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70475—Stitching, i.e. connecting image fields to produce a device field, the field occupied by a device such as a memory chip, processor chip, CCD, flat panel display
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- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
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- G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
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Abstract
제조 툴에 대한 레시피를 생성하는 컴퓨터-실행 방법 및 그의 시스템이 제공된다. 상기 방법은 하나 또는 둘 이상의 다이들에서 주기적인 서브-어레이들을 특징짓는 데이터를 획득시, 후보 스티치들을 생성하는 단계; 적어도 주기성 기준을 만족하는 주기성 특징들에 의해 특징지어진 하나 또는 둘 이상의 후보 스티치들을 식별하고, 그에 의해 상기 후보 스티치들 중에서 주기적인 스티치들을 식별하는 단계; 및 상기 식별된 주기적인 스티치들 및 상기 주기적인 서브-어레이들을 주기적인 어레이들 안으로 집결시키는 단계 - 상기 주기적인 어레이들은 자동화된 레시피 생성을 위해 사용됨 -를 포함한다.
Description
현재 개시된 주제는 일반적으로 표본(specimen) 제조 프로세스들을 위한 방법들 및 시스템들에 관한 것이고, 특히, 설계 데이터를 이용하여 자동화된 레시피 생성의 방법들 및 시스템들에 관한 것이다.
반도체 산업에서, 디바이스들은 갈수록 감소하는 크기의 구조들을 제조하는 다수의 제조 프로세스들에 의해 제조된다. 따라서, 검사(inspection), 계측(metrology), 및 리뷰(review) 프로세스들과 같은 제조 프로세스들은 표본들을 제조하기 위한 증가된 정밀도 및 유효성을 필요로 한다. 본 명세서에서 사용된 용어 "표본"은 웨이퍼, 레티클(reticle) 및 다른 구조들, 반도체 집적 회로들, 자기 헤드들, 평판 디스플레이들, 및 다른 박막 디바이스들을 제조하기 위해 사용되는 이들의 조합들 및/또는 부분들 중 임의의 종류를 포함하도록 확장적으로 이해되어야 한다.
표본들의 검사 및 계측, 리뷰와 같은 제조 프로세스들은 구조 엘리먼트들의 인식, 측정, 교정, 모니터링, 검사, 리뷰 및 결함들의 분석들, 리포트 및 각각의 제조 프로세스들의 파라미터들 및/또는 조건들을 평가하고 필요한 피드백의 제공하기 위해 필요한 다른 절차들을 포함할 수 있다. 다양한 제조 툴들은 비-제한적인 예로서, 주사형 전자 현미경들, 원자력 현미경들, 광학 조사 툴들 및 다른 것들과 같은 비-파괴 검사들에 기초할 수 있고, 검사, 계측, 및 리뷰 프로세스들을 위해 사용될 수 있다. 제조 제어 요구조건들이 더 도전이 됨에 따라, 검사, 계측 및 리뷰 프로세스들과 같은 프로세스들에 대한 레시피 생성은 또한 매우 복잡하게 되었다.
최첨단 표본 제조에서의 측정들의 양 및 레시피들의 복잡성은 레시피들을 생성하는 종래의 수동(또는 반-수동) 프로세스를 점점 더 문제되게 하였다. 자동화된 레시피 생성의 최근 기법들은 제조 시간 및 개발을 개선할 수 있고, 에러의 발생을 감소시킬 수 있다.
자동화된 레시피 생성의 문제점들이 종래 기술에서 인식되어 왔으며, 다양한 시스템들이 해결책들을 제공하기 위해 개발되어 왔다. 예를 들면, 검사 레시피를 생성하기 위한 종래의 시스템은 검사 타겟을 선택하는 검사 타겟 선택 모듈; 검사 타겟에서 결함 크기들에 대한 대응하는 임계 영역들을 추출하는 임계 영역 추출 모듈; 결함 크기들에 대하여 검사 타겟에서 검출될 결함들에 의해 예측되는 대응하는 결함 밀도들을 추출하는 결함 밀도 예측 모듈; 임계 영역들 및 결함 밀도들에 기초하여 결함 크기들에서 대응하는 킬러(killer) 결함들의 수들을 연산하는 킬러 결함 연산 모듈; 및 결함 크기들에 대한 결함 검출의 속도를 결정하는 예상 검사 레시피들에 대하여 검출되도록 예측되는 킬러 결함들의 수를 예측 검사 레시피들에서 설명된 킬러 결함들의 수 및 결함 검출의 속도들에 기초하여 연산하는 검출 예측 연산 모듈을 포함한다.
검사 레시피들을 생성하기 위한 다른 종래의 방법은 제 1 설계 및 제 1 설계가 제조 프로세스를 이용하여 프린팅되는 웨이퍼에 대한 검사 시스템의 출력의 하나 또는 둘 이상의 특성들을 획득하는 단계를 포함한다. 상기 방법은 또한 제 1 설계 및 제 1 설계가 프린팅되는 웨이퍼에 대하여 획득된 출력의 하나 또는 둘 이상의 특성들을 이용하여 제 2 설계에 대한 검사 레시피를 생성하는 단계를 포함한다. 제 1 및 제 2 설계들은 상이하다. 검사 레시피는 제 2 설계가 제조 프로세스를 이용하여 웨이퍼들 상에 프린팅된 후 웨이퍼를 검사하기 위해 사용된다.
다른 종래의 레시피 생성 해결책들은 제조되었던 웨이퍼들에 기초하여 레시피들을 생성한다. 전통적인 해결책들은 제조될 제 1 웨이퍼에 의존하고, 웨이퍼의 이미지를 캡처하는 단계, 생산된 웨이퍼를 조사하는 단계, 및 조사된 웨이퍼의 분석에 기초하여 레시피를 생성하는 단계를 포함한다.
본 발명의 실시예들은 설계 데이터에 기초하여 제조 툴에 대한 레시피를 생성하기 위한 방법 및 시스템에 관한 것이다. 현재 제시된 주제에서 개시된 실시예들의 장점들 중 하나는 레시피를 생성하기 위해 사용되는 처리 시간의 양 및 자원들을 상당히 감소함에 따라 레시피 생성의 신뢰성을 향상시키는 것이다. 생산될 웨이퍼를 대기하고, 생산된 웨이퍼로부터 데이터를 조사 및 수집하는 것 대신에, 실시예들은 설계 데이터를 설계 데이터들에서 반복적인 영역들을 식별하기 위해 분석한다. 예를 들면, 설계 데이터에서 반복적인 영역들을 식별하는 것으로부터의 결과들은 셀-대-셀 접근법 및/또는 다이-대-다이 접근법을 이용하여 웨이퍼 또는 그의 일부들을 검사할지의 여부를 결정하기 위해 사용될 수 있다. 설계 데이터의 분석은 제조 프로세스로부터 오프라인으로 및/또는 제조 프로세스에 병렬로 실행될 수 있다. 실시예들은 생산된 웨이퍼로부터 직접 유도되는 데이터 대신에 설계 데이터에 관한 결정에 기초함으로써, 자동 방식으로 이루어질 다이-대-다이 검사 또는 셀-대-셀 검사를 수행할지의 여부의 결정을 가능하게 한다.
현재 개시된 주제의 어떤 양상들에 따르면, 제조 툴에 대한 레시피를 생성하는 컴퓨터-실행 방법이 제공된다. 상기 방법은 하나 또는 둘 이상의 다이들에서 주기적인 서브-어레이들을 특징짓는 데이터를 획득시, 후보 스티치들을 생성하는 단계; 적어도 주기성 기준을 만족하는 주기성 특징들에 의해 특징지어진 하나 또는 둘 이상의 후보 스티치들을 식별하고, 그에 의해 상기 후보 스티치들 중에서 주기적인 스티치들을 식별하는 단계; 상기 식별된 주기적인 스티치들 및 상기 주기적인 서브-어레이들을 주기적인 어레이들 안으로 집결시키는 단계 - 상기 주기적인 어레이들은 자동화된 레시피 생성을 위해 사용됨 -를 포함한다.
현재 개시된 주제의 다른 양상들에 따르면, 제조 툴에 대한 레시피를 생성함과 함께 사용하기 위한 컴퓨터화된 시스템이 제공된다. 상기 시스템은 프로세서; 상기 프로세서에 의해 접근 가능한 메모리 - 상기 메모리는 상기 프로세서가 다음의 기능들을 수행하게 하는 기계 명령어들을 저장함 : 하나 또는 둘 이상의 다이들에서 주기적인 서브-어레이들을 특징짓는 데이터를 획득시, 후보 스티치들을 생성하는 단계; 적어도 주기성 기준을 만족하는 주기성 특징들에 의해 특징지어진 하나 또는 둘 이상의 후보 스티치들을 식별하고, 그에 의해 상기 후보 스티치들 중에서 주기적인 스티치들을 식별하는 단계; 상기 식별된 주기적인 스티치들 및 상기 주기적인 서브-어레이들을 주기적인 어레이들 안으로 집결시키는 단계 - 상기 주기적인 어레이들은 자동화된 레시피 생성을 위해 사용됨 - -를 포함한다.
현재 개시된 주제의 추가 양상들에 따르고, 그리고 선택적으로 다른 양상들과 함께, 후보 스티치들을 생성하는 단계는 근접 기준과 일치하며 선택된 방향으로의 호환가능한 주기성에 의해 특징지어진 이웃하는 주기적인 서브-어레이들의 쌍들을 식별하는 단계; 및 이웃하는 주기적인 서브-어레이들의 이러한 식별된 쌍 각각에 대하여 각각의 후보 스티치 영역을 한정하는 직사각형을 생성하는 단계를 포함할 수 있다.
현재 개시된 주제의 추가 양상들에 따르고, 그리고 선택적으로 다른 양상들과 함께, max{C1,C2}가 min{C1,C2}에 의해 나누어떨어지면(즉, Max{C1,C2} = Min{C1,C2}*N, 여기서 N은 정수), 주기적인 서브-어레이들의 쌍은 주어진 방향으로 호환가능한 주기성에 의해 특징지어질 수 있으며, 여기서, C1 및 C2는, 각각, 상기 주어진 방향으로의 상기 주기적인 서브-어레이들을 특징짓는 주기성 값들이다. 대안적으로, 상기 주어진 방향으로 상기 서브-어레이들을 특징짓는 주기성 값들의 최소 공배수가 미리 정의된 임계값 이하이면, 주기적인 서브-어레이들의 쌍은 주어진 방향으로 호환가능한 주기성에 의해 특징지어질 수 있다.
주기성 값 Cs = K * LCM에 의해 주어진 방향으로 특징지어지면, 후보 스티치영역은 상기 주기성 기준을 만족할 수 있고, 여기서, 승수 K는 양의 정수이며, LCM은 상기 주어진 방향으로 상기 각각의 이웃하는 주기적인 서브-어레이들을 특징짓는 주기성 값들의 최소 공배수이다.
현재 개시된 주제의 추가 양상들에 따르고, 그리고 선택적으로 다른 양상들과 함께, 상기 주기적인 스티치에서의 주기적인 조각들의 수가 분열 임계치보다 작고, 각각의 방향에서의 각 조각의 크기가 조각 크기 임계치보다 작지 않으면, 주기적인 스티치는 분열 기준을 만족할 수 있다.
현재 개시된 주제의 추가 양상들에 따르고, 그리고 선택적으로 다른 양상들과 함께, 주기적인 어레이들 안으로 집결시키는 단계는 각각의 상기 식별된 쌍에서의 상기 서브-어레이들을 연계된(linked) 서브-어레이 안으로 집결시키는 단계; 하나 또는 둘 이상의 서브-어레이들 및 그 사이의 스티치들을 포함하는 최대 주기적인 그룹을 생성하는 단계 - 상기 그룹은 상기 그룹에서의 이웃하는 서브-어레이들 중 임의의 쌍이 그 사이의 주기적인 스티치들과 연계된 서브-어레이인 것에 의해 특징지어지고, 모든 이러한 서브 어레이들은 상기 그룹에 포함됨 -; 하나 또는 둘 이상의 중첩되지 않은 균일한 최대 주기적인 그룹들을 획득하는 단계; 및 상기 동일한 균일한 최대 주기적인 그룹들에 속하는 서브-어레이들 및 주기적인 스티치들을 단일 집결된 주기적인 어레이들 안으로 집결시키는 단계 및 이러한 어레이들에 상기 각각의 그룹을 특징짓는 주기성 값을 할당하는 단계를 포함할 수 있다.
현재 개시된 주제는 유사 참조부호들이 유사 엘리먼트들을 나타내는 첨부된 도면의 도면들에서, 예로서 도시되며, 제한으로서 도시되지 않는다. 본 개시물에서 "어느(an)" 또는 "하나의(one)" 실시예에 대한 상이한 참조부호들이 동일한 실시예들에 대해 반드시 그런 것은 아니고, 이러한 참조부호들은 적어도 하나를 의미함에 유의해야 한다.
도 1은 본 발명의 실시예들에 따른 표본 설계 및 제조에 대한 예시적인 작업 흐름을 도시하는 도면.
도 2는 웨이퍼에서 많은 다이들 중 하나를 포함할 수 있는 예시적인 컴포넌트들을 도시하는 도면.
도 3은 현재 개시된 주제의 어떤 실시예들에 따른 레시피 생성 유닛의 개략적 기능 다이어그램을 도시하는 도면.
도 4는 현재 개시된 주제의 어떤 실시예들에 따른 컴퓨터화된 레시피 생성의 일반화된 흐름도를 도시하는 도면.
도 5a 및 도 5b는 현재 개시된 주제의 어떤 실시예들에 따른 Y 방향 검사/리뷰에 대한 초기 다이 레이아웃의 비-제한적인 개략적 예를 도시하는 도면.
도 6은 현재 개시된 주제의 어떤 실시예들에 따른 후보 스티치(stitch) 영역들을 생성하는 일반화된 흐름도를 도시하는 도면.
도 7은 현재 개시된 주제의 어떤 실시예들에 따른 추가 집결을 위한 주기적인 스티치들을 식별하는 일반화된 흐름도를 도시하는 도면.
도 8은 현재 개시된 주제의 어떤 실시예들에 따른 복수의 주기적인 조각들을 포함하는 스티치의 비-제한적인 개략적인 예를 도시하는 도면.
도 9는 현재 개시된 주제의 어떤 실시예들에 따른 삽입-점 분석들의 도움에 의한 주기적인 스티치들을 식별하는 일반화된 흐름도를 도시하는 도면.
도 10은 현재 개시된 주제의 어떤 실시예들에 따른 각각의 서브-어레이들에 의해 식별된 주기적인 스티치들을 집결시키는 일반화된 흐름도를 도시하는 도면.
도 11a 내지 도 11f는 도 5a에 도시된 예시적인 초기 레이아웃을 제공하는 집결 단계들의 비-제한적인 개략적 예들을 도시하는 도면.
도 12a 및 도 12b는 Y 방향의 검사에 의해 CAD SRAM 파일에 대한 실험적인 초기 다이 레이아웃 및 고급 다이 레이아웃의 비-제한적인 예들을 도시하는 도면.
도 2는 웨이퍼에서 많은 다이들 중 하나를 포함할 수 있는 예시적인 컴포넌트들을 도시하는 도면.
도 3은 현재 개시된 주제의 어떤 실시예들에 따른 레시피 생성 유닛의 개략적 기능 다이어그램을 도시하는 도면.
도 4는 현재 개시된 주제의 어떤 실시예들에 따른 컴퓨터화된 레시피 생성의 일반화된 흐름도를 도시하는 도면.
도 5a 및 도 5b는 현재 개시된 주제의 어떤 실시예들에 따른 Y 방향 검사/리뷰에 대한 초기 다이 레이아웃의 비-제한적인 개략적 예를 도시하는 도면.
도 6은 현재 개시된 주제의 어떤 실시예들에 따른 후보 스티치(stitch) 영역들을 생성하는 일반화된 흐름도를 도시하는 도면.
도 7은 현재 개시된 주제의 어떤 실시예들에 따른 추가 집결을 위한 주기적인 스티치들을 식별하는 일반화된 흐름도를 도시하는 도면.
도 8은 현재 개시된 주제의 어떤 실시예들에 따른 복수의 주기적인 조각들을 포함하는 스티치의 비-제한적인 개략적인 예를 도시하는 도면.
도 9는 현재 개시된 주제의 어떤 실시예들에 따른 삽입-점 분석들의 도움에 의한 주기적인 스티치들을 식별하는 일반화된 흐름도를 도시하는 도면.
도 10은 현재 개시된 주제의 어떤 실시예들에 따른 각각의 서브-어레이들에 의해 식별된 주기적인 스티치들을 집결시키는 일반화된 흐름도를 도시하는 도면.
도 11a 내지 도 11f는 도 5a에 도시된 예시적인 초기 레이아웃을 제공하는 집결 단계들의 비-제한적인 개략적 예들을 도시하는 도면.
도 12a 및 도 12b는 Y 방향의 검사에 의해 CAD SRAM 파일에 대한 실험적인 초기 다이 레이아웃 및 고급 다이 레이아웃의 비-제한적인 예들을 도시하는 도면.
도 1을 참조하면, 현재 개시된 주제의 실시예들에 따라, 표본 설계 및 제조를 위한 예시적인 작업 흐름이 도시된다. 본 명세서에서 사용된 용어 "표본"은 웨이퍼, 레티클 및 다른 구조들, 반도체 집적 회로들, 자기 헤드들, 평판 디스플레이들, 및 다른 박막 디바이스들을 제조하기 위해 사용되는 이들의 조합들 및/또는 부분들 중 임의의 종류를 포함하도록 확장적으로 이해되어야 한다. 단지 설명을 위하여, 다음 설명은 반도체 웨이퍼들의 검사에 대하여 제공된다. 실시예들은 다른 제조 동작들 및 다른 표본들에 적용가능하다.
도시된 바와 같이, 웨이퍼들(110)은 설계(120)에 따라 일련의 프로세스 파라미터들(135)에 의해 제어되는 제조 프로세스(130)를 통하여 생산될 수 있다. 설계(120)는, 예를 들면, 데이터 저장소의 CAD 라이브러리에 저장될 수 있다. 설계는, 예를 들면, 그래픽 형태로(GDS-II, OASIS 등과 같은) 표본을 위한 컴퓨터 자동화 설계(CAD) 모델을 포함할 수 있다. 프로세스 파라미터들(135)은 매우 다양한 파라미터들, 예를 들면, 리소그래피 파라미터들, 식각 파라미터들, 및 임의의 다른 종류의 파라미터들을 포함할 수 있다. 데이터 저장소는 영속적인 저장 장치일 수 있다. 영속적인 저장 장치는 국부 저장 장치 또는 원격 저장 장치일 수 있다. 영속적인 저장 장치들은 자기 저장 장치, 광학 저장 장치, 반도체 저장 장치, 또는 임의의 다른 적합한 저장 장치일 수 있다. 영속적인 저장 장치들은 일체식(monolithic) 디바이스 또는 분산된 세트의 디바이스들일 수 있다.
웨이퍼들(110)은 하나 또는 둘 이상의 제조 툴들을 이용하여 하나 또는 둘 이상의 제조 프로세스들을 겪을 수 있다. 제조 프로세스들의 예들은 제조 프로세스(130), 검사 프로세스(140), 계측 프로세스(150), 및 결함 리뷰 프로세스(160) 등을 포함할 수 있고, 그리고, 이에 제한되지 않는다. 제조 툴들의 예들은 검사 툴(141), 계측 툴(151), 결함 리뷰 툴(161), 제조 프로세스를 위한 툴들 등을 포함할 수 있고, 그리고, 이에 제한되지 않는다.
검사 프로세스(140)의 일부로서, 검사 툴(141)은 웨이퍼들(110)에서 결함들의 위치를 식별할 수 있다. 검사 프로세스(140)는 비-제한적인 예로서, 암시아(Dark Field), 명시아(Bright Field) 또는 이빔(E-Beam) 검사 시스템과 같은 임의의 적합한 결함 검사 시스템을 이용하여 수행될 수 있다. 도 1에서 독립된 프로세스로서 도시되지만, 검사 프로세스(140)는 경우에 따라 제조 프로세스(130)와 인라인으로 수행될 수 있다. 계측 프로세스(150)의 일부로서, 계측 툴(150)은 웨이퍼 보우(bow), 고유 저항, 랩(wrap), 사이트(site), 평탄함, 두께 등의 측정과 같은 웨이퍼 측정을 수행할 수 있다. 계측 툴(150)은 시험을 위해 사용될 수 있지만, 예를 들면, 환경 파라미터들의 모니터링 및 실험실에서의 음향들, 진동들, 및 온도에 관한 실시간 데이터의 제공과 같은 다른 애플리케이션들을 가질 수 있다. 계측 툴(151)은, 예를 들면, 유지, 결합, 분리, 납땜 등과 같은 다른 태스크들을 수행할 수 있다. 자동화된 결함 리뷰 프로세스(160)는 설계 프로세스를 통찰하기 위해 사용될 수 있는 정보를 추출해보려는 노력으로 결함 데이터를 처리하기 위한 리뷰 툴(161)을 포함할 수 있다. 예를 들면, 자동화된 결함 리뷰 프로세스(160)는 설계 데이터(120)를 개선하기 위해 수정들을 초래하거나 프로세스들을 개선하기 위해 제조 프로세스(130)를 조정하는 정보를 추출할 수 있다.
검사 프로세스(140)는 리뷰 프로세스(160)에 대한 결함들을 식별할 수 있다. 다양한 검사 툴(141)이 이용될 수 있고, 웨이퍼(110)의 뷰(view)(또는 다른 디바이스 또는 물체)가 하나 또는 둘 이상의 참조 뷰와 비교되는 것들을 포함할 수 있다. 웨이퍼들(110)은 다이-대-다이 비교 또는 셀-대-셀 비교를 이용하여 검사될 수 있다.
웨이퍼(110)의 이미지가 획득될 수 있고, 거기에 도시된 셀들 또는 다이들은 적절한 다이-대-다이 또는 셀-대-셀 검사/리뷰 방법들의 임의의 조합을 이용하여 검사될 수 있다. 예를 들면, 웨이퍼(110)에 포함될 수 있는 콤포넌트의 예가 도 2에 도시된다. 예를 들면, 도 2에 도시된 컴포넌트는 웨이퍼(110)에서의 많은 다이들 중 하나를 포함할 수 있다. 컴포넌트는 다이-대-다이 검사/리뷰를 이용하여 가장 잘 검사되는 영역들을 포함할 수 있다(예를 들면, 논리 컴포넌트들을 포함할 수 있는, 예를 들면, 주변부(201) 영역). 이러한 영역들은 하나 또는 둘 이상의 참조 다이들과의 비교에 의해 결함들에 대해 점검될 수 있다.
그러나, 다른 상황들에서, 셀-대-셀 검사/리뷰가 바람직할 수 있다. 예를 들면, 도 2에 도시된 디바이스는 내부에서 하나 또는 둘 이상의 종류들의 다수의 (이상적으로) 동일한 메모리 셀들(205)을 포함한다. 동일 다이 내의 인접한 또는 인근 셀들이 인접한 다이들 사이의 셀들보다 더 유사할 수 있기 때문에, 이러한 셀들(205)에 대하여, 셀-대-셀 검사/리뷰가 바람직할 수 있다. 유사성들은 프로세스 조건들 및/또는 검사 또는 리뷰 툴들에 기인할 수 있다. 예를 들면, 조명, 초점, 또는 다른 광학 불규칙성들에 기인한 차이들은 다이들 사이와 비교하면 다이 내에서 덜 표명될 수 있다.
도 1로 돌아와서, 제조 프로세스(및/또는 그의 일부들)는 제조 레시피(예를 들면, 검사 레시피, 결함 리뷰 레시피 등)에 따라 제공된다. 주어진 웨이퍼 또는 웨이퍼의 층에 대한 레시피 생성의 일부로서, 레시피는 상이한 유형들의 검사, 리뷰 등에 대하여 웨이퍼의 상이한 영역들을 지정할 수 있다. 비-제한적인 예로서, 레시피는 영역들을 마스크된 구역들, 다이-대-다이 검사/리뷰 구역들, 또는 셀-대-셀 검사/리뷰 구역들로 지정할 수 있다. 비-제한적인 예로서, 셀-대-셀 검사(즉, 다이들보다 적은 주기성을 갖는 주기적인 다이 영역들에 제공된 검사)는, 동일 다이 내에서의 인접한 또는 인근 영역들이 상이한 다이들에 속한 영역들보다 더 유사한 경우, 바람직할 수 있다. 주어진 웨이퍼의 일부 영역들(예를 들면, 논리 컴포넌트들을 포함하는 주변부 영역)은 바람직하게 다이-대-다이 방법을 이용하여 검사/리뷰될 수 있다. 웨이퍼들 중 어떤 영역들은 다이-대-다이 및/또는 셀-대-셀 검사/리뷰 방법들의 임의의 적합한 조합을 이용하여 검사될 수 있다.
웨이퍼의 구역들은 어떤 종류의 검사/리뷰 또는 제조 툴을 이용하여 및/또는, 예를 들면, 웨이퍼 설계 사양들과 같은 비-이미지 데이터에 기초하여 획득되는 반도체 구조의 이미지들(예를 들면, SEM 이미지들)에 따른 다른 동작들에 지정될 수 있다.
일 실시예에서, 하나 또는 둘 이상의 제조 툴들(예를 들면, 검사 툴(141), 계측 툴(151), 리뷰 툴(161) 등)은 제조 레시피를 생성하기 위해 레시피 생성 유닛(190)을 포함할 수 있다. 다른 실시예에서, 하나 또는 둘 이상의 컴퓨터들(180)은 웨이퍼(110)를 검사하기 위한 레시피를 생성하도록 레시피 생성 유닛(190)을 포함할 수 있다. 레시피 생성 유닛(190)은 도 3을 참조하여 더 상세하게 된다. 컴퓨터(180)는 하나 또는 둘 이상의 제조 툴들(예를 들면, 검사 툴(141), 계측 툴(151), 리뷰 툴(161) 등)에 결합될 수 있다. 일 실시예에서, 컴퓨터(180)는 하나 또는 둘 이상의 툴들과 네트워크를 통하여 통신한다. 다른 실시예에서, 하나 또는 둘 이상의 서버들(170)은 레시피 생성 유닛(190)을 포함할 수 있다. 서버(170)는 하나 또는 둘 이상의 제조 툴들에 결합될 수 있다. 서버(170)는 서버 컴퓨터들, 게이트웨이 컴퓨터들, 데스크톱 컴퓨터들, 랩톱 컴퓨터들, 핸드-헬드(hand-held) 컴퓨터들 또는 유사한 연산 디바이스를 포함하는 임의의 유형의 연산 디바이스들에 의해 호스팅될 수 있다. 일 실시예에서, 서버(170)는 하나 또는 둘 이상의 툴들과 네트워크(미도시)를 통하여 통신한다. 네트워크는 인터넷과 같은 근거리 통신망(LAN), 무선 네트워크, 이동 통신 네트워크, 광대역 통신망(WAN), 또는 유사 통신 시스템일 수 있다.
셀-대-셀 검사를 포함하는 검사/리뷰 레시피의 생성의 일부로서, 각각의 다이 분할들을 인식할 필요, 즉, 각각의 패턴 영역들 및 그들의 반복성 파라미터들을 식별할 필요가 있다. 현재 개시된 주제의 어떤 실시예에 따르면, 레시피 생성 유닛(190)은 웨이퍼에 대한 설계 데이터(125)에서 주기적인 영역들을 식별하기 위해 설계 데이터(125)를 이용하도록 동작하는 주기성 유닛(195)을 포함할 수 있고, 레시피는 웨이퍼에 대하여 식별된 주기적인 영역들에 기초하여 생성될 수 있다. 설계 데이터(125)는 또한 CAD 라이브러리에 저장되는 데이터의 파생물일 수 있고, CAD 라이브러리에 저장되는 데이터와 상이한 포맷일 수 있다. 설계 데이터(125)는 레시피 생성 유닛(190)에 결합되는 데이터 저장소에 저장될 수 있다.
본 명세서에서 사용된 용어 "제조 레시피" 또는 "레시피"는 하나 또는 둘 이상의 제조 툴들의 동작을 명시하는 파라미터들의 임의의 설정들을 포함하도록 확장적으로 이해되어야 한다(예를 들면, 검사될 관심-영역, 웨이퍼 상의 그의 위치 및 반복 주기, 픽셀 크기, 빔 전류, 충전 조건들 및 이미지 획득 조건들, 결함 검출 알고리즘, 이미지 처리 파라미터들, 및/또는 그 밖의 것).
본 명세서에서 사용된 용어 "설계 데이터"는 표본의 계층적 물리적 설계(레이아웃)를 나타내는 임의의 데이터 및/또는 물리적 설계로부터 파생되는 데이터(예를 들면, 복잡한 시뮬레이션, 단순한 기하형상 및 불(Boolean) 연산들 등을 통하여)를 포함하도록 확장적으로 이해되어야 한다. 설계 데이터(예를 들면, 도 1에서 설계 데이터(125))는 비-제한적인 예로서, GDSII 포맷, OASIS 포맷 등과 같은 상이한 포맷들로 제공될 수 있다. 설계 데이터는 어떤 설계의 구조적 엘리먼트들을 명시한다. 구조적 엘리먼트는 다른 구조적 엘리먼트들의 삽입과 선택적으로 결합되는 기하학적 형상들로 구성될 수 있다. 비-제한적인 예로서, 주어진 구조적인 엘리먼트는 GDSII 포맷에서의 SREF, AREF 명령에 의해 삽입되는 하나 또는 둘 이상의 STRUCTURE 엘리먼트들을 포함할 수 있거나, PLACEMENT 및 REPETITION(OASIS 포맷)에 의해 삽입되는 하나 또는 둘 이상의 CELL 엘리먼트들을 포함할 수 있다. 단지 설명을 위하여, 다음의 설명은 그 위치(이하 앵커 포인트(anchor point)로서 지칭됨)가 직사각형의 하단 좌측 모서리에 있도록 선택되는 X 및 Y 축에 각각 평행한 외부의 직사각형 경계에 의해 특징지어진 구조적인 엘리먼트들에 대하여 제공된다. 당업자는 현재 개시된 주제의 어떤 실시예의 교시들이 유사하게, 다른 외부 경계들 및/또는 앵커 포인트들의 다른 선택에 적용될 수 있음을 쉽게 이해할 것이다. 현재 개시된 주제의 어떤 실시예에서, 상이한 이름을 갖는 기하형상적으로 동일한 엘리먼트들은 동일한 구조적인 엘리먼트들로 지칭될 수 있다.
본 명세서에서 사용된 용어들 " 반복 패턴 영역", "반복 영역", "주기적인 패턴 영역" 또는 "주기적인 영역"은 패턴이 이동 변환 하에서 어떤 이동 값에 의해 변하지 않는, 즉, 일부 주기성 값(들)에 관하여 주기적인 임의의 다이 영역을 포함하도록 동일하게 그리고 확장적으로 이해되어야 한다.
현재 개시된 주제의 어떤 실시예의 어떤 실시예들에 따르면, 주기적인 영역은 하나 또는 둘 이상의 구조적인 엘리먼트들 또는 설계 데이터에서 명시된 이의 파생물들에 대하여 동일하게 간주할 수 있다. 이러한 주기적인 영역들은 이하 "주기적인 서브-어레이들"로 지칭된다. 비-제한적인 예로서, 주기적인 서브-어레이는 주기적인 M×N 어레이 내부의 직사각형 영역으로서 정의될 수 있는데, 여기서, 주기적인 M×N 어레이는 설계 데이터에서 명시된 구조적인 엘리먼트들의 일련의 예들과 경계를 짓는 최소 직사각형 영역으로서 정의될 수 있고, 각각의 예들의 앵커 포인트들의 좌표들은 반복성 기준을 만족한다. 예를 들면, 반복성 기준은 다음과 같이 정의될 수 있다 :
(Xm,Yn) = (Xo,Yo) + (m*StepX,n*StepY)
여기서, (Xm,Yn) 및 (Xo,Yo)은 상기 직사각형 영역의 좌표계에서 각각의 앵커 포인트들의 좌표들이고; m=0,1,…,M-1; n=0,1,…N-1; 및 반복성 파라미터들 StepX and StepY는 X 및 Y 방향들에 상응하게 주기성 값들을 나타내는 양의 정수이다.
그러나, 이웃하는 주기적인 서브-어레이들을 분리하는 스티치 영역들은 또한 서브-어레이들의 주기성과 같거나 배수인 주기성 값들에 의해 주기적일 수 있다. 주기적인 서브-어레이들에 이웃하고 분리 스티치들에 대응하여 더 큰 주기적인 영역들 안으로의 집결은, 가능한 경우, 검사된/리뷰된 영역들의 주기성에 기초하여 검사/리뷰 알고리즘들의 더 넓은 사용을 가능하게 할 수 있다.
도 3은 현재 개시된 주제의 실시예에 따른 레시피 생성 유닛의 일 실시예의 일반화된 기능적 블록 다이어그램이다. 레시피 생성 유닛(190)은, 필요한 경우, 설계 데이터(예를 들면, CAD 라이브러리에서의 데이터) 좌표들의 변환 및 설계 데이터를 이용하여 레시피를 생성하기 위한 입력으로서 요구되는 설계 데이터의 다른 처리를 제공하기 위해 설계 데이터를 획득하고 처리하도록 구성된 설계 데이터 모듈(300)을 포함한다. 설계 데이터 모듈(300)은 저장 모듈(304)에 동작적으로 결합된 주기성 유닛(306)에 동작적으로 결합된다. 주기성 유닛(306)은 주기적인 서브-어레이들의 발생기(301), 스티치 주기성 분석기(302) 및 주기적인 영역들의 발생기(303)의 기능들을 실행하는 프로세서를 포함한다.
비-제한적인 예로서, 주기적인 서브-어레이들의 발생기(301)는 그 전체가 참조로서 여기에 통합되고, 현재 개시된 주제의 양수인에 양도되며, 2011년 9월 22일자로 출원된 미국 출원 제13/230483호에 상술된 바와 같은 설계 데이터에 기초하여 주기적인 서브-어레이들을 식별할 수 있다. 대안적으로 또는 추가적으로, 주기적인 서브-어레이들의 발생기는 일련의 주기적인 서브-어레이 또는 이들의 부분을 저장 모듈(304)로부터 및/또는 레시피 생성 유닛의 외부 소스로부터 획득할 수 있다.
스티치 주기성 분석기(302)는 도 4 내지 도 12를 참조하여 더 상술한 바와 같이 주기적인 스티치들을 식별하도록 동작한다. 주기적인 영역들의 발생기(303)는 도 4 내지 도 12를 참조하여 더 상술한 바와 같이 식별된 주기적인 스티치들을 각각의 이웃하는 주기적인 서브-어레이들과 집결하고, 따라서 집결된 주기적인 영역들을 생성하도록 동작한다.
저장 모듈(304)은 모듈들(301-303) 그리고 전체 유닛(306)의 동작을 위해 필요한 데이터를 저장할 뿐만 아니라 생성된 주기적인 영역들을 특징짓는 데이터를 수용하도록 동작한다. 저장 모듈(304)은 추가로 컴퓨터화된 레시피 생성을 위해 생성된 주기적인 영역을 이용하는 것을 가능하게 하는 레시피 발생기 인터페이스(305)에 동작적으로 더 결합된다. 비-제한적인 예로서, 레시피 생성 인터페이스는 제조 툴(예를 들면, 검사 툴) 및/또는 제조 프로세스(예를 들면, 검사 프로세스)의 필요조건들을 일치시키기 위해 주기성 값들의 필요한 반올림 및/또는 승산을 제공할 수 있다.
당업자는 현재 개시된 주제의 교시들이 도 3에 도시된 시스템에 구속되지 않고, 동등한 및/또는 수정된 기능성이 다른 방식으로 통합되거나 분할될 수 있고, 소프트웨어, 펌웨어 및 하드웨어의 임의의 적절한 조합으로 수행될 수 있음을 쉽게 이해할 것이다. 주기성 유닛은 표본의 제조와 함께 사용될 독립형 툴로서 구성될 수 있거나, 예를 들면, 검사 장비 및/또는 계측 장비 및/또는 결함 리뷰 장치 등과 적어도 부분적으로 통합될 수 있다. 일 실시예에서, 주기적인 영역 안으로의 초기 다이 분할은 오프라인으로 제공될 수 있고, 게다가, 계측 툴 및/또는 계측 프로세스 필요조건들에 따라 조정될 수 있다.
도 4는 현재 개시된 주제의 어떤 실시예에 따라 설계 데이터를 이용하여 레시피를 생성하는 일반화된 흐름도를 도시한다. 하나 또는 둘 이상의 다이들에서 주기적인 서브-어레이들을 특징짓는 데이터를 획득시(401)(이러한 데이터는 이하 초기 다이 레이아웃으로 지칭된다), 주기성 유닛은 도 5를 참조하여 더 상술한 바와 같이 후보 스티치들을 생성한다(402). 주기성 유닛은 도 6 내지 도 9를 참조하여 더 상술한 바와 같이, 추가로 후보 스티치들의 주기성을 분석하고(403), 주기적인 스티치들을 식별한다(404). 도 10 내지 도 11을 참조하여 더 상술된 바와 같이, 식별된 주기적인 스티치들은 주기적인 서브-어레이들과 자동화된 레시피 생성을 위해 추가로 사용되는(406) 집결된 주기적인 에러이들 안으로 집결된다(405). 집결된 주기적인 어레이들은 각각의 하나 또는 둘 이상의 다이들 내부에 직사각형들의 세트를 구성하고, 상기 세트는 셀-대-셀 모드로 검사될 수 있는 영역들을 정의한다. 단지 설명을 위해, 다음의 설명은 맨해튼(Manhattan) 직사각형들에 제공된다. 현재 개시된 주제의 교시들은 유사하게 비-맨해튼 방향을 갖는 직사각형들에 적용가능함에 유의한다. 각 직사각형들은 X 및/또는 Y 방향으로 주기성 값들에 의해 특징이 된다. 하나 또는 둘 이상의 다이에서 집결된 주기적인 어레이들을 특징짓는 데이터는 이하 고급 다이 레이아웃으로 지칭된다.
단지 설명을 위해, 다음의 설명은 Y 방향으로 제공되는 검사/리뷰에 대하여 제공된다. 당업자는 현재 개시된 주제의 교시들이 유사하게 다른 방향들에 적용가능함을 쉽게 이해할 것이다.
도 5a를 참조하면, Y 방향 검사/리뷰를 위한 초기 다이 레이아웃의 계략적인 비-제한적인 예가 도시된다. 직사각형들(501-503 및 505-512)은 주기성 값 Cy에 의해 Y 방향으로 특징지어진 주기적인 어레이들을 나타내고, 직사각형(504)은 주기성 값 2Cy에 의해 특징지어진 주기적인 어레이들을 나타낸다.
2개의 이웃하는 주기적인 어레이들은 비-제한적인 예로서 도 5b에 도시된 다음의 조건들이 일치하면, Y 방향으로 근접 기준을 만족하는 것으로 간주할 수 있다 :
- 각각의 이웃하는 직사각형들 사이의 X 방향으로의 간격(520)은 간격 임계값보다 작고;
- 각각의 이웃하는 직사각형들(513,514) 중 임의의 것의 공통 길이(521)와 길이(523,522) 사이의 비가 스티치 방향으로 이웃하는 서브-어레이들 사이에 겹치도록 특징짓는 공통비 임계값을 초과할 것이며;
- 각각의 이웃하는 직사각형들 중 임의의 것의 길이 사이의 간격 및 공통 길이가 오정렬(misalignment) 임계값보다 작을 것이다. 오정렬 임계값은 스티치 방향으로 2개의 이웃하는 서브-어레이들의 좌표들의 최대 허용 차이를 특징짓는다.
도 5a로 다시 돌아가서, 도시된 예에서, 서브-어레이의 쌍들(502-203, 503-504, 504-505, 505-506, 506-508, 508-509, 511-512)은 근접 기준을 충족한다.
도 6은 후보 스티치들을 생성하는 일반화된 흐름도를 도시한다. 근접-관련 임계값들(예를 들면, 간격 임계값, 공동 할당(ration) 임계값, 오정렬 임계값)을 구성하고, 검사/리뷰 방향을 선택시(601), 주기성 유닛은 근접 기준과 일치하는 이웃하는 서브-어레이들의 쌍들을 식별하고(602), 선택된 방향으로 호환가능한 주기성에 의해 특징지어진 이웃하는 서브-어레이들의 쌍들을 더 식별한다(603). max{Cy1,Cy2}가 min{Cy1,Cy2}로 나누어떨어지고, 여기서, Cy1 및 Cy2는 각각 제 1 및 제 2 서브-어레이들의 주기성 값들인 경우, 2개의 서브-어레이들은 Y 방향으로 호환가능한 주기성에 의해 특징지어질 수 있다. 대안적으로, 호환가능한 주기성은 미리 정의된 임계값 미만의 최소 공배수와 일치하는 것으로, 또는 임의의 다른 적합한 방식으로 정의될 수 있다.
주기성 유닛은 이웃하는 서브-어레이들의 이러한 식별된 쌍 각각에 대하여 각각의 후보 스티치 영역(도 5b에서 직사각형(515)에 의해 도시된)을 정의하는 직사각형을 추가로 생성하고(604), 이러한 쌍들에서의 서브-어레이들을 연계된 서브-어레이 안으로 결합한다. 직사각형의 경계들은 다음과 같이 정의될 수 있다 : 좌측 서브-어레이가 하단-좌측(LL) 꼭짓점(x1L,y1L) 및 상부-우측(UR) 꼭짓점(x2Ly2L)에 의해 정의되고, 우측 서브-어레이가 LL 꼭짓점(x1R,y1R) 및 UR 꼭짓점(x2Ry2R)에 의해 정의되면, 후보 스티치 직사각형은 LL=(2xL,Y1), UR=(x1R,Y2)일 것이고, 여기서, 선분[Y1,Y2]는 선분들[y1L,y2L] 및 [y1R,y2R]의 공동 부분이다.
도 7은 추가 집결을 위한 주기적인 스티치들을 식별하는 일반화된 흐름도를 도시한다. 주기성들 Cy1 및 Cy2를 갖는 이웃하는 주기적인 서브-어레이들의 각각의 쌍과 주기적인 어레이들 안으로의 추가 집결을 위해, 스티치 영역은 주기성 기준을 만족해야한다. 예를 들면, max{Cy1,Cy2}가 min{Cy1,Cy2}로 나누어떨어지면, 이러한 스티치 영역은 주기성 값 Cs = K * max{Cy1,Cy2}에 의해 특징지어질 수 있고, 여기서, 승수 K는 양의 정수이고, 값들 max{Cy1,Cy2} 및 min{Cy1,Cy2}은 스티치에 인접한 서브-어레이의 쌍에 공통인 스티치 방향으로의 주기성 값들에 대응한다. 일반적인 경우, 이러한 스티치 영역은 주기성 값 Cs = K * 각각의 서브-어레이들의 주기성 값들의 LCM에 의해 특징지어질 수 있다.
주기성 유닛은 후보 스티치들의 주기성을 분석하고, 후보 스티치들 중에서 주기성 기준을 만족하는 하나 또는 둘 이상의 조각들을 포함하는 스티치 영역들을 식별하며(701); 이러한 조각들은 이하 주기적인 조각들로 지칭된다.
도 8은 깨진 주기성(803, 804 및 805로 도시됨)을 갖는 영역들에 의해 분할되는 몇몇의 주기적인 조각들(801 및 802로 도시됨)을 포함하는 후보 스티치 영역의 비-제한적인 예들을 도시한다. 비-주기적인 영역들은 주기적인 조각들을 분리시킬 수 있거나 그의 내부(섬들(islands)과 같이)일 수 있지만, 후보 스티치 영역 내부의 주기적인 영역은 검사/리뷰 툴에 대하여 충분히 중요해야 함에 유의해야 한다.
비-제한적인 예로서, 주기성 기준을 만족하는 하나 또는 둘 이상의 조각들을 포함하는 주어진 후보 스티치 영역은, 그것이 조각 기준을 추가로 만족하면, 주기적인 스티치로 지칭되어야 한다. 조각 기준은 다음과 같이 정의될 수 있다 :
- 주기적인 스티치에서 주기적인 조각들의 수는 분열 임계값(어떤 실시예들에서 3과 동등으로 구성됨)보다 작아야 하고;
- 각 조각의 Y 방향 크기는 조각 크기 임계값보다 작지 않아야 한다.
비-제한적인 예로서, 조각 크기 임계값은 2개의 파라미터 중에서 가장 큰 것으로 정의될 수 있다 : MinRepAlongStitch * Cs 및 SignificRatio * height, 여기서, "height"는 스티치 방향으로 스티치 영역 직사각형의 크기이고, MinRepAlongStitch(어떤 실시예들에서 3과 동등으로 구성됨)은 조각의 반복적인 패턴 내부의 반복들의 최소 수를 특징지으며, SignificRatio(어떤 실시예들에서 0.2와 동등으로 구성됨)은 스티치 내부의 주기적인 영역의 중요성을 특징짓는 파라미터이다.
다시 도 7로 돌아가서, 주기성 유닛은 분열 기준과 일치하는 스티치들을 추가로 식별하고(703), 그에 의해 주기적인 스티치들을 식별한다.
선택적으로, 빈 스티치 영역은 주기성 Cs = LCM을 갖는 주기적인 스티치로 간주될 수 있다(max{Cy1,Cy2}가 min{Cy1,Cy2}으로 나누어떨어지면, Cs = max{Cy1,Cy2}임을 유의).
비-제한적인 예로서, 주기적인 스티치들은 그의 경계 박스들이 스티치 영역에 속하는 CAD 셀 경우들의 삽입 점들의 주기성 분석의 도움으로 식별될 수 있다. 삽입-점들 분석은 분석될 기하학적 데이터의 양을 감소시킬 수 있다. 삽입점들의 분석이 완료된 후, 스티치 기하형상(임의의 이미 분석된 CAD 셀들에 속하지 않는 스티치 내부의 다각형들)을 유지하는 것은 스티치를 특징짓는 Cs-RES에 관한 주기성에 대해 분석된다. 도 9는 삽입-점 분석들의 도움에 의한 주기적인 스티치들을 식별하는 일반화된 흐름도를 도시한다. 주어진 스티치에 대하여, 주기성 유닛은 가장 낮은 계층적인 레벨(즉, 비어있지 않은 자식(child) 셀들을 갖는)을 정의하고(901), 스티치 영역의 완전히 내부의 경계 박스들에 대응하는 CAD 셀 삽입들의 주기성 분석들을 제공한다(902). 주기성 유닛은 다음 계층 층들에 대한 CAD 셀 삽입들의 루프-모드 주기성 분석들 더 제공한다. 각 단계에서, 주기성 분석은 단지 이전의 분석된 계층 층들로부터 자식 셀들을 갖는 다음 계층 층에 대하여 제공된다. 분석은 임의의 자식 셀들에 속하지 않는 적어도 하나의 다각형을 포함하는 스티치 영역 완전히 내부의 경계 박스들에 대응하는 셀 삽입들에 대하여 제공된다.
주기성 유닛은 단계들 901-903에서 정의된 셀 삽입들을 더 분석하고, 각각의 최대 주기성 조각의 중요성을 확인한다(904). 조각이 중요하지 않으면, 주기성 유닛은 중요성 기준을 만족하는 주기성 조각들을 포함하는 스티치 영역 내부의 부모(parent) 셀을 찾는다.
주기성 유닛은 모든 정의된 셀 삽입들에 대한 공통 주기성 값 Ccom을 연산하고(905), 공통 주기성 조각들을 찾는다. 비-제한적인 예로서, 주기적인 서브-어레이들의 발생기(301)는 현재 개시된 주제의 양수인에 양도되고, 그 전체가 참조로서 여기에 통합되며 2011년 9월 22일자로 출원된 미국 출원 제13/230483호에 상술된 바와 같은 설계 데이터에 기초하여 주기성 서브-어레이들을 식별할 수 있고, 공통 주기성 값을 연산할 수 있다. 주기성 유닛은 조각들 내부의 남은 다각형들(임의의 분석된 셀 삽입들에 속하지 않음)을 값 Ccom을 갖는 주기성에 관해 더 분석하고, 최종 주기성 조각들을 찾고, 그 결과 스티치를 특징짓는 스티치 주기성 값 Cs - RES를 정의한다(906).
각각의 서브-어레이들에 의해 식별된 주기적인 스티치들을 집결시키는 일반화된 흐름도는 도 10에 도시된다. 도 11a 내지 도 11f는 도 5a에 도시된 예시적인 초기 레이아웃에 제공되는 상이한 집결 단계들을 개략적으로 도시한다. 주기적인 스티치들을 식별시, 주기성 유닛은 연계된 서브-어레이들의 최대 그룹, 즉, 이웃하는 서브-어레이들 중 임의의 쌍이 연계된 서브-어레이들이고, 모든 이러한 서브-어레이들이 그 그룹에 포함되는 것으로 특징지어진 그룹을 생성한다(1001). 주기성 유닛은 추가로 연계된 서브-어레이들의 최대 그룹을 하나 또는 둘 이상의 주기적인 그룹들로 변환한다(1002). 최대 주기적인 그룹들은 연계된 서브-어레이들의 최대 그룹의 서브-어레이들 및 그들 사이의 스티치들에 의해 구성되고, 최대 주기적인 그룹에서 연계된 서브-어레이들의 각 쌍 사이의 스티치는 주기적이다. 선택적으로, 최대 주기적인 그룹은 또한 이전에 최대 서브-어레이들 그룹에 포함된 단일 서브-어레이에 의해 구성된다. 도 11a 및 도 11b에 도시된 비-제한적인 예에서, 스티치(1102)는 주기적이 아니고, 최대 그룹(1101)은 최대 주기적인 그룹들(1103 및 1104)(단일 서브-어레이를 포함하는)로 변형되었다.
주기성 유닛은 추가로 각 최대 주기적인 그룹 내부의 모든 서브-어레이들의 주기성 값들을 분석한다. 주어진 최대 주기적인 그룹이 상이한 주기성 값들을 갖는 서브-어레이들을 포함하면, 주기성 유닛은 주어진 최대 주기적인 그룹을 하나 또는 둘 이상의 겹쳐지지 않은 균일한 최대 주기적인 그룹들로 변환한다(1003). 최대 주기적인 그룹은 그룹 내에 포함된 모든 서브-어레이들의 주기성 값들이 균일성 기준과 일치하면 균일한 것으로 간주된다. 비-제한적인 예로서, 균일성 기준은 모든 서브-어레이들의 최대 주기적인 값이 모든 다른 주기성 값들로 나누어떨어짐을 필요로 할 수 있고; 또는 균일성 기준은 모든 서브-어레이들의 LCM이 미리 정의된 임계값 등의 미만임을 필요로 할 수 있다. 일부 경우에, 모든 서브-어레이들의 상이한 주기성 값들은 상이한 특성 및 서브-어레이들의 상이한 검사 파라미터들을 각각 나타낼 수 있다. 따라서, 균일한 그룹들의 각각 내에 포함된 모든 서브-어레이들의 동일한 주기성 값들에 의해 특징지어진 균일한 최대 주기적인 그룹들을 생성하는 것은 장점일 수 있다.
도 11c에 추가로 도시된 비-제한적인 예에서, 근처의 서브-어레이들(1106 및 1107)의 주기성이 Cy이고, 이러한 어레이들이 근접성 기준을 만족하지만, 서브-어레이(1105)의 주기성은 2*Cy이다. 이러한 경우에, 서브-어레이(1105)는 후보 스티치 영역으로 변환되고, 주기성 값 Cs=2*Cy에 의해 특징지어진 주기적인 스티치(1108)로 더 변환되며, 서브-어레이들(1106 및 107)은 연계된 서브-어레이에 결합된다. 따라서, 결과적인 균일한 최대 주기적인 그룹(1109)은 동일한 주기성을 갖는 연계된 서브-어레이들을 포함한다. 대안적으로, 최대 주기적인 그룹(1103)은 몇몇의 균일한 서브-그룹들로 분리될 수 있고, 각각은 동일한 주기성을 갖는 서브-어레이들로 구성된다.
균일한 최대 주기적인 그룹들을 획득시, 주기성 유닛은 동일한 균일한 최대 주기적인 그룹에 속하는 서브-어레이들 및 주기적인 스티치들을 단일 집결된 주기적인 어레이 안으로 집결시키고(1004), 이러한 어레이에 모든 집결된 서브-어레이들 및 주기적인 스티치들에 공통인 주기성 값을 할당한다(1005). 집결된 주기적인 어레이는 집결된 경계 박스, 즉, 각각의 그룹을 구성하는 모든 서브-어레이들의 경계 박스에 의해 특징지어진다.
후보 스티치들의 생성의 개시된 방법은 그룹에 속하는 주기적인 스티치들이 항상 집결된 경계 박스 내부임을 보증한다. 그러나, 스티치로 변환된 서브-어레이들의 경계들은, 균일한 주기적인 최대 영역들을 획득하는 경우, 반드시 집결된 경계 박스 내일 필요는 없고, 따라서, 직사각형의 집결에 의해 잘릴 수 있다.
영이 아닌 오정렬 임계값의 경우에, 균일한 최대 주기적인 그룹에서의 하나 또는 둘 이상의 서브-어레이들은 초기 다이 레이아웃의 다른 서브-어레이, 그룹 외부의 상기 어레이(예를 들면, 도 11d에 도시된 서브-어레이(1110))와 겹쳐질 수 있다. 집결된 주기적인 어레이들의 겹침을 방지하기 위해, 주기성 유닛은 이러한 잠재적인 겹침을 더 분석하고, 가능하면, 각각의 통합된 최대 주기적인 그룹을 초기 다이 레이아웃의 이러한 외부 어레이들과 겹쳐지지 않는 서브-그룹들(예를 들면, 도 11d에 도시된 서브-그룹들(1111 및 1112))로 분할한다.
주어진 균일한 최대 주기적인 그룹에서의 서브-어레이들의 주기성 값들 Cy는 동일하지만, 승수들 K가 상이한 스티치들에 대하여 상이할 수 있기 때문에, 그룹 내부의 주기적인 스티치들은 상이한 주기성 Cs=K*Cy에 의해 특징지어질 수 있음에 유의해야 한다. 따라서, 모든 집결된 서브-어레이들 및 주기적인 스티치들에 공통인 주기성 값을 할당하는 경우(1005), 주기성 유닛은 그룹 내부의 모든 주기적인 스티치들에 공통인 최소 주기성 값을 연산한다. 이러한 연산된 최소 공통 주기성 값이 미리 정의된 임계값보다 크면, 주기성 유닛은 균일한 최대 주기적인 그룹을 스티치 그룹에 따라(예를 들면, 가장 큰 주기성 값을 갖는) 2개의 서브-그룹들로 분할할 수 있다. 도 11e에 도시된 비-제한적인 예에서, 그룹(1111)은 가장 큰 주기성 값을 갖는 스티치(1115)를 따라 서브-그룹들(1113 및 1114)로 분할된다.
도 11f는 스티치(1108)안으로의 서브-어레이의 변환의 결과, 서브-어레이들(1106 및 1107) 사이의 스티치 영역이 상이한 주기성 값들을 갖는 직사각형들에 의해 구성되는 비-제한적인 예를 도시한다. 이들 스티치 직사각형들은 스티치 내에서 모든 인접한 주기적인 직사각형들에 공통인 최소 주기성 값으로 연산된 주기성 값에 의해 특징지어진 조인트(joint) 스티치 직사각형(1116) 안으로 집결될 수 있다.
도 12a는 Y 방향의 검사에 의해 CAD SRAM 파일에 대한 초기 다이 레이아웃의 비-제한적인 실험적인 예를 도시한다. 도 12b는 동일한 파일에 대한 고급 다이 레이아웃을 도시하고, 상기 레이아웃은 현재 개시된 주제의 어떤 실시예들에 따라 획득된다. 도시된 바와 같이, 초기 다이 레이아웃에서 상대적으로 작은 주기적인 서브-어레이들(예를 들면, 영역들(1201 및 1202) 내)은 셀-대-셀 검사/리뷰에 적합한 더 큰 주기적인 영역들 안으로 집결되었다.
상기 설명에서, 많은 세부사항들이 개시된다. 그러나, 현재 개시된 주제는 이들 특정 세부사항들 없이도 실시될 수 있음이 당업자에게 명백할 것이다. 일부 예들에서, 현재 개시된 주제를 모호하게 함을 방지하기 위하여, 잘 알려진 구조들 및 디바이스들은 세부사항으로 보다는 블록 다이어그램 형태로 도시된다.
그 외에 명확하게 언급되지 않으면, 다음의 논의로부터 명백한 바와 같이, 명세서 전체에 걸쳐, "처리", "생성", "연산", "식별", "생성", "변환", "탐색", "찾기" 등과 같은 용어들을 이용한 논의들은 데이터를 다른 데이터로 처리 및/또는 변환하는 컴퓨터의 동작 및/또는 프로세스들로 지칭되고, 상기 데이터는 전기, 양들과 같은 물리적으로 표현되며, 및/또는 상기 데이터는 물리적 객체들로 나타낸다. 용어들 "컴퓨터" 및 "프로세서"는 데이터 처리 능력들을 갖는 전자 시스템의 임의의 종류를 포함하도록 확장적으로 이해되어야 한다.
본 명세서에서의 교시들에 따른 동작들은 원하는 목적들을 위해 특별히 구성된 컴퓨터 또는 비-일시적인 컴퓨터 판독가능한 저장 매체에 저장된 컴퓨터 프로그램에 의해 원하는 목적들을 위해 특별히 구성된 범용 컴퓨터에 의해 수행될 수 있다.
현재 개시된 주제의 실시예들은 임의의 특정 프로그래밍 언어를 참조하여 설명되지 않는다. 다양한 프로그래밍 언어들이 본 명세서에서 설명된 바와 같은 본 발명들의 교시들을 수행하기 위해 사용될 수 있음이 이해될 것이다.
본 특허 명세서에서 사용된 용어 "기준"은, 예를 들면, 몇몇 기준들 및/또는 그들의 조합들을 포함하는 임의의 혼성 기준을 포함하도록 확장적으로 이해되어야 한다.
본 발명은 본 명세서에서 포함되거나 도면들에 도시된 설명에 개시된 세부사항들에 대한 그것의 애플리케이션에 제한되지 않음이 이해되어야 한다. 본 발명은 다른 실시예들이 가능하고, 다양한 방식들로 실시 및 수행될 수 있다. 본 발명은 처리의 특정 알고리즘 또는 특정 구조에 의해 제한되지 않음에 유의해야 한다. 당업자는 본 발명이, 유사하게, 다른 방식으로 통합되거나 분할될 수 있는 동등한 및/또는 수정된 기능성을 갖는 임의의 다른 처리 또는 설명에 적용할 수 있음을 쉽게 이해할 것이다.
본 발명은 본 발명의 방법을 실행하기 위한 기계에 의해 실행할 수 있는 명령들의 프로그램을 명백하게 구현하는 기계-판독가능한 비-일시적인 메모리를 더 고려함이 또한 이해될 것이다.
명료성을 위해, 독립된 실시예들의 맥락으로 설명되는 현재 개시된 주제의 어떤 특징들은 또한 단일 실시예에 결합하여 제공될 수 있음이 이해된다. 반대로, 간결성을 위해, 단일 실시예의 맥락으로 설명되는 현재 개시된 주제의 다양한 특징들은 또한 독립적으로 또는 임의의 적합한 서브-조합으로 제공될 수 있다.
당업자는 다양한 수정들 및 변형들이 첨부된 청구범위에 그리고 청구범위에 의해 정의된 그것의 범위를 벗어나지 않고, 상기 설명된 바와 같은 본 발명의 실시예들에 적용될 수 있음을 쉽게 이해할 것이다.
Claims (15)
- 제조 툴에 대한 레시피(recipe)를 생성하는 컴퓨터-구현된 방법으로서,
하나 또는 둘 이상의 다이들에서 주기적인(periodical) 서브-어레이들을 특징짓는 데이터를 획득할 시에, 후보 스티치들(stitches)을 생성하는 단계;
적어도 주기성 기준을 만족하는 주기성 특징들에 의해 특징지어진 하나 또는 둘 이상의 후보 스티치들을 식별하고, 그에 의해 상기 후보 스티치들 중에서 주기적인 스티치들을 식별하는 단계; 및
상기 식별된 주기적인 스티치들 및 상기 주기적인 서브-어레이들을 주기적인 어레이들 내로 집결시키는 단계(aggregating) ― 상기 주기적인 어레이들은 자동화된 레시피 생성을 위해 사용됨 ―
를 포함하는,
제조 툴에 대한 레시피를 생성하는 컴퓨터-구현된 방법. - 제 1 항에 있어서,
후보 스티치들을 생성하는 단계는,
선택된 방향으로의 호환가능한(compatible) 주기성에 의해 특징지어지며 근접(proximity) 기준과 일치하는 이웃하는 주기적인 서브-어레이들의 쌍들을 식별하는 단계; 및
이웃하는 주기적인 서브-어레이들의 각각의 이러한 식별된 쌍에 대하여 각각의 후보 스티치 영역을 정의하는 직사각형(rectangle)을 생성하는 단계를 포함하는, 제조 툴에 대한 레시피를 생성하는 컴퓨터-구현된 방법. - 제 2 항에 있어서,
max{C1,C2}가 min{C1,C2}에 의해 나누어떨어지면(divisible), 주기적인 서브-어레이들의 쌍은 주어진 방향으로 호환가능한 주기성에 의해 특징지어지며, 여기서, C1 및 C2는 각각, 상기 주어진 방향으로의 상기 주기적인 서브-어레이들을 특징짓는 주기성 값들인, 제조 툴에 대한 레시피를 생성하는 컴퓨터-구현된 방법. - 제 2 항에 있어서,
주기적인 서브-어레이들의 쌍은, 주어진 방향으로 상기 서브-어레이들을 특징짓는 주기성 값들의 최소 공배수가 미리 정의된 임계값 미만이면, 상기 주어진 방향으로 호환가능한 주기성에 의해 특징지어지는, 제조 툴에 대한 레시피를 생성하는 컴퓨터-구현된 방법. - 제 2 항에 있어서,
주기성 값 Cs = K * LCM에 의해 주어진 방향으로 특징지어지면, 후보 스티치는 상기 주기성 기준을 만족하고, 여기서, 승수 K는 양의 정수이며 LCM은 상기 주어진 방향으로 상기 각각의 이웃하는 주기적인 서브-어레이들을 특징짓는 주기성 값들의 최소 공배수인, 제조 툴에 대한 레시피를 생성하는 컴퓨터-구현된 방법. - 제 1 항에 있어서,
상기 후보 스티치들 중에서 주기적인 스티치들을 식별하는 단계는 상기 주기성 기준을 만족하는 하나 또는 둘 이상의 주기적인 조각들(fragments)을 후보 스티치 영역들 내에서 식별하는 단계를 포함하는, 제조 툴에 대한 레시피를 생성하는 컴퓨터-구현된 방법. - 제 6 항에 있어서,
상기 후보 스티치들 중에서 주기적인 스티치들을 식별하는 단계는 분열(fragmentation) 기준을 만족하는 주기적인 스티치들을 식별하는 단계를 더 포함하는, 제조 툴에 대한 레시피를 생성하는 컴퓨터-구현된 방법. - 제 2 항에 있어서,
주기적인 어레이들 내로 집결시키는 단계는,
각각의 상기 식별된 쌍에서의 서브-어레이들을 연계된(linked) 서브-어레이 내로 집결시키는 단계;
하나 또는 둘 이상의 서브-어레이들 및 그 사이의 스티치들을 포함하는 최대 주기적인 그룹을 생성하는 단계 ― 상기 그룹은, 상기 그룹에서의 이웃하는 서브-어레이들 중 임의의 쌍이, 주기적인 스티치들이 사이에 있는 연계된 서브-어레이인 것에 의해 특징지어지고, 모든 이러한 서브 어레이들은 상기 그룹에 포함됨 ―;
하나 또는 둘 이상의 중첩되지 않은 균일한(uniformed) 최대 주기적인 그룹들을 획득하는 단계; 및
동일한 균일한 최대 주기적인 그룹에 속하는 주기적인 스티치들 및 서브-어레이들을 단일 집결된 주기적인 어레이들 내로 집결시키는 단계 및 이러한 어레이들에 상기 각각의 그룹을 특징짓는 주기성 값을 할당하는 단계
를 포함하는, 제조 툴에 대한 레시피를 생성하는 컴퓨터-구현된 방법. - 제조 툴에 대한 레시피의 생성과 함께 사용하기 위한 컴퓨터화된 시스템으로서,
프로세서;
상기 프로세서에 의해 액세스가능한 메모리를 포함하며,
상기 메모리는 상기 프로세서로 하여금,
하나 또는 둘 이상의 다이들에서 주기적인 서브-어레이들을 특징짓는 데이터를 획득할 시에, 후보 스티치들을 생성하는 기능들;
적어도 주기성 기준을 만족하는 주기성 특징들에 의해 특징지어진 하나 또는 둘 이상의 후보 스티치들을 식별하고, 그에 의해 상기 후보 스티치들 중에서 주기적인 스티치들을 식별하는 기능들; 및
상기 식별된 주기적인 스티치들 및 상기 주기적인 서브-어레이들을 주기적인 어레이들 내로 집결시키는 기능들 ― 상기 주기적인 어레이들은 자동화된 레시피 생성을 위해 사용됨 ―
을 수행하게 하는 머신 명령들을 저장하는,
제조 툴에 대한 레시피의 생성과 함께 사용하기 위한 컴퓨터화된 시스템. - 제 9 항에 있어서,
상기 후보 스티치들을 생성하는 단계는,
선택된 방향으로의 호환가능한 주기성에 의해 특징지어지며 근접 기준과 일치하는 이웃하는 주기적인 서브-어레이들의 쌍들을 식별하는 단계; 및
이웃하는 주기적인 서브-어레이들의 각각의 이러한 식별된 쌍에 대하여 각각의 후보 스티치 영역을 정의하는 직사각형을 생성하는 단계를 포함하는, 제조 툴에 대한 레시피의 생성과 함께 사용하기 위한 컴퓨터화된 시스템. - 제 9 항에 있어서,
상기 후보 스티치들 중에서 주기적인 스티치들을 식별하는 단계는 상기 주기성 기준을 만족하는 하나 또는 둘 이상의 주기적인 조각들을 후보 스티치 영역들 내에서 식별하는 단계를 포함하는, 제조 툴에 대한 레시피의 생성과 함께 사용하기 위한 컴퓨터화된 시스템. - 제 9 항에 있어서,
상기 후보 스티치들 중에서 주기적인 스티치들을 식별하는 단계는 분열 기준을 만족하는 주기적인 스티치들을 식별하는 단계를 더 포함하는, 제조 툴에 대한 레시피의 생성과 함께 사용하기 위한 컴퓨터화된 시스템. - 제 12 항에 있어서,
상기 주기적인 스티치에서의 주기적인 조각들의 수가 분열 임계치보다 작고, 각각의 방향에서의 각 조각의 크기가 조각 크기 임계치보다 작지 않으면, 주기적인 스티치는 분열 기준을 만족하는, 제조 툴에 대한 레시피의 생성과 함께 사용하기 위한 컴퓨터화된 시스템. - 제 10 항에 있어서,
주기적인 어레이들 내로 집결시키는 단계는,
각각의 상기 식별된 쌍에서의 상기 서브-어레이들을 연계된 서브-어레이 내로 결합시키는(associating) 단계;
하나 또는 둘 이상의 서브-어레이들 및 그 사이의 스티치들을 포함하는 최대 주기적인 그룹을 생성하는 단계 ― 상기 그룹은 상기 그룹에서의 이웃하는 서브-어레이들의 임의의 쌍이, 주기적인 스티치들이 사이에 있는 연계된 서브-어레이인 것에 의해 특징지어지고, 모든 이러한 서브 어레이들은 상기 그룹에 포함됨 ―;
하나 또는 둘 이상의 중첩되지 않은 균일한 최대 주기적인 그룹들을 획득하는 단계; 및
동일한 균일한 최대 주기적인 그룹에 속하는 주기적인 스티치들 및 서브-어레이들을 단일 집결된 주기적인 어레이 내로 집결시키고, 이러한 어레이에 상기 각각의 그룹을 특징짓는 주기성 값을 할당하는 단계
를 포함하는, 제조 툴에 대한 레시피의 생성과 함께 사용하기 위한 컴퓨터화된 시스템. - 처리 시스템에 의해 실행되는 경우, 상기 처리 시스템으로 하여금 방법을 수행하게 하는 명령들을 포함하는 비-일시적인(non-transitory) 컴퓨터 판독가능한 매체로서,
상기 방법은,
하나 또는 둘 이상의 다이들에서 주기적인 서브-어레이들을 특징짓는 데이터를 획득할 시에, 후보 스티치들을 생성하는 단계;
적어도 주기성 기준을 만족하는 주기성 특징들에 의해 특징지어진 하나 또는 둘 이상의 후보 스티치들을 식별하고, 그에 의해 상기 후보 스티치들 중에서 주기적인 스티치들을 식별하는 단계; 및
상기 식별된 주기적인 스티치들 및 상기 주기적인 서브-어레이들을 주기적인 어레이들 내로 집결시키는 단계 ― 상기 주기적인 어레이들은 자동화된 레시피 생성을 위해 사용됨 ―
를 포함하는,
비-일시적인 컴퓨터 판독가능한 매체.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/482,955 US8640060B2 (en) | 2012-05-29 | 2012-05-29 | Method of generating a recipe for a manufacturing tool and system thereof |
| US13/482,955 | 2012-05-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130133685A true KR20130133685A (ko) | 2013-12-09 |
| KR101521190B1 KR101521190B1 (ko) | 2015-05-18 |
Family
ID=49671900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130060427A KR101521190B1 (ko) | 2012-05-29 | 2013-05-28 | 제조 툴에 대한 레시피를 생성하는 방법 및 그 시스템 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8640060B2 (ko) |
| JP (1) | JP5745573B2 (ko) |
| KR (1) | KR101521190B1 (ko) |
| TW (1) | TWI474208B (ko) |
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| US9141730B2 (en) * | 2011-09-12 | 2015-09-22 | Applied Materials Israel, Ltd. | Method of generating a recipe for a manufacturing tool and system thereof |
| US10012689B2 (en) | 2015-03-25 | 2018-07-03 | Applied Materials Israel Ltd. | Method of inspecting a specimen and system thereof |
| US10466586B2 (en) | 2016-11-29 | 2019-11-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of modeling a mask having patterns with arbitrary angles |
| US10671786B2 (en) * | 2016-11-29 | 2020-06-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of modeling a mask by taking into account of mask pattern edge interaction |
| CN109246257B (zh) * | 2018-10-12 | 2021-10-08 | 平安科技（深圳）有限公司 | 流量调配方法、装置、计算机设备及存储介质 |
| CN109446695A (zh) * | 2018-11-08 | 2019-03-08 | 中铁山桥集团有限公司 | 一种基于acad快速拼图的方法 |
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| US7869643B2 (en) * | 2007-01-31 | 2011-01-11 | Applied Materials South East Asia Pte. Ltd. | Advanced cell-to-cell inspection |
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| US9141730B2 (en) * | 2011-09-12 | 2015-09-22 | Applied Materials Israel, Ltd. | Method of generating a recipe for a manufacturing tool and system thereof |
-
2012
- 2012-05-29 US US13/482,955 patent/US8640060B2/en active Active
-
2013
- 2013-05-08 TW TW102116384A patent/TWI474208B/zh active
- 2013-05-28 KR KR1020130060427A patent/KR101521190B1/ko active IP Right Grant
- 2013-05-29 JP JP2013112636A patent/JP5745573B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI474208B (zh) | 2015-02-21 |
| US8640060B2 (en) | 2014-01-28 |
| JP5745573B2 (ja) | 2015-07-08 |
| TW201407395A (zh) | 2014-02-16 |
| KR101521190B1 (ko) | 2015-05-18 |
| JP2013251542A (ja) | 2013-12-12 |
| US20130326443A1 (en) | 2013-12-05 |
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Legal Events
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| FPAY | Annual fee payment |
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