KR20130125583A - 반도체 소자 및 이를 제조하는 방법 - Google Patents
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Abstract
반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자는, 기판 상에 배치되는 제1 절연막, 제1 절연막 상에 배치되는 게이트 전극 및 게이트 전극 및 제1 절연막 상에 배치되며, 제1 방전 사이트(discharge site)를 포함하는 제2 절연막을 포함한다.
Description
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로서, 더욱 상세하게는 게이트 전극을 갖는 반도체 소자 및 이를 제조하는 방법에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 다양한 공정들에서 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화의 최적화된 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 기판 상에 배치되는 제1 절연막, 상기 제1 절연막 상에 배치되는 게이트 전극 및 상기 게이트 전극 및 상기 제1 절연막 상에 배치되며, 제1 방전 사이트(discharge site)를 포함하는 제2 절연막을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제2 절연막의 제1 방전 사이트는 수소(H), 질소(N), 탄소(C), 불소(F) 및 염소(Cl)로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 절연막은 제2 방전 사이트를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 절연막의 방전 사이트는 수소, 질소, 탄소, 불소 및 염소로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는, 상기 게이트 전극 측벽들에 대응되는 제2 절연막 상에 배치된 스페이서를 더 포함하되, 상기 스페이서는 제2 방전 사이트를 포함하며, 상기 제2 방전 사이트는 상기 제1 방전 사이트와 (실질적으로) 동일할 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 기판 상에 제1 절연막 및 게이트 전극을 형성하는 단계, 상기 제1 절연막 및 게이트 전극 상에 제2 절연막을 형성하는 단계, 상기 제2 절연막에 제1 방전 사이트를 형성하는 단계, 상기 게이트 전극의 측벽들에 대응되는 제2 절연막 상에 희생 스페이서를 형성하는 단계 및 상기 희생 스페이서를 이온주입 마스크로 사용하여 상기 게이트 전극 양측 기판으로 불순물을 주입하여, 불순물 영역을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 방전 사이트는 수소, 질소, 탄소, 불소 및 염소로 이루어진 군으로부터 선택된 적어도 하나를 플라즈마 처리로 상기 제2 절연막에 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 게이트 전극의 측벽들에 대응되는 제2 절연막 상에 희생 스페이서를 형성한 후, 상기 희생 스페이서 및 제2 절연막으로 제2 방전 사이트를 주입하는 단계를 더 포함하되, 상기 제2 방전 사이트는 상기 제1 방전 사이트와 (실질적으로) 동일할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 절연막은 열산화(thermal oxidation) 공정으로 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 절연막은 플라즈마 증대 산화(plasma enhanced oxidation) 공정으로 형성될 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 절연막 내 전하가 모이지 않도록 방전 사이트를 형성하여, 후속 공정에서 절연막이 제거되는 것을 방지할 수 있다. 따라서, 상기 절연막을 포함하는 반도체 소자의 전기적 신뢰성을 향상시킬 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 13은 본 발명의 실시예들에 따라 제조된 반도체 소자의 불량 여부를 나타내는 그래프들 및 표이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자가 적용된 메모리 카드를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시스템을 나타내는 블록도이다.
도 5 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 13은 본 발명의 실시예들에 따라 제조된 반도체 소자의 불량 여부를 나타내는 그래프들 및 표이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자가 적용된 메모리 카드를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 소자의 제조 방법_제1
실시예
)
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다. 도 3b는 도 3a의 A 부분을 확대한 확대도이다.
도 1을 참조하면, 기판(100)에 제1 절연막(105), 게이트 전극(115) 및 예비 불순물 영역들(120)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 기판(100)은 실리콘과 같은 반도체 기판(100)일 수 있다. 상기 기판(100) 상에 제1 절연막(105)을 형성할 수 있다. 상기 제1 절연막(105)은 실리콘 산화막(SiO2)과 같은 산화막일 수 있다. 예컨대, 상기 제1 절연막(105)은 열산화 공정으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 절연막(105) 및 게이트 전극(115) 사이에 금속 유전 패턴(110)을 더 형성할 수 있다.
상기 기판 상에 금속 유전막(도시되지 않음)을 형성하고, 상기 금속 유전막 상에 상에 도전막(도시되지 않음)을 형성할 수 있다. 상기 도전막은 폴리실리콘을 포함할 수 있다. 상기 금속 유전막은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 또는 알루미늄 산화물(Al2O3) 등을 포함할 수 있다. 상기 도전막 및 금속 유전막을 패터닝하여, 상기 제1 절연막(105) 상에 금속 유전 패턴(110) 및 게이트 전극(115)을 형성할 수 있다.
상기 게이트 전극(115)을 이온 마스크로 하여 상기 게이트 전극(115) 측벽들 인접한 기판(100)으로 불순물을 주입하여, 예비 불순물 영역들(120)을 형성할 수 있다. 상기 불순물은 붕소(B), 갈륨(Ga) 등과 같은 3족 원소 또는 질소(N), 비소(As) 등과 같은 5족 원소를 포함할 수 있다.
일 측면에 따르면, 상기 도전막 및 금속 유전막을 식각하는 동안 상기 제1 절연막(105)이 부분적으로 식각될 수 있다. 또한, 상기 식각 공정은 플라즈마를 이용하는 공정으로 상기 제1 절연막(105)을 손상시킬 수 있다.
도 2를 참조하면, 상기 제1 절연막(105) 및 게이트 전극(115) 상에 제2 절연막(125)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 절연막(125)은 열산화(thermal oxidation) 공정으로 형성된 산화막일 수 있다. 예컨대, 상기 제2 절연막(125)은 약 300℃ 내지 약 400℃의 온도에서 형성된 TEOS(tetraethyl orthosilicate)일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 절연막(125)은 플라즈마 증대 산화(plasma enhanced oxidation) 공정으로 형성된 산화막일 수 있다.
도 3a 및 도 3b를 참조하면, 상기 제2 절연막(125)에 방전 사이트(DS)를 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 절연막(125)으로 수소(H), 질소(N), 탄소(C), 불소(F) 및 염소(Cl)로 이루어진 군으로부터 선택된 적어도 하나를 주입하여 방전 사이트(DS)를 형성할 수 있다. 상기 방전 사이트(DS)는 제2 절연막(125)을 플라즈마 처리하여 형성할 수 있다.
일 예로, 상기 제2 절연막(125)을 암모니아(NH3) 플라즈마 처리하여 방전 사이트(DS)를 형성할 수 있다. 이 경우, 상기 방전 사이트(DS)는 수소 및 질소일 수 있다. 다른 예로, 상기 제2 절연막(125)을 수소(H2) 플라즈마 처리하여 방전 사이트(DS)를 형성할 수 있다. 이 경우, 상기 방전 사이트(DS)는 수소일 수 있다. 또 다른 예로, 상기 제2 절연막(125)을 사불화탄소(CF4) 플라즈마 처리하여 방전 사이트(DS)를 형성할 수 있다. 이 경우, 상기 방전 사이트(DS)는 탄소 및 불소일 수 있다. 또 다른 예로, 상기 제2 절연막(125)으로 플로로메탄(CH3F) 플라즈마 처리하여 방전 사이트(DS)를 형성할 수 있다. 이 경우, 상기 방전 사이트(DS)는 탄소, 수소 및 불소일 수 있다. 이 밖에도 다양한 소스를 이용하여 상기 제2 절연막(125)을 플라즈마 처리하여 상기 제2 절연막(125) 내에 방전 사이트(DS)를 형성할 수 있다.
본 발명의 일 실시예에 따르면, 도 3b에 도시된 바와 같이 상기 방전 사이트(DS)는 상기 제1 절연막(105) 내에도 형성될 수 있다.
도 4를 참조하면, 상기 게이트 전극(115)의 측벽들에 대응되는 제2 절연막(125) 상에 스페이서(130)를 형성할 수 있다. 상기 스페이서(130)는 실리콘 질화물과 같은 질화물을 포함할 수 있다.
더욱 상세하게 설명하면, 상기 제2 절연막(125) 상에 스페이서막(도시되지 않음)을 형성할 수 있다. 상기 스페이서막을 이방성 식각하여, 상기 게이트 전극(115)의 상부면과 상기 기판(100)의 상부면에 형성된 스페이서막을 제거할 수 있다. 상기 이방성 식각은 통상적으로 사용되는 플라즈마 식각일 수 있다.
상세하게 도시되어 있지는 않지만, 상기 스페이서(130)를 이온 마스크로 사용하여 상기 게이트 전극(115)에 인접한 기판(100)으로 불순물을 주입하여, 불순물 영역들(도시되지 않음)을 형성할 수 있다. 상기 불순물 영역들은 LDD(lightly doped drain) 구조를 가질 수 있다.
이하에서, 방전 사이트(DS)에 대한 설명을 구체적으로 설명하기로 한다.
도 4에 도시된 바와 같이 제2 절연막(125)을 형성한 후, 스페이서(130)를 형성하는 동안 제2 절연막(125)은 플라즈마 손상을 받을 수 있다. 상기 제2 절연막(125) 내에 방전 사이트(DS)가 없으면, 상기 플라즈마 손상을 받은 부분에 전하(charge)가 모일 수 있다. 따라서, 후속되는 세정 또는 화학물질을 사용하는 공정 등에서 상기 플라즈마 손상을 받은 제2 절연막(125) 부분은 제거될 수 있다. 상기 부분적으로 제거된 제2 절연막(125)에 의해 하부의 게이트 전극(115)이 노출될 수 있다. 노출된 게이트 전극(115)도 후속 공정에 의해 제거될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 절연막(125) 내에 방전 사이트(DS)들이 형성됨으로써, 플라즈마와 같은 손상에 의해 모인 전하들을 방전시킬 수 있다. 따라서, 후속 공정에서 제2 절연막(125) 또는 게이트 전극(115)이 부분적으로 제거되는 것을 억제할 수 있다.
(반도체 소자의 제조 방법_제2
실시예
)
도 5 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 기판(200) 상에 제1 절연막(205), 금속 유전 패턴(210), 게이트 전극(215), 제2 절연막(225), 예비 불순물 영역들(220) 및 희생 스페이서(230)를 형성할 수 있다.
일 예에 따르면, 상기 제1 절연막(205), 금속 유전 패턴(210), 게이트 전극(215), 제2 절연막(225), 예비 불순물 영역들(220) 및 희생 스페이서(230)의 형성 공정은 도 1 내지 도 4에서 설명된 것과 실질적으로 동일하게 형성될 수 있다. 다른 예에 따르면, 상기 제1 절연막(205), 금속 유전 패턴(210), 게이트 전극(215), 제2 절연막(225), 예비 불순물 영역들(220) 및 희생 스페이서(230)는 도 3a 및 도 3b에서 설명된 공정이 생략되고 도 1 내지 도 4의 공정으로 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 희생 스페이서(230) 및 제2 절연막(225)에 방전 사이트(DS)를 형성할 수 있다.
상기 희생 스페이서(230) 및 제2 절연막(225)으로 수소(H), 질소(N), 탄소(C), 불소(F) 및 염소(Cl)로 이루어진 군으로부터 선택된 적어도 하나를 주입하여 방전 사이트(DS)를 형성할 수 있다. 상기 방전 사이트(DS)는 희생 스페이서(230) 및 제2 절연막(225)을 플라즈마 처리하여 형성할 수 있다. 본 발명의 일 실시예에 따르면, 도 6b에 도시된 바와 같이 상기 방전 사이트(DS)는 상기 제1 절연막(205) 내에도 형성될 수 있다. 이에 대한 상세한 설명은 도 3a 및 도 3b에 상세하게 설명하여, 생략하기로 한다.
도 7을 참조하면, 상기 희생 스페이서(230)를 이온 주입 마스크로 사용하여 상기 희생 스페이서(230) 양측 기판(200)으로 불순물을 주입하여, 예비 불순물 영역들(220)로부터 불순물 영역들(235)을 형성할 수 있다. 상기 불순물 영역들(235)은 LDD 구조를 가질 수 있다.
도 8을 참조하면, 상기 희생 스페이서(230)를 제거할 수 있다.
본 발명의 일 실시예에 따르면, 상기 희생 스페이서(230)는 인산(H3PO4)을 이용하여 제거될 수 있다. 또한, 상기 희생 스페이서(230)는 통상적으로 제거되는 온도보다 낮은 약 100℃ 내지 약 120℃ 사이 온도에서 제거될 수 있다.
이와 같이, 희생 스페이서(230)가 통상의 온도보다 낮은 온도에서 제거됨으로써, 플라즈마 등에 의해 손상된 제2 절연막(225)이, 후속하는 세정 또는 화학 물질을 이용하는 공정에서, 제거되는 것을 억제시킬 수 있다.
도 9를 참조하면, 상기 제2 절연막(225) 상에 제3 절연막(240)을 형성할 수 있다.
상기 제3 절연막(240)은 후속 공정에서, 게이트 전극(215) 상부가 외부로 노출되는 것을 방지할 수 있다. 예를 들어 설명하면, 본 발명에서 설명된 게이트 전극(215)은 로직 셀의 게이트 전극(215)일 수 있다. 한편, 메모리 셀들의 게이트 전극의 상부는 통상 금속막을 형성한 후 실리시데이션(silicidation) 하는데, 메모리 셀들의 게이트 전극의 상부가 실리시데이션 되는 동안, 상기 제3 절연막(240)은 로직 셀의 게이트 전극(215)의 상부를 커버하여 실리시데이션되는 것을 방지할 수 있다.
상기 제3 절연막(240)은 상기 제3 절연막(240)은 산화물, 질화물 또는 산질화물 등의 절연물을 포함할 수 있다.
도 10을 참조하면, 상기 게이트 전극(215)의 측벽들에 대응되는 제3 절연막(240) 상에 스페이서(245)를 형성할 수 있다. 상기 스페이서(245)는 통상의 스페이서(245)가 그러하듯이 인접한 게이트 전극(215)들 사이를 절연하고, 후속하는 콘택 플러그와 같은 도전 패턴들의 얼라인 마진(align margin)을 위해 형성될 수 있다. 상기 스페이서(245)는 질화물을 포함할 수 있다.
(
실험예
)
도 11 내지 도 13은 본 발명의 실시예들에 따라 제조된 반도체 소자의 불량 여부를 나타내는 그래프들 및 표이다.
도 11은 도 3a 및 도 3b에서 설명되었던 제2 절연막을 형성한 후, 제2 절연막에 대하여 어떤 처리도 하지 않거나, 질소(N2) 플라즈마 처리를 하거나, 수소(H2) 플라즈마 처리를 하거나, 암모니아(NH3) 처리를 한 후, 제2 절연막을 세정한 결과를 나타내는 그래프이다. 제2 절연막에 어떤 처리도 하지 않은 것이 Ref이며, 질소 플라즈마 처리한 것이 A, 수소 플라즈마 처리한 것이 B, 암모니아 처리한 것이 C이다.
도 11을 참조하면, 어떤 처리도 하지 않은 제2 절연막을 세정하면, 제2 절연막의 상부 부분적으로 제거되어 하부의 게이트 전극이 노출되며, 노출된 게이트 전극이 제거되어 움푹 들어간 부분 즉, 피팅(pitting) 형성되었다. Ref에서 5,500개 정도 관찰되었다. 한편, 질소 플라즈마 처리를 한 제2 절연막은 약 3,000개의 피팅이 관찰되었고, 수소 플라즈마 처리한 제2 절연막은 약 2,500개의 피팅이, 암모니아 플라즈마 처리한 제2 절연막은 수십 개의 피팅이 관찰되었다.
도 11에서 살펴본 것과 같이, 제2 절연막을 질소, 수소 및 암모니아 등으로 플라즈마 처리를 하면 상기 제2 절연막의 피팅 수가 급격하게 감소하는 것을 알 수 있다.
도 12는 제2 절연막을 형성한 후, 제2 절연막에 대하여 어떤 처리도 하지 않거나, 암모니아 플라즈마 처리를 하거나, 희생 스페이서 형성한 후 질소 플라즈마 처리를 한 후, 제2 절연막을 세정한 결과를 나타내는 그래프이다.
제2 절연막에 어떤 처리도 하지 않은 것이 Ref이며, 도 3a 및 도 3b에서 설명한 것과 같이 제2 절연막을 형성한 후 암모니아 플라즈마 처리한 것이 C이며, 도 6a 및 도 6b에서 설명한 것과 같이 희생 스페이서를 형성한 후 희생 스페이서(230) 및 제2 절연막을 질소 플라즈마 처리한 것이 D이다.
도 12를 참조하면, Ref는 약 5,500개의 피팅이 발견되었으나, C 및 D에서는 피팅이 실질적으로 발견되지 않았다.
따라서, 제2 절연막만을 암모니아 플라즈마 처리한 경우나 희생 스페이서(230) 형성 후 질소 플라즈마 처리한 경우 Ref에 비하여, 그 피팅 수가 급격하게 감소하는 것을 알 수 있다.
도 13은 다양한 실시예들 및 그 실시예들의 혼합 공정에 따른 제2 절연막의 피팅 수를 나타내는 표이다.
M0은 도 3a 및 도 3b에서 설명한 것과 같이 제2 절연막을 형성한 후, 암모니아 플라즈마 처리한 후 세정하였다. M1은 도 6a 및 도 6b에서 설명한 것과 같이 희생 스페이서를 형성한 후, 희생 스페이서 및 제2 절연막에 질소 플라즈마 처리 후 세정하였다. M2는 도 7에서 설명한 것과 같이 희생 스페이서를 형성한 후, 이온 주입의 빔 전류를 감소시켜 불순물을 주입하였다.
M3은 도 2에서 설명한 것과 같이 제2 절연막을 플라즈마 증대 산화 공정으로 형성하였다. 한편, M0, M1 및 M2의 제2 절연막은 열산화 공정으로 형성된 산화막이었다. M4는 도 8에서 설명한 것과 같이 희생 스페이서를 약 120℃에서 제거하였다. 이때, 희생 스페이서 아래의 제2 절연막은 열산화 공정으로 형성된 산화막이었다.
도 13을 참조하면, M0 단독으로 사용한 경우 약 6,000개의 피팅이 관찰되었고, M0 및 M2 공정을 함께 수행하면 약 4,500개의 피팅이 관찰되었다. M3를 단독으로 수행한 결과를 살펴보면 제2 절연막 내 피팅이 약 400개로 급격히 감소하였다. 도한, M0, M1 및 M4 공정을 수행하거나, M0, M1, M3 및 M4를 수행하면 그 피팅이 실질적으로 0으로 관찰되었다.
따라서, 제2 절연막 내 피팅 수를 급격히 감소시키기 위해서는 상기 언급한 다양한 실시예들의 공정을 순차적으로 수행하는 것이 바람직하다.
(
응용예
)
도 14는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 14를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 메모리(310)가 본 발명의 실시예에 따른 반도체 소자인 경우, 절연막 내 방전 사이트(DS)를 포함하며 전하가 한쪽에 몰리는 것을 방지할 수 있다. 따라서, 절연막이 후속 공정에서 제거되는 것을 억제할 수 있다.
도 15는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 15를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 15를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200: 기판 105, 205: 제1 절연막
115, 215: 게이트 전극 125, 225: 제2 절연막
135, 230: 예비 스페이서 245: 스페이서
DS: 방전 사이트
115, 215: 게이트 전극 125, 225: 제2 절연막
135, 230: 예비 스페이서 245: 스페이서
DS: 방전 사이트
Claims (10)
- 기판 상에 배치되는 제1 절연막;
상기 제1 절연막 상에 배치되는 게이트 전극; 및
상기 게이트 전극 및 상기 제1 절연막 상에 배치되며, 제1 방전 사이트(discharge site)를 포함하는 제2 절연막을 포함하는 반도체 소자. - 제1항에 있어서,
상기 제2 절연막의 제1 방전 사이트는 수소(H), 질소(N), 탄소(C), 불소(F) 및 염소(Cl)로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 반도체 소자. - 제1항에 있어서,
상기 제1 절연막은 제2 방전 사이트를 포함하는 반도체 소자. - 제3항에 있어서,
상기 제1 절연막의 방전 사이트는 수소, 질소, 탄소, 불소 및 염소로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 반도체 소자. - 제1항에 있어서,
상기 게이트 전극 측벽들에 대응되는 제2 절연막 상에 배치된 스페이서를 더 포함하되,
상기 스페이서는 제2 방전 사이트를 포함하며, 상기 제2 방전 사이트는 상기 제1 방전 사이트와 (실질적으로) 동일한 반도체 소자. - 기판 상에 제1 절연막 및 게이트 전극을 형성하는 단계;
상기 제1 절연막 및 게이트 전극 상에 제2 절연막을 형성하는 단계;
상기 제2 절연막에 제1 방전 사이트를 형성하는 단계;
상기 게이트 전극의 측벽들에 대응되는 제2 절연막 상에 희생 스페이서를 형성하는 단계; 및
상기 희생 스페이서를 이온주입 마스크로 사용하여 상기 게이트 전극 양측 기판으로 불순물을 주입하여, 불순물 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 제6항에 있어서,
상기 제1 방전 사이트는 수소, 질소, 탄소, 불소 및 염소로 이루어진 군으로부터 선택된 적어도 하나를 플라즈마 처리로 상기 제2 절연막에 형성되는 반도체 소자의 제조 방법. - 제6항에 있어서,
상기 게이트 전극의 측벽들에 대응되는 제2 절연막 상에 희생 스페이서를 형성한 후,
상기 희생 스페이서 및 제2 절연막으로 제2 방전 사이트를 주입하는 단계를 더 포함하되,
상기 제2 방전 사이트는 상기 제1 방전 사이트와 (실질적으로) 동일한 반도체 소자의 제조 방법. - 제6항에 있어서,
상기 제2 절연막은 열산화(thermal oxidation) 공정으로 형성되는 반도체 소자의 제조 방법. - 제6항에 있어서,
상기 제2 절연막은 플라즈마 증대 산화(plasma enhanced oxidation) 공정으로 형성되는 반도체 소자의 제조 방법.
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Legal Events
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| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |