KR20130112854A - 박막 트랜지스터들 및 트랜지스터 회로들을 제조하는 방법 - Google Patents
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Abstract
본 발명은 트랜지스터와 같은 구조물을 제조하기 위한 방법에 관련되며, 상기 방법은: a. 절연 기판 상에 연속하는 금속 층을 제공하는 단계; b. 연속하는 금속 층 상에 유전체 층을 제공하고, 그에 의해, 연속하는 금속 층의 상단 상에 연속하는 유전체 층을 형성하는 단계; 및 c. 금속 층 및 유전체 층을 패터닝하는 단계를 포함하고, 여기서 상기 패터닝하는 단계는 유전체 층보다 실질적으로 더 빠르게 금속 층을 에칭하는 에칭제를 이용하는 습식 에칭 단계를 포함하며, 여기서 단계 (c)는 단계 (b) 이후에 수행된다. 본 발명은 그에 의하여 획득되는 구조물들과 추가로 관련된다.
Description
본 발명은 예를 들어 게이트 금속 층의 양극 산화에 의하여 형성되는 게이트 유전체 층을 포함하는 박막 트랜지스터들과 같은 박막 트랜지스터들을 제조하기 위한 방법 및 그러한 트랜지스터들을 포함하는 전자 회로들을 제조하기 위한 방법들에 관한 것이다.
양극 산화는 전해 프로세스이며, 여기서 금속 표면은 산화되어, 금속 표면에서 금속 산화물 막의 형성을 초래한다. 이것은 저온, 저비용 및 대면적 프로세싱에 대한 가능성을 제공한다. 양극 산화는 예를 들어 플렉서블한(flexible) 유기 전계 효과 트랜지스터들(OFET)에서 또는 비정질 산화물 트랜지스터들에서 조밀한(dense) 유전체 층들을 생성하기 위한 매우 유망한 방법이다. 이것은 또한 비정질 실리콘 전계 효과 트랜지스터들에서 성공적으로 사용된다.
금속으로 커버되는 기판으로부터 시작하여, 양극 산화 프로세스는 유전체 특성들을 갖는 금속 산화물 층으로 커버되는 최초 금속의 적층물을 초래한다. 금속 산화물 층은 전자 애플리케이션들에서 절연체 층으로서, 예를 들어, 전계 효과 트랜지스터들(FET)에서 게이트 유전체 층으로서 사용될 수 있다. 전자 애플리케이션들에서 유용하도록, 양극 산화된 금속 산화물 층들은 바람직하게 두께 및 전기적 특성들에서 균일하다. 균일성을 달성하기 위하여, 전체 기판을 커버하는 청결한(clean) 균일한 금속 층을 이용한 프로세스를 시작하는 것이 특히 바람직하다. 금속 층을 사전-패터닝하는 것은 금속 패턴들의 에지들에서 고르지 않은 전류들에 의해 생성되는 필드 집중(field concentration)들을 초래하여, 산화물 층에서 해로운 불균일성들을 생성할 것이다.
또한, 예를 들어, 포토레지스트 층을 제공하고 제거하는 것, 포토레지스트 층을 노출시키는 것, 및 금속 층을 에칭하는 것과 같은, 금속 층을 사전-패터닝하기 위하여 사용되는 프로세스 단계들은 금속 층 표면의 오염을 초래할 수 있다. 금속 층의 균일성 및 품질이 양극 산화된 층의 품질 및 균일성에 대해 강한 영향력을 갖기 때문에, 이것은 불완전한 산화물 층 및 불규칙한 금속-산화물 인터페이스를 생성할 것이다. 게다가, 반도체 층이 금속 산화물 층의 상단 상에 제공되는 디바이스들에서, 유전체 층과 반도체 층 사이의 인터페이스의 품질(청결, 조도)이 또한 중요하다.
양극 산화된 금속 산화물 층 밑의 금속 층은 트랜지스터, 예를 들어, 전계 효과 트랜지스터(FET)에서 게이트로서 사용될 수 있으며, 금속 산화물 층은 게이트 유전체 층으로서 사용될 수 있다. 다수의 트랜지스터들을 포함하는 대부분의 전자 회로들은 상이한 전압들을 갖는 분리된 게이트 전극들을 요구한다. 그러므로 회로들을 제조할 때, 게이트 금속 층의 패터닝이 요구된다. 유기 반도체 산업에서, 대개 금속 게이트 전극들이 먼저 패터닝되고, 게이트 전극들의 상단 상에 연속적인 절연체 층의 증착이 후속된다. 이 접근법의 장점은 절연체 층의 상단 상에 제공되는 소스 및 드레인 콘택들로부터의 게이트 전극들의 우수한 절연을 초래한다는 것이다.
게이트 절연체를 형성하기 위한 게이트 전극들의 양극 산화를 사용하여 전자 회로를 구축하기 위하여, 프로세스는 양극 산화 동안에 에지 효과들을 방지하기 위해 반전될 필요가 있다(즉, 게이트 금속 층의 패터닝은 바람직하게 산화 이후에 수행됨). 그러한 역(inverse) 프로세스에서, 균일한 절연 금속 산화물 층을 형성하기 위해 연속하는(비-패터닝된) 금속 층이 제공되고 양극 산화된다. 그 뒤에, 금속-절연체 적층물이 패터닝된다. 패터닝된 금속-절연체 적층물에서, 절연체 층은 단지 금속 층의 상단 표면에서만 존재하며, 이것은 패터닝된 게이트 금속 층의 측벽들을 커버하지 않는다. 이 접근법은 절연체 층 상에 소스 및 드레인 전극들을 제공할 때 문제점을 나타내는데, 이는 게이트 전극과 소스-드레인 콘택들 사이에 높은 접촉 위험성(단락들)이 존재하기 때문이다.
본 발명의 목적은 우수한 품질의 전자 구조물들 및 그러한 구조물들을 제조하기 위한 방법들을 제공하는 것이다.
제1 양상에서, 본 발명은 구조물들을 제조하기 위한 방법에 관한 것이다.
제2 양상에서, 본 발명은 상기 구조물들에 관한 것이다.
그러한 구조물들의 예들은 트랜지스터들 및 트랜지스터 회로들이다.
그러한 트랜지스터들의 예들은 비정질 산화물 전계 효과 트랜지스터들(예를 들어, 박막 트랜지스터들) 또는 유기 전계 효과 트랜지스터들이다.
그러한 트랜지스터 회로들의 예들은 비정질 산화물 전계 효과 트랜지스터 회로들(예를 들어, 박막 트랜지스터 회로들) 또는 유기 전자 회로들이다. 유기 전자 회로들의 예들은 유기 전계 효과 트랜지스터들 회로들이다.
그러한 트랜지스터 회로들의 특정 예들(비정질 산화물 전계 효과 트랜지스터 회로들이든 또는 유기 전자 회로들이든)은 인버터들 및 오실레이터들이다.
특정한 발명의 제1 양상의 실시예들은 박막 트랜지스터들을 제조하기 위한 방법에 관한 것이며, 여기서 게이트 전극의 양극 산화는 게이트 유전체 층을 형성하기 위하여 사용되고, 여기서 게이트 유전체 층은 균일한 두께(도 5의 층(31)을 참고) 및 매끄러운 표면(예를 들어, 3 nm의, 또는 2 nm 미만의, 또는 그 미만의 RMS를 갖는)을 가질 수 있으며, 여기서 게이트 유전체 층은 회로 단락들의 위험성이 방지되도록 게이트 유전체 층 상에 형성되는 소스 및 드레인 전극과 게이트 전극 사이에 우수한 전기적 절연을 제공한다. 제1 양상의 실시예들에서, 방법은 다수의 분리된 게이트 전극들을 포함하는 전자 회로들을 제조하는 것을 허용하며, 여기서 게이트 전극들은 게이트 전극 물질의 양극 산화에 의해 형성되는 게이트 유전체 층으로 커버되고, 여기서 게이트 유전체 층은 게이트 전극들과 소스-드레인 콘택들 사이에 우수한 전기적 절연을 제공한다.
제1 양상의 실시예들은 패터닝된 금속 층 및 패터닝된 금속 층을 덮어씌우는 패터닝된 유전체 층을 포함하는 구조물들을 제조하기 위한 방법에 관한 것이며, 패터닝된 유전체 층은 표면에서 그리고 패터닝된 금속 층의 면들에서 그것의 환경으로부터 패터닝된 금속 층을 절연시킨다. 일 양상은 이 방법에 따라 제조되는 구조물들에 관한 것이다.
제1 양상의 실시예들에서, 방법은: 기판 상에 연속하는 금속 층을 제공하는 단계; 연속하는 금속 층 상에 유전체 층을 제공하고, 그에 의해 연속하는 금속 층의 상단 상에 연속하는 유전체 층을 형성하는 단계; 및 금속 층 및 유전체 층을 패터닝하는 단계 ― 상기 패터닝하는 단계는 유전체 층보다 실질적으로 더 빠르게(즉, 실질적으로 더 높은 에칭 레이트로) 금속 층을 에칭하는 에칭제를 이용하는 습식 에칭 단계를 포함한다. 실시예들에서, 습식 에칭 단계를 수행한 이후에, 패터닝된 유전체 층은 하부에 놓이는 패터닝된 금속 층의 에지들 위에 연장될 수 있고, 유전체 층의 오버행잉(overhainging) 부분들은 그들이 기판과 접촉하게 되도록 접혀, 하부에 놓인 금속 패턴을 완전히 절연시키게 된다.
특정 실시예들에서, 기판은 절연 기판일 수 있다.
특정 실시예들에서, 연속하는 금속 층 상에 유전체 층을 제공하는 단계는 양극 산화 단계를 수행함으로써 금속 산화물 층을 제공하는 단계를 포함할 수 있다.
특정 실시예들에서, 기판은 절연기판을 수 있으며, 연속하는 금속 층 상에 유전체 층을 제공하는 단계는 양극 산화 단계를 수행함으로써 금속 산화물 층을 제공하는 단계를 포함할 수 있다.
실시예들에서, 금속 층의 에칭 레이트와 유전체 층, 예를 들어, 금속 산화물 층의 에칭 레이트 간의 비율은 바람직하게는 약 10보다 클 수 있으며, 더욱 바람직하게는 약 20보다 클 수 있다.
실시예들에서, 유전체 층의 오버행잉 부분들의 측면 사이즈는 금속 층의(예를 들어, 유전체 층을 형성하기 위하여 그것의 양극 산화 이후에 남아있는 금속 층의) 두께보다 적어도 2배만큼 더 클 수 있고, 바람직하게는 적어도 약 4배만큼 더 클 수 있고, 더욱 바람직하게는 적어도 약 10배, 예를 들어, 약 50 내지 100배만큼 더 클 수 있다.
제1 양상의 실시예들에 따른 방법들은 바람직하게 트랜지스터들 및 트랜지스터 회로들을 제조하기 위하여 사용될 수 있으며, 여기서 게이트 전극의 양극 산화는 우수한 품질의, 예를 들어, 우수한 두께 균일성 및 매끄러운 표면을 갖는 게이트 유전체 층을 형성하기 위하여 사용된다. 제1 양상의 실시예들에 따른 방법들은 양극 산화에 의하여 형성되는 유전체 층의 상단 상에 형성되는 소스 및/또는 드레인 전극과 게이트 전극과 사이에 우수한 전기적 절연을 추가로 초래한다.
제1 양상의 실시예는 박막 트랜지스터들 및 박막 트랜지스터 회로들을 제조하기 위한 방법에 관한 것이며, 여기서 게이트 및 게이트 전극은 일 양상에 따른 패터닝된 금속 층 및 패터닝된 금속 층을 덮어씌우는 패터닝된 유전체 층을 포함하는 구조물들을 제조하기 위한 방법에 따라 제조된다.
제1 양상의 일 실시예에서, 본 발명은 제2 양상에 따른 구조물을 제조하기 위한 방법에 관한 것이며, 상기 방법은:
a. 기판(바람직하게는 절연 기판) 상에 연속하는 금속 층을 제공하는 단계;
b. 연속하는 금속 층 상에 유전체 층을 제공하고, 그에 의해 연속하는 금속 층의 상단 상에 연속하는 유전체 층을 형성하는 단계; 및
c. 금속 층 및 상기 유전체 층을 패터닝하는 단계 ― 상기 패터닝하는 단계는 유전체 층보다 실질적으로 더 빠르게 금속 층을 에칭하는 에칭제를 이용하는 습식 에칭 단계를 포함하며, 단계 (c)는 단계 (b) 이후에 수행됨 ―
를 포함한다.
유전체 층은 금속 층의 양극 산화에 의해 또는 다른 방법들에 의해 제공될 수 있다.
일 실시예에서, 상기 금속은 양극 산화되기에 적합할 수 있다(예를 들어, 알루미늄, 티타늄, 아연, 마그네슘, 니오븀, 또는 탄탈룸).
일 실시예에서, 방법은 예를 들어, 증발, 원자 층 증착, 스퍼터링, 또는 화학적 기상 증착에 의해 제공되는 유전체 층들과 같이, 양극 산화보다는 다른 방법들에 의해 제공되는 유전체 층들과 함께 사용될 수 있다. 이 경우에, 제안된 프로세스 흐름의 관심은 금속 증착 바로 이후에 유전체 층의 증착을 허용하는 것이며, 이는 패터닝 및 에칭에 의해 생성되는 오염을 방지한다.
다른 실시예에서, 금속 층의 양극 산화가 유전체 층을 제공하는데 사용되는 경우, 일 실시예에 따른 방법의 이점은, 패터닝이 양극 산화 이후에 수행되더라도, 게이트 전극들의 우수한 전기적 절연이 획득될 수 있다는 점이다. 종래 기술의 방법들에서, 여기서 게이트 금속 층이 먼저 패터닝되고, 정전류 및 일정 전압이 다수의 분리된 게이트 전극들에 대한 안정된 양극 산화를 달성하기 위해 양극 산화 단계 동안 각각의 게이트 전극에 제공될 필요가 있다. 그러나 게이트 전극들의 작은 사이즈 및 회로에 존재할 수 있는 게이트 전극들의 많은 개수로 인하여 각각의 분리된 게이트 전극을 접촉시키는 것은 매우 어려울 수 있다. 또한, 와이어가 게이트 전극에 접속되는 영역은 양극 산화되지 않는다. 연속하는 금속 층 상에 양극 산화 단계를 수행하는 이점은 금속 층 상에 무시할만한 전압 강하가 존재한다는 것과, 전류가 균일하게 분포된다는 것과, 원치 않는 에지 효과들이 방지된다는 것(단계 (c)가 단계 (b) 이후에 수행되고, 하나 초과의 트랜지스터들을 만드는, 양극 산화 사이에 시너지가 존재함)이다.
일 실시예에서, 양극 산화 프로세스는 균일한 두께이고 매끄러운 표면을 갖는 금속 산화물 층이 획득될 수 있도록, 깨끗한 연속하는 금속 층 상에서 수행될 수 있다.
일 실시예에서, 상기 양극 산화는 K2 구연산(HK204P·3H20) 용액 및 K3 구연산(C6H5K3O7·H20) 용액을 포함하는 용액, 즉, 일산 칼륨 2염기 3수화물 및 구연산 칼륨 3염기 일수화물을 포함하는 구인산염들의 혼합물인 용액의 0.01 내지 0.1 M(예를 들어, 0.05 M)를 포함하는 전해질과 상기 균일한 금속 층을 접촉시킴으로써 수행될 수 있다. 분자비 HK204P 대 C6H5K3O7는 바람직하게 1/1이다.
금속 층의 증착에 대해, 금속 층의 두께는 바람직하게는 양극 산화 이후 게이트 전극 층을 형성하기에 적합한 두께를 갖는 금속 층이 남아있도록 구성된다. 일 실시예에서, 제공되는 바와 같은 상기 금속 층의 두께는 20 내지 1000 nm, 바람직하게는 50 내지 150 nm일 수 있다.
금속 층 표면의 조도는 바람직하게는 매끄러운 산화물 층이 양극 산화에 의해 형성될 수 있도록, 가능한 한 작다. 일 실시예에서, 상기 금속 층은 바람직하게는 약 3 nm보다 낮은, 예를 들어, 약 2 nm 내지 3 nm의 RMS 조도를 가질 수 있다.
일 실시예에서, 상기 연속하는 금속 층은 진공 증발에 의해 제공될 수 있다.
일 실시예에서, 습식 에칭 단계를 수행한 이후에, 패터닝된 유전체 층은 하부의 패터닝된 금속 층의 에지들 위에 확장될 수 있으며, 유전체 층의 오버행잉 부분들은 그들이 기판과 접촉하게 되도록, 접힐(collapse) 수 있어, 완전히 절연된 하부의 금속 패턴을 초래한다. 언더에칭(underetching)이 오버행잉 부분들의 접힘을 야기하기에 충분히 커지자마자, 언더에칭은 자동적으로 멈춘다.
본 발명의 일 실시예에서, 연속하는 금속 층 상에 유전체 층을 제공하는 단계는 상기 연속하는 금속층의 상단 부분의 양극 산화를 수행함으로써 금속 산화물 층을 제공하는 단계를 포함할 수 있다. 게이트 유전체 층을 형성하기 위하여 양극 산화 프로세스를 사용하는 장점은, 낮은 프로세싱 온도들에서 고 유전 상수를 가지고, 우수한 품질의 유전체 층들을 형성하는 것을 허용하는 것이다. 낮은 프로세싱 온도는 예를 들어, 플라스틱들(예를 들어, PET(polyethylene terephthalate), PE(polyethylene), BOPP(biaxially oriented polypropylene)) 또는 알루미늄 호일과 같은 플렉서블한 기판들을 포함하는, 광범위한 기판들 상의 프로세싱을 허용한다. 예를 들어 ALD(atomic layer deposition)와 같은 다른 저온 기법들에 비해, 양극 산화의 장점은 그것의 비용이 실질적으로 더 낮고, 그것이 대면적 프로세싱에서 사용될 수 있다는 점이다.
일 실시예에서, 양극 산화 프로세스는 2개 스테이지들에서 수행될 수 있는데, 여기서, 제1 스테이지에서는 정전류가 사용되고, 전압은 특정 전압까지 선형적으로 증가되며, 제2 스테이지에서는 전압이 상기 특정 전압에서 일정하게 유지되고, 전류는 상기 제1 스테이지에서 사용되는 상기 정전류보다 낮은 값으로 지수적으로 감소된다. 제2 스테이지는 금속 산화물 층의 증가된 밀도 및 증가된 품질(핀홀들의 충진)을 초래한다. 이 2-스테이지 프로세스는 금속 산화물 층에서 금속 층의 상단 부분의 변형(예를 들어, Al203 층에서 Al 층의 상단 부분의 변형)을 초래한다. 상기 특정 전압은 예컨대, 1 V 또는 그 초과, 바람직하게는 5 V 또는 그 초과, 더욱 바람직하게는 10 V 또는 그 초과, 그리고 가장 바람직하게는 25V 또는 그 초과일 수 있다. 상기 특정 전압은 1000 V 또는 그 미만, 바람직하게는 500 V 또는 그 미만, 더욱 바람직하게는 200 V 또는 그 미만, 그리고 가장 바람직하게는 50 V 또는 그 미만일 수 있다. 예컨대, 이것은 25 V 내지 35 V일 수 있다. 게이트와 소스/드레인 전극들 사이의 낮은 누설 전류를 달성하기를 그들이 허용하기 때문에, 25 V 또는 그 초과, 그리고 특히 30 V 또는 그 초과의 값들이 바람직하다.
상기 정전류는 예컨대 25 mA/cm2 또는 그 미만, 바람직하게는 10 mA/cm2 또는 그 미만, 더욱 바람직하게는 1 mA/cm2 또는 그 미만, 그리고 가장 바람직하게는 0.10 mA/cm2 또는 그 미만일 수 있다.
상기 정전류는 예컨대 0.01 mA/cm2 또는 그 초과, 바람직하게는 0.03 mA/cm2 또는 그 초과, 그리고 더욱 바람직하게는 0.05 mA/cm2 또는 그 초과일 수 있다. 산화물 층에 대한 최상의 품질은 0.05 내지 0.09 mA/cm2의 정전류를 사용함으로써 획득되었다.
상기 정전류보다 낮은 상기 값은 통상적으로 상기 정전류의 값의 5 내지 15%이다. 예컨대, 이것은 상기 정전류의 값의 약 10%일 수 있다. 일 실시예에서, 양극 산화 프로세스는 2개 스테이지들에서 수행될 수 있으며, 여기서, 제1 스테이지에서는 0.07 mA/cm2의 정전류가 사용되고, 전압은 30 V까지 선형적으로 증가되며, 제2 스테이지에서는, 전압은 30 V에서 일정하게 유지되고, 전류는 0.006 mA/cm2까지 지수적으로 감소된다. 일 예에서, 이 2-스테이지 프로세스는 Al203 층에서 Al 층의 상단 부분의 변형을 초래하였으며, 여기서 Al203 층의 두께는 50 nm였다.
일 실시예에서, 단계 (c) 동안에, 패터닝된 포토레지스트 층(50)은 상기 습식 에칭 단계를 수행하기 이전에 유전체 층 위에 제공될 수 있다. 상기 패터닝된 포토레지스트 층을 제공하는 것은 게이트 마스크를 형성할 수 있다.
일 실시예에서, 상기 패터닝된 포토레지스트 층은 리소그래피에 의하여 제공될 수 있다.
일 실시예에서, 에칭제는 인산, 질산 및 아세트산의 혼합물일 수 있다.
일 실시예에서, 금속층의 에칭 레이트와 유전체 층의 에칭 레이트 간의 비율은 약 10보다 더 크고, 더욱 바람직하게는 약 20보다 더 클 수 있다.
일 실시예에서, 에칭은 100초 내지 300초 동안 수행될 수 있다.
일 실시예에서, 상기 에칭은 20 ℃ 내지 80 ℃, 바람직하게는 35 ℃ 내지 65 ℃의 온도에서 수행될 수 있다.
일 실시예에서, 패터닝된 유전체 층의 오버행잉 부분들의 측면 크기는, 하부의 패터닝된 금속 층의 두께보다 적어도 약 2배 더 클 수 있고, 바람직하게는 적어도 약 4배 더 클 수 있고, 더욱 바람직하게는 적어도 약 10배 더 클 수 있고, 가장 바람직하게는 50 내지 100배 더 클 수 있다. 그러한 조건들 하에서, 금속 산화물 층의 오버행잉 부분들(32)은 접힐 수 있다.
일 실시예에서, 언더에칭의 양(도 1의 "u")은 약 1 ㎛ 내지 10 ㎛, 바람직하게는 2 내지 5 ㎛ 범위에 있을 수 있다. 이것은 크랙(crack)들 없이 산화물 층의 적당한(modest) 구부러짐(bending)을 제공한다.
일 실시예에서, 상기 구부러뜨림은 패터닝된 금속 층이 (절연 기판 및 패터닝된 금속 산화물 층에 의해) 그것의 환경으로부터 완전히 전기적으로 절연되도록, 바람직하게는 패터닝된 금속 층을 완전히 둘러싸는 폐쇄된 캐비티들의 형성을 초래할 수 있다.
일 실시예에서, 상기 구조물은 전계 효과 트랜지스터들(예를 들어, 박막 트랜지스터)일 수 있으며, 여기서 상기 금속 층의 상기 패터닝은 게이트 전극을 제공하고, 여기서 상기 금속 산화물 층은 게이트 유전체 층이고(게이트 유전체 층은 균일한 두께 및 매끄러운 표면을 가짐), 상기 방법은 상기 게이트 유전체 층 위에 소스 및 드레인 전극을 형성하는 단계들을 더 포함하며, 여기서 게이트 유전체 층은 단락의 위험성이 방지되도록, 게이트 전극과 상기 소스 및 드레인 전극 사이에 전기적 절연을 제공한다. 금속 산화물 층의 접힘 및 게이트 전극 층을 둘러싸는 폐쇄된 캐비티들의 형성으로 인하여, 소스 및 드레인 콘택들은 효율적으로 하단 게이트들로부터 전기적으로 절연된 채로 남겨져, 패터닝된 게이트들을 갖는 회로들의 제조를 가능하게 한다.
일 실시예에서, 상기 소스 및 드레인들은 제2 금속(예를 들어, 금)으로 만들어질 수 있다. 예컨대, 그들은 예를 들어 15 내지 45 nm의 두께를 가질 수 있다.
일 실시예에서, 단계 (a), (b) 및 (c)에 더하여, 방법은 단계 (b)와 단계 (c) 사이에 상기 금속 산화물 층의 상단 상에 비정질 산화물 반도체 층을 제공하는 단계를 추가로 포함할 수 있다. 이 실시예에 따른 방법은 금속-유전체 인터페이스 및 유전체-반도체 인터페이스 양자 모두의 품질 및 청결의 향상을 초래한다.
이 실시예에서, 단계 (c)에서, 비정질 산화물 반도체 층, 금속 산화물 층 및 금속 층은 모두 단일 패터닝 단계에서 패터닝될 수 있다. 그러한 접근법의 장점은 상이한 층들 사이의 인터페이스들이 매우 청결할 수 있다는 것이다.
비정질 산화물 반도체 층을 제공하는 대신에, 소스 및 드레인 콘택들이 상기 유전체 층 상에 제공된 대안적 실시예에서, 단계들 (a), (b) 및 (c)에 더하여, 방법은 상기 소스 콘택 및 상기 드레인 콘택의 부분 및 상기 금속 산화물 층의 상단 상에 패터닝된 유기 반도체 층을 제공하는 단계를 추가로 포함할 수 있다. 그러한 유기 반도체의 일 예는 펜타센 또는 펜타센 유도체이다.
일 실시예에서, 상기 구조물은 전자 회로일 수 있으며, 상기 금속 층을 패터닝하는 단계는 분리된 게이트 전극들을 형성할 수 있다.
일 실시예에서, 에칭-스탑 층은 단계 (a)를 수행하기 이전에 기판상에 제공될 수 있으며, 단계 (a)는 상기 절연 기판 상에 그리고 상기 에칭-스탑 층 상에 상기 연속하는 금속 층의 제공을 초래할 수 있으며, 여기서 단계 (c) 이후에, 상기 방법은 다음을 포함할 수 있다:
d. 상기 패터닝된 유전체 층 위에 패터닝된 포토레지스트를 제공하는 단계, 여기서 상기 패터닝된 포토레지스트는 상기 아래에 놓인 에칭 스탑 층이 존재하는 개구(opening)들을 포함한다.
e. 마스크로서 패터닝된 포토레지스트 층 (53)을 사용하여 그리고 금속 산화물에 대한 것보다 금속에 대해 더 높은 에칭 속도를 갖는 에칭제를 사용하여, 패터닝된 금속 산화물 층(31), 패터닝된 금속 층(22) 및, 존재한다면, 비정질 반도체 층을 에칭하는 단계.
제2 양상에서, 본 발명은 상기 구조물들과 관련된다.
제2 양상의 실시예들은 제1 양상의 방법들을 통해 제조되는 트랜지스터들 및 트랜지스터 회로들에 관한 것이다.
일 실시예에서, 제2 양상은 절연 기판(예를 들어, 유리 기판) 상의 금속 층 및 금속 층을 덮어씌우는 유전체 층을 포함하는 구조물에 관한 것이며, 유전체 층은 금속 층의 면들(모든 면들)에서 그리고 표면(기판에 대향되는 표면)에서 그것의 환경으로부터 금속 층을 전기적으로 절연시키고, 상기 덮어씌우는 유전체 층은 상기 금속 층 둘레에 폐쇄된 캐비티들을 규정(define)한다. 금속 층 및 유전체 층은 패터닝 단계의 결과이며, 그들은 각각 패터닝된 금속 층 및 패터닝된 유전체 층으로서 불릴 수 있다. 패터닝된 금속 층은 기판의 일부분만을 커버한다.
일 실시예에서, 상기 폐쇄된 캐비티들은 금속 층을 완전히 둘러쌀 수 있다.
일 실시예에서, 상기 금속은 알루미늄, 티타늄, 아연, 마그네슘, 니오븀 및 탄탈룸으로 구성되는 그룹으로부터 선택될 수 있다.
일 실시예에서, 상기 금속은 알루미늄일 수 있다.
일 실시예에서, 상기 금속 층은 10 내지 500 nm, 바람직하게는 25 내지 75 nm의 두께를 가질 수 있다.
일 실시예에서, 상기 유전체 층은 금속 층의 양극 산화에 의하여 획득가능할 수 있다.
일 실시예에서, 상기 유전체 층은 균일한 두께를 가질 수 있다.
일 실시예에서, 상기 유전체 층은 10 내지 500 nm, 바람직하게는 25 내지 75 nm의 두께를 가질 수 있다.
일 실시예에서, 상기 금속 층은 바람직하게 약 3 nm 미만, 예를 들어 약 2 nm 내지 3 nm의 RMS 조도를 가질 수 있다. 매끄러운 산화물 층이 양극 산화에 의하여 형성될 수 있도록, 금속 층 표면의 조도는 바람직하게 가능한 한 작다.
일 실시예에서, 상기 유전체 층은 상기 금속의 산화물을 포함할 수 있다. 상기 금속이 알루미늄이라면, 예컨대 상기 유전체 층은 알루미늄 산화물을 포함할 수 있다.
일 실시예에서, 상기 구조물은 전계 효과 트랜지스터 또는 비정질 산화물 전계 효과 트랜지스터(예를 들어, 박막 트랜지스터)와 같은 트랜지스터일 수 있다. 본 발명의 양상은 그러므로 제2 양상의 임의의 실시예에 다른 구조물을 포함하는 전계 효과 트랜지스터들에 관한 것이며, 여기서 소스 및 드레인 콘택들은 상기 유전체 층 위에 제공된다.
일 실시예에서, 비정질 산화물 반도체 층은 상기 금속 산화물 층 상에 존재할 수 있으며, 상기 소스 및 드레인 콘택들은 상기 비정질 산화물 반도체 층 상에 제공될 수 있다. 이 실시예에서, 상기 구조물은 비정질 산화물 전계 효과 트랜지스터이다.
일 실시예에서, 상기 소스 및 드레인 콘택들은 상기 유전체 층 상에 제공될 수 있고, 유기 반도체 층은 상기 소스 및 드레인 콘택들의 부분 및 상기 금속 산화물 층의 상단 상에 존재할 수 있다. 그러한 일 실시예는 저전압 동작, 높은 전하 캐리어 이동도 및 0 V에 가까운 온셋(onset) 및 쓰레숄드 전압들을 갖는 훌륭한 전기적 특징들을 갖는 유기 전계 효과 트랜지스터를 제공한다.
일 실시예에서, 상기 유전체 층은 상기 소스 및 드레인 콘택들으로부터 상기 금속 층을 전기적으로 절연시킬 수 있다.
일 실시예에서, 상기 패터닝된 금속 층은 게이트 전극일 수 있으며, 여기서 게이트 전극은 게이트 전극 물질의 양극 산화에 의하여 형성되는 게이트 유전체 층인 상기 패터닝된 유전체 층으로 커버되고, 여기서 소스-드레인 콘택들은 상기 게이트 유전체 층 상에 제공되고, 여기서 게이트 유전체 층은 상기 소스-드레인 콘택들로부터 상기 게이트 전극을 전기적으로 절연시킨다.
일 실시예에서, 전계 효과 트랜지스터는 상기 소스 또는 상기 드레인 콘택과 상기 금속 층 사이에 전기적 콘택이 제공될 수 있도록, 상기 금속 산화물 층을 관통하는, 그리고 존재한다면, 상기 비정질 산화물 반도체 층을 관통하는 비아를 추가로 포함할 수 있다.
일 실시예에서, 상기 구조물은 전자 회로일 수 있다. 그러므로 본 발명의 일 양상은 본 발명의 제2 양상의 임의의 실시예에 따른 하나 또는 그 초과의 구조물들 및/또는 전계 효과 트랜지스터들을 포함하는 전자 회로에 관련된다.
일 실시예에서, 전자 회로는 다수의 상기 구조물들, 예를 들어, 다수의 전계 효과 트랜지스터들을 포함할 수 있으며, 여기서 대응하는 다수의 금속 층들이 존재하거나 서로로부터 분리된다.
추가적 양상에서, 본 발명은 상기 임의의 대응하는 실시예들에 따른 구조물을 포함하는 전자 회로에 관련된다.
발명의 특정 목적들 및 장점들은 상기에서 본 명세서에 설명되었다. 물론, 필수적으로 모든 그러한 목적들 또는 장점들이 발명의 임의의 특정 실시예에 따라 달성될 수 있는 것은 아님이 이해될 것이다. 그러므로 예를 들어, 본 기술분야의 당업자들은 본 명세서에 교시되거나 제안될 수 있는 바와 같은 다른 목적들 또는 장점들을 필수적으로 달성할 필요 없이 본 명세서에 교시된 바와 같은 장점들의 그룹 또는 하나의 장점을 달성하거나 최적화시키는 방식으로 발명이 구체화되거나 실행될 수 있음을 인식할 것이다. 게다가, 이 요약은 단지 일 예이며, 발명의 범위를 제한하도록 의도되지 않는다는 것이 이해된다. 기관 또는 동작의 방법 양자 모두로서, 발명은 발명의 특징들 및 장점들과 함께, 첨부된 도면들과 같이 판독되는 경우 하기의 상세한 설명에 대한 참조에 의해 가장 잘 이해될 수 있다.
도 1은 일 실시예에 따른 양극 산화된 금속 산화물 층으로 커버되는 금속 패턴을 형성하기 위한 방법을 개략적으로 예시한다.
도 2a 및 2b는 일 실시예에서 방법에 따라 제조되는 게이트 유전체 층을 포함하는 유기 전계 효과 트랜지스터를 제조하기 위한 프로세스 흐름을 예시한다.
도 3은 일 실시예에서 방법에 따라 형성되는 양극 산화된 Al203 층으로 커버되는 패터닝된 Al 층의 상부도를 보여주는 광학 현미경 사진이다.
도 4는 금속 산화물 층의 언더에칭을 예시하는, 도 3의 구조물의 윤곽을 도시한다.
도 5는 도 3의 구조물의 TEM 횡단면이다.
도 6은 도 3의 트랜지스터의 전달 특성들을 도시한다.
도 7a 및 7b는 일 실시예에서 방법에 따라 제조되는 게이트 유전체 층을 포함하는 비정질 산화물 전계 효과 트랜지스터를 제조하기 위한 프로세스 흐름을 예시한다.
도 8a, 8b 및 8c는 일 실시예에서 방법에 따라 제조되는 게이트 유전체 층을 갖는 트랜지스터들을 포함하는 유기 전자 회로를 제조하기 위한 프로세스 흐름을 예시한다.
도 9는 도 8에 예시되는 프로세스 흐름에 따라 제조되는 인버터의 측정된 특징들을 도시한다.
도 10은 도 8에 예시되는 프로세스 흐름에 따라 제조되는 19-스테이지 오실레이터의 측정된 특징들을 도시한다.
도 11은 일 실시예에서 방법에 따라 제조되는 게이트 유전체 층을 갖는 트랜지스터들을 포함하는 비정질 산화물 반도체 전자 회로를 제조하기 위한 프로세스 흐름을 예시한다.
도 12는 일 실시예에서 방법에 따라 제조되는 게이트 유전체 층을 갖는 트랜지스터들을 포함하는 유기 전자 회로를 제조하기 위한 프로세스 흐름을 예시한다.
도 13은 일 실시예에서 방법에 따라 제조되는 게이트 유전체 층을 갖는 트랜지스터들을 포함하는 비정질 산화물 반도체 전자 회로를 제조하기 위한 프로세스 흐름을 예시한다.
도 14는 본 발명의 일 실시예에 따른 트랜지스터의 전달 특성들을 도시한다.
도 2a 및 2b는 일 실시예에서 방법에 따라 제조되는 게이트 유전체 층을 포함하는 유기 전계 효과 트랜지스터를 제조하기 위한 프로세스 흐름을 예시한다.
도 3은 일 실시예에서 방법에 따라 형성되는 양극 산화된 Al203 층으로 커버되는 패터닝된 Al 층의 상부도를 보여주는 광학 현미경 사진이다.
도 4는 금속 산화물 층의 언더에칭을 예시하는, 도 3의 구조물의 윤곽을 도시한다.
도 5는 도 3의 구조물의 TEM 횡단면이다.
도 6은 도 3의 트랜지스터의 전달 특성들을 도시한다.
도 7a 및 7b는 일 실시예에서 방법에 따라 제조되는 게이트 유전체 층을 포함하는 비정질 산화물 전계 효과 트랜지스터를 제조하기 위한 프로세스 흐름을 예시한다.
도 8a, 8b 및 8c는 일 실시예에서 방법에 따라 제조되는 게이트 유전체 층을 갖는 트랜지스터들을 포함하는 유기 전자 회로를 제조하기 위한 프로세스 흐름을 예시한다.
도 9는 도 8에 예시되는 프로세스 흐름에 따라 제조되는 인버터의 측정된 특징들을 도시한다.
도 10은 도 8에 예시되는 프로세스 흐름에 따라 제조되는 19-스테이지 오실레이터의 측정된 특징들을 도시한다.
도 11은 일 실시예에서 방법에 따라 제조되는 게이트 유전체 층을 갖는 트랜지스터들을 포함하는 비정질 산화물 반도체 전자 회로를 제조하기 위한 프로세스 흐름을 예시한다.
도 12는 일 실시예에서 방법에 따라 제조되는 게이트 유전체 층을 갖는 트랜지스터들을 포함하는 유기 전자 회로를 제조하기 위한 프로세스 흐름을 예시한다.
도 13은 일 실시예에서 방법에 따라 제조되는 게이트 유전체 층을 갖는 트랜지스터들을 포함하는 비정질 산화물 반도체 전자 회로를 제조하기 위한 프로세스 흐름을 예시한다.
도 14는 본 발명의 일 실시예에 따른 트랜지스터의 전달 특성들을 도시한다.
상이한 도면들에서, 동일한 참조 기호들은 동일하거나 유사한 엘리먼트들을 지칭한다.
하기의 상세한 설명에서, 발명 및 그것이 특정 실시예들에서 실행될 수 있는 방법의 완전한 이해를 제공하기 위하여 다수의 특정 세부사항들이 진술된다. 그러나 본 발명은 이들 특정 세부사항들 없이도 실행될 수 있음이 이해될 것이다. 다른 사례들에서, 공지된 방법들, 프로시져들 및 기법들은 본 발명의 개시내용을 모호하게 하지 않도록, 상세히 설명되지 않았다. 본 발명은 특정 실시예들을 참고하여 그리고 특정 도면들을 참고하여 설명될 것이나, 발명은 이에 제한되지 않는다. 본 명세서에 포함되고 설명되는 도면들은 개략적인 것이며, 발명의 범위를 제한하지 않는다. 도면들에서, 몇몇 엘리먼트들의 사이즈가 과장될 수 있고, 그러므로 예시의 목적으로 축적에 맞춰 도시되지 않을 수 있다는 것이 또한 유념된다.
더욱이, 설명에서 용어들 제1, 제2, 제3 등은 유사한 엘리먼트들 간에 구분하기 위하여 사용되며, 반드시 일시적으로, 공간적으로, 랭킹으로, 또는 임의의 다른 방식으로 시퀀스를 설명하기 위하여 사용되는 것은 아니다. 그렇게 사용되는 용어들은 적절한 환경들 하에서 상호교환가능하고, 본 명세서에 설명되는 발명의 실시예들은 본 명세서에 설명되거나 예시되는 것과 다른 시퀀스들로 동작이 가능하다는 것이 이해될 것이다.
더욱이, 설명에서 용어들 상단, 하단, 위, 아래 등은 설명을 목적으로 사용되며, 반드시 상대적 위치들을 설명하기 위하여 사용되는 것은 아니다. 그렇게 사용되는 용어들은 적절한 환경들 하에서 상호교환가능하고, 본 명세서에 설명되는 발명의 실시예들은 본 명세서에 설명되거나 예시되는 것과 다른 배향들로 동작이 가능하다는 것이 이해될 것이다.
용어 "포함하는"은 그 후에 열거되는 수단으로 제한되는 것으로서 해석되어서는 안 된다; 이것은 다른 엘리먼트들 또는 단계들을 배제하지 않는다. 따라서 이것은 지칭되는 바와 같이 진술된 피쳐들, 정수들, 단계들 또는 컴포넌트들의 존재를 명시하지만, 하나 또는 그 초과의 다른 피쳐들, 정수들, 단계들 또는 컴포넌트들, 또는 이들의 그룹들의 존재 또는 부가를 불가능하게 하지 않는 것으로서 해석될 것이다. 따라서, "A 및 B를 포함하는 디바이스"라는 표현의 범위는 단지 컴포넌트들 A 및 B만으로 구성되는 디바이스들로 제한되어서는 안 된다.
본 명세서에서 사용되는 바와 같이 그리고 달리 제공되지 않는 한, 용어 "에칭-스탑(etch-stop)"은 에칭될 물질보다 (상이한 에칭 특성들로 인하여) 에칭 용액에 의한 에칭에 대한 더 많은 저항력을 특징으로 삼는 물질의 층에 관련된다; "에칭 스탑" 물질의 층은 통상적으로 에칭 프로세스를 멈추기 위해 에칭될 물질 아래에 배치된다. 본 발명의 실시예들에서, 이것은 금속 층을 에칭할 수 있으나 물질의 층은 에칭할 수 없는 에칭 용액이 존재하도록 구성되는 물질의 층이다.
특정 제1 양상의 실시예들은 패터닝된 금속 층 및 패터닝된 금속 층을 덮어씌우는 패터닝된 유전체 층을 포함하는 구조물들을 제조하기 위한 방법에 관련되며, 패터닝된 유전체 층은 패터닝된 금속 층의 면들에서 그리고 표면에서 패터닝된 금속 층을 그것의 환경으로부터 절연시킨다.
제1 양상의 일 실시예에 따른 방법은: 기판 상에 연속하는 금속 층을 제공하는 단계; 연속하는 금속 층 상에 유전체 층을 제공하고, 그에 의하여 연속하는 금속 층의 상단 상에 연속하는 유전체 층을 형성하는 단계; 및 금속 층 및 유전체 층을 패터닝하는 단계를 포함하며, 여기서 패터닝하는 단계는 유전체 층보다 실질적으로 더 빠른(즉, 실질적으로 더 높은 에칭 레이트) 금속 층을 에칭하는 에칭제를 이용하는 습식 에칭 단계를 포함한다. 일 실시예에 따른 방법에서, 습식 에칭 단계를 수행한 이후에, 패터닝된 유전체 층은 아래에 놓인 패터닝된 금속 층의 에지들 위에서 연장되고, 유전체 층의 오버행잉 부분들은 그것들이 기판과 접촉하게 되도록 접혀, 완전히 절연된 아래에 놓인 금속 패턴을 초래한다.
일 실시예에서, 연속하는 금속 층 상에 유전체 층을 제공하는 단계는, 양극 산화 단계를 수행함으로써 금속 산화물 층을 제공하는 단계를 포함한다. 본 발명은 이 바람직한 실시예에 대하여 추가로 설명될 것이다. 그러나 발명은 이에 제한되지 않는다.
일 실시예에서, 방법은 바람직하게 트랜지스터들을 제조하기 위하여 사용될 수 있으며, 여기서 게이트 전극의 양극 산화는 우수한 품질의, 예를 들어, 우수한 두께 균일성 및 매끄러운 표면을 갖는 게이트 유전체 층을 형성하기 위하여 사용된다. 일 실시예에서, 방법은 추가로, 양극 산화에 의하여 형성되는 유전체 층의 상단 상에 형성되는 소스 및/또는 드레인 전극과 게이트 전극 사이에 우수한 전기적 절연을 초래할 수 있다.
일 실시예에 따른 방법의 장점은 양극 산화 프로세스가 균일한 두께의 그리고 매끄러운 표면을 갖는 금속 산화물 층이 달성될 수 있도록, 청결한 연속하는 금속 층 상에서 수행된다는 것이다. 예를 들어, 게이트 전극들을 형성하기 위한 금속 층의 패터닝은 양극 산화 단계 이후에 수행된다. 일 실시예에 따른 방법의 장점은 양극 산화 이후에 패터닝이 수행됨에도 불구하고, 게이트 전극들의 우수한 전기적 절연이 획득될 수 있다는 것이다.
일 실시예에 따른 방법의 장점은, 이것이 다수의 분리된 게이트 전극들을 포함하는 전자 회로들을 제조하는 것을 허용한다는 것이며, 여기서 게이트 전극들은 게이트 전극 물질의 양극 산화에 의하여 형성되는 게이트 유전체 층으로 커버된다. 종래 기술의 방법들에서, 먼저 게이트 금속 층이 패터닝되고, 다수의 분리된 게이트 전극들에 대한 안정된 양극 산화를 달성하기 위해 양극 산화 단계 동안에 각각의 게이트 전극에 정전류 및 일정한 전압이 제공될 필요가 있다. 그러나 각각의 분리된 게이트 전극을 접촉시키는 것은 게이트 전극들의 작은 사이즈 및 회로에 존재할 수 있는 게이트 전극들의 많은 개수로 인하여 매우 어려울 수 있다. 더욱이, 게이트 전극에 와이어가 접속되는 영역은 양극 산화되지 않는다. 일 실시예에 따른 방법에서, 양극 산화는 연속하는 금속 층 상에서 수행되고, 패터닝(예를 들어, 분리된 게이트 전극들의 형성)이 양극 산화 이후에 수행되어, 종래 기술의 방법들과 관련된 문제점들이 방지될 수 있다. 연속하는 금속 층 상에서 양극 산화 단계를 수행하는 장점은 금속 층 위에 무시할만한 전압 강하가 존재하고, 전류가 균일하게 분포되며, 원치 않는 에지 효과들이 방지된다는 것이다.
게이트 유전체 층을 형성하기 위하여 양극 산화 프로세스를 사용하는 장점은 그것이 낮은 프로세싱 온도들에서 고 유전 상수를 갖는, 우수한 품질의 유전체 층들을 형성하는 것을 허용한다는 것이다. 낮은 프로세싱 온도는 예를 들어 PET (polyethylene terephthalate), PE(polyethylene), BOPP(bi-axially oriented polypropylene), 및 알루미늄 호일과 같은 플렉서블한 기판들을 포함하는, 광범위한 기판들 상의 프로세싱을 허용한다. 예를 들어 ALD(atomic layer deposition)와 같은 다른 저온 기법들에 비해, 양극 산화의 장점은 그것의 비용은 실질적으로 더 낮고, 이것이 대면적 프로세싱에서 사용될 수 있다는 것이다.
일 실시예에서, 방법은 또한 예를 들어, 증발, 원자 층 증착, 스퍼터링 또는 화학적 기상 증착에 의해 제공되는 유전체 층들과 같은, 양극 산화와 다른 방법들에 의해 제공되는 유전체 층들과 함께 제공될 수 있다. 이 경우에, 제안된 프로세스 흐름은 금속 증착 바로 이후에 유전체 층의 증착을 허용하기 때문에 흥미로우며, 이는 패터닝 및 에칭에 의해 생성되는 오염을 방지한다. 특히 산화물 반도체를 갖는 디바이스들에 대해, 일 실시예에 따른 방법은 금속-유전체 인터페이스 및 유전체-반도체 인터페이스 양자 모두의 품질 및 청결의 향상을 초래한다.
일 실시예에 따른 방법이 도 1에 예시된다. 도 1(a)에 예시되는 제1 단계에서, 연속하는 금속 층(20)이 절연 기판(10) 상에 제공된다. 다음으로, 양극 산화 단계가 수행되고, 여기서 금속 층(20)의 상단 부분은 금속 산화물로 변형된다. 도 1(b)에 도시된 바와 같은 구조물을 초래하며, 상기 구조물은 양극 산화된 금속 층(21)의 상단 상에 균일한 금속 산화물 층(30)을 포함하고, 양극 산화된 금속 층(21)은 금속 층(20)(도 1(b))에 비해 감소된 두께를 갖는다.
금속 산화물 층을 형성한 이후에, 금속 층(21) 및 금속 산화물 층(30)을 포함하는 층 적층물은 패터닝되고, 여기서 패터닝의 단계는 아래에 놓인 금속에 대한 에칭 속도에 비해 금속 산화물에 대해 실질적으로 더 느린 에칭 속도를 갖는 에칭제를 사용하는 습식 에칭 단계를 포함한다. 예를 들어, 인산(H3P04), 질산(HN03) 및 아세트산(CH3COOH)의 혼합물이 에칭을 위해 사용될 수 있다. 그러나 본 발명은 거기 제한되지 않으며, 본 기술분야의 당업자에게 알려진 금속 산화물에 대한 것보다 금속에 대해 실질적으로 더 높은 에칭 레이트 또는 에칭 속도를 갖는 임의의 다른 에칭제가 사용될 수 있다. 금속 층의 에칭 레이트와 금속 산화물 층의 에칭 레이트 간의 비율은 바람직하게는 약 10보다 크고, 바람직하게는 약 20보다 크며, 예를 들어, 약 25이다. 에칭 속도 또는 에칭 레이트에서의 이 차이는 금속 산화물 층의 언더에칭을 초래하여, 금속 층(22)의 주변부에서 아래에 놓인 금속 층(22) 너머로 연장되는 오버행잉 부분들(32), 즉, 패터닝된 금속 산화물 층(31)을 갖는 패터닝된 금속 산화물 층(31)으로 커버되는 패터닝된 금속 층(22)을 초래한다. 이것은 개략적으로 도 1(c)에 예시된다. 바람직하게는 언더에칭의 양(도 1(c)에서 u)은 금속 층(22)의 두께(도 1(c)에서의 dm)보다 더 큰데, 예를 들어, 적어도 약 2배 더 크고, 바람직하게는 적어도 약 4배 더 크고, 더욱 바람직하게는 적어도 약 10배 더 크고, 예를 들어, 약 50 내지 100배 더 크다. 그러한 조건들 하에서, 금속 산화물 층(31)의 오버행잉 부분들(32)은 겹쳐질 수 있어, 도 1(d)에 도시된 바와 같은 구조물을 초래한다. 접힘 이후에, 금속 산화물 층(31)은 패터닝된 금속 층(22)의 모든 면들에서 기판(10)과 물리적으로 접촉한다. 접힘은 바람직하게는 패터닝된 금속 층(22)을 완전히 둘러싸는 폐쇄된 캐비티들(40)의 형성을 초래하여, 패터닝된 금속 층(22)이 (절연 기판(10) 및 패터닝된 금속 산화물 층(31)에 의해) 그것의 환경으로부터 완전히 전기적으로 절연된다.
예를 들어, 트랜지스터 제조 프로세스에서 이 프로시져를 사용할 때, 소스 및 드레인 콘택들이 그 뒤에 금속 산화물 층(31)의 상단 상에 제공된다. 금속 산화물 층의 접힘 및 게이트 전극 층을 둘러싸는 폐쇄된 캐비티들의 형성으로 인하여, 소스 및 드레인 콘택들은 효율적으로 하단 게이트들로부터 전기적으로 절연되도록 유지되어, 패터닝된 게이트들을 갖는 회로들의 제조를 가능하게 한다.
게이트 층의 우수한 절연을 획득하기 위하여, 다음의 연속적 단계들에 대한 우수한 제어를 갖는 것이 바람직하다: 금속 층의 증착, 금속 층의 양극 산화, 그리고 금속 층 및 금속 산화물 층을 포함하는 적층물의 에칭. 금속 층의 증착에 대해서는, 금속 층의 두께는 양극 산화 이후에 게이트 전극 층을 형성하기 위해 적절한 두께를 갖는 금속 층이 유지되도록 구성되는 것이 바람직하다. 예를 들어, 금속 층은 약 100 nm의 최초 두께(양극 산화 이전의)를 갖는 Al 층일 수 있으며, 이 Al 층의 양극 산화는 약 50 nm의 두께를 갖는 AlOX 층으로의 상단 층의 변환을 초래할 수 있다. 그러나 더 두껍거나 더 얇은 금속 층들이 사용될 수 있다. 금속 층 표면의 조도는 매끄러운 산화물 층이 양극 산화에 의하여 형성될 수 있도록 가능한 한 작은 것이 바람직하다. 예를 들어, RMS 조도는 바람직하게는 약 3 nm보다 낮은데, 예를 들어, 약 2 nm 내지 3 nm이다. 금속 층의 양극 산화는 금속 산화물 층을 초래하며, 여기서 금속 산화물 층은 예를 들어, 수 nm 내지 수백 nm 범위의 균일한 두께를 갖는다. 금속 층 및 금속 산화물 층을 포함하는 적층물의 에칭은 바람직하게는 예를 들어 아래에 놓인 금속 층의 두께보다 적어도 약 2배 더 큰, 바람직하게는 적어도 약 4배 더 큰, 더욱 바람직하게는 적어도 약 10배 더 큰, 예를 들어, 약 50 내지 100배 더 큰 실질적인 언더에칭을 초래한다. 언더에칭이 오버행잉 부분들의 접힘을 야기하기에 충분히 크게 되자마자, 언더에칭은 자동적으로 멈춘다.
추가적 설명에서, 유기 반도체들에 또는 비정질 산화물 반도체들에 기반하여 회로들을 제조하는데 사용될 수 있는 프로세스 흐름들의 예들 뿐 아니라, 유기 전계 효과 트랜지스터들 및 비정질 산화물 전계 효과 트랜지스터들과 같은 전계 효과 트랜지스터들을 제조하는데 사용될 수 있는 프로세스 흐름들의 예들이 제공되며, 여기서 게이트 산화물들은 본 발명의 특정 실시예들에 따른 양극 산화에 의해 형성된다. 그러나 본 발명은 설명된 프로세스 흐름들에 제한되지 않는다. 본 발명의 방법은 기술분야의 당업자에 의해 공지된 다른 프로세스 흐름들에서 또한 사용될 수 있다.
도 2a 및 2b는 유기 전계 효과 트랜지스터는 제조하기 위한 프로세스 흐름을 예시하며, 여기서 게이트 유전체 층은 일 실시예에 따른 방법을 사용하여 형성된다. 프로세스 시퀀스는 다음을 포함한다:
- 기판(10), 예를 들어, 유리 기판 상에서 양극 산화될 수 있는 연속하는 금속 층(20)의 증착(단계 (a)). 금속은 금속의 산화 전위가 물의 산화 전위보다 낮은 경우, 그리고 물과의 반응이 발생하지 않는 경우 양극 산화될 수 있다;
- 금속 층의 양극 산화, 이에 의하여 양극 산화된 금속 층(21)의 상단 상에 금속 산화물 층(30)을 포함하는 적층물을 형성하고, 양극 산화된 금속 층(21)은 최초 금속 층(20)에 비해 감소된 두께를 갖는다(단계 (b));
- 예를 들어, 리소그래피에 의한 패터닝된 포토레지스트 층(50)의 제공, 이에 의해 게이트 마스크를 형성한다(단계 (c));
- 마스크로서 패터닝된 포토레지스트 층(50)을 사용하고, 금속 산화물에 대한 것보다 금속에 대해 실질적으로 더 높은 에칭 속도를 갖는 습식 에칭제를 사용하여 금속 산화물 층(30) 및 금속 층(21)을 에칭하여, 단계 (d)에 예시된 바와 같이 금속 산화물 층의 언더에칭을 초래한다. 포토레지스트 층(50) 및 언더에칭된 금속 산화물 층(31)의 중량은 금속 산화물 층의 오버행잉 부분들의 접힘을 초래하여, 단계 (e)에 예시된 바와 같이 기판에 접촉하는 금속 산화물 층(31)을 초래한다. 접힘은 바람직하게는 패터닝된 금속 층(22)을 완전히 둘러싸는 폐쇄된 캐비티들(40)의 형성을 초래한다;
- 포토레지스트 층(50)의 제거(단계 (f));
- 패터닝된 포토레지스트 층(51)의 제공, 그에 의하여 소스 및 드레인 마스크를 형성한다(단계 (g));
- 소스 및 드레인 콘택들을 형성하기 위한 금속 층(25)(예를 들어, Au)의 증착단계 (h)) 및 리프트 오프(lift off), 이에 따라 소스 콘택(26) 및 드레인 콘택(27)을 갖는 단계 (l)에 도시된 바와 같은 구조물이 초래된다;
- 금속 표면 및/또는 유전체 층 표면의 선택적인 표면 처리;
- 단계 (j)에 도시된 바와 같은 패터닝된 유기 반도체 층(60)의 증착.
실험들이 수행되었으며, 여기서 유기 전계 효과 트랜지스터들이 도 2a 및 2b에 예시되는 프로세스 흐름에 따라 제조되었다. 기판 상에서, 100 nm 두께의 Al 층이 진공 증발에 의해 형성되었다. 다음으로, Al 층은 K2 구연산(HK2O4P · 3H2O) 용액 및 K3 구연산(C6H5K3O7 · H2O)을 포함하는 용액, 즉, 일산 칼륨 2염기 3수화물 및 구연산 칼륨 3염기 일수화물을 포함하는 구인산염들의 혼합물인 용액의 0.05 M를 포함하는 전해질에서 양극 산화되었다. 분자비 HK2O4P 대 C6H5K3O7는 1/1이다. 양극 산화 프로세스는 2개 스테이지들에서 수행되었다. 제1 스테이지에서 0.07 mA/cm2의 정전류가 사용되었고, 전압은 30 V까지 선형적으로 증가되었다. 제2 스테이지에서, 전압은 30 V에서 일정하게 유지되었으며, 전류 0.006 mA/cm2까지 지수적으로 감소되었다. 제2 스테이지는 금속 산화물 층의 증가된 밀도 및 증가된 품질(핀홀들의 충진)을 초래한다. 이 2-스테이지 프로세스는 Al2O3 층에서 Al 층의 상단 부분의 변형을 초래하였고, 여기서 Al2O3 층의 두께는 50 nm였다. 다음으로, 패터닝된 포토레지스트 층은 포토리소그래피에 의하여 Al2O3 층 상에 제공되었다. 이것에는 비율 (77:19:4)로 인산(H3P04), 질산(HN03 )) 및 아세트산(CH3COOH)의 혼합물을 포함하는 습식 에칭제들(VWR로부터의 PES 77-19-04(phosphoric acid etchant))을 사용하는, 습식 에칭 단계가 후속된다. 에칭은 50℃의 온도에서 210초 동안 수행되었다. 포토레지스트 층을 제거한 이후에, 다른 패터닝된 포토레지스트 층이 소스 및 드레인 마스크를 형성하기 위하여 포토리소그래피에 의해 제공되었다. 소스 및 드레인 콘택들(핑거(finger)들)을 형성하기 위하여 30 nm 두께 Au 층이 증발에 의해 제공되었으며, 리프트-오프 단계가 수행되었다. 다음으로, 적어도 30 분 동안 에탄올에서 펜타플루오로벤텐티올(Pentafluorobenzenethiols) 0.01 M 용액으로 구조물을 담그는 것(dipping) 및 30 분 동안 60 ㎕ 펜틸트리클로로실란(PETS)으로 60 ℃에서 진공 오븐에서 베이킹하는 것을 포함하는, 표면 처리 단계가 수행되었다. 최종적으로 30 nm 두께 펜타센 유기 반도체 층이 68℃의 기판 온도에서의 열적 증발에 의해 제공되었다.
도 3은 그것의 상단 상에 양극 산화된 Al203 층을 갖는 그리고 양극 산화된 Al203 층의 상단 상에 소스 콘택 및 드레인 콘택을 갖는 패터닝된 Al 층을 포함하는, 이 구조물의 상부도를 보여주는 광학적 현미경 사진이다. 구조물의 유곽이 도 4에 도시된다. Al 층이 Al203 층보다 작은 패턴을 갖는 것이 관찰될 수 있어, 금속 산화물 층의 언더에칭의 증거가 된다. 도 3에 기반하여, 이 예에서, 언더에칭의 양은 약 2.3 마이크로미터 내지 4.7 마이크로미터 범위에 있는 것으로 결론내려질 수 있다. 언더에칭의 이러한 스케일은 산화물 층의 두께보다 훨씬(약 46 내지 94배 만큼) 더 크고, 이는 도 5의 횡단면 TEM 사진에서 볼 수 있는 크랙들 없이 산화물 층의 적당한 구부러짐을 제공한다.
도 6은 도 3에 도시된 트랜지스터의 전달 특성을 도시한다. 이 트랜지스터는 반도체 층으로서 펜타센을 포함한다. 실선은 드레인 대 소스 전류에 대응한다. 점선은 게이트 대 소스 전류에 대응한다. X-축은 게이트 전압을 선언한다(give). 이 트랜지스터는 저전압 동작, 높은 전하 캐리어 이동도 및 0 V에 가까운 온셋 및 쓰레숄드 전압들을 갖는 우수한 전기적 특성들을 나타낸다. 트랜지스터 채널 폭(W)과 길이(L) 사이의 W/L 비율은 5000/10 ㎛/㎛이다; 절연체(주석들)의 두께는 50 nm이다; 절연체의 유전상수(εr 또는 er)는 9이다; 전압 드레인 대 소스(VDS)는 -2V이다; 채널이 생성되는 장력(tension)(VT)은 0.5V이다; 전하 캐리어 이동도(μ)는 9.42x10-2 cm2/(V.s)이다; 턴 온 전류(Ion)는 1.0x10-8 A이다; 턴 온 전압(Von)은 0.7 V이다; 서브-쓰레숄드 경사(S-1)는 0.23 V/decade이다. 더욱 중요하게는, 도 6의 점선은 게이트와 소스-드레인 핑거들 사이를 통과하는 전류가 없음을 보여주는 게이트 대 소스 전류이며, 일 실시예에 따른 접혀진 금속 산화물로 인해, (i) 양극 산화에 의하여 형성되는 금속 산화물이 훌륭한 유전체 품질을 나타내는 것, (ii) 게이트 전극이 효율적으로 소스 및 드레인 콘택들로부터 전기적으로 절연되는 것을 확인한다.
도 7a 및 7b는 비정질 산화물 전계 효과 트랜지스터를 제조하기 위한 프로세스 흐름을 예시하며, 여기서 게이트 유전체 층은 일 실시예에 따른 방법을 사용하여 형성된다. 비정질 산화물 반도체를 사용할 때, 프로세스는 단일 패터닝 단계에서 비정질 산화물 반도체 층, 금속 산화물 층 및 금속 층을 패터닝함으로써 추가로 간략화될 수 있다. 그러한 접근법의 장점은 상이한 층들 사이의 인터페이스들이 매우 청결할 수 있다는 것이다. 프로세스 시퀀스는 다음을 포함한다:
- 기판(10), 예를 들어, 유리 기판을 제공(단계 (a));
- 기판(10)상에 양극 산화될 수 있는 연속하는 금속 층(20)의 증착(단계 (b));
- 금속 층의 양극 산화, 그에 의하여 양극 산화된 금속 층(21)의 상단 상에 금속 산화물 층(30)을 포함하는 적층물을 형성하며, 양극 산화된 금속 층(21)은 최초 금속 층(20)에 비해 감소된 두께를 갖는다(단계 (c));
- 단계 (d)에 예시된 바와 같은 금속 산화물 층(30) 상의 비정질 산화물 반도체 층(70)의 증착;
- 예를 들어, 리소그래피에 의한 패터닝된 포토레지스트 층(50)의 제공, 그에 의하여 게이트 마스크를 형성한다(단계 (e));
- 마스크로서 패터닝된 포토레지스트 층(50)을 사용하고, 금속 산화물에 대한 것보다 금속에 대해 더 높은 에칭 속도를 갖는 습식 에칭제를 사용해 비정질 산화물 반도체 층(70), 금속 산화물 층(30) 및 양극 산화된 금속 층(21)을 에칭하여, 단계 (f)에 예시된 바와 같이 금속 산화물 층의 언더에칭을 초래한다. 포토레지스트 층(50), 패터닝된(언더에칭된) 금속 산화물 층(31) 및 패터닝된 산화물 반도체 층(71)의 중량은 금속 산화물 층의 그리고 산화물 반도체 층의 오버행잉 부분들의 접힘을 초래하여, 단계 (g)에 도시된 바와 같이 기판(10)에 접촉하는 금속 산화물 층(31)을 초래한다;
- 포토레지스트 층(50)을 제거(단계 (h));
- 패터닝된 포토레지스트 층(51)을 제공, 그에 의해 소스 및 드레인 마스크를 형성한다(단계 (l));
- 소스 및 드레인 콘택들을 형성하기 위한 금속 층(25)의 증착(단계 (j)) 및 리프트 오프, 그에 의해 소스 콘택(26) 및 드레인 콘택(27)을 갖는 단계 (k)에 도시된 바와 같은 구조물을 초래한다.
도 8, 도 11, 도 12 및 도 13은 일 실시예의 방법에 따라 제조되는 게이트 유전체 층을 갖는 트랜지스터들을 포함하는 전자 회로들을 제조하기 위한 프로세스 흐름들을 예시한다. 그러한 프로세스들은 아래에 놓인 게이트 전극들을 향해 금속 산화물을 관통하는 비아들의 형성을 포함하여, 전기적 콘택이 소스 또는 드레인 전극과 게이트 전극 사이에 제공될 수 있다. 종래 기술의 프로세스들에서, 비아를 형성하는 단계는, 아래에 놓인 게이트 전극이 접촉될 수 있도록, 선택적 에칭제(즉, 게이트 유전체 층을 에칭하고 게이트 전극을 에칭하지 않는 에칭제)를 사용하는 게이트 유전체 층의 부분을 제거하는 단계를 포함한다. 그러나 본 발명의 실시예들에서와 같이 게이트 유전체 층를 형성하기 위하여 게이트 전극 층의 양극 산화를 사용할 때, 아래에 놓인 게이트 전극에 관하여 선택적으로 게이트 유전체 층을 에칭하는 것은 매우 어려울 수 있다. 본 발명의 실시예들에서, 비아들의 형성은 (도 8 및 도 11에 예시된 바와 같은) 에칭-스탑 층의 사용에 기반할 수 있거나 또는 이것은 예를 들어, US 4,087,367에 설명된 바와 같은 에칭제를 사용하여 선택적 에칭 프로세스(도 12 및 도 13)에 기반할 수 있다.
도 8a-c는 비아들의 형성을 위해 에칭 스탑 층을 사용하는, 그리고 일 실시예의 방법에 따라 제조되는 게이트 유전체 층을 갖는 트랜지스터들을 포함하는 유기 전자 회로들을 제조하기 위한 프로세스 흐름을 예시한다. 프로세스 흐름은 다음을 포함할 수 있다:
- 예를 들어 유리 기판과 같은 기판(10)을 제공(단계 (a));
- 기판(10) 상에 패터닝된 포토레지스트 층(52)을 제공, 패터닝된 포토레지스트 층(52)은 에칭 스탑 층이 제공될 필요가 있는 위치들에서 그것이 제거되도록 패터닝된다(단계 (b));
- 단계 (c)에 예시된 바와 같은, 에칭-스탑 층(80)의 증착. 예를 들어, Cr 층이 에칭-스탑 층(80)으로서 사용될 수 있다;
- 리프트-오프 단계를 수행, 단계 (d)에 도시된 바와 같이, 기판(10) 상에 패터닝된 에칭 스탑 층(81)을 포함하는 구조물을 초래한다
- 양극 산화될 수 있는 연속하는 금속 층(20)의 증착(단계 (e));
- 금속 층의 양극 산화, 그에 의하여 양극 산화된 금속 층(21)의 상단 상에 금속 산화물 층(30)을 포함하는 적층물을 형성하고, 양극 산화된 금속 층(21)은 최초 금속 층(20)에 비해 감소된 두께를 갖는다(단계 (f));
- 패터닝된 포토레지스트 층(50)을 제공, 그에 의해 게이트 마스크를 형성한다(단계 (g));
- 마스크로서 패터닝된 포토레지스트 층(50)을 사용하고 금속 산화물에 대한 것보다 금속에 대해 더 높은 에칭 속도를 갖는 습식 에칭제를 사용해 금속 산화물 층(30) 및 금속 층(21)을 에칭하여, 단계 (h)에 예시되는 바와 같이 금속 산화물 층의 언더에칭을 초래한다. 포토레지스트 층(50) 및 패터닝된(언더에칭된) 금속 산화물 층(31)의 중량은 금속 산화물 층의 오버행잉 부분들의 접힘을 초래하여, 기판(10)에 접촉하는 금속 산화물 층(31)을 초래한다. 이것은 포토레지스트 층의 제거 이후의 구조물을 보여주는, 단계 (l)에 예시된다.
- 예를 들어 포토리소그래피에 의해 패터닝된 포토레지스트 층(53)을 제공, 그에 의해 단계 (j)에서 예시되는 바와 같이 비아 마스크를 형성한다. 비아 마스크는 아래에 놓인 패터닝된 에칭 스탑 층(81)이 존재하는 곳에 개구들을 포함한다.
- 마스크로서 패터닝된 포토레지스트 층(53)을 사용하고, 에칭 스탑 층으로서 패터닝된 층(81)을 사용하고, 금속 산화물에 대한 것보다 금속에 대해 더 높은 에칭 속도를 갖는 에칭제를 사용하여, 패터닝된 금속 산화물 층(31) 및 패터닝된 금속 층(22)을 에칭(오버행잉 부분들의 접힘이 후속되는, 언더에칭을 초래). 포토레지스트 층(53)의 제거 이후에, 결과적인 구조물이 단계 (k)에 도시된다.
- 패터닝된 포토레지스트 층(51)의 제공, 그에 의해 소스-드레인 마스크를 형성한다(단계 (l));
- 소스 콘택(26) 및 드레인 콘택(27)을 형성하기 위한 금속 층(예를 들어, Au 층)의 제공 및 리프트 오프, 그에 따라 단계 (m)에 도시된 바와 같은 구조물을 초래;
- 금속 표면 및/또는 유전체 층 표면의 선택적인 표면 처리들.
- 단계 (n)에 도시된 바와 같은 패터닝된 유기 반도체 층(60)의 제공.
실험들이 수행되었으며, 여기서 다수의 트랜지스터들을 포함하는 전자 회로들이 도 8a-c에 예시되는 프로세스 흐름에 따라 제조되었다. 에칭 스탑 층(81)으로서, Cr의 10 nm 두께 층이 증발 및 리프트-오프에 의해 제공되었다. 다음으로, 100 nm 두께 Al 층이 진공 증발에 의해 형성되었고, Al 층이 50 nm 두께 Al203 층을 형성하기 위해, K2 구연산(HK2O4P · 3H2O) 용액 및 K3 구연산(C6H5K3O7 · H2O), 즉, 일산 칼륨 2염기 3수화물 및 구연산 칼륨 3염기 일수화물을 포함하는 구인산염들의 혼합물인 용액의 0.05 M를 포함하는 전해질에서 양극 산화되었다. 분자비 HK2O4P 대 C6H5K3O7는 1 /1이었다. 양극 산화 프로세스는 2개 스테이지들에서 수행되었다. 제1 스테이지에서, 0.07 mA/cm2의 정전류가 사용되었고, 전압은 30 V까지 선형적으로 증가되었다. 제2 스테이지에서, 전압은 30 V에서 일정하게 유지되었고, 전류는 0.006 mA/cm2까지 지수적으로 감소되었다. 이 프로세스는 Al203 층에서 Al 층의 상단 부분의 변형을 초래하였으며, 여기서 Al203 층의 두께는 50 nm였다. 다음으로, 패터닝된 포토레지스트 층은 포토리소그래피에 의하여 Al203 층 상에 제공되었다. 이것에는, 비율(77:19:4)로 인산(H3P04), 질산(HN03 )) 및 아세트산(CH3COOH)의 혼합물을 포함하는 습식 에칭제(VWR로부터의 PES 77-19-04(phosphoric acid etchant))를 사용하는, 습식 에칭 단계가 후속된다. 50℃의 온도에서 210 초 동안 에칭이 수행되었다. 포토레지스트 층의 제거 이후에, 다른 패터닝된 포토레지스트 층이 비아 마스크를 형성하기 위해 포토리소그래피에 의하여 제공되었다. Al203 층 및 Al 층은 그 후, 인산(H3P04), 질산(HN03 )) 및 아세트산(CH3COOH)의 혼합물에서, 비아들이 형성될 필요가 있는 위치들에서 에칭되었다. 에칭은 50℃의 온도에서 210 초 동안 수행되었다. 포토레지스트 층(비아 마스크)의 제거 이후에, 다른 패터닝된 포토레지스트 층이 소스 및 드레인 마스크를 형성하기 위하여 포토리소그래피에 의해 제공되었다. 소스 및 드레인 콘택들을 형성하기 위해, 30 nm 두께 Au 층에 증발에 의해 제공되었으며, 리프트-오프 단계가 수행되었다. 다음으로, 표면 처리 단계가 수행되었고, 표면 처리는 적어도 30 분 동안 에탄올에서 펜타플루오로벤젠티올 0.01 M 용액으로 구조물을 담그는 것 및 30 분 동안 60 ㎕ 펜틸트리클로로실란(PETS)과 함께 60 ℃에서 진공 오븐에서 베이킹하는 것을 포함한다. 최종적으로, 30 nm 두께 펜타센 유기 반도체 층이 68℃의 기판 온도에서 열적 증발에 의해 제공되었다.
도 9는 이 프로세스에 따라 제조되는, 수 개의 트랜지스터들 및 이들 트랜지스터들에 연결되는 비아들을 포함하는 인버터(L=3㎛를 갖는 빅 제로 Vgs 인버터)의 측정된 특징들을 보여준다. 이들 결과들은 일 실시예에서 프로세스 흐름이 트랜지스터 회로들을 제조하는데 적절함을 표시하는, 우수한 작동 인버터를 보여준다.
도 10은 이 프로세스에 따라 제조되는 19 스테이지 오실레이터의 측정된 특징들을 도시한다. 인버터에 비해, 이것은 수십 개의 트랜지스터들 및 트랜지스터들을 연결하기 위한 비아들을 조합하는 더욱 복잡한 회로이다. 이들 결과들은, 일 실시예에서, 프로세스 흐름이 우수한 트랜지스터 수율과 함께 더욱 복잡한 회로들을 제조하는데 또한 적합함을 표시하는, 우수한 작동 오실레이터를 보여준다.
비아들을 형성하기 위하여 에칭 스탑 층을 사용하고, 일 실시예에서의 방법에 따라 형성되는 게이트 유전체 층을 갖는 트랜지스터들을 포함하는 비정질 산화물 반도체들에 기반하여 전자 회로들을 제조하기 위한 프로세스 흐름은 도 11에 예시되는 바와 같이, 다음의 것들을 포함할 수 있다.
- 도 8(a) 내지 도 8(f)에 예시된 바와 같은 프로세스 단계들을 수행.
- 비정질 산화물 반도체 층(70)의 제공(도 11(a));
- 패터닝된 포토레지스트 층(50)의 제공, 그에 의해 게이트 마스크를 형성한다(도 11(b));
- 마스크로서 패터닝된 포토레지스트 층(50)을 사용하고, 금속 산화물에 대한 것보다 금속에 대해 더 높은 에칭 속도를 갖는 습식 에칭제를 사용해, 비정질 산화물 반도체 층(70), 금속 산화물 층(30) 및 금속 층(21)을 에칭하여, 금속 산화물 층의 언더에칭을 초래한다. 포토레지스트 층(50), 패터닝된 비정질 산화물 반도체 층(71) 및 패터닝된 금속 산화물 층(31)의 중량은 금속 산화물 층의 오버행잉 부분들의 접힘을 초래하여, 기판(10)에 접촉하는 금속 산화물 층(31)을 초래한다. 포토레지스트 층(50)의 제거 이후에, 결과적인 구조물이 도 11(c)에 도시된다;
- 예를 들어 포토리소그래피에 의해, 패터닝된 포토레지스트 층(53)을 제공, 그에 의해 도 11(d)에 예시된 바와 같이 비아 마스크를 형성한다. 비아 마스크는 아래에 놓인 패터닝된 에칭 스탑 층(81)이 존재하는 곳이 개구들을 포함한다.
- 마스크로서 패터닝된 포토레지스트 층(53)을 사용하고, 에칭 스탑 층으로서 패터닝된 층(81)을 사용하고, 금속 산화물에 대한 것보다 금속에 대해 더 높은 에칭 속도를 갖는 에칭제를 사용하여, 패터닝된 산화물 반도체 층(71), 패터닝된 금속 산화물 층(31) 및 패터닝된 금속 층(22)을 에칭(오버행잉 부분들의 접힘이 후속되는 언더에칭을 초래). 포토레지스트 층의 제거 이후, 결과적인 구조물이 도 11(e)에 도시된다.
- 패터닝된 포토레지스트 층을 제공, 그에 의해 소스-드레인 마스크(예시되지 않음)를 형성한다;
- 소스 콘택(26) 및 드레인 콘택(27)을 형성하기 위해 금속 층의 제공 및 리프트 오프. 결과적인 구조물은 도 11(f)에 도시된다.
도 12는 비아들을 형성하기 위한 선택적인 에칭을 사용하고, 일 실시예의 방법에 따라 제조되는 게이트 유전체 층을 갖는 트랜지스터들을 포함하는 유기 전자 회로들을 제조하기 위한 프로세스 흐름을 예시한다. 프로세스 흐름은 다음을 포함한다:
- 도 2(a) 내지 도 2(f)에 예시되는 바와 같은 프로세스 단계들을 수행;
- 비아가 형성될 필요가 있는 위치들에서 개구들을 갖는 포토레지스트 층(예시되지 않음)을 제공하고, 패터닝된 금속 산화물 층(31)을 에칭하고 패터닝된 금속 층(22)은 에칭하지 않는 선택적 에칭제를 사용해 에칭 단계를 수행하여, 도 12 (a)에 도시되는 구조물을 초래한다.
- 패터닝된 포토레지스트 층(51)을 제공, 그에 의해 소스-드레인 마스크를 형성한다(도 12(b));
- 도 12(c)에 예시되는 바와 같이 소스 및 드레인 콘택들을 형성하기 위하여 금속 층(51)(예를 들어, Au 층)을 제공, 금속 층은 또한 비아를 충진한다;
- 리프트-오프 단계를 수행하고 그에 의해 소스 콘택(26) 및 드레인 콘택(27)을 형성하여, 도 12(d)에 도시된 바와 같은 구조물을 초래하고, 여기서 비아를 통해 게이트(22)와 드레인 콘택(27) 사이에 전기적 콘택이 만들어진다;
- 금속 표면 및/또는 유전체 층 표면의 선택적인 표면 처리들.
- 도 12(e)에 도시된 바와 같은 패터닝된 유기 반도체 층(60)의 제공.
비아들을 형성하기 위한 선택적 에칭을 사용하고 일 실시예의 방법에 따라 제조되는 게이트 유전체 층을 갖는 트랜지스터들을 포함하는 비정질 산화물 반도체 전자 회로들을 제조하기 위한 프로세스 흐름은 도 13에 예시되는 바와 같이, 다음을 포함할 수 있다.
- 도 7(a) 내지 7(h)에 예시되는 바와 같은 프로세스 단계들을 수행;
- 패터닝된 포토레지스트 층(53)을 제공, 그에 의해 도 13(a)에 예시되는 바와 같이 비아 마스크를 형성한다;
- 패터닝된 산화물 반도체 층(71) 및 패터닝된 금속 산화물 층(31)을 에칭하는 선택적 에칭제를 사용하는 에칭 단계를 수행하여, 도 13(b)에 도시된 바와 같은 구조물을 초래한다;
- 패터닝된 포토레지스트 층을 제공, 그에 의해 소스-드레인 마스크(예시되지 않음)를 형성한다;
- 도 12(c)에 예시되는 바와 같은 소스 및 드레인 콘택들을 형성하기 위하여 금속 층(예를 들어, Au 층)을 제공, 금속 층은 또한 비아를 충진한다; 그리고 리프트-오프 단계를 수행, 그에 의해 소스 콘택(26) 및 드레인 콘택(27)을 형성하여, 도 13(c)에 예시된 바와 같은 구조물을 초래한다.
본 발명의 실시예들에 따른 방법은 또한 저온 프로세싱된 무기 물질들에 적용될 수 있다. 도 14에서 특징지어진 트랜지스터에서, 특징들이 도 6에 도시되는 트랜지스터에 대한 것과 동일한 프로세스 단계들이 사용되었다. 실선은 드레인 대 소스 전류인 한편, 점선은 게이트 대 소스 전류를 나타낸다. X-축은 게이트 전압이다. 도 14의 트랜지스터에 대하여 사용되는 활성 물질은 증발된 펜타센으로부터 상온 스퍼터링된 Ga-ln-Zn-0로 변화되었으며, 기판은 유리 기판으로부터 플라스틱 호일로 변화되었다. 결과들은 도 14에서 관찰될 수 있다. Ga-ln-Zn-0 트랜지스터는 저전압 동작, 상당히 높은 전하 캐리어 이동도 및 0 V에 가까운 온셋 및 쓰레숄드 전압들과 함께 훌륭한 전기적 특성들을 나타내었다: 플라스틱 호일 상의 Ga-ln-Zn-0 트랜지스터에 대한 전하 캐리어 이동도는 0.91 cm2/Vs이었고, 쓰레숄드 전압들은 0.04 V였다. 더욱 중요하게, 도 14의 점선은 접혀진 금속 산화물로 인해, (i) 양극 산화에 의하여 형성되는 금속 산화물이 훌륭한 유전적 품질을 나타내는 것, (ii) 게이트 전극이 효율적으로 소스 및 드레인 콘택들로부터 측면으로 절연되는 것을 확인하는, 게이트와 소스-드레인 핑거들 사이를 통과하는 전류가 없음을 보여주는 게이트 대 소스 전류이다.
하기의 설명은 발명의 특정 실시예들을 상세히 설명한다. 그러나 문장에서 전술한 내용이 얼마나 상세히 나타나는지와 무관하게, 발명은 다수의 방식들로 실행될 수 있음이 인식될 것이다. 발명의 특정 피쳐들 또는 양상들을 설명할 때 특정 용어의 사용은, 용어가 그 용어가 연관되는 발명의 피쳐들 또는 양상들의 임의의 특정한 특징들의 포함으로 제한되도록 본 명세서에서 재-정의되는 것을 내포하도록 취해져서는 안 됨을 유념해야 한다.
상기 상세한 설명이 다양한 실시예들에 적용되는 것으로 발명의 신규한 피쳐들을 도시하고, 설명하고, 지적하였으나, 본 발명의 정신을 벗어나지 않고 예시된 형태의 다양한 생략들, 대체들 및 변경들과 프로세스 또는 디바이스의 세부사항들이 기술분야의 당업자들에 의해 이루어질 수 있음이 이해될 것이다.
Claims (15)
- 절연 기판(10)상의 금속 층(22) 및 상기 금속 층(22)을 덮어씌우는(overlaying) 유전체 층(31)을 포함하는 구조물로서,
상기 유전체 층(31)은 상기 기판(10)에 대향되는 표면에서, 그리고 상기 금속 층(22)의 모든 면(side)들에서, 상기 금속 층(22)을 상기 유전체 층(31)의 환경으로부터 전기적으로 절연시키고, 상기 덮어씌우는 유전체 층(31)은 상기 금속 층(22) 둘레에(around) 폐쇄된 캐비티(closed cavity)들(40)을 규정(define)하는, 구조물. - 제1항에 있어서,
상기 폐쇄된 캐비티들(40)은 상기 금속 층(22)을 완전히 둘러싸는, 구조물. - 제1항 또는 제2항에 있어서,
상기 유전체 층(31)은 상기 금속 층(22)을 구성하는 상기 금속의 양극 산화(anodization)에 의해 획득가능한, 구조물. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 유전체 층(31)은 균일한 두께를 갖는, 구조물. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 유전체 층(31)은 상기 금속 층(22)을 구성하는 상기 금속의 산화물을 포함하는, 구조물. - 제1항 내지 제5항 중 어느 한 항에 따른 구조물을 포함하는 전계 효과 트랜지스터로서,
상기 유전체 층(31) 위에 소스(26) 및 드레인(27) 콘택들이 제공되는, 전계 효과 트랜지스터. - 제6항에 있어서,
상기 소스(26) 또는 상기 드레인(27) 콘택과, 상기 금속 층(22) 사이에 전기적 콘택이 제공될 수 있도록, 상기 유전체 층(31)을 관통하는(through) 비아를 더 포함하는, 전계 효과 트랜지스터. - 제1항 내지 제5항 중 어느 한 항에 따른 하나 또는 그 초과의 구조물들 또는 제6항 또는 제7항에 따른 하나 또는 그 초과의 전계 효과 트랜지스터들을 포함하는, 전자 회로.
- 제1항에 따른 구조물을 제조하기 위한 방법으로서,
a. 절연 기판(10) 상에 연속하는 금속 층(20)을 제공하는 단계;
b. 상기 연속하는 금속 층(20) 상에 유전체 층(30)을 제공하고, 그에 의해 상기 연속하는 금속 층(20, 21)의 상단(top) 상에 연속하는 유전체 층(30)을 형성하는 단계; 및
c. 상기 금속 층(20, 21) 및 상기 유전체 층(30)을 패터닝하는 단계 ― 상기 패터닝하는 단계는 상기 유전체 층(30)보다 실질적으로 더 빠르게 상기 금속 층(20, 21)을 에칭하는 에칭제(etchant)를 이용하는 습식 에칭 단계를 포함하며, 상기 단계 (c)는 단계 (b) 이후에 수행됨 ―
를 포함하는, 구조물을 제조하기 위한 방법. - 제9항에 있어서,
상기 금속 층(20)은 바람직하게 약 3 nm보다 낮은 RMS 조도(roughness)를 갖는, 구조물을 제조하기 위한 방법. - 제9항 또는 제10항에 있어서,
상기 습식 에칭 단계를 수행한 이후에, 상기 패터닝된 유전체 층(31)은 아래에 놓인(underlying) 패터닝된 금속 층(22)의 에지들 위에서 연장되고, 상기 유전체 층(31)의 오버행잉(overhainging) 부분들(32)은 그들이 상기 절연 기판(10)과 접촉하게 되도록 접혀(collapse), 완전히 절연된 아래에 놓인 패터닝된 금속 층(22)을 초래하는, 구조물을 제조하기 위한 방법. - 제9항 내지 제11항 중 어느 한 항에 있어서,
상기 연속하는 금속 층(20) 상에 유전체 층(30)을 제공하는 단계는, 상기 연속하는 금속 층(20)의 상단 부분의 양극 산화를 수행함으로써 상기 연속하는 금속 층(20) 상에 금속 산화물 층(30)을 생성하는 단계를 포함하는, 구조물을 제조하기 위한 방법. - 제12항에 있어서,
상기 양극 산화 프로세스는 2개 스테이지들에서 수행되고, 제1 스테이지에서는, 정전류(constant current)가 사용되고 전압은 특정(certain) 전압까지 선형적으로 증가되며, 제2 스테이지에서는, 전압은 상기 특정 전압에서 일정하게 유지되고 상기 전류는 상기 제1 스테이지에서 사용되는 상기 정전류보다 낮은 값까지 지수적으로(exponentially) 감소되는, 구조물을 제조하기 위한 방법. - 제9항 내지 제13항 중 어느 한 항에 있어서,
상기 금속 층(20, 21)의 에칭 레이트와 상기 유전체 층(30)의 에칭 레이트 간의 비율은 약 10보다 더 크고, 더욱 바람직하게는 약 20보다 더 큰, 구조물을 제조하기 위한 방법. - 제9항 내지 제14항 중 어느 한 항에 있어서,
상기 구조물은 전계 효과 트랜지스터이고, 상기 금속 층(20)을 패터닝하는 것은 게이트 전극(22)을 제공하며, 상기 금속 산화물 층(30)은 게이트 유전체 층(31)이고, 상기 방법은 상기 게이트 유전체 층(31) 위에 소스(26) 및 드레인(27) 콘택을 형성하는 단계들을 더 포함하고, 상기 게이트 유전체 층(31)은 상기 게이트 전극(22)과 상기 소스(26) 및 드레인(27) 콘택들 사이에 전기적 절연을 제공하는, 구조물을 제조하기 위한 방법.
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