KR20130111391A

KR20130111391A - 프로그래밍 가능 하드웨어를 구성하기 위한 통신 시스템 및 그 방법

Info

Publication number: KR20130111391A
Application number: KR1020130033311A
Authority: KR
Inventors: 안드레아스-위르겐 로하쳬크; 토르스텐 후크; 디터 토쓰; 다니엘 드레셔; 미햐엘 쿠너르트; 슈토얀 토도로프
Original assignee: 로베르트 보쉬 게엠베하
Priority date: 2012-03-29
Filing date: 2013-03-28
Publication date: 2013-10-10
Also published as: DE102012205160A1; CN103368802A; FR2988934A1; US20130262610A1

Abstract

본 발명은, 링형으로 형성되고 2개 이상의 서브스크라이버를 포함하는 통신 시스템에 관한 것이다. 서브스크라이버들은 서로 직렬로 연결되고, 하나의 서브스크라이버가 마스터로서, 그리고 나머지 서브스크라이버들은 슬레이브로서 형성되며, 마스터는 하나 이상의 슬레이브로 데이터 패킷을 전송하도록 구성된다. 각각의 슬레이브는 시프트 레지스터를 포함한다. 통신 시스템 내 하나 이상의 서브스크라이버가 프로그래밍 가능 하드웨어 모듈을 포함하고, 통신 시스템 내 하나 이상의 서브스크라이버는 메모리 수단을 포함한다. 프로그래밍 가능 하드웨어 모듈은, 메모리 수단의 데이터의 판독을 통해 구성될 수 있도록 구성된다.

Description

프로그래밍 가능 하드웨어를 구성하기 위한 통신 시스템 및 그 방법{COMMUNICATION SYSTEM AND METHOD FOR CONFIGURING A PROGRAMMABLE HARDWARE}

본 발명은 프로그래밍 가능 하드웨어를 구성 또는 프로그래밍하기 위한 통신 시스템뿐 아니라 그에 대응하는 방법에 관한 것이다.

직렬 인터페이스들은 수많은 네트워크에서 병렬 인터페이스들 대신 사용된다. 그 이유는, 구성 및 연결 기술에 대한 비용의 절감, 예컨대 핀(pin) 개수의 절감, 시스템 디자인의 단순화, 및 복수의 직렬 인터페이스의 동시 활용을 통한 전송 데이터 대역폭의 확장성이다.

이러한 경향은 특히 다양한 직렬 인터페이스 표준을 갖는 소비자 가전(Consumer Electronics)의 분야에서 두드러진다. 상기 표준은 흔히 주변 장치들, 예컨대 하드디스크 또는 디스플레이와의 통신을 위해 이용된다. 그러나 상기 인터페이스들은, 핀 개수의 절감은 고려하지 않더라도, 높은 구현 비용을 요구하는 복잡한 프로토콜을 이용한다. 예컨대 PC의 메인보드 상에서 또는 휴대용 장치의 내부에서 논리 모듈들(IC) 간의 데이터 전송을 위해, 오늘날의 인터페이스들, 예컨대 PCI 익스프레스 또는 퀵패스는 복수의 직렬 데이터 흐름을 묶음으로써 시스템 설계자로 하여금 대역폭의 확장성을 가능하게 한다.

자동차 기술 분야에서는, 제어 유닛들 내에서, 집적 회로(IC, Integrated Circuit)로서 형성될 수 있는 논리 모듈들 간의 데이터 전송을 위해, 직렬 인터페이스들(SPI, Serial Peripheral Interface, 직렬 주변 장치 인터페이스)이 이용된다. 상기 표준은 마스터로서 형성되는 하나의 모듈과 슬레이브들로서 형성되는 여러 모듈들 간의 양방향성 동기 직렬 데이터 전송을 기술한 것이다. 이 경우 인터페이스는 마스터와 일 슬레이브 사이에 3개 이상의 라인을 포함하며, 이는 일반적으로 2개의 데이터 라인과 하나의 클록 라인(clock line)이다. 슬레이브가 복수 개인 경우 상기 모듈들 각각은 마스터의 추가의 선택 라인을 필요로 한다. SPI 인터페이스는 데이지 체인(Daisy-Chain) 또는 버스 토폴로지(bus topology)의 실현을 가능하게 한다.

몇몇 경우에 SPI 인터페이스는, 오늘날의 안전 임계적 애플리케이션, 예컨대 ESP의 실시간 요건에 따르기 위해 시간 임계적 구동 신호를 전송하기에는 부적합하다. SPI 인터페이스로는 주로 진단 및 상태 정보의 교환만이 이루어질 뿐이다. 시간 임계적 구동 신호들은, 일반적으로 액추에이터들의 구동 모듈과 관련한 비용이 높은 타이머 유닛들 및/또는 고유(proprietary) 인터페이스들, 및/또는 센서 평가 회로들을 이용하여 전송된다.

버스 토폴로지 형태의 SPI 인터페이스의 적용 시, 데이터 전송률이 상대적으로 높은 경우에는, 전자기적 호환성의 악화로 인해 신호 무결성이 점차 더 악화되고 높은 간섭 영향이 발생한다. 나아가 송신 신호만이 클록 신호와 동기 전송되는 데 반해, 수신 신호의 위상 동기 전송은 슬레이브 내 내부적인 지연 시간에 의해 데이터 전송률이 높은 경우 점차 어려워지면서 데이터 전송에서 오류를 야기할 수 있다.

데이지 체인 토폴로지에서, 즉 링 토폴로지에서의 SPI 인터페이스 적용에서는, 매우 높은 대기 시간(latency time)이 발생하며, 그로 인해 상기 형태는 오늘날 자동차 제어 유닛에서 효율적으로 이용될 수 없다.

DE 10 2010 041427로부터는 공지된 통신 시스템에 비해서 분명한 장점을 가진 통신 시스템이 공지되었다. 상기 통신 시스템은 링형으로 (바람직하게는 데이지 체인 토폴로지로) 형성되어 둘 이상의 서브스크라이버를 포함하며, 이들 서브스크라이버는 서로 직렬로 (바람직하게는 점 대 점 연결을 통해) 연결된다. 서브스크라이버들의 하위에는 하나의 마스터 및 하나 이상의 슬레이브가 위치한다. 슬레이브들 각각은 시프트 레지스터, 바람직하게는 1비트 시프트 레지스터를 포함한다. 그럼으로써, 일 비트의 최소 지연 조건에서, 통신 시스템을 통해, 다시 말해 링을 통해 서브스크라이버 간에 데이터를 전송할 수 있다.

수십 년 전부터 프로그래밍 가능한 논리 모듈들(예: 필드 프로그래밍 가능 게이트 어레이, Field Programmable Gate Array, FPGA)은 견본품 제작에서부터 중간 크기의 양산 제품까지를 위해 이용되어오고 있다. 이 경우 프로그래밍 가능한 논리 회로는 구성에 의해 기능적으로 형성되는데, 다시 말하면 메모리 소자들 내 내용들의 변경이 하드웨어의 기능을 제어한다. 구성을 위한 데이터는 메모리 모듈들(예: 플래시 메모리)로부터 판독되어 FPGA로 공급된다. 상기 과정은 FPGA 자체에 의해 제어되거나(마스터 모드), 외부 컨트롤러(예: 마이크로컨트롤러, 추가의 프로그래밍 가능 모듈)에 의해 초기화되어 실행된다(슬레이브 모드).

종래 기술에 따라서는 구성 데이터(비트열)가 직렬 인터페이스(직렬 주변 장치 인터페이스, SPI)를 통해, 또는 병렬 데이터 전송에 의해 메모리로부터 판독된다. 외부 컨트롤러의 경우에 데이터는 이어서 FPGA 제조 업체 고유의 인터페이스를 통해 FPGA에 기록된다. 이 경우 하나 이상의 클록 라인(Clock), 데이터 라인(Data) 및 확인 응답 라인(Acknowledge 또는 Ready)이 필요하다. 이후 추가의 컴포넌트들(예: 제2 메모리 또는 복수의 FPGA)이 상기 전송 라인에서 이용된다면, 라인들은 몇 배로 증가되어야 한다.

US 7,265,578 B1으로부터는 예컨대 SPI 및 JTAG를 통한 인-시스템 프로그래밍(In-System-Programming)을 위한 방법이 공지되었다. US 7,554,357 B2에서는 데이지 체인 시스템의 서브스크라이버들의 효율적인 프로그래밍이 개시된다.

본 발명은 독립 청구항 제1항에 따른 통신 시스템을 기반으로 한다. 상기 통신 시스템은 우선 링형으로 (바람직하게는 데이지 체인 토폴로지로) 형성되고 서로 직렬로 (바람직하게는 점 대 점 연결을 통해) 연결되는 둘 이상의 서브스크라이버를 포함한다. 이 경우 하나의 서브스크라이버는 바람직하게 마스터로서 형성되고 나머지 서브스크라이버들은 슬레이브로서 형성된다. 마스터로서는 특히 마이크로컨트롤러, 논리 모듈 및 FPGA를 생각해볼 수 있고, 슬레이브들은 바람직하게는 기능성 출력단으로서 형성될 수 있다. 그 외에도 마스터는 하나 이상의 슬레이브로 데이터 패킷을 전송하도록 형성되며, 각각의 슬레이브에 하나의 시프트 레지스터가 제공되고, 이 시프트 레지스터를 통해 데이터 패킷이 자리 이동된다. 상기 통신 시스템은, 서브스크라이버 당 2개의 핀/신호만을 소요하는 전송 모드를 가능하게 하며, 그 외에도 전송 경로에 추가의 모듈을 투입할 수 있게 한다. 본 발명에 따라서는 통신 시스템 내 하나 이상의 서브스크라이버가 프로그래밍 가능 하드웨어 모듈(예: FPGA)이고, 통신 시스템 내 하나 이상의 서브스크라이버는 메모리 모듈이다. 이 경우 프로그래밍 가능 하드웨어 모듈은, 메모리 모듈의 데이터의 판독을 통해 구성될 수 있도록 형성된다.

또한, 본 발명은 방법 관련 독립 청구항에 따른 방법을 기반으로 한다. 프로그래밍 가능 하드웨어 모듈의 구성을 위해 복수의 서브스크라이버가 링형 통신 시스템 내에 배치될 수 있고 서로 직렬로 연결될 수 있다. 바람직하게는 하나의 서브스크라이버는 마스터로서 구비되고 나머지 서브스크라이버들은 슬레이브로서 구비된다. 마스터는 데이터 패킷들을 하나 이상의 슬레이브로 전송하고, 이때 데이터 패킷들은 슬레이브들 내에서 시프트 레지스터를 통해 이동한다. 그런 다음 통신 시스템의 서브스크라이버의 프로그래밍 가능 하드웨어 모듈은 통신 시스템의 서브스크라이버의 데이터의 판독을 통해 구성된다.

이러한 통신 시스템 또는 상기 통신 시스템에서 실행되는 구성 방법으로부터 프로그래밍 가능 하드웨어 모듈들을 구성하기 위한 공지된 통신 시스템들에 비해서 수많은 장점이 도출된다. 예컨대 상기 통신 시스템은 상기 모듈의 구성을 위해 매우 적은 개수의 라인(거의 2개부터 가능함)을 포함하며, 이런 점은 특히 시스템이 더 복잡합 경우에 상당한 노동력 및 비용 절감을 달성할 수 있다. 또한, 구성 체인 내 각각의 추가 모듈은 1개의 라인만 더 발생시킨다. 또한, 본 발명은 FPGA를 위한 가변 구성 체인의 해체도 가능하게 한다. SPI를 통한 구성에 비해서, 서브스크라이버가 2개 이상인 경우에도 더 높은 데이터 전송률이 달성될 수 있으며, 그 외에 데이터 전송률 및 전자기적 호환성이 동일한 조건에서도 더 긴 라인 경로도 가능하다. 또한, 구성 데이터 라인들은 본원에서는 작동 중에 데이터 전송의 추가 목적을 위해서도 추가로 이용될 수 있다. 또한, 데이터 링 내 고정 위치를 갖지 않는 플로팅 구성 컨트롤러(Config-Master)를 포함하는 통신 시스템도 제안된 통신 시스템으로 가능하다.

추가의 장점들은 종속 청구항들에 기술된다.

구성 내지 프로그래밍의 제어는 제안된 통신 시스템에서 매우 유연하게 구현될 수 있으며, 예컨대 특정한 구성 마스터에 전송될 수 있으며, 구성될 또는 프로그래밍될 하드웨어 모듈을 포함하는 서브스크라이버에도 전송될 수 있다.

공지된 시스템들에 비해서 매우 적은 라인 개수를 바탕으로 하는 특별한 효율성 장점은, 링형 통신 시스템의 경우, 상기 통신 시스템이, 특히 복수의 서브스크라이버 상에 분포되는 방식으로 복수의 메모리 수단이 제공되거나, 또는 특히 복수의 서브스크라이버에 분포되는 방식으로 복수의 프로그래밍 가능 하드웨어 모듈이 제공되는 구성에 이용될 때 확인된다. 그에 상응하게 효율성 이득은 복수의 메모리 수단뿐 아니라 구성되거나 프로그래밍될 복수의 하드웨어 모듈을 포함하는 시스템들에서 특히 높다.

구성 내지 프로그래밍을 제어하는 마스터는 시스템 내에 영구적으로 잔존할 수 있거나 (그리고 구성에 따라 예컨대 다른 기능들을 담당할 수 있거나), 구성 단계에서만 시스템에서 이용될 수 있고 구성 단계 이후에는 링으로부터 제거될 수 있으며, 그런 다음 상기 링은 다시 폐쇄된다. 그럼으로써 구성 마스터의 유연한 이용이 가능하며, 그럼으로써 예컨대 다양한 하드웨어 모듈의 구성을 위한 구성 마스터는 다양한 링 시스템에서 항상 다시 이용될 수 있게 된다.

도 1은 링형의 직렬 통신 시스템을 도시한 도이다.
도 2는 프로그래밍 가능 하드웨어 모듈을 구비한 마스터와 메모리 수단들을 구비한 슬레이브를 포함하여 프로그래밍 가능 하드웨어 모듈을 구성하도록 구성된 통신 시스템을 도시한 도이다.
도 3은 구성 마스터를 포함하여 프로그래밍 가능 하드웨어 모듈을 구성하도록 구성된 통신 시스템을 도시한 도이다.
도 4는 프로그래밍 가능 하드웨어 모듈들을 구비한 복수의 서브스크라이버를 포함하여 프로그래밍 가능 하드웨어 모듈을 구성하도록 구성된 통신 시스템을 도시한 도이다.
도 5는 메모리 모듈을 구비하는 2개의 서브스크라이버를 포함하여 프로그래밍 가능 하드웨어 모듈을 구성하도록 구성된 통신 시스템을 도시한 도이다.
도 6은 프로그래밍 가능 하드웨어 모듈을 구성하도록 구성된 통신 시스템을 구성 단계에서 도시한 도이다.
도 7은 프로그래밍 가능 하드웨어 모듈을 구성하도록 구성된 통신 시스템을 구성 단계 이후에 도시한 도이다.

우선 본 발명의 기초가 되는 직렬 및 링형 통신 시스템을 전술한다. 통신 시스템의 서브스크라이버로서는 하나 이상의 슬레이브, 특히 이산형 논리 모듈(ASIC)뿐 아니라, 마스터, 특히 하나 이상의 슬레이브를 점검 내지 개회로 및/또는 폐회로 제어하기 위한 마이크로컨트롤러와 같은 논리 모듈이 제공된다. 이 경우 높은 데이터 전송률을 갖는 논리 모듈들 상에, 다시 말해 마이크로컨트롤러들 및/또는 ASIC들 상에 간단하면서도 경제적인 구현이 가능해지며, 상기 유형의 구현은 인쇄 회로 기판상의 소수의 연결 라인과 논리 모듈의 소수의 핀으로, 다시 말하면 저비용의 구성 및 연결 기술로 실현될 수 있다.

서브스크라이버들은 링 토폴로지 형태의 통신 시스템 내에 배치되며, 그럼으로써 서브스크라이버들은 최소 개수의 핀을 이용한 점 대 점 연결에 의해 연결될 수 있다. 링 토폴로지에서는 가장 느린 서브스크라이버가 버스 속도를 결정한다. 경우에 따라서는 여러 링에서 서브스크라이버들의 통합 또는 그룹화가 이루어질 수 있으며, 본 발명에 따른 통신 시스템의 그 자체로 완성된 실시예로서의 상기 링들 각각에서는 본 발명에 따른 방법의 실시예가 실행될 수 있다. 복수의 기능 그룹이 하나의 제어 유닛에 통합되어 있다면, 예컨대 하나의 마이크로컨트롤러가 여러 기능 유닛의 하나 이상의 ASIC와 통신한다면, 각각의 기능 그룹들은 일반적으로 각각 독립된 링 시스템을 이용한다.

마이크로컨트롤러는 일반적으로 마스터로서의 역할을 수행하며, 그로 인해 버스 중재는 요구되지 않는다. 따라서 마스터는 마스터-슬레이브 개념이기도 한 오늘날의 SPI 프로토콜에 상응하게 이른바 폴링(polling)을 통해 슬레이브들에 주기적으로 질의할 수 있다.

SPI 표준에 상응하게 동기식 데이터 전송이 이루어질 수 있다. 그러나 데이터와 클록에 대해 독립된 라인들이 요구되지는 않는다. 제공되는 인터페이스는 데이터 신호의 내부에서 클록의 부호화된 전송을 제공하며, 예컨대 8B/10B 부호화, 맨체스터 부호화 또는 밀러 부호화 내지 변형 주파수 변조를 제공한다. 그 결과로, 데이터 전송률이 낮은 경우, 서브스크라이버 당 선행 서브스크라이버 및 후행 서브스크라이버로 향하는 각각 하나씩의 라인을 포함하는 단 2개의 핀만 제공된다. 높은 데이터 전송률은 서브스크라이버 당 선행 서브스크라이버와 후행 서브스크라이버로 향하는 각각 2개의 라인을 포함하는 4개의 핀을 이용한 차동 전송을 제공한다. 클록 정보의 부호화된 전송에 의해서는, 비용 절감 외에도, 서브스크라이버들 간의 전송 경로 상에서 클록과 데이터 간에 지연이 발생하지 않을 수 있다. 시스템 클록은 마스터에 의해 사전 결정되고 모든 슬레이브들은 자신의 국소적 클록 복구 모듈, 예컨대 위상 고정 루프(phase lock loop)를 통해서, 또는 메시지 신호에 대해 상응하게 동기되는 오버 샘플링(oversampling)에 의해 동기화된다.

전송 개시 시점의 초기화 동안에 마스터는, 데이터 패킷들을 송신하는 제1 인터페이스에서 출발하여, 동기화 신호, 예컨대 중간 프레임 심벌을 예컨대 링으로서 형성된 통신 시스템 내 제1 슬레이브로 송신한다. 제1 슬레이브, 다시 말해 수신기의 시스템 클록이 마스터와 같은 위상이 되면, 곧바로 후속하는 슬레이브로 동기화 신호의 전송이 개시된다. 상기 절차는 통신 시스템 전체를 통해서 계속된다. 예컨대 링으로서 형성된 통신 시스템 내 모든 슬레이브의 동기화가 이루어진 이후에는, 마스터 내 수신기, 통상적으로는 데이터 패킷을 수신하는데 이용되는 제2 인터페이스도 적응될 수 있다. 링을 통한 데이터 프레임 또는 빈 프레임(empty frame)의 전송 시 마스터 내 미지의 지연과, 이와 결부되는, 고유 시스템 클록에 대한 위상 오프셋을 바탕으로, 초기화의 최종 단계에서는 마스터 내에서도 위상 추적이 실행된다. 마스터의 수신기 내 위상도 추적된 후에는 모든 서브스크라이버가 동일 위상이 되어, 이제 데이터 패킷들을 동기 전송할 수 있다.

지속적인 신규 동기화를 통해 슬레이브들 내 클록 복구 모듈들의 주파수 변동을 방지하기 위해서, 데이터와 그와 더불어 데이터 패킷들의 연속적인 전송은 이른바 연속 작동 모드에서 이용될 수 있다. 그럼으로써 우선은, 데이터 패킷의 시작 시 동기화 패턴을 위해, 연속적인 전송(이른바 연속 전송 모드, Continuous Transmission Mode)에 비해서 패킷 지향 전송(이른바 버스트 전송 모드, Burst Transmission Mode)의 경우 요구되는 백로그(backlog)가 생략된다. 연속적인 동기화 가능성을 통해, 슬레이브들은, 공지된 시스템들의 경우 일반적으로 통신 인터페이스 외에도 추가로 공급되어야만 하는 추가의 시스템 클록도 필요로 하지 않는다. 그 결과로 추가의 라인 및 핀이 절약될 수 있다. 선택에 따라, 연속 작동 모드는 전자기적 호환성 특성의 향상을 위해 확산 스펙트럼 방법의 이용 내지 스펙트럼 확산을 제공한다. 또한, 비록 결과적으로는 마스터에서 슬레이브들로 시스템 클록의 전송을 위해 추가의 라인이 요구될 수도 있긴 하지만, 패킷 지향 전송(이른바 버스트 전송 모드)의 적용도 가능하다.

추가의 구현예에 따라서, 통신에 관여하는 서브스크라이버들은 시프트 레지스터들을 포함한다. 이 경우 시프트 레지스터들의 자동 클록킹(automatic clocking)이 이루어지며, 클록 복구 모듈에 의해서 마이크로컨트롤러로서 형성되는 마스터의 시간 축(time base)에 대한 클록이 복구된다. 시프트 레지스터는 상기 클록의 클록 신호와 함께 자동으로 데이터를 전송한다. 비트들은 개별적으로 처리될 수 있기 때문에, 서브스크라이버 별로 최소 대기 시간의 비트 기간이 달성될 수 있다. 그에 따라 데이터 패킷이 메시지와 함께 링에 의해 전송될 때까지 발생하는 대기 시간이 짧음으로써, 통신 시스템의 실시간 용량(real time capability)이 보장될 수 있다. 그 외에도, 하나 이상의 클록만큼의 메시지의 최소 지연을 통해, 각각의 서브스크라이버 내에서 레벨 및/또는 시간과 관련하여 작용할 수 있는 신호 처리, 다시 말하면 이른바 비트 정형(bit reshaping)이 이루어진다.

통신 시스템 내에서는 서브스크라이버들의 주소 지정이 바람직하게는 별도의 선택 신호를 통해서가 아니라, 데이터 프레임 또는 빈 프레임으로 형성된 데이터 패킷의 내부에서의 주소 지정을 통해 이루어진다. 연속적인 데이터 흐름에서 주소 필드를 검출하기 위해서, 구성 시 데이터 패킷의 시작 심벌 및 종료 심벌에 상응하는 중간 프레임 심벌이 삽입된다.

또한, 중간 프레임 심벌은 데이터 프레임의 프리앰블(preamble)로서 고려될 수 있으며, 이로써 슬레이브들은 당면한 데이터들로 동기화될 수 있다. 이를 통해서 프레임의 동기화가 이루어지는데, 그 이유는 각각의 서브스크라이버에게 중간 프레임 심벌 이후에 항상 데이터가 전송된다는 사실이 공지되기 때문이다. 중간 프레임 심벌은 가변 데이터 길이의 실현을 위해서도 이용될 수 있다.

마스터는 주소 지정을 통해 슬레이브들을 호출하고, 상응하는 명령어들을 통해 데이터를 기록 또는 판독할 수 있다.

전술한 인터페이스로는 상이한 프레임 길이들 간의 전환이 실행될 수 있다. 고정된 프레임 길이가 선택되는 경우에 한해서, 상황에 따라 대형 프레임 내에서 소형 데이터 패킷들이 전송될 수 있다. 이런 경우 더미 데이터(dummy data)를 이용한 데이터 프레임의 충전이 요구된다. 가변 프레임 길이도 마찬가지로 실현될 수 있으며, 이때 슬레이브들 내 데이터 레지스터들의 길이는 서로 독립적일 수 있는데, 그 이유는 관련이 없는 데이터 프레임들은 각각 전달되기만 하기 때문이다.

가변 프레임 길이들의 경우에 슬레이브들은 빈 프레임을 통해 상기 슬레이브로부터 사용자 데이터가 전송되어야 한다는 요건을 이용하여 마스터에 시그널링할 수 있으며, 이에 따라 상기 사용자 데이터는 이어서 마스터에 의해 적절한 길이의 데이터 프레임의 송신을 통해 수집된다.

슬레이브는 빈 프레임을 통해 링 내의 위치에 상응하게 자신의 주소를 할당다. 빈 프레임은 마스터에 의해 주소값 0x00으로 송신되며, 각각의 슬레이브는 값 0x01만큼 주소값을 증가시키고 수신된 값을 자체의 주소 레지스터 내에 저장한다. 그에 따라 빈 프레임의 송신과 더불어 간접적인 주소 할당이 이루어진다. 링 내의 위치에 상응하게 슬레이브는 빈 프레임 내에서 슬레이브 자체에 할당된 인터럽트 비트를 수정할 수 있고, 그에 따라 마스터로 인터럽트 요청을 전송할 수 있다.

빈 프레임을 통해 슬레이브는 인터럽트, 예컨대 소프트 인터럽트를 마스터로 송신할 수 있으며, 마스터는 그 다음 주기에서 적합한 데이터 프레임을 슬레이브로 송신할 것을 대기할 수 있다. 상기 데이터 프레임은 슬레이브들의 설정된 할당 심벌 및 주소를 포함한다. 데이터 프레임의 내용에는 예컨대 재차 레지스터를 판독하기 위한 명령어가 존재할 수 있으며, 이에 따라 슬레이브는 이어서 데이터 프레임 내에 존재하는 정보를 복사한다.

상기와 같은 통신 버전의 경우 시그널링을 트리거링하기 위해, 통신 시스템 내 슬레이브의 위치에 따라서 슬레이브의 우선순위 설정이 이루어진다. 이 경우 인터페이스의 구성에서 슬레이브는 슬레이브 자체에 할당된 비트의 설정을 통해 시그널링을 마스터로 전송할 수 있다. 중간 프레임 심벌 및 할당 심벌 이후에는, 통신 시스템 내 서브스크라이버로서의 슬레이브 개수에 상응하게 비트의 개수가 뒤따르며, 이 비트의 개수는 적어도 인터럽트를 트리거링할 수 있는 통신 시스템 내 서브스크라이버의 개수, 일반적으로 슬레이브의 개수와 같다. 그에 따라서, 마스터로부터 데이터를 수신만 하고 상기 마스터로 메시지를 공급하지 않는 서브스크라이버들은 인터럽트 능력을 보유하지 않으며, 그 결과 빈 프레임을 무시한다. 그에 따라 상기 유형의 서브스크라이버들의 경우 빈 프레임 내에 인터럽트 비트가 제공되지 않아도 된다. 인터럽트 능력이 있는 서브스크라이버에 의해 인터럽트가 트리거링되어야 하는 경우에 한해서, 상기 서브스크라이버는 자체에 할당된 비트를 설정한다. 이후 인터럽트 실행의 우선순위 설정은 마스터(마이크로컨트롤러)에서 이루어질 수 있다.

또 다른 구현예에 따라서 오류 보정도 마찬가지로 추가될 수 있다. 통신 시스템이 링형으로 형성되는 경우에, 상기 통신 시스템은 링 토폴로지를 바탕으로, 마스터가 링을 통한 전송 이후에 마스터 자체에 의해 원래 송신된 메시지와 수신된 메시지를 비교하고, 그에 따라 오류가 없는 전송인지, 또는 오류가 있는 전송인지의 여부를 추론할 수 있다. 일반적으로 질의에 대한 응답은, 시스템의 더욱 나은 용량 활용도를 보장하기 위해, 슬레이브들로부터 직접 마스터로 송신된다. 대체되는 방식으로, 슬레이브의 응답은, 현재의 SPI 통신의 구성에 상응하게, 상기 슬레이브에 주소 지정된 후속하는 데이터 패킷으로 이루어질 수 있다. 선택에 따라, 주기적 중복 점검(CRC, Cyclic Redundancy Check)이 체크섬 방법으로서 실행되거나, 데이터 프레임 내 패리티 검사가 추가될 수 있으며, 수신하는 서브스크라이버는 자체의 응답이 끝날 때 수신을 확인 응답한다(Acknowledge).

선택에 따라, 데이터의 전송은, 통상적으로 데이터 프레임으로 제공되고 송신기, 즉 마스터로부터 출발하여 링을 통해 완전하게 전송되는 데이터를 포함하는 메시지가, 후속 데이터 프레임의 송신이 이루어지기 이전에, 마스터 내에서 다시 복호화되는 방식으로 이루어질 수 있다. 또한, 대체되는 방식으로, 데이터에서 연속적인 비트열이 선택될 수 있으며, 다시 말하면 후속 데이터 프레임의 송신은 이전 메시지의 수신 이후에 비로소 이루어지는 것이 아니라 바로 이어서 이루어진다. 이런 경우에 프로토콜 내에서는 중재를 통해서, 슬레이브의 소프트 인터럽트가 교차 주소 지정의 경우 마스터에 의해 정확하게 처리되는 점, 다시 말하면 여전히 슬레이브의 소프트 인터럽트가 처리되기 이전에 마스터가 슬레이브를 활성화하는 점이 보장된다. 상기 시나리오는 허용되면서도, 전술한 비트 전송 계층의 구성에 어떠한 영향도 미치지 않는다.

선택에 따라서, 수신된 데이터, 예컨대 센서 데이터를 메모리에 직접 기록하기 위해서, 마스터 내 추가의 논리 모듈의 구현이 이루어진다. 또한, 슬레이브의 폴링이 자동화될 수 있다. 그럼으로써 소프트웨어 상호 작용이 감소하며, 이런 점은 중앙 처리 유닛(CPU)의 부하를 경감시킨다. 추가로 ASIC들(슬레이브들)의 레지스터들은 마이크로컨트롤러(마스터)의 메모리에 투과적으로(transparent) 저장될 수 있다. 가능한 HW 모듈들은 종래 기술로부터 DMA, 트랜스퍼 유닛, 또는 메시지 박스로도 공지되어 있다.

서브스크라이버를 위해 본 발명의 범주에서 제공되는 인터페이스는 자동차 분야에서의 적용을 위해 사용될 수 있다. IIC(인터 집적 회로) 및 SPI(직렬 주변 장치 인터페이스)와 같은 공지된 표준에 상응하게, 언급한 인터페이스도 마찬가지로 범용으로 이용될 수 있으며, 그에 따라 자동차 분야나 제어 유닛(ECU)에서의 이용으로만 국한되지는 않는다.

본 발명에 따른 통신 시스템은, 전술한 방법의 모든 단계를 실행하도록 형성된다. 이 경우 상기 방법의 개별 단계들은 통신 시스템의 개별 컴포넌트들, 통상적으로 서브스크라이버들에 의해서도 실행될 수 있다. 또한, 통신 시스템의 기능이나, 통신 시스템의 개별 컴포넌트들의 기능은 방법의 단계들로서 실현될 수 있다. 그 외에도, 방법의 단계들은 통신 시스템의 하나 이상의 컴포넌트의 기능, 또는 전체 통신 시스템의 기능으로서 실현될 수 있다.

프로그래밍 가능 하드웨어 모듈들, 특히 FPGA들의 구성을 위해서는 직렬 전송 모드가 선택된다. 전송 라인은 (앞서 설명한 것처럼) 링 구조로서 구성된다. 클록은 앞서 설명한 것으로 별도로 전송되는 것이 아니라, 데이터 신호 내에 포함된다. 데이터는 클록과 함께 연속해서 모든 서브스크라이버로 송신된다. 서브스크라이버들은 링 내에서 데이터를 서브스크라이버에서 서브스크라이버로 통과시킨다. 데이터 전송의 링 구조를 통해서 여기서는 특히 명확한 확인 응답 라인도 생략된다. 링 내에서의 데이터 전송은 순방향 또는 역방향으로, 양방향(duplex) 또는 반양방향(half-duplex)으로도 가능하다.

도 1에는 대응하는 링형 통신 시스템이 간단한 실시예로 도시되어 있다. 상기 통신 시스템은 하나의 마스터(1) 및 슬레이브들(2-4)을 포함한다. 마스터(1)는 레지스터(11) 및 클록 수단(12)을 포함한다. 슬레이브들(2, 3, 4)은 시프트 레지스터(21, 31, 41)를 각각 포함한다. 그 외에도 나머지 슬레이브들(2 및 3)을 대표하는 방식으로, 더욱 상세하게 도시된 슬레이브(4)에 대해 클록 복구 수단(42)이 도시되어 있으며, 이 클록 복구 수단을 통해 마스터(1)의 클록 수단(12)의 클록이 복구될 수 있다. 데이터 시스템에서 전송되는 데이터 패킷들을 포함하는 데이터 흐름(5)은 화살표로 도시되어 있다. 도 1에 도시된 것처럼, 슬레이브들(2, 3, 4) 내에서 데이터 흐름은 시프트 레지스터들(21, 31, 41)을 통해 이동한다. 상기 시프트 레지스터는 바람직하게는 1비트 시프트 레지스터이며, 그럼으로써 데이터 흐름(5)에 대해 각각 1개 비트의 매우 짧은 지연이 발생하게 된다.

도 2에는 2개의 라인만을 포함하여 프로그래밍 가능 하드웨어 모듈을 구성 또는 프로그래밍하기 위한 통신 시스템의 제1 실시예가 도시되어 있다. 여기서 통신 시스템은 2개의 서브스크라이버(201 및 202)만을 포함한다. 서브스크라이버(201)는 클록 수단(12)과 레지스터(11)를 포함하는 통신 시스템의 마스터이다. 본 실시예에서 마스터(201)는 마찬가지로 (명확하게 도시되지 않은) 프로그래밍 가능 하드웨어 모듈, 특히 FPGA도 포함한다. 제2 서브스크라이버(202)는 슬레이브이며 본 실시예에서는 (명확하게 도시되지 않은) 메모리 수단들을 포함한다. 서브스크라이버(201)의 프로그래밍 가능 하드웨어 모듈은, 서브스크라이버(202)의 메모리 수단들의 데이터의 판독을 통해 구성될 수 있도록 구성된다. 본 실시예에서 서브스크라이버(201)는 마스터이며 그에 따라 구성을 제어한다. 데이터 흐름(5)은 여기서도 화살표로 도시되어 있다.

도 3에는 여기서는 3개의 라인을 포함하여 프로그래밍 가능 하드웨어 모듈을 구성 또는 프로그래밍하기 위한 통신 시스템의 추가의 가능한 구성이 도시되어 있다. 서브스크라이버(301)는 통신 시스템의 마스터이면서 클록 수단(12) 및 레지스터(11)를 포함한다. 두 슬레이브(302 및 303)는 시프트 레지스터들(21 및 31)을 포함한다. 본 구성에서 슬레이브(302)는 (명확하게 도시되지 않은) 프로그래밍 가능 하드웨어 모듈을 포함한다. 슬레이브(303)는 (명확하게 도시되지 않은) 메모리 수단들을 포함한다. 마스터(301)는 슬레이브(303)의 메모리 수단의 데이터를 판독하는 것을 통해 서브스크라이버(302)의 프로그래밍 가능 하드웨어 모듈을 구성 또는 프로그래밍하기 위한 수단을 포함하는 구성 마스터로서 구성된다. 다시 말하면, 본 구성의 경우, 프로그래밍 가능 하드웨어 모듈을 포함하는 서브스크라이버(302)나 메모리 수단들을 포함하는 서브스크라이버(303)가 마스터로서 제공되는 것이 아니라, 독립된 구성 마스터가 제공된다. 데이터 흐름(5)은 여기서도 화살표로 도시되어 있다.

다양한 서브스크라이버들에서 복수의 프로그래밍 가능 하드웨어 모듈이 구성되어야 한다면(예컨대 생산에서 공장 구성 시에, 또는 시스템 내 FPGA가 복수 개인 경우), 이는, 제안된 통신 시스템에서, 신규 서브스크라이버마다 하나의 다중 라인만을 이용하여 특히 효율적으로 실현된다. 도 4에는 레지스터(11)와 클록 수단(12)을 포함하여 마스터로서 기능하는 서브스크라이버(401)뿐 아니라, 시프트 레지스터들(21-61)을 포함하여 슬레이브들로서 설치되는 서브스크라이버들(402-406)이 도시되어 있다. 데이터 흐름(5)은 여기서도 화살표로 도시되어 있다. 본 실시예에서, 슬레이브들(403-405)은 (명확하게 도시되지 않은) 프로그래밍 가능 하드웨어 모듈들을 포함한다. 슬레이브(402)는 (명확하게 도시되지 않은) 메모리 수단들을 포함한다. 본 실시예에서 서브스크라이버(401)는 도 3의 서브스크라이버(301)에 상응하게 구성 마스터로서 구성된다. 그리고 상기 서브스크라이버(401)는 서브스크라이버(402)의 메모리 수단의 데이터를 판독하는 것을 통해 서브스크라이버들(403-406)의 프로그래밍 가능 하드웨어 모듈들 중에서 하나, 복수 개, 또는 모두를 구성 또는 프로그래밍할 수 있는 수단들을 포함한다.

마찬가지로 통신 시스템은 특히 바람직하게는 링형 통신 시스템의 하나 이상의 추가 서브스크라이버의 하나 이상의 프로그래밍 가능 하드웨어 모듈을 구성 또는 프로그래밍하기 위한 데이터를 보유한 메모리 수단들을 포함하는 복수의 서브스크라이버로 실현될 수 있다. 이는, 예컨대 신뢰성 또는 안전성의 이유에서, 예컨대 메모리 수단들 중 복수의 메모리 수단에 구성을 위해 필요한 데이터를 중복 저장하는 것을 통해 바람직할 수 있다. 상기 실시예는 도 5에 도시되어 있다. 여기서 서브스크라이버(501)는 레지스터(11) 및 클록 수단(12)을 포함하는 마스터로서 구성되며, 그 외에도 (명확하게 도시되지 않은) 프로그래밍 가능 하드웨어 모듈을 포함한다. 나머지 두 서브스크라이버(502 및 503)는 시프트 레지스터들(21 및 31)을 구비하고 그 외에 각각 (명확하게 도시되지 않은) 메모리 수단들도 포함한다. 데이터 흐름(5)은 여기서도 화살표로 도시되어 있다. 본 실시예에서, 프로그래밍 가능 하드웨어 모듈을 포함하는 서브스크라이버(501)는, 여기서도, 서브스크라이버(502) 및/또는 서브스크라이버(503)의 메모리 수단으로부터 데이터를 판독하는 것을 통해서, 구비된 프로그래밍 가능 하드웨어 모듈의 구성을 제어한다. 도시된 실시예에 대체되는 방식으로, 각각 메모리 수단들을 포함하는 복수의 서브스크라이버는 공동의 IC(회로) 상에서 실현될 수 있으며, 그에 따라 IC는 복수의 메모리 수단을 포함할 수 있다. 또한, 하나의 서브스크라이버가 복수의 메모리 수단을 포함할 수도 있다.

일반적으로, 도 4 및 5에 도시된 두 변형예와 관련하여, 설명한 링형 통신 시스템 내에서, 메모리 수단들을 구비한 복수의 서브스크라이버뿐 아니라 프로그래밍 가능 하드웨어 모듈을 구비한 복수의 서브스크라이버를 포함하는 모든 가능한 변형예가 가능하다. 바로 상기와 같이 더욱 복잡한 시스템의 경우, 기재한 통신 시스템은 공지된 시스템들에 비해서 (매우 적은 데이터 라인을 바탕으로) 특히 자원 효율적이다.

지금까지 설명한 도들에서는, 프로그래밍 가능 하드웨어 모듈을 포함하는 서브스크라이버가 마스터로서 기능하거나, 또는 특정한 서브스크라이버가 구성 마스터로서 구성되는 구성들이 도시되었다. 또한, 제안된 통신 시스템에서는, 마스터 기능이 변경될 수도 있다. 대응하는 통신 시스템은 도 6과 도 7에 도시되어 있다.

도 6에는 통신 시스템이, 서브스크라이버(601)가 특정한 구성 마스터로서 구성되는 구성 단계로 도시되어 있다. 상기 서브스크라이버는 레지스터(11)와 클록 수단(12)을 포함한다. 추가의 서브스크라이버(602)는 시프트 레지스터(31)와 (명확하게 도시되지 않은) 메모리 수단들을 포함하며, 서브스크라이버(603)는 시프트 레지스터(41)와, 클록 수단(612)과, (명확하게 도시되지 않은) 프로그래밍 가능 하드웨어 모듈을 포함한다. 추가의 서브스크라이버들이 링 내에 존재할 수 있지만, 도 6에는 설명한 3개의 서브스크라이버를 포함하는 절개 부분만이 도시되어 있다. 서브스크라이버들은 통신 링크(605)를 통해 서로 연결되며, 상기 통신 링크를 통해서는 데이터 흐름이 이동할 수 있다. 파선으로 도시된 섹션은 폐쇄되지 않았거나 본 구성 단계에서 존재하지 않는 연결을 식별 표시한다. 도시된 구성 단계에서 서브스크라이버들(602 및 603)이 슬레이브로서 기능하며, 구성 마스터(601)는 서브스크라이버(602)의 메모리 수단의 데이터를 판독하는 것을 통해 서브스크라이버(603)의 프로그래밍 가능 하드웨어 모듈의 구성 내지 프로그래밍을 제어한다.

도 7에는 도 6에 상응하는 링형 통신 시스템의 절개 부분이 구성 단계 이후의 이후 단계로 도시되어 있다. 서브스크라이버들(701-703)은 도 6의 서브스크라이버들(601-603)에 상응하며, 레지스터들(11, 21, 31) 및 클록 수단(12)은 각각 도 6의 대응하는 레지스터 및 클록 수단이며, 마찬가지로 통신 링크(705)는 도 6의 605에 상응한다. 도 6과 다르게, 서브스크라이버(701)는 더 이상 링형 통신 시스템 내에 배치되지 않으며(파선으로 도시되어 있음), 그에 따라 통신 시스템의 마스터로서도 기능하지 않는다. 본 단계에서 마스터 기능은 (명확하게 도시되지 않은) 프로그래밍 가능 하드웨어 모듈을 포함하는 서브스크라이버(703)에서 담당한다. 그에 따라, 본 단계에서도, 특정한 구성 마스터(701)를 통해 제어될 뿐 아니라, 서브스크라이버(703)를 통해서도 제어되는 구성이 가능하다. 구성 내지 프로그래밍은 다시 서브스크라이버(703)의 메모리 수단들의 데이터를 판독하는 것을 통해 이루어질 수 있다. 여기서도 상기 절개 부분에 도시되어 있지 않은 추가의 서브스크라이버들이 링형 통신 시스템 내에 제공될 수 있다.

다시 말해, 구성 컨트롤러 내지 구성 마스터를 시스템 내에 지속적으로 구비하지 않고자 한다면, 데이터 링 내에 포함된 컨트롤러를 통해 프로그래밍 가능 하드웨어 모듈, 특히 FPGA를 구성하고, 구성 이후에 상기 컨트롤러를 제거할 수 있다. 링은 (예컨대 땜납 점퍼를 통해, 또는 데이터 링의 전송을 통해) 완벽하게 다시 폐쇄될 수 있다. 다시 말해 구성을 위한 마스터는 고정되게끔 정의되지 않아도 되며, 작동 중에 마스터는 변경될 수 있다. 또한, 링 내 마스터의 위치도 그에 상응하게 변경될 수 있다.

컨트롤러의 제거에 대체되는 방식으로, 컨트롤러는 구성 단계 이후에도 링 내에 잔존할 수 있고, 그 링 내에서 예컨대 또 다른 구성을 담당할 수도 있다(다기능 어댑터). 마스터로서, 그에 따라 구성 컨트롤러로서는, 기본적으로 이를 위해 구성되는 모든 서브스크라이버가 데이터 링 내 자체의 위치와 무관하게 그 역할을 수행할 수 있다.

도 1 내지 도 7에 도시된 통신 시스템은 앞서 설명한 링형 직렬 통신 시스템에 상응하게 형성된다. 데이터의 통신, 서브스크라이버들의 주소 지정 등은 마찬가지로 상술한 실시예들에 상응하게 이루어진다. 이 경우 모든 실시예에 대해 서브스크라이버들은 도들에 도시된 것처럼 각각 단일의 IC에 의해 실현될 수 있거나, 또는 대체되는 방식으로 통신 시스템의 복수의 서브스크라이버 또는 모든 서브스크라이버가 공동의 IC에서 실현될 수 있다.

도시된 모든 실시예에서는, 프로그래밍 가능 하드웨어 모듈 내지 이 하드웨어 모듈을 포함하는 서브스크라이버를 메시지를 통해 대기 또는 슬리핑 모드로 전환하고, 상기 수신기에 대한 추가의 메시지를 통해 다시 재활성화시킬 수 있다.

제안된 인터페이스는 구성 컨트롤러 및/또는 프로그래밍 가능 하드웨어 모듈의 자유롭게 프로그래밍되는 인터페이스일 수 있다. 또한, 인터페이스는 고정되게끔 반도체 회로로서 구현될 수 있고, 구성 컨트롤러 및/또는 프로그래밍 가능 하드웨어 모듈 내에 포함될 수 있다. 구성 인터페이스는 정상 작동 중에 정상적인 데이터 인터페이스로 이용될 수 있다.

Claims

서로 직렬로 연결된 2개 이상의 서브스크라이버(201, 202)를 포함하며 링형으로 형성된 통신 시스템이며, 하나의 서브스크라이버(201)가 마스터로서 형성되고 나머지 서브스크라이버들(202)은 슬레이브로서 형성되며, 상기 마스터는 하나 이상의 슬레이브로 데이터 패킷을 전송하도록 형성되고, 각각의 슬레이브에 시프트 레지스터(21)가 제공되는, 통신 시스템에 있어서,
상기 통신 시스템 내 하나 이상의 서브스크라이버(201)는 프로그래밍 가능 하드웨어 모듈을 포함하고, 상기 통신 시스템 내 하나 이상의 서브스크라이버(202)는 메모리 수단을 포함하며, 프로그래밍 가능 하드웨어 모듈은 상기 메모리 수단의 데이터의 판독을 통해 구성될 수 있도록 형성되는 것을 특징으로 하는, 통신 시스템.
제1항에 있어서, 상기 프로그래밍 가능 하드웨어 모듈은 프로그래밍 가능한 논리 회로를 포함하는, 통신 시스템.
제1항에 있어서, 상기 프로그래밍 가능 하드웨어 모듈을 포함하는 서브스크라이버(201)가 마스터인, 통신 시스템.
제1항에 있어서, 상기 프로그래밍 가능 하드웨어 모듈을 포함하는 서브스크라이버가 슬레이브인, 통신 시스템.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 마스터가 구성을 제어하는, 통신 시스템.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 링형 통신 시스템 내 복수의 서브스크라이버가 프로그래밍 가능 하드웨어 모듈들을 포함하는, 통신 시스템.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 링형 통신 시스템 내 복수의 서브스크라이버가 메모리 수단들을 포함하는, 통신 시스템.
프로그래밍 가능 하드웨어 모듈을 구성하기 위한 방법이며, 2개 이상의 서브스크라이버(201, 202)가 링형 통신 시스템 내에 배치되어 서로 직렬로 연결되고, 하나의 서브스크라이버(201)는 마스터로서, 그리고 나머지 서브스크라이버들(202)은 슬레이브로서 구비되며, 마스터는 하나 이상의 슬레이브로 데이터 패킷들을 전송하며, 상기 데이터 패킷들은 슬레이브들 내에서 시프트 레지스터를 통해 이동되며, 상기 통신 시스템의 서브스크라이버(201)의 프로그래밍 가능 하드웨어 모듈은 상기 통신 시스템의 서브스크라이버(202)의 메모리 수단의 데이터의 판독을 통해 구성되는, 프로그래밍 가능 하드웨어 모듈의 구성 방법.
제8항에 있어서, 상기 프로그래밍 가능 하드웨어 모듈을 포함하는 서브스크라이버가 마스터로서 구성을 제어하는, 프로그래밍 가능 하드웨어 모듈의 구성 방법.
제8항에 있어서, 구성 단계에서 마스터는 링형 통신 시스템 내에 배치된 구성 모듈에 의해 실현되어 구성을 제어하는, 프로그래밍 가능 하드웨어 모듈의 구성 방법.
제10항에 있어서, 구성 단계 이후에 구성 모듈은 링형 통신 시스템으로부터 제거되고, 상기 링형 통신 시스템의 또 다른 서브스크라이버가 마스터로서 기능하는, 프로그래밍 가능 하드웨어 모듈의 구성 방법.