KR20130108133A - 박막 트랜지스터, 그 제조 방법 및 전자 기기 - Google Patents

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Abstract

채널층의 (222)면이 캐리어 이동 방향과 대략 평행한, 빅스바이트 구조를 갖는 결정계 산화물 반도체로 이루어진 채널층을 포함하는 박막 트랜지스터가 본 명세서에 개시된다.

Description

박막 트랜지스터, 그 제조 방법 및 전자 기기{THIN FILM TRANSISTOR, MANUFACTURING METHOD OF THE SAME AND ELECTRONIC EQUIPMENT}
본 발명은 박막 트랜지스터, 그 제조 방법 및 전자 기기에 관한 것이며, 더 구체적으로, 결정계 산화물 반도체로 제조된 박막 트랜지스터 및 그 제조 방법 및 상기 박막 트랜지스터를 이용한 전자 기기에 관한 것이다.
최근, 디스플레이 크기 및 프레임 속도가 급격히 증가하고 있다. 또한, 최근에는 3차원(3D) 디스플레이의 개발 경쟁이 진행중이다. 이러한 배경 가운데, 디스플레이의 화소 스위칭 소자로서 사용되는 박막 트랜지스터(TFTs)의 고성능화가 필요불가결하게 되고 있다.
특히, 상기 TFT로서 사용하기 위한 TFT인, 채널층으로서 수소화 비정질 실리콘(a-Si:H)을 사용한 a-Si:H TFT는 성능 측면에서 그 한계에 도달하고 있다. 따라서, 차세대 TFT 재료를 개발하기 위한 노력이 빠르게 진행중이다(Hideo Hosono, Solid State Physics 9, Vol.44, No.523, p.621 (2009) 참조). 이 가운데, 특히 투명 비정질 산화물 반도체(transparent amorphous oxide semiconductor, TAOS) 재료 및 인듐(In)계 TAOS가 유망한 재료로 주목받고 있다. TAOS는, 저온에서 성막될 수 있고 성막 후에 레이저 어닐링과 같은 단계가 필요하지 않으므로, 저가이며 대면적 상에 사용하기에 적합한 것으로 알려져 있다. 실제로, 아직 개발 단계이기는 하나 37인치 디스플레이(LCD) 및 12.1인치 유기EL 디스플레이에 TAOS TFT를 사용한 것이 보고되었다(J.K.Jeong et al., Soc. Inf. Display Digest 39, 1(2008) 및 M.-C. Hung et al., TAOS 2010 참조).
하지만, 상기 TAOS TFT를 실용화하기 위해서는 신뢰성을 향상시킬 필요가 있다. 즉, TAOS는 구성 원자 중의 하나인 산소(O)가 매우 쉽게 분리(split off)되는 문제가 있다. TAOS로부터의 산소 분리의 결과로서 산소 결핍이 발생할 경우, 임계 전압(Vth)의 시프트(shift)와 같은 특성 변동이 발생하는 것이 알려져 있다. 또한, 점점 더 높아지는 선명도 및 프레임 속도 때문에, TAOS에 의해 수득된 10 cm2/Vs까지의 이동도를 초과하는 30 cm2/Vs 이상의 고이동도가 요구되기 시작하였다.
이러한 문제점들을 해결하기 위해, In계 TAOS 막 형성 후의 어닐링 및 In계 TAOS 막 상에 보호막을 형성하는 것을 포함하는 접근법이 사용된다. 하지만, 이들 접근법으로는 TFT 특성 변동을 완전히 억제하기가 어렵다. 기본적으로는, In계 TAOS 막에서 불안정한 결합(bond)을 가능한 정도까지 제거하는 것이 필요한 것으로 고려된다. 또한, 이동도를 향상시키기 위해 InGaZnO 이외의 재료가 탐색된다.
TFT 채널층으로 InZnO 및 InGaZnO4와 같은 결정계 재료를 사용하는 것이 최근에 보고되었다(일본 특허 공개 공보 제2008-311342호 및 제2011-142310호 참조). 상기 결정계 재료를 사용하는 TFT는 TAOS TFT에 비해 특성 변동이 감소될 것으로 기대된다. 그 이유는 In2O3계 재료에서의 캐리어 전도가 5s 궤도에 의해 결정되므로, 상기 TFT는 입계 산란에 의한 영향을 더 적은 정도로 받는 것으로 생각되기 때문이다(Transparent Conductive Film Technology Compiled by the 166th Commission of Transparent Oxide Photoelectron Materials, the Japan Society for the Promotion of Science 참조). 하지만, 현재까지 TFT 특성의 변동은 아직 완전하게 억제되지 않았다.
상술한 내용을 고려하여, 고이동도, 최소 특성 변동 및 고 신뢰성을 제공하는 결정계 산화물 반도체로 제조된 박막 트랜지스터, 및 그 제조 방법을 제공하는 것이 바람직하다.
상술한 바와 같은 우수한 박막 트랜지스터를 이용한 고성능 전자 기기를 제공하는 것이 또한 바람직하다.
본 발명의 실시예에 따르면, 채널층을 포함하는 박막 트랜지스터가 제공된다. 채널층은 빅스바이트(bixbyte) 구조를 갖는 결정계 산화물 반도체로 이루어진다. 채널층의 (222)면은 캐리어 이동 방향에 대략 평행하다.
또한, 본 발명의 다른 실시예에 따르면, 채널층의 (222)면이 캐리어 이동 방향에 대해 대략 평행하도록 채널층을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조 방법이 제공된다. 채널층은 빅스바이트 구조를 갖는 결정계 산화물 반도체로 이루어진다.
또한, 본 발명의 또 다른 실시예에 따르면, 박막 트랜지스터를 갖는 전자 기기가 제공된다. 박막 트랜지스터는 채널층을 포함한다. 채널층은 빅스바이트 구조를 갖는 결정계 산화물 반도체로 이루어진다. 채널층의 (222)면은 캐리어 이동 방향에 대해 대략 평행하다.
본 발명에서, 빅스바이트 구조를 갖는 결정계 산화물 반도체는 C-형 희토류 구조, 즉 산화 스칸듐 구조를 가질 수 있고 불순물로 도핑될 수 있다. 상기 결정계 산화물 반도체는 빅스바이트 구조를 갖는 각종 산화물 재료군(M2O3(M은 금속)로 나타내는 조성을 가짐) 중에서 필요에 따라 선택된다. 더 구체적으로, 상기 산화물 재료 중에는 Dy2O3, Er2O3, Eu2O3, Gd2O3, Ho2O3, In2O3, La2O3, Lu2O3, β-Mn2O3, Nd2O3, Pr2O3, Sc2O3, Sm2O3, Tb2O3, Tl2O3, Tm2O3, Y2O3 및 Yb2O3가 있다. 불순물로 도핑된 상기 산화물 재료 중에는 Ti로 도핑된 In2O3(In2O3:Ti), Sn으로 도핑된 In2O3(ITO) 및 Nd로 도핑된 Y2O3(Y2O3:Nd)가 있다. 상기 결정계 산화물 반도체는 다결정 또는 단결정이다. 상기 결정계 산화물 반도체로 이루어진 채널층의 (222)면은 금속 원자만 배열된 결정면이다.
채널층의 캐리어 이동도는 30 cm2/Vs 이상인 것이 바람직하다. 이 경우, 채널층의 (222)면과 캐리어 이동 방향에 의해 형성된 평균 각도는 30 cm2/Vs 이상의 이동도를 제공하도록 선택된다. 여기서, 용어 "평균 각도"는, 결정계 산화물 반도체가 다결정인 경우 결정립들 간의 결정 배향(crystal orientation) 차이로 인해 (222)면과 캐리어 이동 방향에 의해 형성된 각도가 결정립마다 변화하므로, 결정립들에 대한 상기 각도를 평균한 것을 지칭한다. 결정계 산화물 반도체가 다결정이고, 결정면이 결정립들 간에 서로 대략 일치하는 경우, 결정립의 결정축이 면내(in-plane) 회전으로 인해 벗어나는 경우에도, 결정립계에 있어서 캐리어의 전도에 관계된 금속-대-금속 결합(예를 들어, In-In 결합)이 용이하게 형성될 것으로 생각된다. 결정계 산화물 반도체가 단결정인 경우, 상기 단결정의 금속 원자만이 배열되는 결정면 및 캐리어 이동 방향에 의해 평균 각도가 형성된다. (222)면과 캐리어 이동 방향에 의해 형성된 평균 각도는 바람직하게는, 예를 들어, 0°이상 및 25 °이하이고, 더 바람직하게는 0°이상 및 10°이하이다.
박막 트랜지스터는 채널층, 게이트 절연막 및 게이트 전극이 기판 상 및 그 위에 기재된 순으로 적층된 톱(top) 게이트 박막 트랜지스터, 또는 게이트 전극, 게이트 절연막 및 채널층이 기판 상 및 그 위에 기재된 순으로 적층된 보텀(bottom) 게이트 박막 트랜지스터일 수 있다. 톱 게이트 박막 트랜지스터에서, 채널층은 바람직하게는, 균일한 조성을 갖고 어떤 불순물도 포함하지 않는 비정질 절연막을 개재시켜 기판 위에 제공된다. 비정질 절연막의 재료로서, AlOx(x는, 예를 들어 1.2 이상 및 1.8 이하임), GaOx(x는, 예를 들어 1.2 이상 및 1.8 이하임), YOx(x는, 예를 들어 1.2 이상 및 1.8 이하임) 및 LaOx(x는, 예를 들어 1.2 이상 및 1.8 이하임)와 같은 산화물을 사용할 수 있다. 또한, 동일한 목적으로 AlN과 같은 질화물도 또한 사용할 수 있다. 상기 비정질 절연막 대신에, 와이드 밴드갭을 갖는 결정막, 및 바람직하게는 균일한 조성을 가지며 어떤 불순물도 포함하지 않는 결정막을 사용할 수 있다. 상기 결정막으로서 사용될 수 있는 재료 중에는, Al2O3, Ga2O3, Y2O3, La2O3 및 AlN이 있다. 한편, 채널층 상에 제공된 게이트 절연막은 비정질 또는 결정성일 수 있다. 그 재료는, SiOx(x는 예를 들어, 1.8 이상 및 2.2 이하이고, SiO2도 포함됨) 및 SiNx(x는, 예를 들어 1.1 이상 및 1.6 이하이고, Si3N4도 포함됨) 및 AlOx(x는, 예를 들어 1.2 이상 및 1.8 이하이고, Al2O3도 포함됨) 뿐만 아니라, 와이드 밴드갭을 갖는 임의의 다른 재료일 수 있다. 하지만, 바람직하게는, 비정질 SiOx, SiNx 및 AlOx 막이 사용된다.
기본적으로, 결정계 산화물 반도체가 형성되고 다른 공정들이 수행되는 온도를 기판이 견딜 수 있기만 하면, 어떤 종류의 기판이라도 박막 트랜지스터를 제조하는데 사용할 수 있으며, 기판의 종류는 필요에 따라 선택된다. 상기 기판은 투명하거나 불투명할 수 있다. 투명 기판의 재료는 필요에 따라 선택되지만, 예를 들어, 석영, 사파이어 및 유리와 같은 투명 무기 재료 및 각종 투명 플라스틱을 사용할 수 있다. 투명 플라스틱 기판은 플렉시블 투명 기판으로 사용된다. 투명 플라스틱 중에는 폴리에틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트, 폴리카보네이트, 폴리스티렌, 폴리에틸렌, 폴리프로필렌, 폴리페닐렌 설파이드, 폴리비닐리덴 플루오라이드, 아세틸셀룰로스, 브롬화 페녹시, 아라미드류, 폴리이미드류, 폴리스티렌류, 폴리아릴레이트류, 폴리술폰류 및 폴리올레핀류가 있다. 불투명 기판으로서는, 예를 들어 실리콘 기판이 사용된다.
박막 트랜지스터의 제조 방법에서, 결정계 산화물 반도체로 이루어진 채널층의 형성 중에 결정화를 촉진하기 위해, 적어도 산소를 포함하는 분위기에서 채널층을 형성하는 것이 바람직하다. 또한, 채널층 형성 후에 결정화를 추가로 촉진하기 위해, 바람직하게는, 적어도 산소를 포함하는 분위기에서 어닐링을 수행할 수 있다. 또한, 톱 게이트 박막 트랜지스터를 제조하는 경우, 양호한 결정 배향을 갖는 채널층을 형성하기 위해, 비정질 절연막, 및 바람직하게는 단일 조성을 갖는 비정질 절연막을 기판 상에 먼저 형성한 다음, 연속적으로 그 상부에 채널층을 형성한다. 또한, 바람직하게는, 채널층 상에 게이트 절연막으로서 SiOx 또는 AlOx 막을 형성한다.
전자 기기는, 하나 또는 둘 이상의 박막 트랜지스터를 이용하는 각종 전자 기기일 수 있고, 기능성 및 용도는 상관없이 휴대용 및 거치형 기기 모두를 포함한다. 전자 기기의 구체적인 예 중에는 LCD 및 유기 EL 디스플레이와 같은 디스플레이, 카메라, 휴대폰, 모바일 디바이스, PC, 게임기, 차량 장착 디바이스, 가전 제품 및 공업용 제품이 있다.
(222)면, 즉 채널층의 금속 원자만이 배열된 결정면과 캐리어 이동 방향이 상술한 바와 같이 서로 대략 평행하는 경우, 캐리어는 (222)면에서 고속으로 전도되어 캐리어 이동도를 대폭 향상시키는데 기여한다. 또한, 채널층은 빅스바이트 구조를 갖는 결정계 산화물 반도체로 이루어져 박막 트랜지스터 특성의 변동을 최소화하고 고 신뢰성을 제공한다.
본 발명은 고 이동도, 최소 특성 변동 및 고 신뢰성을 제공하는 결정계 산화물 반도체로 이루어진 박막 트랜지스터를 제공한다. 이런 우수한 박막 트랜지스터를 사용함으로써 고성능의 전자 기기를 구현하는 것이 가능하다.
도 1은 제1 실시예에 따른 박막 트랜지스터를 예시하는 단면도이고;
도 2는 제1 실시예에 따른 박막 트랜지스터에서 채널층의 (222)면과 캐리어 이동 방향에 의해 형성된 각도를 설명하기 위한 개략도이고;
도 3은 제2 실시예에 따른 박막 트랜지스터를 예시하는 단면도이고;
도 4는 In2O3 막의 결정성을 평가하기 위해 사용되는 시료를 예시하는 단면도이고;
도 5는 In2O3 막에 대해 수행된 X-선 회절 결과를 예시하는 개략도이고;
도 6은 In2O3 결정의 구조를 예시하는 개략도이고;
도 7은 In2O3 결정의 In 원자만이 배열된 (222)면 내의 전자 전도를 설명하기 위한 개략도이고;
도 8a 및 도 8b는 고 해상도 투과형 전자 현미경 이미지를 예시하는 도면 대용 사진이고;
도 9는 In2O3 막의 (222)면과 캐리어 이동 방향에 의해 형성된 평균 각도와 이동도 간의 관계를 예시하는 개략도이고;
도 10은 In2O3:Ti 막에 대해 수행된 X-선 회절 결과를 예시하는 개략도이다.
본 발명을 실시하기 위한 모드(이하, 실시예로 지칭함)에 대한 설명을 하기에 제시하고자 한다. 설명은 하기 순서로 제시될 것임이 주목되어야 한다.
1. 제1 실시예(박막 트랜지스터 및 그 제조 방법)
2. 제2 실시예(박막 트랜지스터 및 그 제조 방법)
<1. 제1 실시예>
[박막 트랜지스터]
도 1은 제1 실시예에 따른 박막 트랜지스터를 예시한다. 이 박막 트랜지스터는 톱 게이트 박막 트랜지스터이다.
도 1에 예시된 바와 같이, 상기 박막 트랜지스터에는, 빅스바이트 구조를 갖는 결정계 산화물 반도체로 이루어진 채널층(12)이 기판(11) 상에 제공된다. 소스 전극(13) 및 드레인 전극(14)은 채널층(12)의 양 단부에 걸쳐있도록 채널층(12)과 오믹 접촉하여 제공된다. 게이트 절연막(15)은 채널층(12), 소스 전극(13) 및 드레인 전극(14)을 덮도록 제공된다. 게이트 전극(16)은 게이트 절연막(15) 상에 제공된다. 또한, 보호막(17)은 게이트 전극(16)을 덮도록 제공된다.
기판(11)으로서 사용하기 위한 재료는, 예를 들어 상기 제시된 것들 중에서 박막 트랜지스터의 용도에 따라 적절히 선택된다.
채널층(12)에서, (222)면, 즉 채널층(12)을 구성하고 빅스바이트 구조를 갖는 결정계 산화물 반도체의 금속 원자만이 배열된 결정면과 캐리어 이동 방향은 서로 대략 평행하다. 더 구체적으로, 예를 들어, (222)면과 캐리어 이동 방향 간의 평균 각도는 0°이상 및 25 °이하이다. 여기서, 캐리어 이동 방향은 채널층(12)의 표면에 평행하다. 채널층(12)의 두께는, 예를 들어 박막 트랜지스터에 필요한 성능에 따라 결정된다. 채널층(12)으로서 사용하기 위한 재료는, 예를 들어 상기 제시된 것들 중에서 필요에 따라 선택된다. 도 2는 (222)면과 캐리어 이동 방향에 의해 형성된 평균 각도 α를 예시한다. 채널층(12)은 바람직하게는 비정질 절연막이 개재되어 기판(11) 위에 제공된다. 비정질 절연막으로서, 바람직하게는, AlOx 또는 GaOx 막과 같은, 균일한 조성을 갖고 어떤 불순물도 포함하지 않는 비정질 절연막이 사용된다.
소스 전극(13), 드레인 전극(14) 및 게이트 전극(16)의 재료 중에는, 백금(Pt), 금(Au), 팔라듐(Pd), 크롬(Cr), 몰리브데늄(Mo), 니켈(Ni), 알루미늄(Al), 은(Ag), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 티타늄(Ti), 인듐(In) 및 주석(Sn)과 같은 금속, 상기 금속들을 포함하는 각종 합금, 및 불순물이 도핑된 다결정 실리콘과 같은 각종 전도성 물질이 있다. 소스 전극(13) 및 드레인 전극(14)의 재료로서 공지의 전도성 금속 산화물이 사용될 수 있다. 더 구체적으로, 상기 전도성 금속 산화물 중에는 ITO, 산화 주석(SnO2) 및 산화 아연(ZnO)이 있다. 소스 전극(13), 드레인 전극(14) 및 게이트 전극(16)은 임의의 상기 물질로 이루어진 2종 이상 층들의 적층 구조를 가질 수 있다. 채널 길이 방향의 게이트 전극(16)의 폭(게이트 길이) 및 소스 전극(13)과 드레인 전극(14) 간의 거리(도 2에 도시된 채널 길이(L))는, 예를 들어, 박막 트랜지스터에 필요한 특성에 따라 적절히 선택된다.
게이트 절연막(15)으로서 공지의 재료가 사용될 수 있으며 필요에 따라 선택된다. 더 구체적으로, 게이트 절연막(15)을 형성하는 재료는, 예를 들어 SiOx, SiNx 또는 AlOx이다. 하지만, 이들 재료로 제한되지 않는다. 특히, 이 경우 채널층(12)은 결정계 산화물 반도체로 이루어지므로, AlOx 막, 즉 비정질 산화물 반도체 막을 사용하는 종래의 TFT에는 예전에 적용하기 어려웠던 막을 게이트 절연막(15)으로서 사용할 수 있다. 즉, 비정질 산화물 반도체 막이 형성되는 경우, 예를 들어, 성막시의 플라즈마 손상 및 승온으로 인해 산소가 막에서 배출된다. 그 결과, 성막후에 O2를 포함하는 분위기에서 어닐링함으로써 역치 전압을 조정할 필요가 있다. 따라서, 산소 또는 수분을 쉽게 통과시키지 않는 AlOx 막을 게이트 절연막으로서 사용하는 것이 어려웠다. 반대로, 결정계 산화물 반도체 막의 성막시 플라즈마 및 온도 증가에도 불구하고 산소가 막에서 쉽게 배출되지 않아서, AlOx 막이 게이트 절연막(15)으로서 사용되는 것이 가능하다. AlOx 막이 상술한 바와 같이 게이트 절연막(15)으로서 사용되는 경우, 산소 및 수분이 채널층(12)에 도달하여 흡착되는 것을 방지할 수 있다. 이는 채널층(12)으로의 수분 또는 다른 물질의 흡착으로 인한 박막 트랜지스터의 특성 열화를 방지하는 것이 가능하도록 하여, 박막 트랜지스터의 장기 신뢰성 향상에 기여한다. 게이트 절연막(15)의 두께는, 예를 들어, 박막 트랜지스터에 필요한 성능에 따라 선택된다.
보호막(17)으로는 공지의 재료를 사용할 수 있으며, 필요에 따라 선택된다. 더 구체적으로, 보호막(17)의 재료 중에는, 이산화 실리콘(SiO2), 질화 실리콘(Si3N4와 같은 SiNx), 포스포러스 실리케이트 글래스(PSG), 보론 실리케이트 글래스(BSG), 보론 포스포러스 실리케이트 글래스(BPSG)가 있다. 하지만, 보호막(17)으로 사용되는 재료는 이에 제한되지 않는다. 보호막(17)의 두께는 필요에 따라 선택된다.
[박막 트랜지스터의 제조 방법]
도 1에 예시된 바와 같이, 빅스바이트 구조를 갖는 결정계 산화물 반도체를 기판(11) 상에 성장시켜서, 채널층(12)을 형성한다. 이어서, 채널층(12)을 필요에 따라 리소그래피 및 식각에 의해 패터닝한다. 결정계 산화물 반도체를 성장시키기 위해 공지의 방법이 사용될 수 있으며 적절히 선택된다. 더 구체적으로, 사용될 수 있는 반도체 성장 방법 중에는 펄스 레이저 증착(PLD), 스퍼터링, 진공 기상 증착 및 화학 기상 증착(CVD)이 있다. 성장 온도는, 성장시킬 결정계 산화물 반도체 및 기판(11)의 내열 온도에 따라 적절히 선택되지만, 일반적으로 실온 이상 및 1000 ℃ 이하이다. 특히 기판(11)으로서 유리 기판이 사용되는 경우, 성장 온도는 실온 이상 및 400 ℃ 이하이다. 결정계 산화물 반도체는 필요에 따라 불순물로 도핑된다. 이 경우, 불순물 종류 및 농도로 결정계 산화물 반도체의 결정화 상태를 제어하는 것이 가능하다. 또한, 채널층(12)의 결정 배향을 제어하는 관점에서는, 바람직하게는, 채널층(12)을 형성하기 전에 기판(11) 상에 완전히 비정질이 되는 비정질 절연막을 형성한 다음, 그 표면을 대기중에 노출시키지 않고 비정질 절연막 상에 채널층(12)을 형성한다. 이는 하기 사항을 방지하고자 하는 것이다. 즉, 채널층(12)이 형성되는 기판(11)의 표면 상에 수분 또는 불순물이 존재하는 경우, 수분 또는 불순물이 핵으로서 작용하여 채널층(12)이 형성될 때 상이한 배향을 갖는 결정립이 쉽게 형성되도록 하고, 부분적인 결정화를 촉진하여 균일한 배향을 달성하는 것이 어렵게 된다. 상기 비정질 절연막으로서, AlOx 또는 GaOx와 같은, 균일한 조성을 갖고 어떤 불순물도 포함하지 않는 재료를 사용한다. 이는 하기 사항을 방지하고자 하는 것이다. 즉, 불균일 조성을 갖거나 불순물을 포함하는 비정질 절연막에서, 불균일 조성 또는 불순물을 갖는 영역이 핵으로 작용하여, 상이한 배향을 갖는 결정립이 용이하게 형성되도록 하고, 부분적인 결정화를 촉진하여 균일한 배향을 달성하는 것이 어렵게 된다.
이어서, 소스 전극(13) 및 드레인 전극(14)으로서 작용하게 될 도전막을 형성한 다음, 리소그래피 및 식각에 의해 도전막을 소정 형상으로 패터닝하여 소스 전극(13) 및 드레인 전극(14)을 형성한다. 도전막을 형성하기 위해 공지의 방법을 사용할 수 있고 필요에 따라 선택한다. 더 구체적으로, 도전막을 형성하기 위해 사용하는 방법 중에는, 예를 들어 PLD, 스퍼터링, 진공 기상 증착 및 CVD가 있다.
이어서, 전체 표면 위에 게이트 절연막(15)을 형성한다. 게이트 절연막(15)을 형성하기 위해 공지의 방법을 사용할 수 있고 필요에 따라 선택한다. 더 구체적으로, 게이트 절연막을 형성하기 위해 사용되는 방법 중에는, 예를 들어 스퍼터링, 진공 기상 증착 및 CVD가 있다.
이어서, 전체 표면 위에 게이트 전극(16)으로 작용할 도전막을 형성한 다음, 리소그래피 및 식각에 의해 도전막을 소정 형상으로 패터닝하여 게이트 전극(16)을 형성한다. 도전막을 형성하기 위해 공지의 방법을 사용할 수 있으며, 필요에 따라 선택한다. 더 구체적으로, 도전막을 형성하기 위해 사용되는 방법 중에는, 예를 들어 PLD, 스퍼터링 및 진공 기상 증착이 있다.
이어서, 전체 표면 상에 보호막(17)을 형성한다. 보호막(17)을 형성하기 위해 공지의 방법을 사용할 수 있으며, 필요에 따라 선택한다. 더 구체적으로, 보호막(17)을 형성하기 위해 사용되는 방법 중에는, 예를 들어 스퍼터링, 진공 기상 증착 및 CVD가 포함된다.
상술한 공정 단계들을 통해 목적으로 하는 톱 게이트 박막 트랜지스터를 제조한다.
상술한 바와 같이, 제1 실시예에서, (222)면, 즉 채널층(12)을 구성하고 빅스바이트 구조를 갖는 결정계 산화물 반도체의 금속 원자만 배열된 결정면과 캐리어 이동 방향은 서로 대략 평행한다. 더 구체적으로, (222)면과 캐리어 이동 방향 간의 평균 각도는, 예를 들어 0°이상 및 25 °이하이다. 이는, 예를 들어 30 cm2/Vs 이상의 높은 박막 트랜지스터 이동도를 제공한다. 또한, 채널층(12)은 결정계 산화물 반도체로 이루어져서 박막 트랜지스터의 특성 변동을 최소화하고 고 신뢰성을 제공한다.
<2. 제2 실시예>
[박막 트랜지스터]
도 3은 제2 실시예에 따른 박막 트랜지스터를 예시한다. 상기 박막 트랜지스터는 보텀 게이트 박막 트랜지스터이다.
도 3에 예시된 바와 같이, 상기 박막 트랜지스터에서는 기판(11) 상에 게이트 전극(16)이 제공된다. 게이트 절연층(15) 및 채널층(12)은 게이트 전극(16)을 덮도록 기재된 순으로 적층된다. 채널층(12)을 덮도록 보호막(17)이 제공된다. 보호막(17)의 소정 영역에 개구부(17a 및 17b)를 형성한다. 이어서, 소스 전극(13)은 개구부(17a)를 통해 채널층(12)과 오믹 접촉하여 제공되고, 드레인 전극(14)은 개구부(17b)를 통해 채널층(12)과 오믹 접촉하여 제공된다.
상기 박막 트랜지스터는 상기 이외의 다른 모든 면에서 제1 실시예에 따른 대응 박막 트랜지스터와 동일하다.
[박막 트랜지스터의 제조 방법]
도 3에 예시된 바와 같이, 먼저, 기판(11) 상에 게이트 전극(16)을 형성한다.
이어서, 상술한 바와 같이 게이트 전극(16)이 형성된 기판(11)의 전체 표면 위에 빅스바이트 구조를 갖는 결정계 산화물 반도체를 성장시켜, 채널층(12)을 형성한다.
이어서, 채널층(12)의 전체 표면 위에 게이트 절연막(15)을 형성한다.
이어서, 게이트 절연막(15)의 전체 표면 위에 보호막(17)을 형성한다.
이어서, 리소그래피 및 식각에 의해 보호막(17)의 소정 영역을 제거하여 개구부(17a 및 17b)를 형성한다.
이어서, 보호막(17)의 개구부(17a 및 17b)에 소스 전극(13) 및 드레인 전극(14)을 각각 형성한다.
상기 공정 단계들을 통해 목적으로 하는 보텀 게이트 박막 트랜지스터를 제조한다.
제2 실시예에서, 보텀 게이트 박막 트랜지스터는 제1 실시예에서와 동일한 장점을 제공한다.
<제1 제조예>
제2 실시예에 대한 제1 제조예를 설명하고자 한다.
보텀 게이트 박막 트랜지스터는 하기 방식으로 제조된다.
유리 기판 상에 유리 기판과의 계면의 영향을 무시하기 위해 두께가 100 nm인 SiO2 막을 형성하였다.
이어서, 두께가 100 nm인 Mo 막을 SiO2 막 상에 형성하여 게이트 전극을 형성한 다음, 리소그래피 및 식각에 의해 Mo 막을 소정 형상으로 패터닝하여 게이트 전극을 형성하였다.
이어서, 게이트 절연막으로 작용하기 위해, 게이트 전극을 덮도록 전체 표면 위에 두께가 300 nm인 SiO2 막을 형성하였다.
이어서, 채널층으로서 작용하기 위해, PLD 시스템에 의해 산소(O2) 분위기에서 SiO2 막의 전체 표면 위에 두께가 400 nm인 In2O3 막을 형성하였다. In2O3 막은 8 Pa로 설정된 산소 압력으로 실온에서 형성되었다. 이후에 설명되는 바와 같이, 상기 조건하에서 In2O3 막을 형성함으로써 In2O3 막의 형성시에 결정화가 성공적으로 촉진되었다.
이어서, In2O3 막의 결정화를 촉진하기 위해 산소 분위기에서 400 ℃로 1 시간동안 결정화 어닐링을 수행하였다.
이어서, 보호막으로서 작용하기 위해, In2O3 막을 덮도록 전체 표면 상에 두께가 500 nm인 SiO2 막을 형성하였다.
이어서, 식각에 의해 SiO2 막의 소정 영역을 제거함으로써 개구부를 형성하였다. 또한, 소스 및 드레인 전극을 형성하기에 적당한 금속막을 진공 기상 증착에 의해 형성하였다. 상기 금속막을 리소그래피 및 식각에 의해 소정 형상으로 패터닝하여 소스 및 드레인 전극을 형성하였다.
상술한 바와 같이 보텀 게이트 박막 트랜지스터를 형성하였다.
PLD에 의해 형성된 In2O3 막의 산소 압력으로 인한 결정화 정도의 변화를 조사하였다. 즉, 도 4에 예시된 바와 같이, 분위기 중의 산소 압력이 4 레벨, 즉 2 Pa, 8 Pa, 12 Pa 및 16 Pa로 변화하는 PLD 시스템에 의해 실온에서 c-면 사파이어 기판(21) 상에 두께가 400 nm인 In2O3 막(22)을 성막하였다. 이어서, In2O3 막의 결정화 정도를 X-선 회절에 의해 조사하였다. 조사결과를 도 5에 도시한다. 도 5의 가로축은 회절각 2θ이고, 세로축은 강도이다. 여기서, In2O3 막(22)을 성막하기 위해 c-면 사파이어 기판(21)을 사용하는 이유는, 단결정 기판인 c-면 사파이어 기판(21)의 샤프한 피크(도 5에 도시된 Sap(006))를 기준으로 사용함으로써 X-선 회절 측정의 정렬 정밀도를 향상시켜 In2O3 막(22)의 결정화 상태를 상세히 조사하기 위한 것이었다. In2O3 막(22)의 (222)면의 피크의 반폭치는 산소 압력이 8 Pa일 때 가장 좁고, 다시 말해, In2O3 막(22)의 결정화가 최고로 진행된 상태임을 도 5로부터 알 수 있다. 이것이, In2O3 막(22)의 성막시 분위기 내의 산소 압력을 8 Pa로 설정한 이유이다.
도 6은 In2O3 결정의 구조를 예시한다. In2O3 결정의 (222)면은 In 원자, 즉 금속 원자가 면상으로(in a planar manner) 배열된 결정면이다. 도 6에서, 큰 구는 In 원자를 나타내고, 작은 구는 O 원자를 나타낸다. 도 7은 In2O3에서 전자(e-)의 전도 모델을 예시한다. ZnO 및 다른 재료와는 달리, sp3 혼성 궤도의 중첩보다는 In2O3에서 In 원자의 5s 궤도의 중첩의 결과로서 전자 전도가 발생하는 것으로 알려져 있다(Transparent Conductive Film Technology Compiled by the 166th Commission of Transparent Oxide Photoelectron Materials, the Japan Society for the Promotion of Science 참조). 이 메커니즘은 In계 산화물 반도체가 비정질임에도 불구하고 고 이동도가 수득되는 원인으로 생각된다.
도 8a 및 도 8b는 In2O3 막의 (222)면과 캐리어 이동 방향 간의 각도가 변화하는 경우 In2O3 막의 단면 투과형 전자 현미경 이미지(단면 TEM 이미지)를 예시한다. 하지만, In2O3 막의 두께는 20 nm 임이 주목되어야 한다. 도 8a 및 도 8b는 또한 홀(Hall) 이동도의 평가 결과를 예시한다. In2O3 막의 (222)면들 간의 간격은 대략 0.3 nm이다. 도 8a에 도시된 경우에, In2O3 막의 (222)면과 캐리어 이동 방향은 서로 거의 평행하다. 이 때 홀 이동도는 상당히 크거나 64.6 cm2/Vs이다. TEM 시야 범위(약 2 내지 4 ㎛) 내의 In2O3 막 대부분의 영역에서 (222)면은 캐리어 이동 방향과 거의 평행함이 확인됨에 주목되어야 한다. 한편, 도 8b에 도시된 경우에, In2O3 막의 (222)면과 캐리어 이동 방향 간에 큰 각도 또는 약 70°가 형성된다. 이 때 홀 이동도는 작거나 22.0 cm2/Vs이다. 이로부터, In2O3 막에 고 이동도를 제공하기 위해서는 In2O3 막의 (222)면을 캐리어 이동 방향에 대해 평행 방향에 좀더 가까워지게 하는 것이 효과적임이 분명해진다.
도 9는 In2O3 막의 (222)면과 캐리어 이동 방향에 의해 형성된 평균 각도 α에 따른 이동도의 변화를 예시한다. 하지만, In2O3 막의 두께가 20 nm임이 주목되어야 한다. 30 cm2/Vs 이상의 고 이동도를 달성하기 위해서 0°이상 및 25 °이하의 평균 각도 α가 필요함이 도 9로부터 명백하다.
<제2 제조예>
제2 실시예에 대한 제2 제조예를 설명하고자 한다.
제2 제조예에서, 1중량%의 Ti를 포함하는 In2O3로 이루어진 타겟으로서 PLD 시스템을 사용하여, Ti가 첨가된 In2O3를 포함하는 In2O3:Ti 막을 PLD에 의해 형성한 것을 제외하고는 제1 제조예와 동일한 방식으로 박막 트랜지스터를 제조하였다.
X-선 회절을 이용하여, PLD에 의해 형성된 In2O3:Ti 막의 결정화 정도를 조사하였다. 그 결과를 도 10에 도시한다. 제1 제조예에서와 같이 In2O3:Ti 막을 형성하기 위해 c-면 사파이어 기판을 사용하였다. 좁은 반폭치를 갖는 (222)면의 피크가 관찰되므로, In2O3:Ti 막의 (222)면이 막 면에 거의 평행하도록 배열됨이 도 10으로부터 명백하다. 상기 In2O3:Ti 막의 이동도가 58 cm2/Vs로 높음도 또한 알 수 있다.
실시예 및 제조예를 구체적으로 설명하였지만, 본 발명의 기술은 상기 실시예 및 제조예에 한정되지 않으며 기술적 사상에 기반하여 다양한 방법으로 변형될 수 있다.
예를 들어, 상기 실시예 및 제조예에 인용된 수치, 구조, 형상, 재료, 공정등은 단순히 예이며, 필요에 따라 그와 상이한 수치, 구조, 형상, 재료, 공정 등을 사용할 수 있다.
본 발명의 기술은 하기 구성을 가질 수 있음이 주목되어야 한다.
(1) 빅스바이트 구조를 갖는 결정계 산화물 반도체로 이루어진 채널층을 포함하며, 채널층의 (222)면은 캐리어 이동 방향과 대략 평행한 박막 트랜지스터.
(2) 채널층의 캐리어 이동도가 30 cm2/Vs 이상인, 상기 특징(1)의 박막 트랜지스터.
(3) (222)면과 캐리어 이동 방향에 의해 형성된 평균 각도가 0°이상 및 25 °이하인, 상기 특징 (1) 또는 (2)의 박막 트랜지스터.
(4) 빅스바이트 구조를 갖는 결정계 산화물 반도체가 In2O3인, 상기 특징 (1) 내지 (3) 중 임의의 하나의 박막 트랜지스터.
(5) 빅스바이트 구조를 갖는 결정계 산화물 반도체가 불순물로 도핑된, 상기 특징 (1) 내지 (4) 중 임의의 하나의 박막 트랜지스터.
(6) 채널층, 게이트 절연막 및 게이트 전극이 기판 상 및 그 위에 기재된 순으로 적층된, 상기 특징 (1) 내지 (5) 중 임의의 하나의 박막 트랜지스터.
(7) 채널층은 비정질 절연막이 개재되어 기판 위에 제공된, 상기 특징 (1) 내지 (5) 중 임의의 하나의 박막 트랜지스터.
(8) 게이트 절연막이 Al2O3 막인, 상기 특징 (1) 내지 (7) 중 임의의 하나의 박막 트랜지스터.
(9) 게이트 전극, 게이트 절연막 및 채널층이 기판 상 및 그 위에 기재된 순으로 적층된, 상기 특징 (1) 내지 (5) 중 임의의 하나의 박막 트랜지스터.
(10) 채널층의 (222)면이 캐리어 이동 방향과 대략 평행하도록, 빅스바이트 구조를 갖는 결정계 산화물 반도체로 이루어진 채널층을 형성하는 단계
를 포함하는 박막 트랜지스터의 제조 방법.
(11) 산소를 포함하는 분위기에서 채널층을 형성하는, 상기 특징(10)의 박막 트랜지스터의 제조 방법.
(12) 채널층은 비정질 절연막이 개재되어 기판 위에 형성되는, 상기 특징 (11)의 박막 트랜지스터의 제조 방법.
본 발명은, 본 명세서에 전체 내용이 참조로 포함되고, 2012년 3월 23일에 일본 특허청에 출원된 일본 우선권 특허 출원 제2012-067662호에 개시된 것과 관련된 요지를 포함한다.

Claims (13)

  1. 박막 트랜지스터로서,
    빅스바이트 구조를 갖는 결정계 산화물 반도체로 이루어진 채널층을 포함하고,
    상기 채널층의 (222)면은 캐리어 이동 방향과 대략 평행한, 박막 트랜지스터.
  2. 제1항에 있어서, 상기 채널층은 캐리어 이동도가 30 cm2/Vs 이상인, 박막 트랜지스터.
  3. 제2항에 있어서, 상기 (222)면과 상기 캐리어 이동 방향에 의해 형성된 평균 각도가 0°이상 및 25 °이하인, 박막 트랜지스터.
  4. 제3항에 있어서, 빅스바이트 구조를 갖는 상기 결정계 산화물 반도체는 In2O3인, 박막 트랜지스터.
  5. 제1항에 있어서, 빅스바이트 구조를 갖는 상기 결정계 산화물 반도체는 불순물로 도핑되는, 박막 트랜지스터.
  6. 제1항에 있어서, 상기 채널층, 게이트 절연막 및 게이트 전극이 기판 상 및 그 위에 기재된 순으로 적층되는, 박막 트랜지스터.
  7. 제6항에 있어서, 상기 채널층은 상기 기판 위에 비정질 절연막을 개재시켜 제공되는, 박막 트랜지스터.
  8. 제1항에 있어서, 상기 게이트 절연막이 Al2O3 막인, 박막 트랜지스터.
  9. 제1항에 있어서, 게이트 전극, 게이트 절연막 및 상기 채널층이 기판 상 및 그 위에 기재된 순으로 적층되는, 박막 트랜지스터.
  10. 박막 트랜지스터의 제조 방법으로서,
    채널층의 (222)면이 캐리어 이동 방향과 대략 평행하도록, 빅스바이트 구조를 갖는 결정계 산화물 반도체로 이루어진 채널층을 형성하는 단계
    를 포함하는, 박막 트랜지스터의 제조 방법.
  11. 제10항에 있어서, 상기 채널층은 산소를 포함하는 분위기에서 형성되는, 박막 트랜지스터의 제조 방법.
  12. 제11항에 있어서, 상기 채널층은 기판 위에 비정질 절연막을 개재시켜 형성되는, 박막 트랜지스터의 제조 방법.
  13. 박막 트랜지스터를 갖는 전자 기기로서,
    상기 박막 트랜지스터는,
    채널층의 (222)면이 캐리어 이동 방향과 대략 평행한, 빅스바이트 구조를 갖는 결정계 산화물 반도체로 이루어진 채널층을 포함하는, 박막 트랜지스터를 갖는 전자 기기.
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