KR20130105365A - 반도체 기판 제품의 제조 방법 및 에칭액 - Google Patents

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Abstract

본 발명은 물, 불화수소산 화합물 및 수용성 폴리머를 함유하는 에칭액을 제조하는 단계; 및 반도체 기판에 상기 에칭액을 도포하는 단계를 포함하는 반도체 기판 제품을 제조하는 방법으로서, 상기 반도체 기판은 규소층과 산화 규소층을 갖고, 상기 규소층은 불순물을 함유하여 상기 산화 규소층을 선택적으로 에칭하는 것에 관한 것이다.

Description

반도체 기판 제품의 제조 방법 및 에칭액{METHOD OF PRODUCING A SEMICONDUCTOR SUBSTRATE PRODUCT AND ETCHING LIQUID}
본 발명은 반도체 기판 제품의 제조 방법 및 에칭액에 관한 것이다.
절연 게이트 전계 효과 트랜지스터는 게이트 절연막용 고유전상수(high-k)막 및 게이트 전극용 금속을 장착하면서 발전해 왔다. 이러한 유형의 트랜지스터는 게이트 누설 전류를 감소시키고, 낮은 레벨로 전력 소비를 유지할 수 있다. 상기 절연 게이트 전계 효과 트랜지스터는 이하의 방법에 따른다. 즉, 더미(dummy) 비유전체막은 규소 기판상의 산화 규소막으로 형성되고, 더미 게이트는 그 위에 형성되며, 이어서 n형 불순물(또는 p형 불순물)이 상기 더미 게이트의 양면상의 규소 기판으로 도입되어 소스/드레인을 형성한다. 또한, 상기 더미 게이트의 양면에 질화 규소막의 측벽을 형성한 후, 상술의 순서대로 더미 게이트 및 더미막을 제거하는 단계를 거치고, 이어서 고유전상수 게이트 절연막과 금속 게이트 전극이 형성된다.
상기 제조 공정에 있어서, 예를 들면, 더미 게이트를 제거한 후 산화 규소막의 더미막을 선택적으로 제거하기 위해 희석 불화수소산을 사용하는 방법이 있다. 그러나, 상기 희석 불화수소산을 사용한 더미막의 습식 에칭에 있어서, 상기 측벽에 대해서는 선택적 에칭이 가능하지만, 상기 소스/드레인에 대한 선택적 에칭 능력은 열악하다. 그 결과, 상기 측벽 하방의 더미 게이트의 선단(Tip)에 노출된 소스/드레인의 일부가 에칭되어 보이드(함몰부)가 생성된다(Antoine Pacco et al., ECS Trans., Vol. 41, Issue 5, pp. 37-43 참조)(첨부된 표 2의 보이드(v) 참조). 이것은 상기 소스/드레인의 불순물 농도가 상기 소스와 드레인 사이에서 채널 형성 영역이 되는 규소 기판의 불순물 농도 보다 더 높은 그라운드상의 습식 에칭시에 재료가 갖는 전극 전위 사이에 차이가 발생하기 때문이다. 또한, 이것은 상기 소스/드레인 및 채널 형성 영역이 각각으로부터 도전형에 차이가 있는 불순물의 도핑과 함께 전해 부식을 일으키기 쉽고, 상기 소스/드레인 말단은 에칭액에 용해되기 때문이다.
또한, 상기 소스와 드레인의 게이트 말단에 확장층을 형성하는 경우에 있어서, 확장층의 게이트 말단 면이 에칭되는 현상과 동일하게 발생한다. 이것은 상기 확장층의 불순물 농도가 소스 또는 드레인의 불순물 농도보다 적음에도 불구하고, 확장층과 채널 형성 영역 사이의 불순물 농도에 차이가 있고, 상기 불순물의 도전형은 서로 대향하기 때문이다. 상기 확장층의 게이트 말단 면에 보이드가 생성되면, 트랜지스터를 형성하는 경우, 상기 확장층의 말단에 형성되는 게이트 절연막은 보이드에 형성된다. 그 결과, 전계는 절연 파괴를 일으키는 부분에 집중된다. 그러므로, 상기 트랜지스터는 작동하지 않는 경우가 있다.
본 발명은,
물, 불화수소산 화합물 및 수용성 폴리머를 함유하는 에칭액을 제공하는 단계; 및 상기 에칭액을 반도체 기판에 도포하는 단계를 포함하는 반도체 기판 제품을 제조하는 방법으로서:
상기 반도체 기판은 규소층 및 산화 규소층을 갖고, 상기 규소층은 불순물을 함유하여 상기 산화 규소층을 선택적으로 에칭하는 반도체 기판 제품을 제조하는 방법에 관한 것이다.
또한, 본 발명은,
물; 불화수소산 화합물; 및 수용성 폴리머를 포함하는 에칭액으로서:
상기 에칭액은 반도체 기판 도포용이고, 상기 반도체 기판은 규소층 및 산화 규소층을 갖고, 상기 규소층은 불순물을 함유하여 상기 산화 규소층을 선택적으로 에칭하는 에칭액에 관한 것이다.
또한, 본 발명은,
규소층에 불순물을 도핑함으로써 형성된 p형 불순물층 또는 n형 불순물층 및 산화 규소층을 갖는 규소 기판을 제조하는 단계에 있어서, 상기 양 층은 상기 기판의 표면상에 노출되는 단계;
물, 불화수소산 화합물 및 수용성 폴리머를 함유하는 에칭액을 제조하는 단계; 및
상기 규소 기판에 에칭액을 도포하여 상기 산화 규소층을 선택적으로 에칭하는 단계를 포함하는 반도체 기판 제품의 제조 방법에 관한 것이다.
본 명세서에 있어서, "갖는"이라는 단어는 "포함하는" 또는 "함유하는"이라는 의미 뿐만아니라 그 확장된 의미로도 해석될 수 있다.
본 발명의 다른 또는 추가적인 특징과 이점은 첨부 도면을 적절하게 참조하여, 이하의 설명으로부터 더욱 충분히 나타낸다.
도 1은 본 발명에 따른 제조 방법의 바람직한 일실시형태를 개략적으로 나타낸 주요 부분의 확대 단면도이다.
도 2는 본 발명에 따른 제조 방법의 바람직한 일실시형태(연속)를 개략적으로 나타낸 주요 부분의 확대 단면도이다.
본 발명에 따라서, 이하의 수단을 제공한다:
[1] 물, 불화수소산 화합물 및 수용성 폴리머를 함유하는 에칭액을 제공하는 단계; 및 상기 에칭액을 반도체 기판에 도포하는 단계를 포함하는 반도체 기판 제품을 제조하는 방법으로서:
상기 반도체 기판은 규소층 및 산화 규소층을 갖고, 상기 규소층은 불순물을 함유하여 상기 산화 규소층을 선택적으로 에칭하는 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
[2] [1]에 있어서, 상기 에칭액 중의 불화수소산 화합물의 농도는 3질량% 이하인 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
[3] [1] 또는 [2]에 있어서, 상기 에칭액 중의 수용성 폴리머의 농도는 1질량% 이하인 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
[4] [1] 내지 [3] 중 어느 하나에 있어서, 상기 수용성 폴리머는 폴리(비닐 알코올)인 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
[5] [1] 내지 [4] 중 어느 하나에 있어서, 상기 에칭액은 소포제를 갖는 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
[6] [5]에 있어서, 상기 소포제는 아세틸렌 알코올, 실리콘 오일 또는 수용성 유기 용제인 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
[7] [6]에 있어서, 상기 수용성 유기 용제는 알코올 화합물 또는 에테르 화합물인 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
[8] [6]에 있어서, 상기 수용성 유기 용제는 알킬렌 글리콜 에테르 화합물인 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
[9] [1] 내지 [8] 중 어느 하나에 있어서, 상기 불순물을 함유하는 규소층은 게르마늄을 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
[10] 물; 불화수소산 화합물; 및 수용성 폴리머를 포함하는 에칭액으로서:
상기 에칭액은 반도체 기판 도포용이고, 상기 반도체 기판은 규소층과 산화 규소층를 갖고, 상기 규소층은 불순물을 함유하여 상기 산화 규소층을 선택적으로 에칭하는 것을 특징으로 하는 에칭액.
[11] [10]에 있어서, 상기 불화수소산 화합물의 농도는 3질량% 이하인 것을 특징으로 하는 에칭액.
[12] [10] 또는 [11]에 있어서, 상기 수용성 폴리머의 농도는 1질량% 이하인 것을 특징으로 하는 에칭액.
[13] [10] 내지 [12] 중 어느 하나에 있어서, 상기 에칭액은 소포제를 포함하는 것을 특징으로 하는 에칭액.
[14] 규소층에 불순물을 도핑함으로써 형성된 p형 불순물층 또는 n형 불순물층 및 산화 규소층을 갖는 규소 기판을 제조하는 단계에 있어서, 상기 양 층은 상기 기판의 표면상에 노출되는 단계;
물, 불산화수소산 화합물 및 수용성 폴리머를 함유하는 에칭액을 제조하는 단계; 및
상기 규소 기판에 에칭액을 도포하여 상기 산화 규소층을 선택적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
[15] [1] 내지 [9] 중 어느 하나에 기재된 단계를 통해 반도체 기판 제품을 제조하는 단계; 및
상기 반도체 제품을 가공하여 반도체 제품을 얻는 단계를 포함하는 것을 특징으로 하는 반도체 제품의 제조 방법.
이하, 본 발명의 반도체 기판 제품의 제조 방법 및 에칭액의 바람직한 실시형태가 도 1 및 도 2를 참조하여 상세하게 설명된다. 이하의 상세한 설명에 있어서, nMOS 절연 게이트 전계 효과 트랜지스터의 이른바 "게이트 지속 공정"에 따른 제조 공정의 한 단계가 일예로서 설명된다. 그러나, 본 발명은 이에 제한하여 해석되어서는 안된다.
(실시예)
도 1(공정(a))에 나타낸 바와 같이, 단결정 규소 기판은 기판(11)으로 사용된다. 상기 기판(11)상에서, 웰(12)은 트랜지스터가 형성되는 영역에서 형성되고, 또한 채널 도프층(13)이 형성된다. nMOS 트랜지스터를 제조하는 경우에 있어서, 상기 웰(12)은 p형 웰이 되도록 제조된다. 예를 들면, 이온주입 방법에 따라서, 붕소(B+)는 이온종으로서 사용되고, 100KeV 내지 2MeV의 주입 에너지 및 1×1011 atom/cm2 내지 1×1012 atom/cm2의 도즈량이 사용된다. pMOS 트랜지스터를 제조하는 경우에 있어서, 상기 웰(12)은 n형 웰이 되도록 제조된다. 상기 웰(12)은 상기 기판(11)의 도전형에 따라서 제조될 수는 없다.
또한, 상기 nMOS 트랜지스터를 제조하는 경우에 있어서, 상기 채널 도프층(13)은 p형이 되도록 제조된다. 예를 들면, 이온주입 방법에 따라 붕소(B+)가 이온종으로서 사용되고, 10KeV 내지 20KeV의 주입 에너지 및 1×1012 atom/cm2 부터 2×1013 atom/cm2의 도즈량이 사용된다. 상기 pMOS 트랜지스터를 제조하는 경우에 있어서, 상기 채널 도프층(13)은 n형이 되도록 제조된다. 상기 웰(12)의 형성 전 또는 후에, 트랜지스터 등의 소자의 형성 영역을 전기적으로 구획하는 소자 분리(도 1에 도시하지 않음)는 통상, 절연막 소자 분리(예를 들면, 셜로우 트랜치 분리(STI; Shallow Trench Isolation)) 또는 확산층 소자 분리에 의해 형성된다.
상기 단결정 규소 기판을 제외한 상기 기판(11)으로서, SOI(Silicon On Insulator) 기판, SOS(Silicon On Sapphire) 기판, 규소층을 포함하는 화합물 반도체 기판 등의 규소층을 포함하는 각종 기판이 사용될 수 있다. 회로, 소자 등은 기판(11) 상에 미리 형성될 수 있다.
이어서, 하기 순서로, 더미막과 더미 게이트막(도 1에 도시하지 않음)은 상기 기판(11) 상에 형성된다. 산화 규소막은 더미막(14)으로서 사용된다. 상기 산화 규소막은, 예를 들면, CVD 방법, 열산화 방법, 급속 열산화 방법, 라디칼 산화 방법 등에 따라서 형성되고, 게르마늄, 탄소 등의 불순물이 상기 막에 포함될 수 있다.
이어서, 상기 더미 게이트막과 더미막은 리소그래피 법을 사용하여 가공되어 더미 게이트(도 1에 도시하지 않음)를 형성한다. 이때, 동시에 가공된 더미막(14)은 상기 더미 게이트 하부에 잔존한다.
이하, nMOS 트랜지스터가 설명된다. 이어서, 핫 캐리어를 감소시킴으로써 압력 저항을 개선하기 위하여 마스크로서 더미 게이트를 사용하면, 확장층(15, 16)은 상기 더미 게이트의 각각의 면에서 상기 기판(11) 위에 형성되어 이들 층이 게이트 전극 말단 하방에 포함된다. 상기 확장층(15, 16)에서, n형 불순물(예를 들면, 비소(As+))은, 예를 들면, 이온 주입 법을 사용함으로써 도핑된다. 일예로서, 주입은 주입에너지 0.1KeV 내지 5KeV 및 도즈량 5×1014 atom/cm2 내지 2×1015 atom/cm2의 조건하에서 행해진다. 또한, 상기 확장층(15, 16)에 있어서, 탄소가 트랜지스터의 이동성을 개선하기 위해 확장층(15, 16)의 형성 영역에서 도핑될 수 있다. 이것은 인장 응력이 확장층(15, 16)으로 탄소를 도핑함으로써 생성되고, 채널 도프층(13)은 얻어진 인장 응력을 받아서 nMOS(nMIS) 트랜지스터의 이동성이 개선되기 때문이다. 또한, pMOS 트랜지스터의 경우에 있어서, 트랜지스터의 이동성을 개선하기 위해 압축 응력을 생성하는 게르마늄이 확장층(15, 16)으로 도핑된다.
또한, 상기 이온 주입 법을 사용하여, 할로층(19, 20)이 상기 확장층(15, 16) 아래에서 각각 소스(17)의 말단과 드레인(18)의 말단이 되는 위치에 형성된다. 예를 들면, 상기 할로층은 주입에너지 10KeV 내지 15KeV 및 도즈량 1×1013 atom/cm2 내지 1×1014 atom/cm2 의 조건하에서 p형 불순물의 이온종으로서 BF2 +를 사용하여 형성된다. 상기 할로층(19, 20)이 형성되어 단채널 효과(short channel effect)와 관련하여 생성되는 펀치 스루의 영향을 감소시키고, 소망하는 값으로 트랜지스터의 특성을 조정한다. 또한, 이들 층은 상기 소스(17) 및 상기 드레인(18)에 대향하는 도전형을 각각 갖는 불순물의 이온 주입에 의해 형성되고, 통상 할로층의 불순물 농도가 상기 채널 도프층(13)의 불순물 농도 보다 높도록 형성된다. 도 1(a)은 할로층(19, 20)의 형성 직후의 상태를 나타낸다. 상기 더미막(14)의 제거 전에 상기 할로층(19, 20)의 형성은 상기 더미막(14)이 완충막으로서 작용하여 이온 주입으로 인한 채널 도프층(13)에 대한 손상이 억제되는 이점을 갖는다.
이어서, 상기 더미 게이트가 형성된 면의 상기 기판(11)의 전체 표면상에 측벽 형성 절연막의 형성 후, 상기 측벽 형성 절연막은 측벽 절연막이 상기 더미 게이트의 측벽에 잔존하도록 하는 방법으로 에치백 법을 사용하여 에칭된다. 따라서, 측벽(21)은 더미 게이트의 측벽에 형성된다. 상기 측벽 형성 절연막은 일반 화학 기상 증착법에 따라서 질화 규소막으로 형성되는 것이 바람직하다.
이어서, 마스크로서 상기 측벽(21)과 더미 게이트를 사용하면 상기 소스(17) 및 상기 드레인(18)이 기판(11)상에 형성된다. 통상, 상기 소스(17) 및 상기 드레인(18)은, 예를 들면, n형 불순물(예를 들면, 인(P+) 또는 비소(As+))이 확장층(15, 16)보다 깊은 위치까지 도핑되도록 하는 방법으로 이온 주입 법을 사용하여 형성된다. 예를 들면, 상기 소스(17) 및 상기 드레인(18)은 주입에너지 10KeV 내지 50KeV 및 도즈량 1×1013 atom/cm2 내지 5×1015 atom/cm2의 조건하에서 n형 불순물로서 비소(As+)를 사용하여 형성된다.
이어서, 종래의 막 형성 기술에 따라서, 층간 절연층(22)은 더미 게이트가 형성된 면의 상기 기판(11)의 전체 표면상에 형성된다. 또한, 상기 층간 절연층(22)의 표면은 평탄화 단계를 실시한다. 상기 층간 절연층(22)은 산화 규소막, 질화 규소막 또는 산질화 규소막으로 형성된다. 그 후에, 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 또는 상기 에치백 법에 따라서 더미 게이트의 상부가 층간 절연층(22)으로부터 노출된다. 또한, 상기 더미 게이트는 에칭 마스크로서 상기 층간 절연층(22)을 사용하여 에칭함으로써 선택적으로 제거된다. 상기 더미 게이트의 에칭은 습식 에칭 또는 건식 에칭일 수 있다.
이어서, 상기 더미막(14)은 습식 에칭에 의해 선택적으로 제거된다. 상기 습식 에칭에 있어서, 물, 불화수소산 화합물 및 수용성 폴리머를 포함하는 에칭액이 사용된다. 상기 에칭액은 이하에서 설명된다. 상기 더미막(14)의 제거 직후의 상태는 도 2(공정 b)에서 나타낸다. 그 결과, 상기 채널 도프층(13)이 양 측벽(21) 사이에 노출되는 상태를 얻었다. 상기 에칭액을 사용하여, 하부 규소층인 확장층(15, 16)의 에칭 없이 산화 규소의 더미막(14)만이 에칭됨으로써 제거된다. 이것에 의해, 상기 게이트 말단의 확장층(15, 16)에서 보이드의 생성이 억제된다. 따라서, 게이트 절연막이 이 부위에 형성되더라도, 전계 농도는 트랜지스터의 신뢰도가 개선되도록 하기는 어렵다. 도 2에서, 이해의 편의를 위해, 상기 확장층(16)의 선단은 원내의 것을 확대함으로써 나타내었다. 상기 보이드(함몰부)(v)가 생성된 상태가 설명되었다. 본 발명에 따라서, 바람직하게 상기 보이드(v)가 억제되거나 방지될 수 있다.
이어서, 도 2에는 도시하지 않았지만, 게이트 절연막은 상기 노출된 채널 도프층(13)의 표면 및 상기 측벽(21)의 측벽 상에 형성되고, 상기 게이트 전극막은 양 측벽(21) 사이에 주입되도록 형성된다. 그 이후에, 상기 층간 절연층(22)상의 불필요한 게이트 전극막 및 게이트 절연막은 제거된다. 상기 제거를 위해, 통상 CMP 기술이 사용된다. 그 결과, 게이트 전극막으로 이루어지는 게이트 전극은 상기 게이트 절연막을 통해 양 측벽(21) 사이의 채널 도프층(13) 상에 형성된다.
상기 게이트막으로서, High-k막이 사용될 수 있다. High-k막의 실시예는 하프늄 옥사이드(HfO2), 하프늄 알루미늄 옥사이드(HfAlO2), 하프늄 실리케이트(HfSiO), 탄탈륨 옥사이드(Ta2O5), 알루미늄 옥사이드(Al2O3) 및 지르코늄 옥사이드(ZrO2)를 포함한다. 원자층증착법(ALD: Atomic Layer Deposition) 및 화학기상증착법(CVD: Chemical Vapor Deposition)과 같은 일반적인 방법은 상기 막의 막 형성에 사용된다. 상기 게이트막의 막 두께는 1nm 내지 3nm가 바람직하다. 또한, 상기 게이트 절연막은 산화 규소막 및 산질화 규소막의 라미네이트화 막일 수 있다.
상기 게이트 전극의 실시예는 티타늄 나이트라이드(TiN), 티타늄(Ti), 티타늄 실리콘(TiSi), 니켈(Ni), 니켈 실리사이드(NiSi), 하프늄(Hf), 하프늄 실리사이드(HfSi), 텅스텐(W), 탄탈륨(Ta), 탄탈륨 실리사이드(TaSi), 탄탈륨 나이트라이드 실리사이드(TaSiN), 코발트(Co), 코발트 실리사이드(CoSi), 루테늄(Ru) 및 인듐(Ir)을 포함한다. 상기 막은 통상 원자층증착법(ALD) 또는 물리적 기상증착법(PVD: Physical Vapor Deposition)에 의해 형성된다.
그 이후에, 층간 절연막이 형성되고, 이어서 와이어 형성 단계 및 다른 소자 형성 단계가 행해진다.
상기 이온 주입 단계에서 기재된 도즈량 및 주입 에너지는 실시예이고, 이러한 양과 에너지는 트랜지스터의 종류와 그 특성에 따라서 적절하게 결정된다.
[에칭액]
그 다음에, 상기 더미막(14)의 제거 공정에서 기재된 습식 에칭에서 매우 효율적으로 사용될 수 있는 본 발명의 에칭액의 바람직한 실시형태에 대한 설명이 제공된다. 본 실시형태의 에칭액은 물, 불화수소산 및 수용성 폴리머를 포함한다. 이것은 도핑된 불순물을 갖는 상기 하부 규소층의 에칭 없이 상기 언급된 바와 같은 산화 규소막의 제거를 가능하게 한다. 이러한 특정 효과가 발휘되는 이유는 알려지지 않았지만, 평가를 포함하는 그 이유는 이하와 같다.
상기 확장층(15, 16)은 각각 불순물을 함유하는 규소층으로 이루어지고, Si-H 결합은 상기 규소층의 표면상에 노출되는 것으로 사료된다. 상기 에칭액 중의 수용성 폴리머는 Si-H결합에 부착되어 보호층을 형성함으로써 규소층의 에칭을 억제하는 것으로 추측된다. 한편, 수소결합(Si-O-H)은 산화 규소의 표면에 존재하고, 상기 수용성 폴리머가 상기 수소결합에 부착하는 것으로 사료된다. 그러나, 상기 수용성 폴리머는 선택적 또는 우선적으로 Si-H 결합을 부착하고, 그 결과 우수한 에칭 속도를 유지하면서 소망하는 선택성의 달성에 도달하게 되는 것으로 추정된다.
(물)
본 발명의 에칭액에 있어서, 물은 매체로서 적절하게 사용되고, 상기 에칭액은 각각의 성분이 균일하게 용해되는 수용액인 것이 바람직하다. 물은 불화수소산 화합물 및 수용성 폴리머를 제외한 에칭액의 전체 질량의 잔량이다. 따라서, 상기 전체는 100질량%를 의미한다. 물은 본 발명의 효과를 약화시키지 않는 한 용해 성분을 함유하는 수성 매체이거나, 또는 불가피하게 미량이 혼합된 성분을 함유할 수도 있다. 특히, 증류수, 이온환원수 또는 초순수와 같은 정제된 물이 바람직하고, 반도체 장치 제조에 사용되는 초순수가 특히 바람직하다.
(불화수소산 화합물)
불화수소산 화합물은 플루오르산(불화수소산) 및 그 염을 포함하는 예인 계내에 플루오르 이온(F-)을 생성하는 화합물을 의미하는 화합물로서 정의된다. 특히, 플르오르산 화합물의 예로는 플루오르산, 알칼리 금속 플루오라이드(NaF, KF 등), 아민 히드로플루오라이드(모노에틸아민 히드로플루오라이드, 트리에틸아민 트리히드로플루오라이드 등), 피리딘 히드로플루오라이드, 암모늄 플루오라이드, 4급 알킬 암모늄 플루오라이드(테트라메틸 암모늄 플루오라이드, 테트라 n-부틸 암모늄 플루오라이드 등), H2SiF6, HBF4 및 HPE6을 포함한다. 이들 중에서, 플루오르산, 아민 히드로플루오라이드(모노에틸아민 히드로플루오라이드, 트리에틸아민 트리히드로플루오라이드 등), 피리딘 히드로플루오라이드, 암모늄 플루오라이드, 4급 알킬 암모늄 플루오라이드(테트라메틸 암모늄 플루오라이드, 테트라 n-부틸 암모늄 플루오라이드 등), H2SiF6, HBF4 및 HPF6가 바람직하며, 플루오르산, 암모늄 플루오라이드, 4급 알킬 암모늄 플루오라이드(테트라메틸 암모늄 플루오라이드), H2SiF6, HBF4 및 HPF6가 더욱 바람직하고, 플루오르산이 특히 바람직하다.
상기 불화수소산 화합물은 본 실시형태의 에칭액의 총 질량에 대하여 바람직하게는 0.01 내지 10질량%, 더욱 바람직하게는 0.1 내지 3질량%의 범위에서 포함된다. 상기 함량이 상술의 상한치 이하로 조절되면, 상기 규소층의 에칭은 바람직하게 억제된다. 상기 함량이 상술의 하한치 이상으로 조절되면, 산화 규소층은 그것을 행하기에 충분한 속도로 바람직하게 에칭될 수 있다.
본 명세서에 있어서, "화합물"이라는 단어를 화학명의 말미에 붙여서 기재하는 경우, 또는 화학 약품을 특정 명칭 또는 화학식으로 나타내는 경우, 상기 화합물의 표시는 화합물 그 자체 뿐만 아니라 그 염 또는 이온 등을 의미하는 것으로 사용된다. 또한, 상기 화합물의 표시는 소망하는 효과를 얻고자 필요한 한도에서 미리 정해진 구성에 의해 변형된 유도체의 포함을 의미하기도 한다. 또한, 본 명세서에 있어서 치환 또는 비치환이 명백하게 언급되어 있지 않은 치환기(연결기 포함)는 상기 치환기가 임의의 치환기를 가질 수도 있음을 의미한다.
(수용성 폴리머)
본 실시형태의 에칭액을 구성하는데 사용되는 상기 수용성 폴리머는 특별히 제한되지 않는다. 그러나, 수용성 폴리머는 수성 매체에 균등하게 분산 또는 용해되고, 더욱 바람직하게는 소정량으로 용해되는 것이 바람직하다. 상기 수용성 폴리머로서는, 분자에 산소 원자를 갖는 것이 바람직하다. 구체적으로는, 에테르기(-O-), 카르보닐기(-CO-) 또는 히드록실기(-OH)를 갖는 것이 바람직하다. 상기 수용성 폴리머로서, 비이온성 폴리머가 열거된다. 구체적으로는, 상기 수용성 폴리머의 예는 폴리(비닐 알코올), 폴리(알킬렌 글리콜)[바람직하게는 폴리(에틸렌 글리콜), 폴리(프로필렌 글리콜)], 폴리비닐피롤리돈, 폴리(메타)아크릴레이트(바람직하게는 폴리메틸 메타크릴레이트), 폴리알킬렌이민(바람직하게는 폴리에틸렌이민, 폴리페놀 및 폴리(알릴 아민))을 포함한다. 이들 중에서도, 폴리(비닐 알코올), 폴리비닐피롤리돈 및 폴리(에틸렌 글리콜)이 바람직하며, 폴리(비닐 알코올)이 더욱 바람직하다.
상기 수용성 폴리머의 함량은 본 실시형태의 에칭액의 총 질량에 대하여, 바람직하게는 0.00001 내지 3질량%, 보다 바람직하게는 0.0001 내지 1질량%, 더욱 바람직하게는 0.001 내지 0.1질량%의 범위 내에서 함유되는 것이 바람직하다. 상기 농도가 너무 낮은 경우, 만족할 만한 내부식 특성은 얻을 수 없다. 한편, 상기 농도가 너무 높은 경우, 내부식 특성은 달성할 수 있지만, 에칭성이 손상된다.
본 실시형태의 에칭액에 있어서 상기 폴리(비닐 알코올)로서, 상기 폴리머의 중합도는 300 내지 3,000이 바람직하다. 상기 중합도가 너무 낮은 경우, 만족할 만한 내부식 특성은 얻을 수 없다. 한편, 상기 중합도가 너무 높은 경우, 내부식 특성은 달성할 수 있지만 상기 애칭 특성이 손상된다. 또한, 80% 이상의 비누화도를 갖는 폴리(비닐 알코올)이 바람직하다. 그러나, 상기 폴리(비닐 알코올)은 완전하게 비누화되지 않는 것이 바람직하다. 상기 비누화도가 소정 값 이상일 때, 상기 폴리(비닐 알코올)은 물에서 완전히 용해된다. 상기 비누화도의 적절한 제어는 용제에 대한 용해성을 제어를 가능하게 하고, 또한 불순물 함유 실리콘에 대한 보호막 형성능의 제어 등을 가능하게 한다. 본 발명에 있어서, 상기 폴리(비닐 알코올)의 비누화도 및 평균 중합도는 모두 명백하게 언급되지 않는 한, 이하의 측정 방법을 따른다.
<폴리(비닐 알코올)의 비누화도의 측정 방법>
폴리(비닐 알코올)의 비누화도는 JIS K6726에 따라 측정된다.
<폴리(비닐 알코올)의 평균 중합도 측정 방법>
폴리(비닐 알코올)의 평균 중합도는 JIS K6726에 따라 측정된다.
(소포제)
본 발명의 에칭액은 바람직하게는 소포제를 포함한다. 상기 소포제로서, 아세틸렌 알코올, 실리콘 오일 및 수용성 유기 용제가 바람직하게 사용된다.
ㆍ아세틸렌 알코올
아세틸렌 알코올은 그 분자 내에서 동시에 탄소-탄소 3중 결합 및 히드록실기를 갖는 화합물이다. 특히, 본 실시형태에서 바람직하게 사용되는 화합물은 이하의 일반식(I)(일반식(I)에서, R1은 수소 원자 또는 1 내지 6개의 탄소 원자를 포함하는 알킬기를 나타낸다)에 의해 나타내어지는 화합물이다.
Figure pat00001
상기 아세틸렌 알코올로서, 예를 들면, Air Products and Chemicals Ltd. 또는 Kawaken Fine Chemicals Co., Ltd.로부터 각각 시판되는 SURFYNOL 440, SURFYNOL DF110D 등이 바람직하게 사용될 수 있다. 또한, 바람직하게 사용될 수 있는 다른 아세틸렌 알코올로서, 이하의 물질이 있다.
Figure pat00002
ㆍ실리콘 오일
실리콘 오일은 이하의 일반식(II)(일반식(II)에서, 상기 유기기는 폴리에테르기이다:-R(C2H4O)a(C3H6O)bR'))에 의해 나타내어진다. R은 1 내지 3개의 탄소 원자를 갖는 알킬렌기를 나타낸다. R'은 1 내지 3개의 탄소 원자를 갖는 알킬기를 나타낸다.
Figure pat00003
상기 일반식(II)에 의해 나타내어지는 실리콘 오일의 예로는 Shin-Etsu Chemical Co., Ltd.로부터 시판되는 KF-351A, KF-352A, KF-353, KF-354L, KF-355A, KF-615A, KF-945, KF-640, KF-642, KF-643, KF-6011, KF-6012, KF-6015, KF-6017, KF-6020, X-22-6191 및 X-22-4515(모두 상품명) 등의 측쇄 비활성 실리콘 오일을 포함한다.
ㆍ수용성 유기 용제
상기 수용성 유기 용제는 임의의 비율로 물과 혼합될 수 있는 유기 용제이고, 부식 방지의 면에서 바람직하다. 상기 수용성 유기 용제의 예로는: 메틸 알코올, 에틸 알코올, 1-프로필 알코올, 2-프로필 알코올, 2-부탄올, 에틸렌 글리콜, 프로필렌 글리콜, 글리세롤, 1,6-헥산디올, 시클로헥산디올, 소르비톨, 자일리톨, 2-메틸-2,4-펜탄디올, 1,3-부탄디올 및 1,4-부탄디올 등의 알코올계 용제; 에틸렌 글리콜 모노메틸 에테르, 에틸렌 글리콜 모노부틸 에테르, 디에틸렌 글리콜, 디프로필렌 글리콜, 프로필렌 글리콜 모노메틸 에테르, 디에틸렌 글리콜 모노메틸 에테르, 트리에틸렌 글리콜, 폴리(에틸렌 글리콜), 프로필렌 글리콜 모노메틸 에테르, 디프로필렌 글리콜 모노메틸 에테르, 트리프로필렌 글리콜 모노메틸 에테르, 디에틸렌 글리콜 모노부틸 에테르 및 디에틸렌 글리콜 모노부틸 에테르를 포함하는 알킬렌 글리콜 알킬 에테르 등의 에테르계 용제; 포름아미드, 모노메틸포름아미드, 디메틸포름아미드, 아세트아미드, 모노메틸아세트아미드, 디메틸아세트아미드, 모노에틸아세트아미드, 디에틸아세트아미드 및 N-메틸피롤리돈 등의 아미드계 용제; 디메틸 술폰, 디메틸 술폭시드 및 술포란 등의 술포 함유 용제; 및 γ-부티로락톤 및 δ-발레로락톤 등의 락톤계 용제를 포함한다. 이들 중에, 알코올계 및 에테르계 용제가 바람직하고, 알킬렌 글리콜 알킬 에테르가 더욱 바람직하다. 상기 수용성 유기 용제는 단독으로 사용되거나 2종 이상의 적절한 조합으로 사용될 수 있다. 본 명세서에 있어서, 분자 내에 히드록실기(-OH) 및 에테르기(-O-)를 모두 포함하는 화합물은 기본적으로 에테르 화합물(이것은 알코올 화합물이라고 언급되지 않는다)의 카테고리에 있다. 상기 히드록실기 및 에테르기의 양 기와 구별되는 경우, 이러한 화합물은 알코올/에테르 화합물로 언급될 수 있다.
또한, 다른 정의로서, 이하의 일반식(O-1)으로 나타내어진 수용성 유기용제를 사용하는 것이 바람직하다.
Figure pat00004
ㆍR11 및 R12
R11 및 R12는 각각 독립적으로 수소 원자 또는 1 내지 5개의 탄소 원자를 갖는 알킬기를 나타낸다. 이들 중에, 1 내지 5개의 탄소 원자를 갖는 알킬기가 바람직하며, 1 내지 3개의 탄소 원자를 갖는 알킬기가 더욱 바람직하다.
ㆍR13
R13은 1 내지 4개의 탄소 원자를 갖는 직쇄 또는 분기의 알킬렌기를 나타낸다. 상기 화합물이 복수개의 R13을 갖는 경우, 그들은 각각 다를 수 있다.
ㆍn
n은 0 내지 6의 정수를 나타낸다. n이 0일 때, R11 및 R12는 동시에 수소 원자가 아니다.
본 실시형태의 에칭액 중의 소포제의 함량에 대하여, 소포제가 알킬렌 글리콜 에테르 또는 실리콘 오일인 경우에, 상기 소포제는 본 실시형태의 에칭액의 총 질량에 대하여 바람직하게는 0.00001 내지 3질량%, 보다 바람직하게는 0.0001 내지 1질량%, 및 더욱 바람직하게는 0.001 내지 0.1질량%의 범위에서 함유된다. 상기 소포제가 수용성 유기 용제인 경우에 있어서, 상기 소포제는 본 실시형태의 에칭액의 총 질량에 대하여 바람직하게는 10 내지 90질량%, 보다 바람직하게는 20 내지 85질량% 및 더욱 바람직하게는 30 내지 80질량%의 범위에서 함유된다. 에칭시에 생성되는 기포로 인한 에칭 억제는 상기 양으로 방지되고, 도전형 불순물을 함유하는 상기 규소층의 내에칭성은 상기 양으로 향상되기 때문에 이러한 범위에서 소포제를 함유하는 것이 바람직하다.
(워크피스 물질)
제조되는 반도체 장치의 구조, 형태, 크기 등 중 어느 하나라도 특별히 제한되는 것은 아니다. 그러나, 상술한 바와 같이 더미 게이트, 더미막 및 측벽을 사용하여 소스/드레인 및 확장층을 형성하는 절연 게이트 전계 효과 트랜지스터의 제조 공정에 있어서, 특히 상기 더미 게이트의 제거 후의 상기 더미막의 에칭에서 높은 효과를 얻도록 상기 구조, 상기 형태, 상기 크기 등을 결정하는 것이 바람직하다.
본 발명의 에칭액 및 제조 방법은 상기 제조 공정에만 적용되는 것이 아니라, 임의의 특별한 제한 없이 각종 에칭에 사용될 수 있다.
(에칭 방법)
본 발명에서 사용된 상기 에칭 기기는 특별히 제한되지 않으나, 단웨이퍼형 에칭 기기 또는 배치형 에칭 기기가 사용될 수 있다. 상기 단웨이퍼형 에칭은 하나씩 웨이퍼를 에칭하는 방법이다. 상기 단웨이퍼 에칭의 하나의 실시형태는 스핀 코터에 의해 상기 웨이퍼의 전체 표면에 에칭액을 스프레딩하는 방법이다.
상기 에칭액의 액상 온도, 에칭액의 토출량 및 스핀 코터 웨이퍼의 회전 속도는 에칭되는 기판의 선택에 의해 적당한 값을 선택하도록 사용된다.
본 실시형태에 있어서, 상기 에칭 조건은 특별히 제한되지 않지만, 상기 단웨이퍼형 에칭이 바람직하다. 상기 단웨이퍼형 에칭에 있어서, 반도체 기판은 소정 방향으로 운반되거나 회전되며, 에칭액은 그들 사이의 공간에 토출되어 반도체 기판상에 에칭액을 위치시킨다. 에칭액은, 필요에 따라, 스핀 코터를 사용하여 상기 반도체 기판을 회전시키면서 분사될 수 있다. 한편, 배치형 에칭에 있어서, 반도체 기판은 에칭액으로 이루어지는 액체 배스에 침지되어 반도체 기판상에 에칭액을 위치시킨다. 이러한 에칭 방법은 디바이스의 구조, 재료 등에 따라서 적당하게 선택되어 사용되는 것이 바람직하다.
에칭의 분위기 온도가 이하에 설명된다. 상기 단웨이퍼형의 경우에 있어서, 에칭을 위한 분사 공간의 온도는 바람직하게는 15 내지 40℃이고, 더욱 바람직하게는 20 내지 30℃의 범위로 설정한다. 한편, 상기 에칭액의 온도는 바람직하게는 15 내지 40℃이고, 더욱 바람직하게는 20 내지 30℃의 범위로 설정한다. 상기 온도에 의해 산화 규소층에 대한 적절한 에칭 속도가 보장될 수 있기 때문에 상기 하한치 이상으로 온도를 설정하는 것이 바람직하다. 상기 온도에 의해 에칭의 선택성이 확보될 수 있기 때문에 상기 상한치 이하로 온도를 설정하는 것이 바람직하다. 상기 에칭액의 공급 량은 특별히 제한되지 않으나, 바람직하게는 0.3 내지 3 L/min이고, 더욱 바람직하게는 0.5 내지 2L/min의 범위로 설정한다. 면내의 에칭의 균일성은 공급 량에 의해 확보될 수 있기 때문에 상기 하한치 이상으로 공급 량을 설정하는 것이 바람직하다. 연속 공정 시에 안정한 선택이 공급 속도에 의해 확보될 수 있기 때문에 상기 상한치 이하로 공급 속도를 설정하는 것이 바람직하다. 상기 반도체 기판이 회전될 때, 상기 반도체 기판의 크기 등에 따라서 상기 양이 결정될 수 있지만, 위와 같은 동일한 관점에서 반도체 기판은 100 내지 1,000rpm의 속도로 회전하는 것이 바람직하다.
(액체 약품 공급 시스템 및 온도 조절)
본 발명에 있어서, 온도 조절 액체 약품 공급 라인 시스템은 특별히 제한되지 않지만, 그 바람직한 실시예는 이하에 설명된다. 여기서 사용된 "온도 조절"이라는 단어는 소정 온도로 상기 액체 약품을 유지하는 것을 말한다. 통상, 상기 액체 약품은 소정 온도로 가열함으로써 유지된다.
화학 약품 공급 라인의 예
(1) (a)화학 약품 저장 탱크 → (b)온도 조절 탱크 → (c)인라인 온도 조절 → (d)웨이퍼로 방출 → (a) 또는 (b)로 복귀
(2) (a)액체 약품 탱크 → (b)온도 조절 탱크 → (d)웨이퍼로 방출 → (a) 또는 (b)로 복귀
(3) (a)액체 약품 탱크 → (c)인라인 온도 조절 → (d)웨이퍼로 방출 → (a)로 복귀
(4) (a)액체 약품 탱크 → (b)온도 조절 탱크 → (e)에칭 배스(순환 온도 조절)
(5) (a)액체 약품 탱크 → (b)에칭 배스(순환 온도 조절)
(6) (b)온도 조절 탱크 → (d)웨이퍼로 방출 → (b)로 복귀
(7) (b)온도 조절 탱크 → (c)인라인 온도 조절 → (d)웨이퍼로 방출 → (b)로 복귀
(8) (b)온도 조절 탱크 → (e)에칭 배스(순환 온도 조절). 상기 방법이 사용된다.
본 발명의 방법에 있어서, 이미 사용된 상기 액체 약품은 순환에 의해 재사용될 수 있다. 바람직한 방법은 "자유-유동"(재사용 없음)이 아니라, 순환에 의해 재사용하는 것이다. 가열 후에 1시간 이상 동안 순환을 지속하는 것이 가능하며, 이는 반복적인 에칭을 행하는 것을 가능하도록 한다. 상기 순환-재가열의 특별한 상한 시간은 없지만, 경시로 에칭 속도가 저하될 수 있기 때문에 일주일 이내의 교환이 바람직하다. 3일 이내의 교환은 더욱 바람직하다. 하루에 한번 새로운 액으로의 교환은 특히 바람직하다. 상기 라인 시스템의 에칭에 있어서, 온도 조절 온도의 측정 위치는 라인 구성 또는 웨이퍼와의 관계에 의해 적절하게 결정될 수 있다. 일반적으로, 상기 측정 위치는 탱크 온도를 조정함으로써 제어된다. 성능에 대해서 비교적 더욱 엄격한 조건이 요구되는 경우, 측정 및 조절이 가능한 어느 곳에서든, 상기 온도 조절된 온도는 웨이퍼 표면 온도에 의해 규정될 수도 있다. 이러한 경우, 온도 측정은 방사 온도계를 사용하여 행해진다.
본 발명의 하층은 p형 불순물층과 n형 불순물층을 갖는 규소층이거나, p형 불순물층과 n형 불순물층을 갖고, 게르마늄 또는 탄소를 더 포함하는 규소층이다. 여기서 사용된 규소층은 단결정 규소층 또는 다결정 규소층의 하나의 단결정 입자를 말한다. 상기 단결정 규소층은 원자 배열의 방향이 결정 전체에 걸쳐 정렬된 규소 결정을 말한다. 그러나, 사실상 원자 레벨로 관찰될 때, 각종 결정의 존재가 발견된다. 또한, 상기 하층에 있어서 상기 p형 불순물층은 p형 불순물(예를 들면, B+, BF2 + 등)이 도핑된 층을 말한다. 한편, 상기 하층에 있어서 상기 n형 불순물층은 n형 불순물(예를 들면, P+, As+, Sb+ 등)이 도핑된 층을 말한다.
본 발명에서 에칭되는 층은 구성 성분이 규소와 산소인 층을 말한다. 구체적으로, 상기 에칭되는 층은 이산화 규소(SiO2), Si가 댕글링 결합(dangling bond)을 갖는 이산화 규소 유도체, Si의 댕글링 결합이 수소와 결합하는 이산화 규소 유도체 등으로 구성된다. 또한, 게르마늄 또는 탄소가 포함되어도 좋다.
본 발명에서 에칭 타겟은 산화 규소 또는 게르마늄 또는 탄소를 더 포함하는 산화 규소, p형 불순물층 및 n형 불순물층을 갖는 규소층인 산화 규소의 하층, 또는 p형 불순물층과 n형 불순물층 및 게르마늄 또는 탄소를 더 갖는 규소층이다. 여기서, 그 의미가 설명된다.
본 발명의 산화 규소에 대한 에칭액은, 도전성이 서로 다른 불순물층을 갖는 규소층이 하층인 경우라도, 전해 부식을 일으키지 않고 에칭함으로써, 산화 규소 또는 게르마늄과 탄소를 더 포함하는 산화 규소로 이루어지는 에칭되는 층을 제거할 수 있다.
본 명세서에 있어서, "반도체 기판"이라는 단어는 규소 기판(웨이퍼) 뿐만 아니라 회로 구조가 형성된 전체 기판 구조를 포함하는 넓은 의미로 사용된다. 상기 반도체 기판 부재는 상기 정의된 반도체 기판을 구성하는 부재를 말하며, 단일 재료 또는 복수의 재료로 이루어져도 된다. 상기 가공된 반도체 기판은 가공 전 반도체 기판과 구분하기 위해 반도체 기판 제품이라고 할 수도 있다. 더욱 차별화하기 위해, 필요에 따라서, 상기 반도체 기판 제품의 가공 후에 단일화에 의해 인출된 칩 및 칩 가공 제품은 반도체 소자 또는 반도체 장치라 한다. 즉, 넓은 의미에서, 상기 반도체 소자(반도체 장치)는 반도체 기판 제품을 포함한다. 상기 반도체 기판의 방향은 특별히 제한되지 않는다. 그러나, 본 명세서에 있어서 설명의 편의를 위해, 측벽(21)의 한 면은 상부(상부면)라 하고, 기판(11)의 면은 하부(하부면)이라 한다. 상기 반도체 기판의 구조 또는 그것의 부재는 그들을 단순화하여 첨부된 도면에서 설명된다. 따라서, 그들은 필요에 따라 적절한 형식으로 해석되어야만 한다.
본 발명은 충분한 에칭속도를 유지하면서 도전형 불순물로 도핑된 규소층을 보호할 수 있고, 산화 규소층을 선택적으로 에칭할 수 있는 에칭액 및 반도체 기판 제품의 제조 방법을 제공하는데 있다.
본 발명의 제조 방법에 의하면, 충분한 에칭속도를 유지하면서 불순물로 도핑된 규소층에 대하여 산화 규소층의 선택적 에칭이 달성될 수 있다. 그 결과, 이러한 방법은 최근, 소형화가 더욱 증진된 High-K/Metal Gate 트랜지스터와 같은 고품질의 반도체 기판 제품 및 그것을 사용한 고품질의 반도체 장치를 제조할 수 있다.
또한, 본 발명의 에칭액은 상기 우수한 품질을 달성하는 반도체 기판 제품 또는 반도체 장치의 제조로의 적용에 유용하다.
본 발명은 이하에 제공된 실시예에 기초하여 더욱 상세하게 설명되지만, 본 발명이 이들에 의해 제한되는 것을 의미하는 것은 아니다.
실시예
[실시예 1 및 비교예 1]
이하의 표 1에 나타낸 상기 시험 번호의 각 구성 성분 및 조성(질량%)을 갖는 에칭액이 제조되었다.
<전기화학적 측정: 전위차>
제 1 기판 : 단결정<100>규소 기판의 베어 웨이퍼는 이온 주입에 따라서 붕소 도즈량 3×1014 atom/cm2 및 주입 에너지 210KeV의 조건하에서 도핑이 행해졌다.
제 2 기판 : 단결정<100>규소 기판의 베어 웨이퍼는 이온 주입에 따라서 붕소 도즈량 3×1014 atom/cm2 및 주입 에너지 210KeV의 조건하에서 도핑이 행해졌다. 이어서, 이온 주입에 따라서 비소 도즈량 5×1015 atom/cm2 및 주입 에너지 210KeV의 조건하에서 도핑이 행해졌다.
평가 시험으로서, 각 기판의 전위가 정전위 분해 장치(VersaSTAT 3(상품명), Princeton Applied Research Corporation 제조)를 사용하여 측정되어 제 1 기판과 제 2 기판 사이의 전위차를 구했다. 상기 측정에 사용되는 전해질 용액으로서, 표 1에 나타낸 에칭액이 사용되었다. 상기 정전위 분해 장치의 카운터 전극은 플래티늄이고, 기준 전극은 은/염화은 전극이다.
<에칭 시험>
상기 도 1(공정 a)에 나타내고, 상기 실시형태의 제조 방법으로 제작된 패턴이 제조되었다.
단결정<100>규소 기판을 기판으로서 사용하여, 도즈량 3×1014 atom/cm2 및 주입 에너지 210KeV의 조건하에서 상기 기판으로의 붕소 이온 주입이 행해져 채널 도프층을 형성하였다. 또한, 확장층을 형성하기 위해, 비소 이온 주입은 도즈량 1.0×1015 atom/cm2 및 주입에너지 3KeV의 조건하에서 행해졌다.
질화 규소막은 측벽으로 사용되었고, SiO2막은 더미막으로 사용되었다.
상기 더미막 및 그 위에 형성된 측벽을 갖는 상기 기판은 단웨이퍼 기기(POLOS(상품명), SPS-Europe B.V. 제조)를 사용하여 이하의 조건하에서 에칭되었다.
(에칭 조건)
ㆍ액체 약품의 온도 : 25℃
ㆍ토출량 : 2 L/min.
ㆍ웨이퍼 회전수 : 500 rpm
에칭 후, 물로 세정하고, 이어서 건조가 행해졌다.
(T(웨이퍼) 측정 방법)
상기 액체 약품 온도는 이하와 같이 측정되었다. 방사 온도계 IT-550F(HORIBA Ltd. 제조)는 단웨이퍼 기기 내의 웨이퍼로부터 30cm 높이에 고정되었다. 온도는 상기 웨이퍼의 중심에서 2cm 외측의 웨이퍼 표면으로 온도계가 향하도록 하여 상기 액체 약품을 흘려보내면서 측정되었다. 상기 온도는 방사 온도계로부터 디지털 출력하고, 퍼스널 컴퓨터로 기록되었다. 측정 시기에 대해서, 상기 에칭 처리의 개시 온도는 상승하고, 이어서 하강하게 되기 때문에, 충분히 안정한 시기로서 처리시간의 마지막 10초 동안의 평균 온도 값을 웨이퍼 상의 온도로 규정했다.
<평가 방법>
평가는 채널 도프층 상에서 SiO2막의 제거성 및 확장층의 보이드 유무의 측면에서 행해졌다. 양 평가에 있어서, 확장층의 단면관찰은 TEM을 사용하여 육안으로 행해졌다. 상기 제거율은 처리 전과 후의 확장층 영역의 비율로 측정되었다.
(SiO2막의 제거성)
상기 SiO2막의 제거성에 대한 평가는 이하와 같이 제거율을 카테고리화하는 방식으로 행해졌다.
A: 제거율은 100%였다.
B: 제거율은 80% 이상 100% 미만이었다.
C: 제거율은 50% 이상 80% 미만이었다.
D: 제거율은 50% 미만이었다.
(보이드의 유무)
보이드에 대한 평가는 보이드가 확장층에서 생성되었는지의 여부를 확인하는 것으로 행해졌으며, 보이드가 생성된 경우는 "있음"으로 나타내었고, 보이드가 생성되지 않은 경우는 "없음"으로 나타내었다.
Figure pat00005
<폴리머의 종류>
P1: 폴리비닐 알코올 (중합도: 500, 비누화도: 98%)
P2: 폴리비닐 알코올 (중합도: 2,000, 비누화도: 98%)
P3: 폴리비닐 알코올 (중합도: 500, 비누화도: 88%)
P4: 폴리비닐 알코올 (중합도: 1,700, 비누화도: 88%)
P5: 폴리비닐 알코올 (중합도: 10,000, 비누화도: 98%)
P6: 폴리에틸렌글리콜 (중합도: 500)
P7: 폴리프로필렌글리콜 (중합도: 500)
P8: 폴리비닐피롤리돈 (중합도: 500)
상기 결과로부터 알 수 있는 바와 같이, p형 불순물층(붕소) 및 n형 불순물층(비소)을 갖는 규소층으로 구성된 하부층에 대하여, 본 발명의 제조 방법 및 에칭액은 상기 하부층을 에칭하지 않고 SiO2 층으로 구성된 에칭되는 층을 선택적으로 에칭할 수 있었다. 상기의 관점에서, 본 발명의 방법을 게이트 절연막 및 게이트 전극을 형성하기 위해 더미 게이트와 더미막을 제거하는 단계, 특히 상기 더미막을 제거하는 단계를 포함하는 MIS 트랜지스터의 제조 공정에 적용하는 것은 매우 효과적이다. 그 결과, 본 발명의 방법은 우수한 효과를 발휘하는 것으로 확인된다.
[실시예 2 및 비교예 2]
각 항목의 평가는 탄소 또는 게르마늄을 함유하는 규소층을 하층으로 갖는 반도체 기판이 제조된 것을 제외하고, 실시예 1과 동일한 방법으로 행해졌다. 그 결과, 본 발명의 에칭액 및 제조 방법은 상기 실시예 1과 같이 동일한 우수한 효과를 내는 것으로 확인되었다.
[실시예 3 및 비교예 3]
에칭액(시험액)은 물, 불화수소산 및 수용성 폴리머를 함유하는 상기 에칭액에 이하의 구성 성분 및 조성(질량%)을 갖는 소포제를 첨가함으로써 제조되었다. 이하의 첨가량은 각 최종 액체 약품에 함유되는 성분의 농도를 나타낸다.
<소포제>
D1: SURFYNOL 440, 첨가량: 0.01질량%(아세틸렌 알코올, Air Products and Chemicals, Inc. 제조)
D2: SURFYNOL DF1110D, 첨가량: 0.01질량%(아세틸렌 알코올, Air Products and Chemicals, Inc. 제조)
D3: 에틸렌 글리콜, 첨가량: 50질량%
D4: 에틸렌 글리콜 모노메틸 에테르, 첨가량: 50질량%
D5: 에틸렌 글리콜 모노부틸 에테르, 첨가량: 50질량%
D6: 프로필렌 글리콜 모노메틸 에테르, 첨가량: 50질량%
<소포제 물성 시험>
소포제 물성 시험은 이하와 같이 행해졌다. 시험액 5ml가 약 15mm의 내부 직경 및 약 길이 200mm인 뚜껑 달린 시험관으로 주입되었다. 이어서, 상기 시험액은 3초간 격렬하게 혼화시켰다. 상기 혼화 후부터 생성된 기포가 거의 사라질 때까지의 경과 시간이 측정되었다. 스톱워치가 시간의 측정을 위해 사용되었다.
상기 소포제 물성 시험의 결과는 소포제 D1 내지 D6 중 임의의 것이 사용된 표 1에 나타낸 액체 약품 101 내지 104는 모두 기포가 5초 이내에 사라지는 것으로 나타났다. 한편, 소포제 없이 물, 불화수소산 화합물 및 수용성 폴리머를 함유하는 에칭액의 경우, 5초 이상 기포가 확인되었다. 상기 결과는 액체 약품 101 내지 104 모두가 동일했다.
또한, 용제를 함유하는 액체 약품은 각 막의 부식전류를 억제할 수 있는 것으로 확인되었다. 측정 조건은 상기 전기화학적 측정법과 동일했다. 그 결과는 액체 약품 101 내지 104가 모두 동일했다.
본 실시형태와 관련된 출원인의 발명에 있어서, 별도로 명시하지 않는 한, 본 발명은 설명의 세부사항 중 어느 것에 의해서도 제한되지 않으며, 첨부된 청구항에 명시된 대로 그것의 정신과 범주 내에서 넓게 해석되는 것을 목적으로 한다.
본 출원은 2012년 3월 16일자로 일본에서 제출된 특허출원 번호 2012-061162의 우선권을 청구하며, 본 명세서는 그 전체를 참고자료로서 포함한다.
11 : 규소 기판 12 : 웰
13 : 채널 도프층 14 : 더미막
15, 16 : 확장층 17, 18 : 할로층
19 : 소스 20 : 드레인
21 : 측벽 22 : 층간 절연층
v : 보이드(함몰부)

Claims (15)

  1. 물, 불화수소산 화합물 및 수용성 폴리머를 함유하는 에칭액을 제공하는 단계; 및 상기 에칭액을 반도체 기판에 도포하는 단계를 포함하는 반도체 기판 제품을 제조하는 방법으로서:
    상기 반도체 기판은 규소층 및 산화 규소층을 갖고, 상기 규소층은 불순물을 함유하여 상기 산화 규소층을 선택적으로 에칭하는 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
  2. 제 1 항에 있어서,
    상기 에칭액 중의 불화수소산 화합물의 농도는 3질량% 이하인 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 에칭액 중의 수용성 폴리머의 농도는 1질량% 이하인 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 수용성 폴리머는 폴리(비닐 알코올)인 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 에칭액은 소포제를 갖는 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
  6. 제 5 항에 있어서,
    상기 소포제는 아세틸렌 알코올, 실리콘 오일 또는 수용성 유기 용제인 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
  7. 제 6 항에 있어서,
    상기 수용성 유기 용제는 알코올 화합물 또는 에테르 화합물인 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
  8. 제 6 항에 있어서,
    상기 수용성 유기 용제는 알킬렌 글리콜 에테르 화합물인 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 불순물을 함유하는 규소층은 게르마늄을 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
  10. 물; 불화수소산 화합물; 및 수용성 폴리머를 포함하는 에칭액으로서:
    상기 에칭액은 반도체 기판 도포용이고, 상기 반도체 기판은 규소층과 산화 규소층을 갖고, 상기 규소층은 불순물을 함유하여 상기 산화 규소층을 선택적으로 에칭하는 것을 특징으로 하는 에칭액.
  11. 제 10 항에 있어서,
    상기 불화수소산 화합물의 농도는 3질량% 이하인 것을 특징으로 하는 에칭액.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 수용성 폴리머의 농도는 1질량% 이하인 것을 특징으로 하는 에칭액.
  13. 제 10 항 또는 제 11 항에 있어서,
    상기 에칭액은 소포제를 포함하는 것을 특징으로 하는 에칭액.
  14. 규소층에 불순물을 도핑함으로써 형성된 p형 불순물층 또는 n형 불순물층, 및 산화 규소층을 갖는 규소 기판을 제조하는 단계에 있어서, 상기 양 층은 상기 기판의 표면상에 노출되는 단계;
    물, 불화수소산 화합물 및 수용성 폴리머를 함유하는 에칭액을 제조하는 단계; 및
    상기 규소 기판에 에칭액을 도포하여 상기 산화 규소층을 선택적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조 방법.
  15. 제 1 항 또는 제 2 항에 의해 기재된 단계를 통해 반도체 기판 제품을 제조하는 단계; 및
    상기 반도체 기판 제품을 가공하여 반도체 제품을 얻는 단계를 포함하는 것을 특징으로 하는 반도체 제품의 제조 방법.



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