KR20130086807A - 그래핀 소자 및 그 제조방법 - Google Patents

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Abstract

그래핀 소자 및 그 제조방법에 관해 개시되어 있다. 개시된 그래핀 소자의 제조방법은 제1 기판 상에 그래핀층을 포함하는 소자부를 형성하는 단계, 상기 제1 기판의 상기 소자부 측에 제2 기판을 부착하는 단계 및 상기 제1 기판을 제거하는 단계를 포함할 수 있다. 상기 제1 기판을 제거하는 단계는 상기 제1 기판과 상기 그래핀층 사이의 희생층을 식각하는 단계를 포함할 수 있다. 상기 제1 기판을 제거한 후, 상기 소자부에 제3 기판을 부착할 수 있다. 상기 제3 기판을 부착한 후, 상기 제2 기판을 제거할 수 있다.

Description

그래핀 소자 및 그 제조방법{Graphene device and method of manufacturing the same}
그래핀 소자 및 그 제조방법에 관한 것이다.
실리콘(Si) 기반의 반도체 소자는 지금까지 빠른 속도로 고집적화 및 고성능화되어 왔다. 하지만 Si 물질의 특성 한계와 제조공정의 한계 등으로 인해, 향후 수년 후부터는, Si 기반의 반도체 소자를 더 이상 고집적화 및 고성능화시키는 것은 어려울 것이라 예상되고 있다.
이에, Si 기반의 반도체 소자의 한계를 뛰어넘을 수 있는 차세대 소자에 대한 연구가 진행되고 있다. 예컨대, 그래핀(graphene)과 같은 탄소 기반의 나노구조체를 적용하여 우수한 성능의 소자를 제조하려는 시도가 이루어지고 있다. 그래핀은 탄소 원자들로 이루어진 육방정계(hexagonal) 단층 구조물로서, 구조적/화학적으로 안정하고, 전기적/물리적으로 우수한 특성을 나타낼 수 있다. 예를 들어, 그래핀은 Si 보다 100배 이상 빠른 전하 이동도(∼2×105㎠/Vs)를 갖고, 구리(Cu)보다 100배 이상 큰 전류 밀도(약 108A/㎠)를 갖는다. 이러한 그래핀은 기존 소자의 한계를 극복할 수 있는 차세대 소재로 주목받고 있다.
그러나 그래핀 형성 공정상의 제약으로 인해, 그래핀을 적용한 전자 소자의 제조는 현실적으로 용이하지 않다. 현재의 기술로는 절연 박막 위에 양질의 그래핀을 성장시키는 것이 어렵기 때문에, 금속 박막 위에 그래핀을 형성한 후, 이를 다른 기판으로 전이(transfer) 시켜 소자를 제조하는 것이 일반적이다. 그런데 이와 같이 그래핀을 전이하는 과정에서 결함이 발생하거나 오염 물질에 노출될 수 있으며, 그래핀의 취급(handling)이 용이하지 않은 문제가 있다. 따라서 그래핀을 적용한 소자의 구현에 제약이 따른다.
우수한 성능의 그래핀 소자 및 이를 제조하는 방법을 제공한다.
그래핀의 손상 및 오염을 방지(또는 최소화)할 수 있는 그래핀 소자의 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 제1 기판 상에 그래핀층을 형성하는 단계; 상기 제1 기판 상에 상기 그래핀층을 포함하는 소자부를 형성하는 단계; 상기 제1 기판의 상기 소자부 측에 제2 기판을 부착하는 단계; 및 상기 제1 기판을 제거하는 단계;를 포함하는 그래핀 소자의 제조방법이 제공된다.
상기 소자부를 형성하는 단계는 상기 그래핀층의 제1 영역 및 제2 영역에 각각 접촉된 소오스전극 및 드레인전극을 형성하는 단계를 포함할 수 있다.
상기 소자부를 형성하는 단계는 상기 그래핀층, 소오스전극 및 드레인전극을 덮는 게이트절연층을 형성하는 단계; 및 상기 소오스전극과 드레인전극 사이의 상기 게이트절연층 상에 게이트를 형성하는 단계;를 더 포함할 수 있다.
상기 소자부와 상기 제2 기판 사이에 상기 소자부를 덮는 절연층을 형성하는 단계; 및 상기 절연층 및 게이트절연층의 일부를 식각하여 상기 소오스전극, 드레인전극 및 게이트를 노출시키는 단계;를 더 포함할 수 있다.
상기 제1 기판을 제거하는 단계 후, 상기 소자부에 제3 기판을 부착하는 단계를 더 포함할 수 있다. 이때, 상기 제2 기판과 상기 제3 기판 사이에 상기 소자부가 배치될 수 있다.
상기 소자부에 상기 제3 기판을 부착하는 경우, 상기 제2 기판을 제거하는 단계를 더 포함할 수 있다.
상기 제3 기판은 유리 기판, 플라스틱 기판 또는 폴리머 기판일 수 있다.
상기 제3 기판은 플렉서블(flexible) 기판일 수 있다.
상기 소자부와 제3 기판 사이에 보호층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 기판을 제거하는 단계 후, 상기 소자부를 덮는 절연층을 형성하는 단계를 포함할 수 있다. 이때, 상기 절연층과 상기 제2 기판 사이에 상기 소자부가 배치될 수 있다.
상기 소오스전극, 드레인전극 및 게이트는 각각 제1 패드부, 제2 패드부 및 제3 패드부를 포함하도록 형성될 수 있고, 상기 절연층은 상기 제1 내지 제3 패드부를 덮도록 형성될 수 있으며, 상기 절연층의 일부를 식각하여 상기 제1 내지 제3 패드부를 노출시키는 단계를 더 수행할 수 있다.
상기 제1 기판을 제거하는 단계 후, 상기 그래핀층, 소오스전극 및 드레인전극을 덮는 게이트절연층을 형성하는 단계; 및 상기 소오스전극과 드레인전극 사이의 상기 게이트절연층 상에 게이트를 형성하는 단계;를 포함할 수 있다.
상기 소오스전극 및 드레인전극은 각각 제1 패드부 및 제2 패드부 포함하도록 형성될 수 있고, 상기 게이트절연층의 일부를 식각하여 상기 제1 및 제2 패드부를 노출시키는 단계를 더 수행할 수 있다.
상기 제1 기판과 상기 그래핀층 사이에 촉매층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 기판과 상기 촉매층 사이에 중간층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 기판을 제거하는 단계는 상기 촉매층을 식각하는 단계를 포함할 수 있다.
상기 제1 기판을 제거하는 단계는 상기 촉매층 또는 상기 중간층을 식각하는 단계를 포함할 수 있다.
상기 제2 기판을 부착하는 단계 전, 상기 제1 기판 상에 상기 소자부를 덮는 보호층을 형성하는 단계를 더 수행할 수 있다.
상기 제2 기판은, 예컨대, 폴리머 기판일 수 있다.
상기 제1 기판 상에 상기 소자부를 복수 개 포함하는 소자층을 형성하는 단계; 및 상기 소자층을 패터닝하여 상기 복수의 소자부를 분리하는 단계;를 포함할 수 있다.
상기 제1 기판과 상기 소자층 사이에 희생층이 더 구비될 수 있다.
상기 제1 기판을 제거하는 단계는 상기 복수의 소자부 사이로 식각 용액을 주입하여 상기 희생층을 식각하는 단계를 포함할 수 있다.
상기 희생층은 금속층 또는 절연층으로 형성할 수 있다.
본 발명의 다른 측면에 따르면, 기판 상에 구비된 것으로, 표면에 오목한 영역을 갖는 제1 절연층; 상기 제1 절연층의 오목한 영역에 구비된 그래핀 소자부; 및 상기 그래핀 소자부를 덮도록 구비된 제2 절연층;을 포함하고, 상기 그래핀 소자부는 게이트; 상기 게이트를 덮도록 구비된 게이트절연층; 상기 게이트 양측의 상기 게이트절연층 상에 구비된 소오스전극 및 드레인전극; 그리고 상기 소오스전극 및 드레인전극에 접촉하도록 구비된 그래핀층;을 포함하는 그래핀 트랜지스터가 제공된다.
상기 게이트절연층은 상기 그래핀층 양측의 상기 제1 절연층 위로 연장된 구조를 가질 수 있다.
상기 제1 절연층 위로 연장된 상기 게이트절연층 부분은 상기 그래핀층과 동일한 높이에 구비될 수 있다.
상기 게이트는 상기 소오스전극 및 드레인전극과 오버랩(overlap)된 구조를 가질 수 있다.
상기 기판은, 예컨대, 폴리머 기판일 수 있다.
본 발명의 다른 측면에 따르면, 기판 상에 구비된 보호층; 상기 보호층 내에 구비된 소오스전극 및 드레인전극; 상기 소오스전극과 드레인전극을 연결하도록 구비되고, 상기 보호층의 상면과 동일한 높이로 구비된 그래핀층; 상기 보호층 상에 상기 그래핀층을 덮도록 구비된 게이트절연층; 및 상기 게이트절연층 상에 구비된 게이트;를 포함하는 그래핀 트랜지스터가 제공된다.
상기 그래핀층의 상면과 그 주위의 상기 보호층의 상면은 동일한 높이를 가질 수 있다.
상기 소오스전극은 상기 그래핀층의 제1 영역 아래에 구비될 수 있고, 상기 드레인전극은 상기 그래핀층의 제2 영역 아래에 구비될 수 있다.
상기 기판은, 예컨대, 폴리머 기판일 수 있다.
그래핀의 손상 및 오염이 최소화 또는 방지된 우수한 성능의 그래핀 소자를 구현할 수 있다.
소오스/드레인전극에 대해서 게이트의 위치가 자기 정렬(self-align) 되어 소오스/드레인전극 간 저항이 최소화된 그래핀 소자를 구현할 수 있다.
다양한 기판을 적용할 수 있어서, 적용 분야 확장에 유리한 그래핀 소자를 구현할 수 있다.
웨이퍼 스케일(wafer scale)에서 복수의 그래핀 소자를 용이하게 제조할 수 있다.
도 1a 내지 도 1l은 본 발명의 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 2a 내지 도 2d는 도 1b의 구조를 형성하는 방법을 예시적으로 보여주는 단면도이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 3c는 본 발명의 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 4a는 도 3c의 평면 구조를 예시적으로 보여주는 평면도이다.
도 4b는 도 3d의 평면 구조를 예시적으로 보여주는 평면도이다.
도 5는 도 4a의 변형예를 보여주는 평면도이다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 6c는 본 발명의 다른 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 7a는 도 6c의 평면 구조를 예시적으로 보여주는 평면도이다.
도 7b는 도 6d의 평면 구조를 예시적으로 보여주는 평면도이다.
도 8a 내지 도 8e는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 그래핀 소자 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 1l은 본 발명의 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 1a를 참조하면, 제1 기판(SUB1) 상에 촉매층(CT1)을 형성할 수 있다. 제1 기판(SUB1)으로는, 예컨대, 실리콘 기판을 사용할 수 있다. 촉매층(CT1)을 형성하기 전에, 제1 기판(SUB1) 상에 소정의 중간층(N1)을 먼저 형성한 후, 중간층(N1) 상에 촉매층(CT1)을 형성할 수 있다. 중간층(N1)은 기판(SUB1)과 촉매층(CT1) 사이의 반응, 예컨대, 실리사이드 반응을 방지하는 역할을 할 수 있다. 또한 중간층(N1)은 제1 기판(SUB1)과 촉매층(CT1) 사이의 물질 확산을 방지하는 역할을 할 수 있다. 중간층(N1)은 절연층, 예컨대, 실리콘 산화물층으로 형성할 수 있다. 제1 기판(SUB1)이 실리콘 기판인 경우, 제1 기판(SUB1)의 표면부(상면부)를 산화시켜 중간층(N1)으로 사용되는 실리콘 산화물층을 형성할 수 있다. 중간층(N1)의 두께는 100∼300㎚ 정도일 수 있다. 중간층(N1)의 물질 및 형성방법은 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 예컨대, 중간층(N1)은 질화물로 형성될 수 있고, 산화 공정이 아닌 다른 방법으로 형성될 수 있다. 경우에 따라서는, 중간층(N1)을 형성하지 않을 수도 있다.
촉매층(CT1)은 Ni, Cu, Co, Pt, Ru 등으로 이루어진 금속 및 이들의 혼합물 중 적어도 하나로 형성할 수 있다. 촉매층(CT1)은 단층 또는 다층 구조를 가질 수 있다. 촉매층(CT1)은 도금(plating), 증발(evaporation), 스퍼터링(sputtering), CVD(chemical vapor deposition), ALD(atomic layer deposition) 등 다양한 방법으로 형성할 수 있다. 촉매층(CT1)은 대략 100∼500㎚ 정도의 두께로 형성할 수 있다.
다음, 촉매층(CT1) 상에 그래핀층(GP1)을 형성할 수 있다. 그래핀층(GP1)은 CVD나 열분해(pyrolysis) 법 등으로 형성할 수 있다. 그래핀층(GP1)을 CVD로 형성하는 경우, 촉매층(CT1) 상에 탄소를 포함하는 소오스 가스를 흘려주는데, 상기 소오스 가스로는 CH4, C2H2, C2H4, CO 등을 사용할 수 있다. 그래핀층(GP1)을 형성하기 위해서는 700∼1100℃ 정도의 고온 공정이 요구될 수 있다. 따라서 제1 기판(SUB1)은 상기 고온 공정을 견딜 수 있는 물질로 구성될 필요가 있다. 이런 점에서, 제1 기판(SUB1)으로 실리콘 기판을 사용할 수 있다. 그러나 실리콘 기판 이외에도 고온 공정을 견딜 수 있는 기판이면 어느 기판이든 제1 기판(SUB1)으로 사용할 수 있다. 예컨대, 석영(quartz) 기판을 제1 기판(SUB1)으로 사용할 수 있다. 경우에 따라서는, SiC 기판을 제1 기판(SUB1)으로 사용할 수도 있다. SiC 기판을 제1 기판(SUB1)으로 사용하는 경우, 촉매층(CT1) 없이 SiC 기판 위에 직접 그래핀층(GP1)을 형성할 수 있다.
도 1b를 참조하면, 그래핀층(GP1)을 소정 형태로 패터닝한 상태에서, 그래핀층(GP1)의 제1 영역 및 제2 영역에 각각 접촉된 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 각각 그래핀층(GP1)의 일단 및 타단에 구비될 수 있다. 소오스전극(S1)과 드레인전극(D1) 사이의 그래핀층(GP1) 영역을 '채널영역'이라 할 수 있다. 도 1b와 같은 그래핀층(GP1)과 소오스전극(S1) 및 드레인전극(D1)을 형성하는 방법은 다양할 수 있다. 예컨대, 제1 마스크 공정으로 도 1a의 그래핀층(GP1)을 먼저 패터닝한 후에, 제2 마스크 공정으로 소오스/드레인용 도전층을 패터닝하여 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 또는 도 1a의 그래핀층(GP1) 상에 소오스/드레인용 도전층을 형성한 후, 그래핀층(GP1)과 상기 소오스/드레인용 도전층을 하나의 마스크로 함께 패터닝(1차 패터닝)한 다음, 다른 마스크를 사용해서 상기 소오스/드레인용 도전층을 패터닝(2차 패터닝)할 수 있다. 상기 1차 패터닝에 의해 도 1b와 같은 그래핀층(GP1)이 얻어질 수 있고, 상기 1차 및 2차 패터닝에 의해 소오스전극(S1) 및 드레인전극(D1)이 얻어질 수 있다. 또는 도 1a의 그래핀층(GP1)을 도 1b의 형태로 패터닝한 후에, 리프트-오프(lift-off) 방법을 사용해서 소오스전극(S1) 및 드레인전극(D1)을 형성할 수도 있다.
이하에서는, 도 1b의 구조를 형성하기 위한 다양한 방법 중 하나를 도 2a 내지 도 2d를 참조하여 예시적으로 설명한다.
도 2a를 참조하면, 도 1a의 그래핀층(GP1) 상에 소오스/드레인용 도전층(SD1)을 형성할 수 있고, 소오스/드레인용 도전층(SD1) 상에 제1 마스크패턴(M1)을 형성할 수 있다.
도 2b를 참조하면, 제1 마스크패턴(M1)을 식각 장벽으로 이용해서 소오스/드레인용 도전층(SD1) 및 그래핀층(GP1)을 순차로 식각할 수 있다. 따라서 소오스/드레인용 도전층(SD1)과 그래핀층(GP1)은 위에서 보았을 때, 동일한 모양으로 패터닝될 수 있다.
도 2c를 참조하면, 제1 마스크패턴(M1)을 제거한 다음, 소오스/드레인용 도전층(SD1) 상에 제2 마스크패턴(M2)을 형성할 수 있다. 제2 마스크패턴(M2)은 소오스전극 및 드레인전극을 형성하기 위한 식각 마스크이다.
도 2d를 참조하면, 제2 마스크패턴(M2)을 식각 장벽으로 이용해서 소오스/드레인용 도전층(SD1)을 식각할 수 있다. 그 결과, 소오스전극(S1) 및 드레인전극(D1)이 형성될 수 있다. 이후, 제2 마스크패턴(M2)을 제거하면, 도 1b의 구조가 얻어질 수 있다.
소오스전극(S1) 및 드레인전극(D1)을 형성하기 위한 도전층, 즉, 상기 소오스/드레인용 도전층(SD1)은, 예컨대, 증발(evaporation) 법을 사용해서 형성할 수 있다. 그래핀층(GP1)은 플라즈마에 의해 손상될 수 있기 때문에, 소오스/드레인용 도전층(SD1)은 플라즈마를 사용하지 않는 공정으로 형성할 수 있다. 그 일례가 상기 증발(evaporation) 법이다. 그러나 소오스/드레인용 도전층(SD1)의 형성방법은 증발 법으로 한정되지 않고, 다양하게 변화될 수 있다. 또한 소오스/드레인용 도전층(SD1)을 패터닝(식각) 할 때에도 플라즈마를 사용하지 않는 공정, 예컨대, 습식 식각(wet etch) 공정을 사용할 수 있다. 또는 리프트-오프(lift-off) 공정을 사용해서 서로 이격된 소오스전극(S1) 및 드레인전극(D1)을 직접 형성할 수도 있다.
다시 도 1b를 참조하면, 소오스전극(S1) 및 드레인전극(D1)은 그래핀층(GP1)과 전기적으로 오믹 콘택(ohmic contact) 할 수 있는 물질로 형성할 수 있다. 예컨대, 소오스전극(S1) 및 드레인전극(D1)은 Au, Cu, Ni, Ti, Pt, Ru, Pd 등으로 구성된 금속 및 이들의 조합 중에서 선택된 물질로 형성할 수 있다. 구체적인 예로, 소오스전극(S1) 및 드레인전극(D1)은 Ti/Au, Pd/Au 등으로 형성할 수 있다. 경우에 따라서는, 소오스전극(S1) 및 드레인전극(D1)과 그래핀층(GP1) 사이에 오믹 콘택층(미도시)을 더 형성할 수 있다. 이 경우, 그래핀층(GP1)과 오믹 콘택되지 않는 물질이라도 소오스전극(S1) 및 드레인전극(D1) 물질로 적용할 수 있다.
도 1c를 참조하면, 촉매층(CT1) 상에 그래핀층(GP1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 게이트절연층(GI1)을 형성할 수 있다. 게이트절연층(GI1)은 Si 산화물, Si 질화물, Si 질산화물 등으로 형성하거나, Si 질화물보다 유전율이 높은 고유전(high-k) 물질, 예컨대, Al 산화물, Hf 산화물 등으로 형성하거나, 폴리머와 같은 유기물로 형성할 수도 있다. 또는 위에 언급된 물질들 중에서 적어도 두 개를 조합하여 게이트절연층(GI1)을 형성할 수도 있다. 게이트절연층(GI1)은 열(thermal) ALD, 열(thermal) CVD, 증발(evaporation) 법 등으로 형성할 수 있다. 게이트절연층(GI1) 형성시, 공정 온도는 약 400℃ 이하일 수 있지만, 경우에 따라서는 400℃ 이상일 수도 있다. 게이트절연층(GI1)의 두께는, 예컨대, 10∼30㎚ 정도일 수 있다.
다음, 소오스전극(S1)과 드레인전극(D1) 사이의 게이트절연층(GI1) 상에 게이트(G1)를 형성할 수 있다. 게이트(G1)는 소오스전극(S1) 및 드레인전극(D1) 위로 어느 정도 연장된 구조를 가질 수 있다. 즉, 게이트(G1)는 소오스전극(S1) 및 드레인전극(D1)과 어느 정도 오버랩(overlap)된 구조를 가질 수 있다. 그러나 경우에 따라서는, 게이트(G1)가 소오스전극(S1) 및 드레인전극(D1)과 오버랩되지 않을 수도 있다. 또한 도 1c에서는 게이트(G1)의 높이가 게이트절연층(GI1)보다 높은 경우가 도시되어 있지만, 게이트(G1)의 높이는 게이트절연층(GI1)의 높이와 동일하거나 유사할 수도 있다. 여기서, 게이트절연층(GI1)의 높이는 소오스전극(S1) 및 드레인전극(D1) 상에 형성된 게이트절연층(GI1)의 높이를 의미한다. 게이트(G1)는 일반적인 반도체 소자에서 사용하는 도전 물질(금속, 도전성 산화물 등)로 형성될 수 있다. 이와 같이, 게이트(G1)를 형성하면, 소오스전극(S1) 및 드레인전극(D1)에 대한 게이트(G1)의 위치가 자기 정렬(self-align) 되는 효과를 얻을 수 있다. 소오스전극(S1)과 드레인전극(D1) 사이의 공간에 게이트(G1)를 매립하기 때문에, 소오스전극(S1) 및 드레인전극(D1)에 대한 게이트(G1)의 위치가 자동 정렬될 수 있다. 또한, 게이트(G1)가 소오스전극(S1) 및 드레인전극(D1)과 오버랩(overlap)된 구조를 가질 때, 게이트(G1)가 다소 오정렬(misalign) 되더라도, 유효한(effective) 게이트 영역의 위치는 변하지 않고 일정하게 유지될 수 있다. 상기 유효한 게이트 영역은 소오스전극(S1)과 드레인전극(D1) 사이의 게이트(G1) 영역이다. 이와 같이, 본 실시예에서는 소오스전극(S1) 및 드레인전극(D1)에 대한 게이트(G1)의 위치가 자기 정렬되기 때문에, 오정렬 문제를 방지(또는 억제)할 수 있고, 소오스/드레인전극(S1, D1) 사이의 저항을 최소화하는 효과를 얻을 수 있다.
도 1d를 참조하면, 제1 기판(SUB1) 상에 게이트절연층(GI1) 및 게이트(G1)를 덮는 절연층(IL1)을 형성할 수 있다. 절연층(IL1)은, 예컨대, Si 산화물, Si 질화물, Si 질산화물 등으로 형성할 수 있다. 절연층(IL1)의 두께는, 예컨대, 100∼500㎚ 정도일 수 있다.
도 1e를 참조하면, 절연층(IL1) 및 게이트절연층(GI1)을 부분적으로 식각하여 게이트(G1), 소오스전극(S1) 및 드레인전극(D1) 각각의 일부를 노출시킬 수 있다. 이렇게 게이트(G1), 소오스전극(S1) 및 드레인전극(D1)의 일부를 노출시키는 오픈(open) 공정의 시점은 달라질 수 있다. 예컨대, 상기 오픈 공정은 본 제조방법의 마지막 단계에서 수행할 수도 있다.
도 1a 내지 도 1e의 방법으로 제1 기판(SUB1) 상에 그래핀층(GP1)을 포함하는 소자부(device portion)(DP1)를 형성한 것으로 볼 수 있다. 상기 소자부(DP1)는 '그래핀 트랜지스터'일 수 있다.
도 1f를 참조하면, 제1 기판(SUB1) 상에 소자부(DP1)를 덮는 제1 보호층(P1)을 형성할 수 있다. 제1 보호층(P1)은 폴리머 물질이나 SOG(spin on glass) 물질로 형성할 수 있고, 예컨대, 스핀 코팅법으로 형성할 수 있다. 제1 보호층(P1)은 평탄한 표면을 갖도록 형성될 수 있다. 제1 보호층(P1)의 표면이 평탄하지 않은 경우, 그 표면을 평탄화하는 공정을 추가적으로 수행할 수도 있다. 이러한 제1 보호층(P1)은 후속 공정에서 제2 기판(도 1g의 SUB2)의 부착을 용이하게 하기 위해 형성하는 층일 수 있다. 또한 제1 보호층(P1)은 추후에 제1 기판(SUB1)을 제거하는 단계에서 소자부(DP1)를 보호하는 역할을 할 수 있다.
도 1g를 참조하면, 제1 보호층(P1) 상에 제2 기판(SUB2)을 부착할 수 있다. 제2 기판(SUB2)은 소자부(DP1) 및 제1 보호층(P1)을 사이에 두고 제1 기판(SUB1) 상에 부착된 것으로 볼 수 있다. 제2 기판(SUB2)은, 예컨대, 폴리머를 포함하는 기판일 수 있다. 구체적인 예로, 제2 기판(SUB2)은 접착성 테이프(adhesive tape)일 수 있다. 상기 접착성 테이프는 자외선(ultraviolet ray)(UV ray)에 의해 접착력이 약해지는 자외선 릴리즈 타입(UV release type)이거나, 열에 의해 접착력이 약해지는 서멀 릴리즈 타입(thermal release type)일 수 있다. 또는 제2 기판(SUB2)은 소정의 용매에 의해 제거 가능한 폴리머로 형성될 수 있다. 그러나 제2 기판(SUB2)의 물질은 접착성 테이프와 같은 폴리머로 한정되지 않고, 다양하게 변화될 수 있다. 경우에 따라서는, 제2 기판(SUB2)을 유리(glass)나 실리콘(Si)으로 형성할 수도 있다. 이 경우, 제1 보호층(P1)과 제2 기판(SUB2) 사이에 소정의 접착층(미도시)을 더 구비시킬 수도 있다. 제2 기판(SUB2)은 추후에 제1 기판(SUB1)을 분리하는 단계 및 그 후속 단계에서 소자부(DP1)가 구겨지거나 접히는 것을 방지하는 역할을 할 수 있다. 경우에 따라서는, 제1 보호층(P1) 자체가 제2 기판(SUB2)의 역할을 대신할 수도 있다. 이 경우, 제1 보호층(P1)을 기판으로 여길 수 있고, 제2 기판(SUB2)을 사용하지 않을 수 있다.
도 1h를 참조하면, 제1 기판(SUB1)을 제거/분리할 수 있다. 제1 기판(SUB1)은 촉매층(CT1)이나 중간층(N1)을 식각함으로써 제거/분리될 수 있다. 본 실시예에서는 촉매층(CT1)을 식각하여 제1 기판(SUB1)을 제거/분리하는 경우가 도시되어 있다. 촉매층(CT1)의 식각에는, 예컨대, FeCl3나 HNO3 등과 같은 금속 에천트(etchant)가 사용될 수 있다. 만약, 촉매층(CT1)이 아닌 중간층(N1)을 식각하여 제1 기판(SUB1)을 제거하는 경우에는, 중간층(N1)의 식각을 위해, 예컨대, HF가 함유된 식각액을 사용할 수 있다. 제1 기판(SUB1)의 제거/분리 공정은 전술한 바에 한정되지 않고, 다양하게 변형될 수 있다. 예컨대, 제1 기판(SUB1)의 대부분을 연마 공정으로 제거한 후, 잔류된 제1 기판(SUB1)을 소정의 식각액으로 제거한 다음, 중간층(N1)과 촉매층(CT1)을 연속적으로 제거할 수 있다. 상기 잔류된 제1 기판(SUB1)을 제거하기 위한 식각액으로는 KOH, TMAH(tetramethylammonium hydroxide) 등을 사용할 수 있다.
도 1i를 참조하면, 제1 기판(SUB1)이 제거되어 노출된 소자부(DP1)의 하면에 제2 보호층(P2)을 형성할 수 있다. 제2 보호층(P2)은 그래핀층(GP1)의 물성/특성이 변하지 않도록 그래핀층(GP1)을 보호하는 역할을 할 수 있다. 예컨대, 제2 보호층(P2)은 Si 산화물, Si 질화물, Si 질산화물 등으로 형성하거나, Al 산화물 및 Hf 산화물과 같은 고유전 물질로 형성하거나, 폴리머로 형성할 수도 있다. 제2 보호층(P2)은 그래핀층(GP1)에 손상을 주지 않는 방법, 예컨대, 열(thermal) ALD, 열(thermal) CVD, 증발(evaporation) 법 등으로 형성할 수 있다. 도 1i에서는 소자부(DP1)의 하면에 제2 보호층(P2)을 형성하는 것으로 도시하였지만, 실제로는, 제2 기판(SUB2)과 소자부(DP1)를 포함하는 구조물을 위·아래로 뒤집은 상태에서, 즉, 소자부(DP1)의 그래핀층(GP1)이 위쪽으로 향하도록 한 후, 제2 보호층(P2)을 형성할 수 있다.
도 1j를 참조하면, 제2 보호층(P2)에 제3 기판(SUB3)을 부착할 수 있다. 제3 기판(SUB3)은 제2 보호층(P2)을 사이에 두고 소자부(DP1)에 부착된 것이라 할 수 있다. 제3 기판(SUB3)과 제2 기판(SUB2) 사이에 소자부(DP1)가 구비될 수 있다. 제3 기판(SUB3)은, 예컨대, 유리 기판이나 플라스틱 기판 또는 폴리머 기판일 수 있다. 제3 기판(SUB3)은 플렉서블(flexible) 기판일 수 있지만, 단단한(rigid) 기판일 수도 있다. 제3 기판(SUB3)의 선택에는 공정 온도 등에 의한 제약이 없기 때문에, 필요에 따라 다양한 기판을 제3 기판(SUB3)으로 적용할 수 있다.
도 1k를 참조하면, 제2 기판(SUB2)을 제거할 수 있다. 예컨대, 제2 기판(SUB2)이 서멀 릴리즈 타입(thermal release type)의 접착성 테이프인 경우, 약 200℃ 정도의 열을 가함으로써, 제2 기판(SUB2)을 용이하게 제거할 수 있다. 제2 기판(SUB2)의 타입에 따라, 그 제거 방법은 달라질 수 있다.
다음, 제1 보호층(P1)을 제거할 수 있다. 제1 보호층(P1)은 산소 플라즈마 공정이나 습식 식각 공정으로 제거할 수 있다. 제1 보호층(P1)이 폴리머인 경우, 산소 플라즈마 공정으로 제거할 수 있고, 제1 보호층(P1)이 유전층인 경우, 습식 식각 공정으로 제거할 수 있다. 제1 보호층(P1)이 제거된 결과물이 도 1l에 도시되어 있다. 도 1l을 참조하면, 제3 기판(SUB3) 상에 그래핀층(GP1)을 포함하는 소자부(DP1)가 구비될 수 있다.
이와 같이, 본 실시예에서는 제1 기판(SUB1) 상에서 그래핀층(GP1)을 포함하는 소자부(DP1)를 제조한 후, 이를 다른 기판(즉, 제3 기판(SUB3))에 부착할 수 있다. 이 과정에서 취급성을 위해 소자부(DP1)를 지지하는 제2 기판(SUB2)이 임시로 사용될 수 있고, 제1 기판(SUB1)이 제거될 수 있다. 다시 말해, 본 실시예의 공정은 제1 기판(SUB1)에서의 그래핀 성장(growth) 및 소자 제조(fabrication) 단계, 그리고, 제조된 소자를 다른 기판(즉, 제3 기판(SUB3))에 부착하는 단계로 구성될 수 있다. 이러한 공정에서는 그래핀층(GP1)이 손상되거나 오염되는 문제를 방지 또는 최소화할 수 있기 때문에, 고품질의 그래핀 소자를 제조할 수 있다. 기존의 방법에 따르면, 제1 기판에서 그래핀을 성장하고, 이를 다른 기판으로 전이시킨 다음, 상기 다른 기판에서 소자 제조 공정을 진행한다. 이 경우, 그래핀이 패터닝되지 않은 상태에서 단독으로 전이되기 때문에, 그래핀이 찢어지거나 주름 등의 결함이 발생할 수 있고, 또한 오염 물질에 노출되어 그래핀의 품질이 쉽게 열화될 수 있다. 그러나 본 발명의 실시예에 따르면, 제1 기판(SUB1) 상에서 그래핀층(GP1)을 포함하는 소자부(DP1)를 제조한 후, 소자부(DP1) 전체를 다른 기판(즉, 제3 기판(SUB3))에 부착하기 때문에, 그래핀층(GP1)이 손상되거나 오염되는 문제를 최소화할 수 있고, 결과적으로, 고품질의 그래핀 소자를 제조할 수 있다.
또한 소오스전극(S1) 및 드레인전극(D1)에 대한 게이트(G1)의 위치가 자동 정렬되기 때문에, 소오스/드레인전극(S1, D1) 사이의 저항을 최소화되고, 그래핀 소자의 동작 특성이 향상될 수 있다.
또한 최종 기판으로 사용되는 제3 기판(SUB3)으로 다양한 기판을 적용할 수 있기 때문에, 소자의 활용성을 높일 수 있고 적용 분야를 넓힐 수 있다. 예컨대, 제3 기판(SUB3)으로 플렉서블(flexible) 기판을 사용하는 경우, 플렉서블 디스플레이(flexible display) 등에 본 실시예의 소자를 적용할 수 있고, 유리 기판과 같은 투명 기판을 사용하는 경우, 투명 디스플레이(transparent display) 등에 본 실시예의 소자를 적용할 수 있다. 또한 디스플레이 분야가 아닌 고주파용 RF(radio frequency) 소자 분야에도 본 발명의 실시예에 따른 그래핀 소자를 적용할 수 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 3a를 참조하면, 도 1a 내지 도 1g의 방법과 유사한 방법을 사용해서, 제1 기판(SUB1) 상에 소자부(DP1')가 마련되고, 소자부(DP1') 상에 제2 기판(SUB2)이 부착된 구조물을 마련할 수 있다. 이때, 소자부(DP1')는 그래핀층(GP1), 소오스전극(S1), 드레인전극(D1), 게이트절연층(GI1) 및 게이트(G1)를 포함할 수 있고, 이들을 덮는 절연층(IL1)을 더 포함할 수 있다. 도 3a의 구조에서는 도 1g의 구조와 달리 절연층(IL1) 및 게이트절연층(GI1)이 패터닝(식각)되지 않을 수 있다. 절연층(IL1) 상에 제1 보호층(P1)이 구비될 수 있고, 제1 보호층(P1) 상에 제2 기판(SUB2)이 부착될 수 있다.
도 3b를 참조하면, 도 1h의 단계와 유사하게, 제1 기판(SUB1)을 제거/분리할 수 있다. 본 실시예에서는 촉매층(CT1)을 식각하여 제1 기판(SUB1)을 제거/분리하는 경우가 도시되어 있지만, 중간층(N1)을 식각하여 제1 기판(SUB1)을 제거/분리할 수도 있다. 중간층(N1)을 식각하여 제1 기판(SUB1)을 제거/분리하는 경우, 촉매층(CT1)을 제거하는 공정을 별도로 수행할 수 있다.
도 3c를 참조하면, 소자부(DP1')가 형성된 제2 기판(SUB2)을 위·아래로 뒤집은 상태에서 소자부(DP1') 상에 제2 절연층(IL2)을 형성할 수 있다. 제2 절연층(IL2)은 절연층(IL1)(이하, 제1 절연층)과 동일하거나 유사한 물질로 형성할 수 있다. 제2 절연층(IL2)은 그래핀층(GP1)에 손상을 주지 않는 방법, 예컨대, 예컨대, 열(thermal) ALD, 열(thermal) CVD, 증발(evaporation) 법 등으로 형성할 수 있다.
도 3c의 소자부(DP1')는, 예컨대, 도 4a에 도시된 바와 같은 평면 구조를 가질 수 있다. 도 4a를 참조하면, 그래핀층(GP1)은 X축 방향으로 연장된 형상을 가질 수 있다. 소오스전극(S1)은 그래핀층(GP1)의 일단에 접촉하면서, 그래핀층(GP1)의 외측으로 연장된 제1 패드부(PD1)를 포함할 수 있다. 이와 유사하게, 드레인전극(D1)은 그래핀층(GP1)의 타단에 접촉하면서, 그래핀층(GP1)의 외측으로 연장된 제2 패드부(PD2)를 포함할 수 있다. 게이트(G1)는 그래핀층(GP1)의 중앙부에 오버랩되면서 Y축 방향으로 연장된 제3 패드부(PD3)를 포함할 수 있다. 제2 절연층(IL2)은 그래핀층(GP1), 소오스전극(S1), 드레인전극(D1) 및 게이트(G1)를 덮도록 구비될 수 있다. 도 4a의 A-A'선에 따른 단면도가 도 3c와 같을 수 있다. 따라서, 도 3c에는 도시되지 않았지만, 소오스전극(S1), 드레인전극(D1) 및 게이트(G1)는 각각 제1 패드부(PD1), 제2 패드부(PD2) 및 제3 패드부(PD3)를 포함할 수 있다.
다음, 도 3d와 같은 구조를 형성할 수 있다. 도 3d는 도 4a의 제1 내지 제3 패드부(PD1∼PD3)에 대한 공정일 수 있다. 보다 구체적으로 설명하면, 제2 절연층(IL2)의 일부 및 게이트절연층(GI1)의 일부를 식각하여 제1 내지 제3 패드부(PD1∼PD3)를 노출시키는 제1 내지 제3 콘택홀(H1∼H3)을 형성할 수 있다. 도 3d의 단면 구조는 도 4b의 평면 구조에 대응될 수 있다. 도 4b의 B-B'선에 따른 단면도가 도 3d와 같을 수 있다.
도 4a 및 도 4b에서 그래핀층(GP1), 소오스전극(S1), 드레인전극(D1) 및 게이트(G1)의 형상은 예시적인 것이고, 이들의 형상은 다양하게 변형될 수 있다. 예컨대, 그래핀층(GP1)은 도 5에 도시된 바와 같은 구조로 변형될 수 있다. 도 5를 참조하면, 그래핀층(GP1')은 소오스전극(S1) 및 드레인전극(D1)과 동일하거나 거의 유사한 평면 구조를 가지면서, 소오스전극(S1) 및 드레인전극(D1) 사이의 중앙부가 연결된 구조를 가질 수 있다. 즉, 그래핀층(GP1)은 소오스전극(S1)과 동일하거나 거의 유사한 평면 구조를 갖는 제1 영역, 드레인전극(D1)과 동일하거나 거의 유사한 평면 구조를 갖는 제2 영역, 및 상기 제1 영역과 제2 영역을 연결하는 제3 영역(중앙부)을 포함할 수 있다. 도 2a 내지 도 2d를 참조하여 설명한 바와 같이, 제1 마스크패턴(도 2b의 M1)으로 그래핀층(GP1)과 소오스/드레인용 도전층(SD1)을 순차로 패터닝하면, 이들은 동일한 평면 구조를 가질 수 있고, 후속 공정으로 제2 마스크패턴(도 2c의 M2)을 이용해서 소오스/드레인용 도전층(SD1)을 2차로 패터닝하면 소오스전극(S1) 및 드레인전극(D1)을 형성하면서 이들 사이의 채널영역(상기 제3 영역)을 노출시킬 수 있다.
도 3a 내지 도 3d를 참조하여 설명한 실시예에서는 제2 기판(SUB2)이 최종 소자의 기판으로 사용되고, 도 1j의 제3 기판(SUB3)의 부착 공정 및 도 1k의 제2 기판(SUB2)의 제거 공정 등이 생략될 수 있다. 이렇게 공정수가 감소함에 따라, 전체적인 제조공정이 단순화될 수 있다. 또한, 도 3a 내지 도 3d의 방법에서는 소자부(DP1')의 양측(즉, 하측 및 상측)에 제1 기판(SUB1) 및 제2 기판(SUB2)이 마련된 상태에서 제1 기판(SUB1)을 제거하고 제2 기판(SUB2)을 최종 기판으로 사용하므로, 그래핀층(GP1)의 직접적인 전이(transfer) 공정은 포함되지 않는다고 할 수 있다. 따라서 본 실시예의 방법은 그래핀의 전이 없이 그래핀 소자를 제조하는 공정(즉, transfer-free process)이라고 할 수 있다.
도 4b의 A-A'선에 따른 단면도는 도 3c와 같을 수 있으므로, 도 3c의 구조는 본 발명의 실시예에 따른 트랜지스터의 단면도라고 할 수 있다.
도 3c를 참조하여 본 발명의 실시예에 따른 트랜지스터를 설명하면 다음과 같다. 제2 기판(SUB2) 상에 제1 보호층(P1)이 구비될 수 있고, 제1 보호층(P1) 상에 제1 절연층(IL1)이 구비될 수 있다. 제2 기판(SUB2)은, 예컨대, 폴리머 기판일 수 있다. 제1 보호층(P1)은 절연 물질로 형성될 수 있으므로, 제1 보호층(P1)과 제1 절연층(IL1)이 다층 구조의 절연층을 구성한다고 할 수 있다. 제1 절연층(IL1)은 표면부에 오목한 영역을 가질 수 있고, 상기 오목한 영역에 '그래핀 소자부'가 구비될 수 있다. 상기 그래핀 소자부는 게이트(G1), 게이트(G1) 상에 구비된 게이트절연층(GI1), 게이트(G1) 양측의 게이트절연층(GI1) 상에 구비된 소오스전극(S1) 및 드레인전극(D1), 그리고 소오스전극(S1) 및 드레인전극(D1)에 접촉하도록 구비된 그래핀층(GP1)을 포함할 수 있다. 그래핀층(GP1)은 채널층일 수 있다. 게이트절연층(GI1)은 그래핀층(GP1) 양측의 제1 절연층(IL1) 위로 연장된 구조를 가질 수 있다. 제1 절연층(IL1) 위로 연장된 게이트절연층(GI1) 부분은 그래핀층(GP1)과 동일한(혹은 유사한) 높이에 구비될 수 있다. 게이트(G1)는 소오스전극(S1) 및 드레인전극(D1)과 오버랩(overlap)된 구조를 가질 수 있다. 그래핀층(GP1) 및 게이트절연층(GI1)을 덮는 제2 절연층(IL2)이 구비될 수 있다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 6a를 참조하면, 도 1b의 구조물이 마련된 상태에서, 제1 기판(SUB1) 상에 소오스전극(S1), 드레인전극(D1) 및 그래핀층(GP1)을 덮는 보호층(P1)을 형성할 수 있다. 보호층(P1)은 도 1f의 제1 보호층(P1)과 동일한(혹은 유사한) 물질 및 방법으로 형성할 수 있다. 다음, 보호층(P1) 상에 제2 기판(SUB2)을 부착할 수 있다. 제2 기판(SUB2)은 도 1g의 제2 기판(SUB2)과 동일한(혹은 유사한) 물질 및 방법으로 형성할 수 있다. 경우에 따라서는, 보호층(P1)과 제2 기판(SUB2) 사이에 소정의 접착층(미도시)을 더 구비시킬 수도 있다. 그래핀층(GP1), 소오스전극(S1) 및 드레인전극(D1)은 하나의 소자부(DP2)를 구성한다고 할 수 있다. 여기서, 소자부(DP2)는 도 1e의 소자부(DP1)와 달리 미완성 상태의 소자부일 수 있다.
도 6b를 참조하면, 제1 기판(SUB1)을 제거/분리할 수 있다. 제1 기판(SUB1)은 촉매층(CT1)이나 중간층(N1)을 식각함으로써 제거/분리될 수 있다. 본 실시예에서는 촉매층(CT1)을 식각하여 제1 기판(SUB1)을 제거/분리하는 경우가 도시되어 있다. 제1 기판(SUB1)의 제거/분리 방법은 도 1h를 참조하여 설명한 바와 동일하거나 유사할 수 있고, 다양하게 변형될 수 있다.
도 6c를 참조하면, 그래핀층(GP1), 소오스전극(S1) 및 드레인전극(D1) 등이 형성된 제2 기판(SUB2)을 위·아래로 뒤집은 상태에서, 그래핀층(GP1) 및 보호층(P10) 상에 게이트절연층(GI1')을 형성할 수 있다. 게이트절연층(GI1')은 도 1c의 게이트절연층(GI1)과 동일한(혹은 유사한) 물질 및 방법으로 형성할 수 있다. 게이트절연층(GI1') 상에 게이트(G1')를 형성할 수 있다. 게이트(G1')는 소오스전극(S1)과 드레인전극(D1) 사이의 그래핀층(GP1) 위쪽에 구비될 수 있다.
도 6c의 트랜지스터는 도 7a에 도시된 바와 같은 평면 구조를 가질 수 있다. 도 7a의 평면 구조는 도 4a의 평면 구조와 유사하다. 단, 도 7a에서 게이트(G1')는 그래핀층(GP1) 및 게이트절연층(GI1') 위에 구비된다. 도 7a의 참조번호 PD1, PD2, PD3'는 각각 제1 패드부, 제2 패드부 및 제3 패드부를 나타낸다. 도 7a의 A-A'선에 따른 단면도가 도 6c와 같을 수 있다.
다음, 도 6d와 같은 구조를 형성할 수 있다. 도 6d는 도 7a의 제1 및 제2 패드부(PD1, PD2)에 대한 공정일 수 있다. 보다 구체적으로 설명하면, 게이트절연층(GI1')의 일부를 식각하여 제1 및 제2 패드부(PD1, PD2)를 노출시키는 제1 및 제2 콘택홀(H1', H2')을 형성할 수 있다. 도 6d의 단면 구조는 도 7b의 평면 구조에 대응될 수 있다. 도 7b의 B-B'선에 따른 단면도가 도 6d와 같을 수 있다. 도 7a 및 도 7b에서 그래핀층(GP1), 소오스전극(S1), 드레인전극(D1) 및 게이트(G1')의 형상은 예시적인 것이고, 이들의 형상은 다양하게 변형될 수 있다. 예컨대, 그래핀층(GP1)은 도 5의 그래핀층(GP1')과 동일하거나 유사한 형상을 가질 수 있다.
도 6a 내지 도 6d를 참조하여 설명한 실시예에서는 제2 기판(SUB2)이 최종 기판으로 사용되고, 도 1j의 제3 기판(SUB3)의 부착 공정 및 도 1k의 제2 기판(SUB2)의 제거 공정 등이 생략될 수 있다. 따라서 공정이 단순화될 수 있다. 또한, 도 6a 내지 도 6d의 방법에서는 소자부(DP2)의 양측(즉, 하측 및 상측)에 제1 기판(SUB1) 및 제2 기판(SUB2)이 마련된 상태에서 제1 기판(SUB1)을 제거하고 제2 기판(SUB2)을 최종 기판으로 사용하므로, 그래핀층(GP1)의 직접적인 전이(transfer) 공정은 포함되지 않는다고 할 수 있다. 그러므로, 그래핀층의 직접적인 전이에 따른 그래핀층의 손상 및 오염 문제를 방지 또는 최소화할 수 있다.
도 7b의 A-A'선에 따른 단면도는 도 6c와 같을 수 있으므로, 도 6c의 구조는 본 발명의 실시예에 따른 트랜지스터의 단면도라고 할 수 있다.
도 6c를 참조하여 본 발명의 실시예에 따른 트랜지스터를 설명하면 다음과 같다. 제2 기판(SUB2) 상에 보호층(P1)이 구비될 수 있다. 제2 기판(SUB2)은, 예컨대, 폴리머 기판일 수 있다. 보호층(P1) 내에 서로 이격된 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1)과 드레인전극(D1)을 연결하는 그래핀층(GP1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 그래핀층(GP1)의 제1 영역 및 제2 영역 아래에 구비될 수 있다. 그래핀층(GP1)은 보호층(P1)의 상면과 동일한 높이로 구비될 수 있다. 다시 말해, 그래핀층(GP1)의 상면과 그 주위의 보호층(P1)의 상면은 동일한 레벨(높이)을 가질 수 있다. 보호층(P1) 상에 그래핀층(GP1)을 덮는 게이트절연층(GI1')이 구비될 수 있다. 게이트절연층(GI1') 상에 게이트(G1')가 구비될 수 있다. 게이트(G1')는 소오스전극(S1) 및 드레인전극(D1) 사이의 그래핀층(GP1) 위쪽에 구비될 수 있다.
본 발명의 다른 실시예에 따르면, 제1 기판(SUB1) 상에 복수의 소자부(DP1)를 형성할 수 있고, 패터닝 공정을 통해 복수의 소자부(DP1)를 분리한 뒤, 제1 기판(SUB1)의 제거 공정을 수행할 수 있다. 이에 대해서는 도 8a 내지 도 8e를 참조하여 보다 상세하게 설명한다.
도 8a를 참조하면, 제1 기판(SUB10) 상에 복수의 소자부(DP10)를 포함하는 적층 구조물(소자층)을 형성할 수 있다. 각각의 소자부(DP10)는 도 1f의 소자부(DP1)와 동일한 구조를 가질 수 있다. 본 단계에서 복수의 소자부(DP10)를 포함하는 상기 적층 구조물(소자층)은 연속적인 구조를 가질 수 있다. 제1 기판(SUB10)과 복수의 소자부(DP10) 사이에는 촉매층(CT10)이 구비될 수 있다. 제1 기판(SUB10)과 촉매층(CT10) 사이에는 중간층(N10)이 더 구비될 수 있다. 참조번호 GP10, S10, D10, GI10, G10, IL10, P10은 각각 그래핀층, 소오스전극, 드레인전극, 게이트절연층, 게이트, 절연층, 보호층을 나타낸다.
도 8b를 참조하면, 제1 기판(SUB10) 상에 형성된 적층 구조물, 즉, 복수의 소자부(DP10)를 포함하는 소자층을 패터닝하여 복수의 소자부(DP10)를 분리시킬 수 있다. 상기 패터닝 공정은 보호층(P10)에서 중간층(N10)까지 식각하여 제1 기판(SUB10)의 상면이 노출될 때까지 수행할 수 있다. 상기 식각 공정은 보호층(P10)에서 촉매층(CT10)까지만 수행할 수도 있다. 이 경우, 중간층(N10)은 식각되지 않고 연속된 층 형상을 유지할 수 있다. 상기 패터닝 공정에 의해 소자부(DP10)들 사이에 일종의 트렌치(trench)(T10)가 형성될 수 있다. 상기 패터닝 공정에 의해 분리된 복수의 소자부(DP10)들은 위에서 보았을 때, 복수의 행과 열을 이루도록 규칙적으로 배열될 수 있다. 복수의 소자부(DP10) 사이에 형성된 트렌치(T10)는 위에서 보았을 때, 그물망(mesh) 구조와 유사한 구조를 가질 수 있다. 이런 점에서, 상기 패터닝 공정은 메쉬(mesh) 패터닝이라 할 수 있다.
도 8c를 참조하면, 복수의 소자부(DP10) 상에 제2 기판(SUB20)을 부착할 수 있다. 복수의 소자부(DP10) 사이에 트렌치(T10)가 형성되어 있으므로, 제2 기판(SUB20)의 부착시 트렌치(T10)로 기포(공기)가 빠져나갈 수 있다. 따라서, 제2 기판(SUB2)의 부착은 용이하게 이루어질 수 있다. 제2 기판(SUB20)은 복수의 소자부(DP10)를 지지하는 역할을 할 수 있다. 제2 기판(SUB20)은 도 1g의 제2 기판(SUB2)과 동일하거나 유사한 물질로 구성된 기판일 수 있다.
도 8d를 참조하면, 복수의 소자부(DP10) 사이의 트렌치(T10)를 통해 소정의 식각액(미도시)을 주입하여 촉매층(CT10) 또는 중간층(N10)에 대한 식각 공정을 수행할 수 있다. 본 실시예에서는 촉매층(CT10)에 대한 식각 공정을 수행한 경우가 도시되어 있다. 복수의 소자부(DP10) 사이로 식각액이 용이하게 주입될 수 있으므로, 촉매층(CT10)의 식각은 용이하게 이루어질 수 있다. 제1 기판(SUB10)이 대면적의 기판이라고 하더라도, 촉매층(CT10)을 용이하게 그리고 단시간에 제거할 수 있다. 이는 곧, 제1 기판(SUB10)을 용이하게 제거/분리할 수 있다는 것을 의미한다. 여기서, 촉매층(CT10)은 제1 기판(SUB10)을 제거하기 위해 식각되는 층이므로, 일종의 희생층이라 할 수 있다. 만약, 촉매층(CT10)이 아닌 중간층(N10)을 식각하여 제1 기판(SUB10)을 제거하는 경우에는, 중간층(N10)을 희생층이라 할 수 있다. 촉매층(CT10)은 금속층일 수 있고, 중간층(N10)은 절연층일 수 있으므로, 상기 희생층은 금속층 또는 절연층일 수 있다.
도 8d에서 제1 기판(SUB10)이 제거/분리된 결과물은 도 8e에 도시된 바와 같을 수 있다. 도 8e에서 각각의 소자부(DP10)는 도 1h의 소자부(DP1)와 동일한 구조를 갖는다고 할 수 있다. 이후, 도시하지는 않았지만, 도 8e의 구조에 대해서 소정의 후속 공정을 수행할 수 있다. 상기 후속 공정은 도 1i 내지 도 1l의 공정과 유사할 수 있다. 도 8a 내지 도 8e의 방법은 도 1a 내지 도 1l의 공정뿐 아니라, 도 3a 내지 도 3d의 공정 및 도 6a 내지 도 6d의 공정에도 유사하게 적용될 수 있다.
도 8a 내지 도 8e의 방법을 사용하면, 300㎜ 이상의 지름을 갖는 대면적 기판에 대해서도 본원의 실시예에 따른 그래핀 소자의 제조방법을 용이하게 적용할 수 있다. 따라서 본 실시예의 방법을 사용하면, 그래핀 소자의 생산성을 향상시킬 수 있고, 제조 단가를 낮출 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 전술한 본 발명의 실시예에 따른 그래핀 소자의 제조방법 및 이 방법으로 형성된 그래핀 소자는 다양하게 변형될 수 있음을 알 수 있을 것이다. 또한 본 발명의 실시예는 그래핀 트랜지스터가 아닌 그 밖의 그래핀 소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
CT1, CT10 : 촉매층 D1, D10 : 드레인전극
DP1, DP2, DP10 : 소자부 G1, G10 : 게이트
GI1, GI10 : 게이트절연층 GP1, GP10 : 그래핀층
H1, H2, H3 : 콘택홀 IL1, IL2, IL10 : 절연층
M1, M2 : 마스크패턴 N1, N10 : 중간층
P1, P2, P10 : 보호층 PD1, PD2, PD3 : 패드부
S1, S10 : 소오스전극 SD1 : 소오스/드레인용 도전층
SUB1, SUB10 : 제1 기판 SUB2, SUB20 : 제2 기판
SUB3 : 제3 기판 T10 : 트렌치

Claims (32)

  1. 제1 기판 상에 그래핀층을 형성하는 단계;
    상기 제1 기판 상에 상기 그래핀층을 포함하는 소자부를 형성하는 단계;
    상기 제1 기판의 상기 소자부 측에 제2 기판을 부착하는 단계; 및
    상기 제1 기판을 제거하는 단계;를 포함하는 그래핀 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 소자부를 형성하는 단계는,
    상기 그래핀층의 제1 영역 및 제2 영역에 각각 접촉된 소오스전극 및 드레인전극을 형성하는 단계;를 포함하는 그래핀 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 소자부를 형성하는 단계는,
    상기 그래핀층, 소오스전극 및 드레인전극을 덮는 게이트절연층을 형성하는 단계; 및
    상기 소오스전극과 드레인전극 사이의 상기 게이트절연층 상에 게이트를 형성하는 단계;를 포함하는 그래핀 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 소자부와 상기 제2 기판 사이에 상기 소자부를 덮는 절연층을 형성하는 단계; 및
    상기 절연층 및 게이트절연층의 일부를 식각하여 상기 소오스전극, 드레인전극 및 게이트를 노출시키는 단계;를 더 포함하는 그래핀 소자의 제조방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제1 기판을 제거하는 단계 후, 상기 소자부에 제3 기판을 부착하는 단계를 더 포함하고,
    상기 제2 기판과 상기 제3 기판 사이에 상기 소자부가 배치되는 그래핀 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제2 기판을 제거하는 단계를 더 포함하는 그래핀 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 제3 기판은 유리 기판, 플라스틱 기판 또는 폴리머 기판인 그래핀 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 제3 기판은 플렉서블(flexible) 기판인 그래핀 소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 소자부와 제3 기판 사이에 보호층을 형성하는 단계를 더 포함하는 그래핀 소자의 제조방법.
  10. 제 3 항에 있어서,
    상기 제1 기판을 제거하는 단계 후, 상기 소자부를 덮는 절연층을 형성하는 단계를 포함하고,
    상기 절연층과 상기 제2 기판 사이에 상기 소자부가 배치되는 그래핀 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 소오스전극, 드레인전극 및 게이트는 각각 제1 패드부, 제2 패드부 및 제3 패드부를 포함하도록 형성되고,
    상기 절연층은 상기 제1 내지 제3 패드부를 덮도록 형성되며,
    상기 절연층의 일부를 식각하여 상기 제1 내지 제3 패드부를 노출시키는 단계를 더 포함하는 그래핀 소자의 제조방법.
  12. 제 2 항에 있어서, 상기 제1 기판을 제거하는 단계 후,
    상기 그래핀층, 소오스전극 및 드레인전극을 덮는 게이트절연층을 형성하는 단계; 및
    상기 소오스전극과 드레인전극 사이의 상기 게이트절연층 상에 게이트를 형성하는 단계;를 포함하는 그래핀 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 소오스전극 및 드레인전극은 각각 제1 패드부 및 제2 패드부 포함하도록 형성되고,
    상기 게이트절연층의 일부를 식각하여 상기 제1 및 제2 패드부를 노출시키는 단계를 더 포함하는 그래핀 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 제1 기판과 상기 그래핀층 사이에 촉매층을 형성하는 단계를 더 포함하는 그래핀 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1 기판과 상기 촉매층 사이에 중간층을 형성하는 단계를 더 포함하는 그래핀 소자의 제조방법.
  16. 제 14 항에 있어서, 상기 제1 기판을 제거하는 단계는,
    상기 촉매층을 식각하는 단계를 포함하는 그래핀 소자의 제조방법.
  17. 제 15 항에 있어서, 상기 제1 기판을 제거하는 단계는,
    상기 촉매층 또는 상기 중간층을 식각하는 단계를 포함하는 그래핀 소자의 제조방법.
  18. 제 1 항에 있어서, 상기 제2 기판을 부착하는 단계 전,
    상기 제1 기판 상에 상기 소자부를 덮는 보호층을 형성하는 단계를 더 포함하는 그래핀 소자의 제조방법.
  19. 제 1 항에 있어서,
    상기 제2 기판은 폴리머 기판인 그래핀 소자의 제조방법.
  20. 제 1 항에 있어서,
    상기 제1 기판 상에 상기 소자부를 복수 개 포함하는 소자층을 형성하는 단계; 및
    상기 소자층을 패터닝하여 상기 복수의 소자부를 분리하는 단계;를 포함하는 그래핀 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 기판과 상기 소자층 사이에 희생층이 더 구비되는 그래핀 소자의 제조방법.
  22. 제 21 항에 있어서, 상기 제1 기판을 제거하는 단계는,
    상기 복수의 소자부 사이로 식각 용액을 주입하여 상기 희생층을 식각하는 단계를 포함하는 그래핀 소자의 제조방법.
  23. 제 21 항에 있어서,
    상기 희생층은 금속층 또는 절연층인 그래핀 소자의 제조방법.
  24. 기판 상에 구비된 것으로, 표면에 오목한 영역을 갖는 제1 절연층;
    상기 제1 절연층의 오목한 영역에 구비된 그래핀 소자부; 및
    상기 그래핀 소자부를 덮도록 구비된 제2 절연층;을 포함하고,
    상기 그래핀 소자부는,
    게이트; 상기 게이트를 덮도록 구비된 게이트절연층; 상기 게이트 양측의 상기 게이트절연층 상에 구비된 소오스전극 및 드레인전극; 그리고 상기 소오스전극 및 드레인전극에 접촉하도록 구비된 그래핀층;을 포함하는 그래핀 트랜지스터.
  25. 제 24 항에 있어서,
    상기 게이트절연층은 상기 그래핀층 양측의 상기 제1 절연층 위로 연장된 구조를 갖는 그래핀 트랜지스터.
  26. 제 25 항에 있어서,
    상기 제1 절연층 위로 연장된 상기 게이트절연층 부분은 상기 그래핀층과 동일한 높이에 구비된 그래핀 트랜지스터.
  27. 제 24 항에 있어서,
    상기 게이트는 상기 소오스전극 및 드레인전극과 오버랩(overlap)된 구조를 갖는 그래핀 트랜지스터.
  28. 제 24 항에 있어서,
    상기 기판은 폴리머 기판인 그래핀 트랜지스터.
  29. 기판 상에 구비된 보호층;
    상기 보호층 내에 구비된 소오스전극 및 드레인전극;
    상기 소오스전극과 드레인전극을 연결하도록 구비되고, 상기 보호층의 상면과 동일한 높이로 구비된 그래핀층;
    상기 보호층 상에 상기 그래핀층을 덮도록 구비된 게이트절연층; 및
    상기 게이트절연층 상에 구비된 게이트;를 포함하는 그래핀 트랜지스터.
  30. 제 29 항에 있어서,
    상기 그래핀층의 상면과 그 주위의 상기 보호층의 상면은 동일한 높이를 갖는 그래핀 트랜지스터.
  31. 제 29 항에 있어서,
    상기 소오스전극은 상기 그래핀층의 제1 영역 아래에 구비되고,
    상기 드레인전극은 상기 그래핀층의 제2 영역 아래에 구비된 그래핀 트랜지스터.
  32. 제 29 항에 있어서,
    상기 기판은 폴리머 기판인 그래핀 트랜지스터.
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