KR20130085910A

KR20130085910A - 검사장치

Info

Publication number: KR20130085910A
Application number: KR1020120068319A
Authority: KR
Inventors: 켄이치 와시오; 마사시 하세가와
Original assignee: 가부시키가이샤 니혼 마이크로닉스
Priority date: 2012-01-20
Filing date: 2012-06-26
Publication date: 2013-07-30
Also published as: CN103217559A; JP2013148511A; TWI481883B; JP5492230B2; TW201331600A; CN103217559B; KR101310670B1; US20130187676A1

Abstract

본 발명은 접속 배선 구조를 간단하게 하여 같은 길이 배선을 용이하게 할 수 있도록 하기 위한 것이다. 본 발명의 검사 장치는, 반도체 웨이퍼의 검사대상 칩마다 각각 대응하여 배열되고 각 칩의 복수의 전극에 접촉하는 복수의 프로브를 갖는 프로브 카드와, 상기 프로브 카드의 상기 각 프로브에 전기적으로 각각 접속되어 테스터로부터의 시험 신호를 인가하는 테스트 헤드를 적어도 갖춘 검사장치에 있어서, 상기 복수의 프로브에 전기적으로 각각 접속된 프로브 기판의 복수의 테스터 랜드와, 각 테스터 랜드와 대응하는 상기 테스트 헤드의 테스터쪽의 복수의 전기적 접속부는, 상기 검사대상 칩 단위에 대응하여 구분한 복수의 배열 구역을 구성하여 배열되고, 프로브 기판의 복수의 프로브는, 검사대상 칩 단위로 배열 구역에 설치된 대응하는 테스터 랜드에 접속되어 있다.

Description

검사장치{Inspection Apparatus}

본 발명은, 반도체 웨이퍼 상에 만들어진 디바이스(device)의 통전 시험에 이용되는 테스터와 프로브 카드의 전기적 접속을 개량한 검사장치에 관한 것이다.

반도체 웨이퍼 상에 만들어진 디바이스의 통전시험에 이용되는 검사장치의 테스터와 프로브 카드의 전기적 접속은, 예를 들어 특허문헌 1에 기재된 것과 같이, 프로브 카드의 가장자리에 설치된 테스터 접속부에 의해 행해진다. 즉, 프로브 카드의 가장자리에 설치된 테스터 접속부가 테스터 쪽에 전기적으로 접속되어서, 상기 테스터로부터의 검사신호가 각 프로브를 통해서 반도체 웨이퍼 상에 만들어진 디바이스의 각 전극에 인가되어서 시험이 행해지도록 되어 있다. 그러나, 관련된 구조의 경우, 카드 기판의 전기적 접속의 배선이 복잡하기 때문에, 그것을 개선하고자 하는 연구가 지속되고 있다. 이러한 목적으로 개선한 검사장치로는 특허문헌 2에 기재된 반도체 검사장치가 있다.

이 반도체 검사장치는, 테스터와 프로브 카드 사이에 배치되어 있는 배선 기판 및 전기적 접속기를 제거하고, 테스터의 전기적 접속부를 프로브 카드에 직접적으로 접속한 것이다. 프로브 카드의 프로브 기판은, 한쪽 면에 디바이스의 각 전극에 접촉하는 복수의 프로브를 설치하고, 다른 한쪽 면에 테스터에 접속하기 위한 테스터쪽의 전기적 접속부에 대응한 위치에 복수의 테스터 랜드를 설치하고 있다. 이에 의해, 테스터 쪽의 전기적 접속부와 프로브 카드의 접속이 단순하게 되어, 회로길이가 짧아짐으로써 배선 상호 간의 노이즈의 영향을 작게 하여 보다 높은 주파수의 검사에 대응할 수 있도록 한 것이다.

또한, 테스터 랜드는, 프로브 기판의 외주부(外周部)에 한정되지 않고 전면에 배치되어 있기 때문에, 배선길이를 보다 짧게 할 수 있다.

특허문헌 1: 일본공개특허 특개2005-17121호 공보 특허문헌 2: 일본공개특허 특개2008-300481호 공보

상기 구성의 반도체 검사장치에서는, 테스터 쪽의 전기적 접속부를 프로브 카드의 프로브 기판에 직접적으로 접속함으로써, 검사장치 구성의 간소화를 도모하고, 부재 비용의 삭감을 도모할 수 있다. 더욱이, 테스터로부터 프로브 기판까지의 배선길이를 짧게 함으로써, 배선 상호간의 노이즈의 영향을 작게 하여 보다 높은 주파수의 검사에 대응할 수 있다고 하고 있다.

그런데, 상기 반도체 검사장치에서는, 테스터 회로로부터 각 디바이스에 접속되는 신호, 전원, 그랜드 등의 배열이, 종래대로 테스터 쪽을 기준으로 하여 결정되어 있기 때문에, 프로브 기판 윗면의 테스터 랜드에서 아랫면에 설치된 각 프로브로의 내부 배선이 여전히 복잡하게 된다. 이 때문에, 프로브 기판 내의 각 배선을 같은 길이 배선으로 하는 것이 용이하지 않고, 프로브 기판의 설계 비용이 커지게 된다.

본 발명은 이 점을 감안하여 이루어진 것으로, 반도체 웨이퍼의 검사장치에 있어서 테스터와 프로브 카드와의 접속을, 반도체 웨이퍼의 각 칩 위치를 기준으로 구성함으로써, 프로브 기판 내의 접속 배선을 보다 단순하게 하여 같은 길이 배선을 용이하게 하고, 배선 길이를 짧게 하여 배선 상호 간의 노이즈가 적은 검사장치를 제공함과 동시에, 프로브 기판의 설계 비용을 절감하는 것을 목적으로 한다.

본 발명에 따른 검사장치는, 반도체 웨이퍼의 검사대상 칩마다 각각 대응하여 배열되고 각 칩의 복수의 전극에 접촉하는 복수의 프로브를 갖는 프로브 카드와, 상기 프로브 카드의 상기 각 프로브에 전기적으로 각각 접속되어서 테스터로부터의 시험 신호를 인가하는 테스트 헤드를 적어도 갖춘 검사 장치에 있어서, 상기 복수의 프로브에 전기적으로 각각 접속된 프로브 기판의 복수의 테스터 랜드와, 각 테스터 랜드와 대응하는 상기 테스트 헤드의 테스터 쪽의 복수의 전기적 접속부는, 상기 검사 대상 칩 단위에 대응하여 구분한 복수의 배열 구역을 구성하여 배열되고, 프로브 기판의 복수의 프로브는, 검사 대상 칩 단위로 배열 구역에 설치된 대응하는 테스터 랜드에 접속되어 있는 것을 특징으로 한다.

상기 구성에 의해, 본 발명은, 반도체 웨이퍼 상에 만들어진 디바이스의 통전 시험에 이용되는 검사장치에 있어서, 프로브 기판 내의 접속 배선을 단순하게 할 수 있음과 동시에, 같은 길이 배선을 용이하게 하고, 배선 길이를 짧게 하여 배선 상호 간의 노이즈가 적고, 프로브 기판의 설계 비용을 절감시킨 검사 장치를 제공한다.

도 1은 본 발명의 실시형태에 따른 검사장치를 나타낸 요부 확대 단면도이다.
도 2는 본 발명의 실시형태에 따른 잠금기구를 갖춘 검사장치를 나타낸 요부 확대 단면도이다.
도 3은 반도체 웨이퍼의 칩의 배열 상태를 나타낸 부분 평면도이다.
도 4는 반도체 웨이퍼의 칩의 배열에, 스프링 핀 및 테스터 랜드 배열을 겹친 상태를 나타낸 부분 평면도이다.
도 5는 배선 제외구역을 갖는 경우의 스프링 핀 및 테스터 랜드 배열의 실시예를 나타낸 부분 평면도이다.
도 6은 반도체 웨이퍼의 칩의 배열에, 배선 제외구역을 갖는 경우의 스프링 핀 및 테스터 랜드 배열의 실시예를 함께 나타낸 상태를 도시한 부분 평면도이다.

이하, 본 발명의 실시 형태에 따른 검사 장치에 대하여, 첨부도면을 참조하면서 설명한다.

본 발명에 따른 검사장치는 주로, 검사 대상판으로서의 반도체 웨이퍼를 지지하는 XYZθ 스테이지 등을 갖는 프로버 기구, 상기 프로버 기구에 지지된 반도체 웨이퍼의 통전 시험을 행하기 위한 테스터, 상기 테스터의 테스터 헤드를 통해서 테스트 쪽의 시험 신호를 반도체 웨이퍼 상에 만들어진 복수의 칩의 각 전극에 인가하기 위한 프로브 카드를 갖는 프로브 조립체를 갖추어 구성되어 있다. 이러한 본 발명에 따른 검사장치로서는, 상기 프로브 카드를 갖는 기존의 검사장치 모두를 이용할 수 있다. 즉, 본 발명에 따른 검사장치는, 테스터와 프로브 카드의 전기적 접속 구조에 특징이 있기 때문에, 이 테스터와 프로브 카드의 전기적 접속 구조를 넣을 수 있는 검사장치 모두에 본 발명을 적용할 수 있다. 이 때문에, 본 실시형태에서는, 프로브 조립체 및 그 주변 구조를 중심으로 설명한다.

본 실시형태의 프로브 조립체(1)는, 도 1에 나타나 있듯이 주로, 프로브 카드(2)와, 이 프로브 카드(2)를 지지하는 지지 부재(3)를 갖추고 있다.

프로브 카드(2)는, 검사 대상판인 원반형의 반도체 웨이퍼(5)에 맞춘 원반형의 프로브 기판(6)과, 상기 프로브 기판(6)의 아래쪽 면에 설치되어 반도체 웨이퍼(5)의 각 전극 패드(도시하지 않음)에 각각 전기적으로 접촉하는 복수의 프로브(7)를 갖추고 있다. 또한, 검사 대상판으로서는, 원반형의 반도체 웨이퍼(5)에 한하지 않고, 다른 형상도 있기 때문에, 프로브 기판(6)은 그 형상에 맞추어서 형성된다.

프로브 기판(6) 안에는, 배선로(도시하지 않음)가 설치되어 있다. 각 배선로의 한쪽 끝은, 프로브 기판(6)의 아래쪽 면에 설치된 후술하는 프로브 랜드(23)에 접속되어 있다. 각 배선로의 다른 한쪽 끝은, 프로브 기판(6)의 위쪽 면에 설치된 테스터 랜드(35)에 접속되어 있다. 각 프로브 랜드(23)에는 프로브(7)가 고정되어 부착되어 있다. 이에 의해, 각 프로브(7)는 대응하는 프로브 랜드(23)에 전기적으로 접속되어 있다.

이 프로브 기판(6)의 배선로의 구체적 구성에 대해서는 후술한다. 또한, 프로브 기판(6)의 위쪽 면의 테스터 랜드(35)는, 후술하는 칩(10) 단위로, 필요한 신호, 전원, GND 패드 전극에 대응하고 있다.

프로브(7)는, 검사 대상판인 반도체 웨이퍼(5)의 검사대상 칩마다 각각 대응하여 배열되어 있다. 구체적으로는 도 3에 나타나 있듯이, 반도체 웨이퍼(5)의 칩(10)이 세로,가로로 배열되어, 각 칩(10)의 마주보는 양 가장자리 부분에 복수의 전극 패드(11)가 배열되어 있는 경우에, 각 프로브(7)의 선단부는, 각 칩(10)의 각 전극 패드(11)에 각각 일치되도록 배열되어 있다. 칩(10) 단위로 필요한 신호, 전원, GND 용의 프로브가 배열되어 있다. 그리고, 각 프로브(7)는, 검사대상 칩 단위로 후술하는 배열 구역(30)에 설치된 대응하는 테스터 랜드(35)에 접속되어 있다.

프로브 카드(2)는, 도 1에 나타나 있듯이, 환상(環狀) 지지판(15)에 의해 지지부재(3)에 지지되고, 프로브 조립체(1)는 프로버 기구의 하우징(12)의 개구부에 카드 홀더(13)를 통해서 지지되어 있다. 이에 의해, 프로브 카드(2)는, 그 프로브(7)가 XYZθ 스테이지의 척 톱(chunk top)(14) 상의 반도체 웨이퍼(5)에 마주보고 지지된다. 또한, 지지부재(3)의 윗면에는, 환상(環狀)의 보강부재(18)가 설치되어, 프로브 카드(2), 환상 지지판(15)과 함께 프로브 조립체(1)를 구성하고 있다.

카드 홀더(13)에 지지된 프로브 조립체(1)의 위쪽에는, 테스터(도시하지 않음)에 전기적으로 접속된 테스터 헤드(17)가 설치되어 있다. 이 테스터 헤드(17)는, 도시하지 않은 암(arm)을 통해서 하우징(12)에 회동 가능하게 지지되어 있다. 그리고, 테스터 헤드(17)가 암으로 지지되어서 프로브 조립체(1)의 윗면에 고정됨으로써, 테스터 헤드(17) 쪽의 배선로와 프로브 조립체(1)의 배선로가 전기적으로 접속되어 있다. 이에 의해, 테스터 헤드(17)의 시험 회로의 배선로는, 프로브 카드(2)의 각 프로브(7)에 전기적으로 각각 접속되고, 테스터로부터의 시험 신호는 반도체 웨이퍼(5)의 각 칩의 전극에 인가된다.

지지부재(3)는, 프로브 카드(2)를 지지하기 위한 부재이며, 도 1에서는 환상부재이다. 지지부재(3)는, 여러 종류의 구조의 것을 이용할 수 있다. 예를 들어, 도 2의 지지부재(3)는, 중심의 보스부, 이 보스부로부터 방사형으로 연장한 복수의 스포크(spoke)부(도시하지 않음), 각 스포크부로 지지된 환상부로 구성되어 있다.

프로브 기판(6)은, 적어도 세라믹 등의 절연판(21)과, 이 절연판(21)의 아래쪽 면에 고정되어 부착된 배선판(22)을 갖고 있다. 절연판(21)의 위쪽 면에는 테스터 랜드(35)가 설치되어 있다. 이 테스터 랜드(35)는, 테스터 헤드(17) 쪽의 전기적 접속부인 후술하는 스프링 핀(29)이 접촉하는 전극이다.

배선판(22)은, 프로브 기판(6)의 복수의 프로브(7)와, 프로브 기판(6) 윗면의 테스터 랜드(35)를 접속하기 위한 배선 기판이다. 배선판(22)의 아랫면에는 프로브 랜드(23)가 설치되어 있다. 이 프로브 랜드(23)에는 상술했듯이 프로브(7)가 고정되어 부착되어 있다. 상기 테스터 랜드(35)와 프로브 랜드(23)는, 일 대 일로 전기적으로 접속되는 배선로가 절연판(21)과 배선판(22) 안에 설치되어 있다. 이 배선판(22)의 구체적인 구조는 후술한다.

프로브 카드(2)와 지지부재(3)는, 도 1처럼, 환상 지지판(15)으로 가장자리만이 고정되는 경우와, 도 2처럼 가장자리와 함께 중앙부도 고정되는 경우가 있다. 도 1의 경우로서는, 프로브 카드(2)의 치수가 작고 주변의 지지만으로 해결되는 것이나, 진공 흡착식의 것 등이 있다. 도 2의 경우는, 지지부재(3)의 중앙의 보스부에 잠금기구(25)가 설치된다. 이 잠금기구(25)에 의해, 프로브 카드(2)와 지지부재(3)가 가장자리부 이외에 그 중앙부로도 서로 고정된다. 잠금기구(25)가 설치된 경우는, 이 잠금기구(25)가 위치하는 부분에는 상기 테스터 쪽의 전기적 접속부(스프링 핀(29))를 설치할 수 없다. 또한, 프로브 기판(6)의 위쪽 면에도 잠금기구(25)에 대응하는 부재가 설치되기 때문에, 프로브 기판(6) 위쪽 면의 중앙부는, 테스터 랜드를 설치할 수 없는 배선 제외구역이 된다.

프로브 카드(2)와 지지부재(3)를 갖춘 프로브 조립체(1)는, 카드 홀더(13) 상에 배치되어, 스프링 부재(26)로 고정된다.

테스터 헤드(17)의 아래쪽에는 복수의 스프링 핀(29)을 내장하는 스프링 핀 블록(28)이 설치되어 있다. 스프링 핀(29)의 배치위치는, 프로브 기판(6)의 윗면에 배치된 테스터 랜드와 대응하여 설치되어 있다. 테스터 헤드(17) 안에는, 반도체 웨이퍼 상에 만들어진 반도체 디바이스를 시험하기 위한 회로 기판이 내장되어 있고, 그 시험 신호는 회로 기판으로부터 스프링 핀(29), 프로브(7)를 통해서 각 디바이스의 패드 전극에 인가된다. 각 스프링 핀(29)의 양단 접촉자는, 스프링이 탄성적으로 신축함으로써, 테스터 헤드(17)쪽의 배선 기판의 전극 패드(도시하지 않음)와, 프로브 기판(6) 위쪽 면의 테스터 랜드(35)에 각각 접촉하여, 이들의 사이를 전기적으로 접속한다. 스프링 핀(29)으로서는, 시판되고 있는 포고핀 등이 사용된다.

스프링 핀 잠금(28)에는, 복수의 스프링 핀(29)이 검사대상의 칩(10) 단위에 대응하여 구분한 복수의 배열 구역(30)(도 4, 5 참조)을 구성하여 배치되어 있다. 또한, 대응하는 프로브 기판(6) 위쪽 면의 테스터 랜드도, 같은 복수의 배열 구역(30)을 구성하여 배치된다.

복수의 배열 구역(30)의 구성은, 도 1처럼 프로브 조립체(1)에 잠금기구(25)가 없는 경우, 배선 제외구역이 존재하지 않기 때문에, 배열 구역(30)은, 반도체 웨이퍼(5)의 전체 영역에 설치할 수 있다. 이 경우에, 배열 구역(30)은, 도 4에 나타나 있듯이, 세로, 가로로 배열된 각 칩(10)에 대응한 위치에 구성된다. 그러나, 각 배치 구역(30)을 각 칩 위치와 어긋난 위치에 구성해도 좋다.

테스터 쪽과 프로브 기판(6)의 접속은, 칩 단위로 테스터 쪽의 전기적 접속부(스프링 핀(29))의 수가, 검사대상 칩의 전극 수와 같거나 적을 때에, 도 4처럼, 상기 검사대상 칩과 상기 배열 구역(30)을 일 대 일로 대응한다. 테스터 쪽의 전기적 접속부(스프링 핀(29))의 수보다 상기 검사대상 칩의 전극 수가 많을 때는, 상기 검사대상 칩과 상기 배열 구역(30)을 A 대 A +α로 대응한다. 즉, 몇 종류의 표준적인 칩 사이즈와, 전극 패드 수를 기준으로 하여 배열 구역(30)의 사이즈, 스프링 핀(29)의 배치 수를 결정하고, 시험하는 반도체 웨이퍼 상의 칩 사이즈, 전극 패드 수가 크게 된 경우는, 그것에 대응하여 복수의 배열 구역(30)으로 복수의 칩에 대응하면 좋고, 예를 들어 2개 (A=2)의 칩에 대하여 3개 (A+1)의 배열 구역(30)을 대응할 수 있다. α는 2 이상인 경우도 있다.

각각의 배열 구역(30)에는, 한 개의 칩의 시험에 필요한, 전원 배선, GND 배선, 신호 배선 등 복수의 배선로가 배치된다.

또한, 도 2와 같이 프로브 조립체(1)에 프로브 카드(2)와 지지부재(3)와의 접속을 위해 잠금기구(25)가 있으면, 그 부분은 배열 구역(30)이 배치할 수 없는 배선 제외구역(31)이 되기 때문에, 배열 구역(30)은, 이 배선 제외구역(31)을 제외한 반도체 웨이퍼(5)의 전 영역에 배치하는 것이 된다. 이 경우, 배열 구역(30)은, 예를 들어 도 5에 나타나 있듯이, 중앙의 배선 제외구역(31)을 제외하고 동심원의 원형 환상으로 배치하여 구성되어도 좋고, 또는 다른 배치여도 좋다.

도 4, 5에 나타난 각 스프링 핀 잠금(28) 및 테스터 랜드(35)의 각 배열 구역(30)에서는, 각각 15개의 스프링 핀(29)이 각각 대응하는 테스터 랜드(35)와 접속된다. 각 스프링 핀(29)은, 상술했듯이 프로브(7)의 수에 따라 그 모두가 사용되는 경우와, 그 일부가 사용되는 경우가 있다. 모든 스프링 핀(29)이, 프로브 기판(6)의 테스터 랜드(35)에 전기적으로 접속되지만, 사용되는 프로브(7)와 대응하는 테스터 랜드(35)와의 접속만이, 배선판(22) 안에서 배선로에 의해 접속된다. 그러나, 사용하지 않는 스프링 핀(29)을 미리 배치하지 않아도 된다.

여러 종류의 프로브 조립체를 제작할 때에, 프로브 기판의 위쪽 면의 테스터 랜드 배치를 몇 종류로 표준화하여 공통화할 수 있다.

배선판(22)에서는, 칩 단위로 프로브 기판(6) 아랫면에 설치된 복수의 프로브(7)로부터, 프로브 기판(6) 윗면의 복수의 테스터 랜드(35)로의 각 배선로가, 배선길이가 보다 짧게 되도록, 또한 배선 길이가 같은 길이로 되도록 대응하여 설치된다. 도 4처럼, 각 배열 구역(30)과 각 칩(10)의 배치가 서로 일치하여 있는 경우는, 배열 구역(30)의 15개의 테스터 랜드 중 14개와, 칩(10)의 14개의 전극 패드(11)에 대응하는 프로브(7)를 잇는 배선로가 절연판(21) 및 배선판(22)의 내부에 설치된다.

한편, 도 5처럼, 배선 제외구역(31)이 있어서 각 배열 구역(30)과 각 칩(10)이 서로 일치할 수 없는 경우는, 필요한 수의 배열 구역(30)은, 배선 제외구역(31)을 제외한 웨이퍼 전 영역을 사용하여 배치된다. 그 경우, 배열 구역(30)으로서 사용할 수 있는 구역을, 웨이퍼에 배치된 칩의 수량으로 분할하여 복수의 배열 구역(30)으로 할 수 있다. 배선판(22) 안에서는, 배열 구역(30) 단위로 가까운 칩에 대응하여 배선로가 접속된다.

도 6에 근거하여 설명하면, 반도체 웨이퍼(5)의 각 칩(10) 중 배선 제외구역(31)에 위치하는 칩(10A)에는, 가까운 배열 구역(30A)에 설치된 테스터 랜드(35)가 대응한다. 칩(10A)에 대응하는 프로브(7)와 배열 구역(30A) 안의 테스터 랜드(35)가 배선판(22) 안에서 접속되어 있다. 또한, 배열 구역(30B)의 테스터 랜드(35)와 칩(10B)의 각 전극 패드(11)에 대응한 프로브(7)를 접속하도록 배선되어 있다. 마찬가지로, 배열 구역(30C~30F)의 테스터 랜드(35)와 칩(10C~10F)의 각 전극 패드(11)에 대응한 프로브(7)를 접속하도록 배선된다. 다른 칩(10) 및 배열 구역(30)도 마찬가지로 대응한다.

이상과 같이, 테스터 헤드(17)와 프로브 카드(2)의 배선로 접속을, 반도체 웨이퍼(5)의 칩(10) 단위를 중심으로 배치한다. 즉, 스프링 핀(29)과 프로브 기판(6) 위쪽 면의 테스터 랜드(35)의 접속하는 구역을, 종래의 외주(外周) 타입이 아닌, 웨이퍼 영역 전면을 사용하여, 각 칩에 대응한 배열 구역(30) 단위로 접속함으로써, 접속 배선을 보다 단순하게 할 수 있고, 테스터로부터 각 프로브(7)까지의 각 배선로가 짧게 됨으로써 배선 상호 간의 노이즈를 줄일 수 있고, 또한 길이가 같은 배선으로 하는 것이 용이한 검사 장치를 제공할 수 있다.

종래의 스프링 핀 블록(28)에서는, 신호, 전원, 그랜드의 배열이 테스터 주도로 결정되었기 때문에, 프로브 기판(6) 안에 있어서 테스터 랜드(35)부터 프로브(7)까지의 배선이 길고 복잡하게 되어, 같은 길이 배선으로 하는 것이 용이하지 않았다. 이에 비해, 본 실시 형태와 같이, 스프링 핀 블록(28)의 각 스프링 핀(29)의 배열과 프로브 기판(6)의 위쪽 면의 테스터 랜드(35)의 배열을, 칩 영역 주도로 행함으로써, 프로브 기판(6) 내에서의 접속 배선이 간단하고 같은 길이 배선이 용이하게 되어, 프로브 기판의 설계 비용이 줄어든다.

또한, 본 발명은, 상기 실시 형태에 한정되는 것이 아닌, 그 취지를 벗어나지 않는 한, 여러 가지로 변경, 조합할 수 있다. 검사 장치의 테스터 헤드의 전기적 접속부로서는, 상기 스프링 핀을 대신하여, 예를 들어 캔틸레버 프로브, 러버 프로브와 같은 프로브 부재, 또는 커넥터 접속 등, 테스터 랜드에 접촉 가능한 여러 가지의 접촉자를 적용할 수 있다.

1: 프로브 조립체 2: 프로브 카드
3: 지지부재 5: 반도체 웨이퍼
6: 프로브 기판 7: 프로브
10: 칩 11: 전극 패드
12: 하우징 13: 카드 홀더
14: 척 톱(chunk top) 15: 환상(環狀) 지지판
17: 테스터 헤드 18: 커버
19: 볼트 21: 절연판
22; 배선판 23: 프로브 랜드
25: 잠금기구 26: 스프링 부재
28: 스프링 핀 잠금 29: 스프링 핀
30: 배열 구역 31: 배선 제외구역
35: 테스터 랜드

Claims

반도체 웨이퍼의 검사대상 칩마다 각각 대응하여 배열되고, 적어도 각 칩의 복수의 전극에 접촉하는 복수의 프로브를 갖는 프로브 카드와, 상기 프로브 카드의 상기 각 프로브에 전기적으로 각각 접속되어 테스터로부터의 시험 신호를 인가하는 테스트 헤드를 갖춘 검사장치에 있어서,
상기 복수의 프로브에 전기적으로 각각 접속된 프로브 기판의 복수의 테스터 랜드와, 각 테스터 랜드와 대응하는 상기 테스트 헤드의 테스터 쪽의 복수의 전기적 접속부는, 상기 검사 대상 칩 단위에 대응하여 구분한 복수의 배열 구역을 구성하여 배열되고,
프로브 기판의 복수의 프로브는, 검사대상 칩 단위로 배열 구역에 설치된 대응하는 테스터 랜드에 접속되는 것을 특징으로 하는 검사장치.
제1항에 있어서, 테스터 쪽과 프로브 기판과의 접속은, 상기 테스터 쪽의 전기적 접속부의 수와 상기 검사대상 칩의 전극 수가 같거나 적을 때, 상기 검사대상 칩과 상기 배열 구역을 일 대 일로 대응하고, 상기 테스터 쪽의 전기적 접속부의 수보다 상기 검사대상 칩의 전극 수가 많을 때, 상기 검사대상 칩과 상기 배열 구역을 A 대 A +α로 대응하는 것을 특징으로 하는 검사장치.
제1항에 있어서, 프로브 카드에 배선 구역을 배치할 수 없는 배선 제외구역이 있을 때, 테스터 쪽과 프로브 기판과의 접속은, 검사 대상 칩 단위로 상기 배선 제외구역의 가까운 배선 구역에 설치된 테스터 랜드에 접속되는 것을 특징으로 하는 검사장치.
제2항에 있어서, 상기 테스터 쪽의 전기적 접속부는 스프링 핀으로 구성되는 것을 특징으로 하는 검사장치.