CN107621602B - 集成电路芯片载板的测试方法 - Google Patents
集成电路芯片载板的测试方法 Download PDFInfo
- Publication number
- CN107621602B CN107621602B CN201710698230.3A CN201710698230A CN107621602B CN 107621602 B CN107621602 B CN 107621602B CN 201710698230 A CN201710698230 A CN 201710698230A CN 107621602 B CN107621602 B CN 107621602B
- Authority
- CN
- China
- Prior art keywords
- area
- testing
- test
- repeating unit
- areas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 188
- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000000969 carrier Substances 0.000 claims description 14
- 230000001788 irregular Effects 0.000 claims description 12
- 238000010998 test method Methods 0.000 claims description 5
- 230000008602 contraction Effects 0.000 claims description 4
- 235000012431 wafers Nutrition 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000005192 partition Methods 0.000 description 2
- 238000010923 batch production Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Investigating Strength Of Materials By Application Of Mechanical Stress (AREA)
Abstract
本发明涉及一种集成电路芯片载板的测试方法，用于对设于印刷电路板上的多个呈阵列排布的载板进行测试，包括：获取载板阵列中的最大重复区域；获取形成所述载板阵列的设备的固有误差参数；根据所述固有误差参数得到用于测试的重复单元；所述重复单元包括最少一行两列的两个载板；根据所述重复单元对所述载板中的最大重复区域进行划分，得到多个与所述重复单元相同大小的第一测试区域、或还得到剩余区域；采用适用于所述第一测试区域和剩余区域的测试治具进行测试。上述测试方法，将最大重复区域进行分步测试，而不是使用治具进行一次性测试，可以避免因为涨缩误差导致的对位不精确，测试失败的问题。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种集成电路芯片载板的测试方法。
背景技术
集成电路芯片的制作包括利用晶圆进行光刻得到具有电路功能的晶片，然后将晶片进行封装的过程。晶片的封装一方面可以对晶片进行保护，另一方面也可以晶片的信号端通过引出的方式与外部连接。
在对晶片封装的过程中，需要使用到集成电路芯片(IC)载板。载板中设置多层线路，用于连通引脚、布置保护电路、电源电路等等。通常地，在批量化生产过程中，相同晶片的载板1都是多个呈阵列方式排布在整块基板2上，如图1所示。
晶片(图1未标)各自与对应的载板1进行电性连接和固定，之后需要对整块电路板(PCB板)进行功能测试。传统的测试方法是使用PCB测试机对整块PCB板进行一次性测试，但随着制程越来越精细，所得到的晶片及载板的线路也越来越精细。当载板1出现涨缩时，由于对位精度不够，整块板会出现累积误差，传统的PCB测试机已经无法进行精确地定位并测试各个晶片功能。
发明内容
基于此，有必要提供一种可以进行精确定位和测试载板上各个晶片的方法。
一种集成电路芯片载板的测试方法，用于对设于印刷电路板上的多个呈阵列排布的载板进行测试，包括：
获取载板阵列中的最大重复区域；
获取形成所述载板阵列的设备的固有误差参数；
根据所述固有误差参数得到用于测试的重复单元；所述重复单元包括最少一行两列的两个载板；
根据所述重复单元对所述载板中的最大重复区域进行划分，得到多个与所述重复单元相同大小的第一测试区域、或还得到剩余区域；
采用适用于所述第一测试区域和剩余区域的测试治具进行测试。
在其中一个实施例中，所述固有误差参数为固有的涨缩参数。
在其中一个实施例中，当所述最大重复区域为规则阵列时，所述重复单元为一行两列载板的倍数；其中所述规则阵列包括偶数列载板。
在其中一个实施例中，所述最大重复区域中包含的载板数量为所述重复单元的整数倍；所述采用适用于所述第一测试区域的测试治具进行测试的步骤包括：
采用对应于所述重复单元的测试治具依次对所述第一测试区域进行测试。
在其中一个实施例中，当所述最大重复区域为不规则阵列时，所述重复单元包括最少两列载板；其中所述不规则阵列包括奇数列载板。
在其中一个实施例中，当所述最大重复区域为不规则阵列时，所述采用适用于所述第一测试区域和剩余区域的测试治具进行测试的步骤包括：
采用对应于所述重复单元的测试治具依次对所述第一测试区域进行测试；
对于位于与重复单元同行的第一剩余区域，采用对应于所述重复单元的测试治具进行测试；
对于除第一剩余区域以外的第二剩余区域，采用对应于第二剩余区域的测试治具进行测试。
在其中一个实施例中，所述采用对应于第二剩余区域的测试治具进行测试的步骤包括：
获取所述第二剩余区域中与所述重复单元列数相同的多个第二测试区域以及第三剩余区域；
采用对应于所述第二测试区域的测试治具对所述多个第二测试区域以及第三剩余区域进行测试。
在其中一个实施例中，所述采用对应于所述重复单元的测试治具依次对所述第一测试区域进行测试的步骤包括：
获取首个所述第一测试区域中的定标位置；
根据所述定标位置控制测试治具移动到首个所述第一测试区域的位置对准、并控制测试治具与首个所述第一测试区域中的载板连接；
对首个所述第一测试区域中的载板进行测试；
根据坐标偏移量，获取其他第一测试区域的定标位置；
控制测试治具移动到其他第一测试区域的位置对准、并控制测试治具与其他第一测试区域中的载板连接；
对其他第一测试区域中的载板进行测试。
在其中一个实施例中，所述坐标偏移量均为相对于首个所述第一测试区域的坐标偏移量。
在其中一个实施例中，所述重复单元为根据所述固有误差参数得到的最大重复单元。
上述测试方法，将最大重复区域进行分步测试，而不是使用治具进行一次性测试，可以避免因为涨缩误差导致的对位不精确，测试失败的问题。
附图说明
图1为集成电路芯片载板的排列示意图；
图2为一实施例的集成电路芯片载板的测试方法流程图；
图3为包括两个最大重复区域的集成电路芯片载板的电路板平面图；
图4a为对规则阵列的一种划分示意图；
图4b为对规则阵列的另一种划分示意图；
图5为对第一测试区域进行测试的方法流程图；
图6为对不规则阵列进行测试的方法流程图；
图7a为对不规则阵列的一种划分示意图；
图7b为对不规则阵列的另一种划分示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图2为一实施例的集成电路芯片载板的测试方法流程图。该测试方法用于对设于印刷电路板上的多个呈阵列排布的载板进行测试。如图2所示，该方法包括以下步骤S110～S150。
步骤S110：获取载板阵列中的最大重复区域。如图3所示，在批量生产时，载板100会呈阵列排布在基板200上，并基于方便成片测试和分割的目的，基板200被划分为多个大片的区域，每个大片区域内的载板100的数量及排列方式相同。该大片区域即为最大重复区域。当载板100印刷不存在误差时，最大重复区域可以使用一个治具直接对所有的载板100进行一次性测试。但由于载板100印刷存在涨缩，无法进行一次性测试。
步骤S120：获取形成所述载板阵列的设备的固有误差参数。生产载板的设备由于存在误差，会导致呈阵列排布的载板之间存在涨缩，即间距变大或变小。同一台设备的误差基本上是固定的，即发生涨缩的位置、距离等都是确定的。获取该固有误差参数的方式可以是多次生产所获得的实践数据。
步骤S130：根据所述固有误差参数得到用于测试的重复单元；所述重复单元包括最少一行两列的两个载板。所述固有误差参数可以是固有的涨缩参数，即发生涨缩的位置、距离等。根据该固有误差参数，可以确定用于测试的重复单元。该重复单元是最大重复区域中的一部分，基于该重复单元对最大重复区域进行划分时，重复单元内部几乎不存在涨缩误差。重复单元最少应该包括一行两列的载板数量。
步骤S140：根据所述重复单元对所述载板中的最大重复区域进行划分，得到多个与所述重复单元相同大小的第一测试区域、或还得到剩余区域。当最大重复区域包含的载板数量及排列方式刚好可以形成整数个重复单元的排列时，则最大重复区域仅包含第一测试区域，而没有剩余。否则，最大重复区域还存在剩余区域。
步骤S150：采用适用于所述第一测试区域和剩余区域的测试治具进行测试。该测试治具可以事先根据所获得的固有误差参数来制作，以适配该生产载板的设备的测试。
在其中一个实施例中，所述最大重复区域可以为规则阵列。其中所述规则阵列包括偶数列载板，例如4列、6列、8列等等。则所述重复单元为一行两列载板的倍数；例如一行两列、一行四列、两行两列等等。
一般地，当最大重复区域为规则阵列时，所述最大重复区域中要求包含的载板数量为所述重复单元的整数倍。例如对于七行八列的最大重复区域，可以选择的重复单元可以是一行两列、一行四列或者一行八列。则在步骤S150中，仅需采用适用于所述第一测试区域的测试治具进行测试。
如图4a所示，最大重复区域为八行八列数量的载板。可以选择重复单位为一行八列数量的载板。在进行测试时，通过八轮测试可以完成。
如图4b所示，最大重复区域为八行八列数量的载板。可以选择重复单位为两行四列数量的载板。在进行测试时，通过八轮测试可以完成。
其中，对一个最大重复区域进行分步测试时，如图5所示，具体可以包括以下步骤S1511～S1516。
步骤S1511：获取首个所述第一测试区域中的定标位置。
步骤S1512：根据所述定标位置控制测试治具移动到首个所述第一测试区域的位置对准、并控制测试治具与首个所述第一测试区域中的载板连接。
步骤S1513：对首个所述第一测试区域中的载板进行测试。
步骤S1514：根据坐标偏移量，获取其他第一测试区域的定标位置。其中该坐标偏移量可以是相对于首个所述第一测试区域的坐标偏移量。
步骤S1515：控制测试治具移动到其他第一测试区域的位置对准、并控制测试治具与其他第一测试区域中的载板连接。
步骤S1516：对其他第一测试区域中的载板进行测试。
在其中一个实施例中，所述最大重复区域也可以为不规则阵列。其中所述不规则阵列包括奇数列载板，例如5列、7列或9列等等。则所述重复单元包括最少两列载板，例如可以是一行两列、两行两列、一行三列、两行三列等等。
具体地，当所述最大重复区域为不规则阵列时，采用重复单元对最大重复区域进行划分时，除了会得到多个与重复单元相同大小的第一测试区域外，一般还会存在剩余区域。则在步骤S150中，需要采用适用于所述第一测试区域和剩余区域的测试治具进行测试，如图6所示，具体可以包括：
步骤S151：采用对应于所述重复单元的测试治具依次对所述第一测试区域进行测试。步骤S151可以采用如上所述的步骤S1511～S1516进行处理。
步骤S152：对于位于与重复单元同行的第一剩余区域，采用对应于所述重复单元的测试治具进行测试。
步骤S153：对于除第一剩余区域以外的第二剩余区域，采用对应于第二剩余区域的测试治具进行测试。
其中，步骤S153具体可以包括：
步骤S1531：获取所述第二剩余区域中与所述重复单元列数相同的多个第二测试区域以及第三剩余区域。
步骤S1532：采用对应于所述第二测试区域的测试治具对所述多个第二测试区域以及第三剩余区域进行测试。
如图7a所示，最大重复区域为八行七列数量的载板。可以选择重复单位为三行三列数量的载板。在测试之前，将最大重复区域进行划分，如图7a所示，最大重复区域中包括4个第一测试区域和剩余区域。其中剩余区域又包括与第一测试区域同行的第一剩余区域(三行一列)以及除第一剩余区域以外的第二剩余区域(两行七列)。
第二剩余区域可以采用与重复单元相同的列进行划分，划分完成后得到多个第二测试区域(两行三列)以及第三剩余区域(两行一列)。
如图7b所示，最大重复区域为八行七列数量的载板。可以选择重复单位为三行两列数量的载板。在测试之前，将最大重复区域进行划分，如图7b所示，最大重复区域中包括6个第一测试区域和剩余区域。其中剩余区域又包括与第一测试区域同行的第一剩余区域(三行一列)以及除第一剩余区域以外的第二剩余区域(两行七列)。
第二剩余区域可以采用与重复单元相同的列进行划分，划分完成后得到多个第二测试区域(两行两列)以及第三剩余区域(两行一列)。
上述实施例中，所述重复单元为根据所述固有误差参数得到的最大重复单元。这样可以使测试的次数最少。
上述测试方法，将最大重复区域进行分步测试，而不是使用治具进行一次性测试，可以避免因为涨缩误差导致的对位不精确，测试失败的问题。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种集成电路芯片载板的测试方法，用于对设于印刷电路板上的多个呈阵列排布的载板进行测试，包括：
获取载板阵列中的最大重复区域；
获取形成所述载板阵列的设备的固有误差参数；
根据所述固有误差参数得到用于测试的重复单元；所述重复单元包括最少一行两列的两个载板；
根据所述重复单元对所述载板中的最大重复区域进行划分，得到多个与所述重复单元相同大小的第一测试区域、或还得到剩余区域；
只得到所述第一测试区域时，采用适用于所述第一测试区域的测试治具进行测试；得到所述第一测试区域和剩余区域时，采用适用于所述第一测试区域和剩余区域的测试治具进行测试。
2.根据权利要求1所述的集成电路芯片载板的测试方法，其特征在于，所述固有误差参数为固有的涨缩参数。
3.根据权利要求1所述的集成电路芯片载板的测试方法，其特征在于，当所述最大重复区域为规则阵列时，所述重复单元为一行两列载板的倍数；其中所述规则阵列包括偶数列载板。
4.根据权利要求3所述的集成电路芯片载板的测试方法，其特征在于，所述最大重复区域中包含的载板数量为所述重复单元的整数倍；所述采用适用于所述第一测试区域的测试治具进行测试的步骤包括：
采用对应于所述重复单元的测试治具依次对所述第一测试区域进行测试。
5.根据权利要求1所述的集成电路芯片载板的测试方法，其特征在于，当所述最大重复区域为不规则阵列时，所述重复单元包括最少两列载板；其中所述不规则阵列包括奇数列载板。
6.根据权利要求5所述的集成电路芯片载板的测试方法，其特征在于，当所述最大重复区域为不规则阵列时，所述采用适用于所述第一测试区域和剩余区域的测试治具进行测试的步骤包括：
采用对应于所述重复单元的测试治具依次对所述第一测试区域进行测试；
对于位于与重复单元同行的第一剩余区域，采用对应于所述重复单元的测试治具进行测试；
对于除第一剩余区域以外的第二剩余区域，采用对应于第二剩余区域的测试治具进行测试。
7.根据权利要求6所述的集成电路芯片载板的测试方法，其特征在于，所述采用对应于第二剩余区域的测试治具进行测试的步骤包括：
获取所述第二剩余区域中与所述重复单元列数相同的多个第二测试区域以及第三剩余区域；
采用对应于所述第二测试区域的测试治具对所述多个第二测试区域以及第三剩余区域进行测试。
8.根据权利要求4或6所述的集成电路芯片载板的测试方法，其特征在于，所述采用对应于所述重复单元的测试治具依次对所述第一测试区域进行测试的步骤包括：
获取首个所述第一测试区域中的定标位置；
根据所述定标位置控制测试治具移动到首个所述第一测试区域的位置对准、并控制测试治具与首个所述第一测试区域中的载板连接；
对首个所述第一测试区域中的载板进行测试；
根据坐标偏移量，获取其他第一测试区域的定标位置；
控制测试治具移动到其他第一测试区域的位置对准、并控制测试治具与其他第一测试区域中的载板连接；
对其他第一测试区域中的载板进行测试。
9.根据权利要求8所述的集成电路芯片载板的测试方法，其特征在于，所述坐标偏移量均为相对于首个所述第一测试区域的坐标偏移量。
10.根据权利要求1所述的集成电路芯片载板的测试方法，其特征在于，所述重复单元为根据所述固有误差参数得到的最大重复单元。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710698230.3A CN107621602B (zh) | 2017-08-15 | 2017-08-15 | 集成电路芯片载板的测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710698230.3A CN107621602B (zh) | 2017-08-15 | 2017-08-15 | 集成电路芯片载板的测试方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107621602A CN107621602A (zh) | 2018-01-23 |
| CN107621602B true CN107621602B (zh) | 2020-04-03 |
Family
ID=61088054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710698230.3A Active CN107621602B (zh) | 2017-08-15 | 2017-08-15 | 集成电路芯片载板的测试方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107621602B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109738789B (zh) * | 2019-01-02 | 2021-09-21 | 深圳市大族数控科技股份有限公司 | 飞针测试机测试方法、装置、飞针测试机及存储介质 |
| CN109738788B (zh) * | 2019-01-02 | 2021-06-01 | 深圳市大族数控科技股份有限公司 | 飞针测试机测试方法、装置、飞针测试机及存储介质 |
| CN115825594A (zh) * | 2022-12-27 | 2023-03-21 | 成都天锐星通科技有限公司 | 一种相控阵天线测试模组和测试系统 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001144152A (ja) * | 1999-11-15 | 2001-05-25 | Nec Corp | ウエハおよび半導体装置の製造方法 |
| JP3976740B2 (ja) * | 2004-02-16 | 2007-09-19 | テクノス株式会社 | 基板検査装置及び検査方法 |
| DE102004036520B4 (de) * | 2004-07-28 | 2007-12-13 | Infineon Technologies Ag | Bauelementanordnung mit einer Auswerteschaltung zur Detektion eines Verschleißes von Anschlussverbindungen und Verfahren zur Detektion eines Verschleißes von Anschlussverbindungen |
| CN1300833C (zh) * | 2004-09-10 | 2007-02-14 | 华中科技大学 | 集成电路芯片视觉对准方法 |
| CN102054719B (zh) * | 2009-10-30 | 2012-11-14 | 日月光半导体（上海）股份有限公司 | 电路基板测量线路偏移量的方法及构造 |
| CN103185856B (zh) * | 2011-12-31 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 失效分析专用载板、测试设备、芯片电性失效分析的方法 |
| JP5492230B2 (ja) * | 2012-01-20 | 2014-05-14 | 株式会社日本マイクロニクス | 検査装置 |
| JP2013239548A (ja) * | 2012-05-15 | 2013-11-28 | Seiko Epson Corp | シート基板、電子部品、電子機器、電子部品の検査方法、及び電子部品の製造方法 |
-
2017
- 2017-08-15 CN CN201710698230.3A patent/CN107621602B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN107621602A (zh) | 2018-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107621602B (zh) | 集成电路芯片载板的测试方法 | |
| US20100207652A1 (en) | Method for wafer test and probe card for the same | |
| US20080174333A1 (en) | Test sockets having peltier elements, test equipment including the same and methods of testing semiconductor packages using the same | |
| US7532021B2 (en) | Apparatus for translated wafer stand-in tester | |
| US9448285B2 (en) | Method and apparatus of wafer testing | |
| US20140070828A1 (en) | Method and apparatus for massively parallel multi-wafer test | |
| KR20130044048A (ko) | 반도체 웨이퍼 및 이를 이용한 스택 패키지 제조방법 | |
| US7884629B2 (en) | Probe card layout | |
| CN116170955B (zh) | 一种精细线路的动态蚀刻补偿方法 | |
| CN103163442A (zh) | 一种晶圆测试方法 | |
| KR101442354B1 (ko) | 예비 공간 변환기 및 이를 이용하여 제조된 공간 변환기, 그리고 상기 공간 변환기를 구비하는 반도체 소자 검사 장치 | |
| CN103346142A (zh) | 测试键结构及监测刻蚀工艺中接触孔刻蚀量的方法 | |
| JP2012021965A (ja) | プローブカードのリペア方法及びこれを利用するプローブ基板 | |
| US10247774B2 (en) | Test key structure and method of measuring resistance of vias | |
| US7659735B2 (en) | Probe card capable of multi-probing | |
| US20070035318A1 (en) | Donut-type parallel probe card and method of testing semiconductor wafer using same | |
| KR20110094747A (ko) | 고속 동작용 칩을 테스트할 수 있는 번인보드와 그를 이용한 번인 테스트 장치 및 그 방법 | |
| KR100945545B1 (ko) | 프로브 카드 및 그 제조방법 | |
| CN118053852A (zh) | 一种芯片、制备方法、测试方法及相关设备 | |
| JP2012023278A (ja) | 半導体装置および半導体装置の製造方法 | |
| US20110254578A1 (en) | Space transformer comprising an isolation resistor for a probe card, and method for manufacturing same | |
| KR101062368B1 (ko) | 프로브 카드 및 이를 이용한 웨이퍼 테스트 방법 | |
| US7106084B2 (en) | Method of screening semiconductor device | |
| KR101292047B1 (ko) | Ｐｃｂ 카본저항 검사장치 | |
| CN119668020B (zh) | 一种掩膜版及测试键的摆放方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20200611 Address after: 518101 zone a, floor 2, floor 3, floor 5, zone a, plant 3, antuoshan hi tech Industrial Park, Xinsha Road, Shajing street, Bao'an District, Shenzhen City, Guangdong Province Patentee after: SHENZHEN MASON ELECTRONICS Co.,Ltd. Address before: Dazu laser Building No. 9 Nanshan District high tech Park North new road Shenzhen city Guangdong province 518000 Co-patentee before: SHENZHEN MASON ELECTRONICS Co.,Ltd. Patentee before: HAN'S LASER TECHNOLOGY INDUSTRY GROUP Co.,Ltd. |
|
| TR01 | Transfer of patent right |