KR101062368B1 - 프로브 카드 및 이를 이용한 웨이퍼 테스트 방법 - Google Patents

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Abstract

본 발명은 프로브 카드를 이용한 웨이퍼 테스트시 프로브 카드의 비대칭적인 열변형을 최소화함과 함께 테스트 횟수를 최소화하여 대면적의 웨이퍼를 효과적으로 테스트할 수 있는 프로브 카드 및 이를 이용한 웨이퍼 테스트 방법에 관한 것으로서, 본 발명에 따른 프로브 카드는 순차적으로 적층된 회로기판 및 프로브 헤드 몸체와, 상기 프로브 헤드 몸체 상에 일정 간격을 두고 이격되어 배치된 복수의 단위 프로브 모듈 및 상기 프로브 헤드 몸체 상에 구비되며, 상기 단위 프로브 모듈에 이웃하여 배치되어 상기 단위 프로브 모듈과 전기적으로 연결되는 서브 보드를 포함하여 이루어지는 것을 특징으로 한다.
Figure R1020080090110
프로브, 미세 탐침, 웨이퍼 테스트, 프로브 카드

Description

프로브 카드 및 이를 이용한 웨이퍼 테스트 방법{Probe card and method for wafer test using the same}
본 발명은 프로브 카드 및 이를 이용한 웨이퍼 테스트 방법에 관한 것으로서, 보다 상세하게는 프로브 카드를 이용한 웨이퍼 테스트시 프로브 카드의 비대칭적인 열변형을 최소화함과 함께 테스트 횟수를 최소화하여 대면적의 웨이퍼를 효과적으로 테스트할 수 있는 프로브 카드 및 이를 이용한 웨이퍼 테스트 방법에 관한 것이다.
일반적으로 반도체 제조공정은 크게 전 공정인 패브리케이션(fabrication) 공정과 후 공정인 어셈블리(assembly) 공정으로 구분된다. 패브리케이션 공정은 웨이퍼 상에 집적회로 패턴을 형성하는 공정이며, 어셈블리 공정은 웨이퍼를 복수의 칩으로 분리시키고, 외부 장치와 전기적 신호의 연결이 가능하도록 각각의 칩에 도전성의 리드(lead)나 볼을 접속시킨 다음, 칩을 에폭시 등으로 몰딩시킴으로써 집적회로 패키지를 형성하는 공정이다.
어셈블리 공정을 진행하기 전에 각각의 칩의 전기적 특성을 검사하는 EDS(Electrical Die Sorting) 공정이 진행된다. EDS 공정은 웨이퍼를 구성하는 칩들 중에서 불량 칩을 판별하여 재생(repair) 가능한 칩은 재생시키고 재생 불가능한 칩은 제거시킴으로써 후속의 어셈블리 공정 등에서 소요되는 시간 및 원가를 절감하는 역할을 한다.
이와 같은 EDS 공정은 프로버(Prober)에서 진행되는데, 프로버(100)는 통상, 도 1에 도시한 바와 같이 테스트 대상물인 웨이퍼(102)가 안착되는 웨이퍼 척(101)과, 프로브 카드가 구비되는 테스트 헤드(103)를 포함하여 구성된다. 프로브 카드 상에는 다수의 미세 탐침이 구비되며, 미세 탐침은 웨이퍼의 각 칩에 구비된 패드에 전기적으로 접촉하여 궁극적으로 해당 칩의 불량 여부를 판별하게 된다.
한편, 반도체 기술이 발전함에 따라 원가 절감 및 생산성 향상을 위해 보다 많은 수의 칩이 단일 웨이퍼에 형성되고 있으며, 최근에는 300mm 웨이퍼 공정의 구현으로 웨이퍼 당 반도체 칩의 수량이 약 500개를 상회하고 있다.
이와 같이 웨이퍼가 대면적화된다는 것은 웨이퍼 단위로 테스트를 진행하는 EDS 공정 진행 측면에서 볼 때 1회 테스트시 테스트할 반도체 칩의 수가 증가됨을 의미하며, 이를 위해서는 프로브 카드 상에 구비되는 미세 탐침의 수 역시 증가되어야 한다.
그러나, 대면적의 웨이퍼에 대응하여 그에 상응하는 크기의 프로브 카드를 제작하고 해당 프로브 카드 상에 웨이퍼의 모든 반도체 칩에 대한 1회 테스트가 가능할 정도로 미세 탐침을 구비하는 프로브 카드를 제작하는 것은 제조상 어려움이 있고, 이와 함께 프로브 카드를 통해 웨이퍼 상의 반도체 칩과 주고받는 전기적 신호를 처리하는 테스터(tester)의 처리 용량을 초과하게 되는 문제점이 있다.
이와 같은 문제점을 고려하여, 종래에는 대면적의 웨이퍼에 대해 테스트할 영역을 복수개의 단위 영역으로 정의하고 각각의 영역에 대해 순차적으로 테스트하는 방법을 택하고 있다. 예를 들어, 도 2a 및 도 2b에 도시한 바와 같이 웨이퍼를 6개 영역(TD1∼TD6), 4개 영역(TD1∼TD4)으로 구분하고 TD1 영역에서부터 TD4 또는 TD6까지 순차적으로 터치다운(TD : Touch Down)하여 테스트를 진행하며, 이 때 프로브 카드 상에는 하나의 단위 영역에 상응하는 면적에 미세 탐침이 형성되어 있다. 여기서, 상기 터치다운(TD)이라 함은 프로브 카드와 웨이퍼가 밀착하여 프로브 카드 상의 미세 탐침과 웨이퍼 상의 반도체 칩의 패드가 접촉하는 것을 일컫는다.
이와 같은 종래의 웨이퍼 테스트 방법은 상대적으로 작은 크기의 프로브 카드를 이용하여 대면적의 웨이퍼를 테스트할 수 있는 장점은 있으나, 통상의 웨이퍼의 테스트 온도가 85℃인데 테스트가 복수 회에 걸쳐 진행됨에 따라 프로브 카드가 열변형에 노출되는 문제점이 있다. 도 2a 및 도 2b에 도시한 바와 같이 TD1 영역과 TD2 영역 상에 존재하는 반도체 칩 영역이 서로 다름에 따라, TD1 영역과 TD2 영역을 순차적으로 테스트함에 있어서 프로브 카드의 열 접촉 부분이 상이하여 해당 프로브 카드가 비대칭적으로 열변형될 수 있다. 이와 같은 열변형은 프로브 카드의 평탄도 및 정렬 정밀도에 좋지 않은 영향을 끼친다. 또한, 각 영역의 테스트시 테스트에 참여되지 않는 미세 탐침이 많아 효율이 떨어지는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 프로브 카드를 이용한 웨이퍼 테스트시 프로브 카드의 비대칭적인 열변형을 최소화함과 함께 테스트 횟수를 최소화하여 대면적의 웨이퍼를 효과적으로 테스트할 수 있는 프로브 카드 및 이를 이용한 웨이퍼 테스트 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 프로브 카드는 순차적으로 적층된 회로기판 및 프로브 헤드 몸체와, 상기 프로브 헤드 몸체 상에 일정 간격을 두고 이격되어 배치된 복수의 단위 프로브 모듈 및 상기 프로브 헤드 몸체 상에 구비되며, 상기 단위 프로브 모듈에 이웃하여 배치되어 상기 단위 프로브 모듈과 전기적으로 연결되는 서브 보드를 포함하여 이루어지는 것을 특징으로 한다.
상기 단위 프로브 모듈은 반도체 칩에 상응하는 크기를 갖거나 반도체 칩의 20∼500%의 크기로 구현될 수 있다. 또한, 상기 단위 프로브 모듈은, 상기 프로브 헤드 몸체의 상부면 상에 안착되는 프로브 모듈 몸체와, 상기 프로브 모듈 몸체의 상부면 상에 구비되는 미세 탐침과, 상기 프로브 모듈 몸체의 상부면에 구비되어 상기 미세 탐침과 전기적으로 연결되는 도선 및 상기 도선의 일단에 구비되는 패드를 포함하여 이루어질 수 있다.
한편, 반도체 칩 N개(단, N은 2 내지 50의 자연수임)에 상응하는 가상의 반 복 유닛을 설정하고, 상기 반복 유닛을 테스트 하고자 하는 웨이퍼 상에 복수개 배치할 때, 상기 프로브 카드는 상기 반복 유닛을 구성하는 N개의 반도체 칩 중 하나의 칩에 대응되는 영역에만 상기 단위 프로브 모듈이 형성될 수 있다.
또한, 상기 프로브 카드에서 상기 단위 프로브 모듈이 형성된 영역과 대응되는 반도체 칩은 모든 반복 유닛 내에서 동일한 위치에 구비되며, 상기 프로브 카드를 N번 터치다운하여 상기 웨이퍼 상의 모든 반도체 칩을 테스트할 수 있다. 이와 함께, 상기 N이 소수인 경우, 상기 반복 유닛을 구성하는 N개의 반도체 칩은 하나의 행 또는 열로 배치되며, 상기 N이 합성수인 경우, 상기 반복 유닛을 구성하는 N개의 반도체 칩은 행(a)과 열(b)을 갖는 (a X b) 행렬 형태로 배치되며, 상기 a와 b는 1과 N을 포함하는 N의 약수이다.
상기 반복 유닛은 이웃하는 반복 유닛과 공유하는 반도체 칩이 존재할 수 있으며, 웨이퍼의 둘레 부분에 구비된 반도체 칩을 테스트하기 위한 단위 프로브 모듈이 더 구비될 수 있다.
한편, 상기 프로브 카드에 있어서, 복수의 단위 테스트 유닛이 배열되고, 상기 각각의 단위 테스트 유닛은 N개(단, N은 2 내지 50의 자연수임)의 단위 셀로 구성되며, 상기 단위 테스트 유닛에 있어서, 상기 단위 테스트 유닛을 구성하는 N개의 단위 셀 중 하나의 단위 셀에만 상기 단위 프로브 모듈이 형성될 수 있다.
상기 서브 보드가 구비된 영역의 프로브 헤드 몸체에는 관통부가 구비되고, 상기 관통부 내에 상호 접속체가 구비되며, 상기 상호 접속체를 매개로 상기 서브 보드와 상기 회로기판이 전기적으로 연결된다. 또한, 상기 단위 프로브 모듈과 상 기 서브 보드는 와이어본딩 또는 연성인쇄회로기판을 통해 전기적으로 연결되며, 상기 서브 보드의 일측에 연결되는 단위 프로브 모듈은 하나 또는 복수개일 수 있다.
상기 보강판 및 회로기판을 전부 관통하고 및 상기 프로브 헤드 몸체의 일부 두께를 관통하는 복수개의 개구공이 구비되며, 상기 프로브 헤드 몸체, 회로기판 및 보강판 각각에 형성된 개구공은 서로 대응되는 위치에 구비될 수 있다. 여기서, 상기 각각의 개구공 내에 평탄 조정나사가 구비되고, 상기 평탄 조정나사에는 스프링 탄성체가 구비되며, 상기 스프링 탄성체는 상기 회로기판과 프로브 헤드 몸체 사이에 구비될 수 있다.
상기 서브 보드, 상호 접속체, 회로기판 및 보강판의 서로 대응되는 위치에 복수개의 개구공이 구비되며, 상기 개구공 내에 결합 나사를 구비될 수 있다. 또한, 상기 서브 보드의 하부면에 암나사가 구비되고, 상기 상호 접속체, 회로기판, 보강판에 관통 개구공이 구비되며, 상기 관통 개구공 내에 숫나사가 구비되어 상기 숫나사와 암나사가 결합될 수 있다.
한편, 상기 프로브 모듈과 상기 서브 보드가 배치되는 상기 프로브 헤드 몸체의 상부면에 있어, 상기 프로브 모듈이 안착되는 영역과 상기 서브 보드가 안착되는 영역의 높이가 다를 수 있다.
본 발명에 따른 웨이퍼 테스트 방법은, 복수개의 단위 프로브 모듈이 이격되어 배치된 프로브 카드를 이용하여 웨이퍼 상태의 반도체 칩을 테스트하는 방법에 있어서, 반도체 칩 N개(단, N은 2 내지 50의 자연수임)에 상응하는 가상의 반복 유 닛을 설정하고, 상기 반복 유닛을 상기 웨이퍼 상에 복수개 배치할 때, 상기 반복 유닛 내의 반도체 칩들이 1회 터치다운마다 1 개씩 순차적으로 테스트 되도록 상기 프로브 카드 혹은 웨이퍼를 N번 이동하면서 테스트하며, 상기 프로브 카드 상에는, 상기 반복 유닛을 구성하는 N개의 반도체 칩 중 하나의 칩에 대응되는 영역에만 상기 단위 프로브 모듈이 형성된 것을 특징으로 한다.
상기 반복 유닛 내의 반도체 칩들이 한 번씩 테스트 되도록 상기 프로브 카드 혹은 웨이퍼를 N번 이동할 때, 이동 거리는 상기 반도체 칩 1개의 크기에 상응한다. 또한, 상기 프로브 카드를 N번 터치다운하여 상기 웨이퍼 상의 모든 칩을 테스트할 수 있으며, 상기 N이 소수인 경우, 상기 반복 유닛을 구성하는 N개의 반도체 칩은 하나의 행 또는 열로 배치고 상기 N이 합성수인 경우, 상기 반복 유닛을 구성하는 N개의 반도체 칩은 행(a)과 열(b)을 갖는 (a X b) 행렬 형태로 배치되며, 상기 a와 b는 1과 N을 포함하는 N의 약수일 수 있다.
본 발명에 따른 프로브 카드 및 이를 이용한 웨이퍼 테스트 방법은 다음과 같은 효과가 있다.
프로브 카드가 웨이퍼에 상응하는 크기로 구현됨에 따라 웨이퍼 테스트시 프로브 카드의 비대칭적인 열변형을 최소화되며 이와 함께 테스트 횟수를 최소화하여 대면적의 웨이퍼를 효과적으로 테스트할 수 있게 된다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 프로브 카드 및 이를 이용한 웨이퍼 테스트 방법을 상세히 설명하기로 한다. 도 3은 본 발명의 일 실시예에 따른 프로브 카드의 평면도이고, 도 4는 도 3의 A-A`선에 따른 단면도이다.
도 3 및 도 4에 도시한 바와 같이 본 발명의 일 실시예에 따른 프로브 카드는 크게 회로기판(310), 프로브 헤드 몸체(320), 복수의 단위 프로브 모듈(330) 및 서브 보드(340)의 조합으로 이루어지며, 상기 회로기판(310) 상에 프로브 헤드 몸체(320)가 적층되고 상기 프로브 헤드 몸체(320) 상에 상기 단위 프로브 모듈(330)이 적층된 구조를 갖는다. 또한, 상기 서브 보드(340)는 상기 단위 프로브 모듈(330) 사이에 구비되어 상기 단위 프로브 모듈(330)과 회로기판(310) 사이의 전기적 연결을 매개하는 구조를 이룬다.
이와 같은 구조의 본 발명의 일 실시예에 따른 프로브 카드를 이루는 각 구성요소를 구체적으로 설명하면 다음과 같다.
먼저, 상기 단위 프로브 모듈(330)은 검사대상물인 반도체 칩과 전기적으로 접촉하여 발생된 전기적 신호를 상기 회로기판(310)에 전달하는 역할을 하는 것으로서, 프로브 카드의 제조 수율을 향상시키기 위해 반도체 칩에 상응하는 크기 또는 반도체 칩 크기의 20∼500%를 갖도록 하는 것이 바람직하다. 이와 같은 상기 복수의 단위 프로브 모듈(330)은 상기 프로브 헤드 몸체(320) 상에 일정 간격 이격되어 배치되며, 단위 프로브 모듈(330) 사이에 서브 보드(340)가 배치됨에 따라 상기 단위 프로브 모듈(330)과 단위 프로브 모듈(330) 사이의 간격은 상기 서브 보 드(340)의 폭에 상응한다. 한편, 상기 프로브 헤드 몸체(320) 상에 구비되는 복수개의 단위 프로브 모듈(330)은 일정한 형식으로 배치되는데 상기 복수개의 단위 프로브 모듈(330)의 배치 형식은 본 발명의 일 실시예에 따른 웨이퍼 테스트 방법과 밀접한 연관이 있는 바, 이에 대한 상세한 설명은 후술하는 본 발명의 일 실시예에 따른 프로브 카드를 이용한 웨이퍼 테스트 방법에서 기술하기로 한다.
상기 회로기판(310)은 상기 단위 프로브 모듈(330)과 반도체 칩의 접촉에 의해 발생된 전기적 신호를 상기 서브 보드(340)를 거쳐 인가받아 외부의 테스트 장치로 전달함과 함께 외부의 테스트 장치로부터 인가되는 전기적 신호를 상기 단위 프로브 모듈(330)에 전달하는 역할을 한다.
상기 프로브 헤드 몸체(320)는 상기 회로기판(310) 상에 장착되며 테스트 대상인 웨이퍼에 상응하는 면적을 구비하며, 스테인레스 스틸, 알루미늄, 인바, 코바, 노비나이트, SKD11, 알루미나, 유리, 가공성 세라믹 중 어느 한 재질로 구성될 수 있다. 또한, 상기 프로브 헤드 몸체(320)는 상기 복수의 단위 프로브 모듈(330) 및 서브 보드(340)의 안착 공간을 제공하며, 전술한 바와 같이 복수의 단위 프로브 모듈(330)은 상기 프로브 헤드 몸체(320) 상에 일정 간격 이격되어 배치되며 상기 단위 프로브 모듈(330)과 단위 프로브 모듈(330) 사이에는 상기 서브 보드(340)가 구비된다. 상기 서브 보드(340)와 상기 단위 프로브 모듈(330)은 와이어본딩(wire bonding) 또는 연성인쇄회로기판(310)(flexible printed circuit board)을 통해 서로 전기적으로 연결된다. 여기서, 상기 프로브 헤드 몸체(320)와 상기 서브 보드(340)는 에폭시 등의 접착제를 통해 결합될 수 있다.
상기 서브 보드(340)를 구비함에 있어서 상기 서브 보드(340)의 하부에는 상호 접속체(350)가 구비되는데, 구체적으로 상기 서브 보드(340)가 구비되는 위치에 상응하는 프로브 헤드 몸체(320)에는 관통부(321)가 구비되고 상기 관통부(321)에 상기 상호 접속체(350)가 구비되며 상기 상호 접속체(350)는 상기 회로기판(310)과 전기적으로 연결된다. 이에 따라, 상기 회로기판(310) 상에 상호 접속체(350)가 구비되고 상기 상호 접속체(350) 상에 상기 서브 보드(340)가 적층된 구조를 이루며, 궁극적으로 상기 단위 프로브 모듈(330)은 상기 서브 보드(340) 및 상호 접속체(350)를 매개로 상기 회로기판(310)과 연결되는 구조를 이룬다. 여기서, 상기 상호 접속체(350)는 포고 핀 또는 압력전도성고무(PCR : Pressure Conductive Rubber)로 구성될 수 있다.
한편, 상기 서브 보드가 안착되는 영역은 상기 프로브 모듈이 안착되는 영역과 높이를 달리 할 수 있는데, 이는 상기 서브 보드(340)의 높이가 상기 단위 프로브 모듈(330)의 높이보다 클 경우 이를 보상함과 함께 상기 서브 보드(340)와 상기 단위 프로브 모듈(330)의 상대적인 높이를 조절하기 위한 것으로서, 서브 보드 안착부(322)에 상기 서브 보드(340)를 장착한다. 여기서, 상기 관통부(321)는 상기 프로브 헤드 몸체(320)가 금속 재질로 이루어진 경우 드릴 가공 또는 와이어 방전 가공 등을 통해 형성할 수 있고, 상기 프로브 헤드 몸체(320)가 세라믹 재질로 이루어진 경우 드릴 가공, 레이저 가공 또는 마이크로 샌드 블라스트 가공 등을 통해 형성할 수 있다.
이상, 본 발명의 일 실시예에 따른 프로브 카드의 각 구성요소를 설명하였 다. 이하에서는, 상기 단위 프로브 모듈(330)의 구조 및 상기 단위 프로브 모듈(330)과 상기 서브 보드(340)의 전기적 연결 구조를 살펴보기로 한다.
먼저, 상기 단위 프로브 모듈(330)의 구조를 살펴보면 도 5에 도시한 바와 같이, 절연성의 프로브 몸체(331)와 상기 프로브 몸체(331) 상에 구비되는 미세 탐침(probe)(332)으로 구성된다. 상기 미세 탐침(332)은 세부적으로 기둥(332a), 보(beam)(332b) 및 팁(tip)(332c)으로 이루어지며 상기 팁(332c)이 검사대상물인 반도체 칩의 패드와 실질적으로 접촉하는 역할을 한다. 상기 프로브 몸체(331)의 상부면 상에는 상기 미세 탐침(332) 이외에 상기 미세 탐침(332)과 반도체 칩의 접촉시 발생되는 전기적 신호를 상기 회로기판(310)에 전달하기 위한 도선(333) 및 패드(334)가 구비된다.
다음으로, 상기 단위 프로브 모듈(330)과 상기 서브 보드(340) 사이의 전기적 연결 구조를 살펴보면, 상기 서브 보드(340) 상에 본딩 패드(341)가 구비되며 상기 서브 보드(340)의 본딩 패드(341)와 상기 단위 프로브 모듈(330)의 패드(334)는 와이어본딩을 통해 전기적으로 연결된다. 이 때, 도 5에 있어서 하나의 서브 보드(340)의 양측에 각각 1개씩의 단위 프로브 모듈(330)이 전기적으로 연결되는 것을 도시하였으나, 서브 보드(340)의 일측에 연결되는 단위 프로브 모듈(330)은 1개 또는 복수개일 수 있다. 참고로, 상기 단위 프로브 모듈(330)과 상기 서브 보드(340)의 전기적 연결은 상술한 바와 같은 와이어본딩 이외에 연성인쇄회로기판(310)(FPCB)을 통한 연결도 가능하다.
상기 서브 보드(340)는 일 실시예로 다층의 세라믹 회로기판으로 이루어진 다층 세라믹 회로 기판(310)으로 구성될 수 있으며, 테스트 장치와 테스트 대상인 웨이퍼 사이의 신호 보존성(signal integrity)을 높이기 위해 임피던스 매칭(impedence matching)된 인쇄회로기판(310)을 사용할 수 있다. 또한, 상기 서브 보드(340)는 상기 단위 프로브 모듈(330)과 단위 프로브 모듈(330) 사이의 형태에 따라 선택적으로 가공된 복수의 서브 보드들을 프로브 헤드 몸체 위에 배치하거나 상기 프로브 헤드 몸체(320)에 상응하는 면적을 갖는 일체형의 서브 보드(340)를 대상으로 상기 단위 프로브 모듈(330)이 형성되는 영역만을 제거하는 형태로 가공할 수도 있다.
한편, 본 발명의 일 실시예에 따른 프로브 카드의 구성에 있어서 상술한 바와 같은 회로기판(310), 프로브 헤드 몸체(320), 복수의 단위 프로브 모듈(330), 서브 보드(340) 및 상호 접속체(350) 이외에 이들 결합체를 물리적으로 지지하는 보강판(360)이 더 구비된다.
상기 보강판(360)은 상기 회로기판(310)의 배면 상에 구비되어 상기 프로브 헤드 몸체(320), 서브 보드(340), 상호 접속체(350) 및 회로기판(310)을 물리적으로 결합, 지지하는 역할을 한다. 이와 같은 상기 보강판(360)은 스테인레스 강, 알루미늄, 인바, 코바, 노비나이트, SKD11 중 하나 또는 이들 중 적어도 2개 이상이 결합, 적층된 구조로 이루어질 수 있다.
또한, 상기 보강판(360), 회로기판(310) 및 프로브 헤드 몸체(320) 각각에는 개구공이 복수개 구비되며, 상기 보강판(360), 회로기판(310) 및 프로브 헤드 몸체(320) 각각에 형성된 개구공(361)은 서로 대응되는 위치에 구비된다. 이 때, 상 기 개구공(361)은 상기 보강판(360) 및 회로기판(310)은 전부 관통하고 상기 프로브 헤드 몸체(320)는 일부 두께만 관통하며, 상기 개구공(361) 내에는 후술하는 평탄 조정나사(371)를 위한 나사산이 형성된다.
상기 개구공(361) 내에는 평탄 조정나사(371)가 구비되며, 상기 평탄 조정나사(371)는 상기 프로브 헤드 몸체(320)를 보강판(360) 쪽으로 당기는 역할을 한다. 한편, 각각의 평탄 조정나사(371)에는 스프링 탄성체(372)가 구비되며, 해당 스프링 탄성체(372)는 상기 회로기판(310)과 프로브 헤드 몸체(320) 사이에 구비되는 것이 바람직하다. 상기 스프링 탄성체(372)는 프로브 헤드 몸체(320)를 보강판(360)으로부터 밀어내는 역할을 하며, 이와 같은 스프링 탄성체(372)와 상기 평탄 조정나사(371)를 통해 상기 보강판(360)을 기준으로 상기 프로브 헤드의 평탄을 선택적 및 국부적으로 조절할 수 있게 된다.
이상, 보강판(360)을 통한 물리적 결합에 대해 설명하였다. 한편, 상기 보강판(360)을 통한 물리적 결합 이외에 상기 상호 접속체(350), 서브 보드(340) 및 회로기판(310) 사이의 안정적인 물리적 결합도 요구된다. 상기 상호 접속체(350)를 매개로 상기 서브 보드(340)와 회로기판(310)이 전기적으로 안정적으로 연결되기 위해서는 상기 상호 접속체(350)에 상기 서브 보드(340) 및 회로기판(310)이 밀착될 필요가 있기 때문이다. 이를 위해 일 실시예로, 상기 서브 보드(340), 상호 접속체(350), 회로기판(310) 및 보강판(360)에 복수개의 개구공(362)을 서로 대응되는 위치에 형성하고, 상기 개구공(362) 내에 결합 나사(373)를 구비시킬 수 있다. 이 때, 상기 서브 보드(340), 상호 접속체(350) 및 회로기판(310)의 개구공은 전부 관통되고, 상기 보강판(360)의 개구공은 그 일부만을 관통하며, 보강판(360)의 개구공 내에는 상기 결합 나사를 위한 나사산이 형성된다. 이와 같은 방법 이외에 다른 실시예로, 상기 서브 보드(340)의 하부면에 암나사를 견고하게 부착하고 상기 프로브 헤드 몸체(320), 상호 접속체(350), 회로기판(310), 보강판(360)에 관통 개구공을 형성한 후 상기 보강판(360) 쪽에서 숫나사를 이용해 상기 서브 보드(340) 하부면의 암나사와 결합하는 방식을 택할 수도 있다.
이상, 본 발명의 일 실시예에 따른 프로브 카드를 설명하였다. 이하에서는, 본 발명의 일 실시예에 따른 프로브 카드를 이용한 웨이퍼 테스트 방법을 설명하기로 한다.
본 발명에 따른 웨이퍼 테스트 방법을 구현하기 위해 먼저, 테스트 대상인 웨이퍼의 반도체 칩들에 반복 유닛이라는 개념이 정의된다. 웨이퍼에는 다수의 반도체 칩이 구비되는데 이들 반도체 칩들을 반복 유닛의 집합체로 정의하며, 상기 반복 유닛은 이웃하는 2∼50개의 복수의 반도체 칩으로 정의된다. 예를 들면, 도 6에 있어서 웨이퍼(600)의 반도체 칩(C)들은 이웃하는 4개의 반도체 칩(C)으로 구성되는 반복 유닛(610)의 집합체로 정의할 수 있다. 이 때, 상기 반복 유닛은 이웃하는 반복 유닛과 공유하는 반도체 칩이 존재할 수도 있다. 예를 들어, 웨이퍼 상에 제 1 반복 유닛과 제 2 반복 유닛을 정의함에 있어, 상기 제 1 반복 유닛에 속하는 반도체 칩들과 제 2 반복 유닛에 속하는 반도체 칩들은 서로 다르거나 하나 이상의 특정 반도체 칩이 상기 제 1 반복 유닛 및 제 2 반복 유닛에 모두 포함될 수 있다.
앞서 기술한 바와 같이, 웨이퍼 상의 반도체 칩들은 반복 유닛의 집합체임에 따라, 하나의 반복 유닛을 기준으로 해당 반복 유닛 내의 반도체 칩들을 순차적으로 모두 테스트하면 웨이퍼 상의 모든 반도체 칩들에 대한 테스트가 진행됨을 알 수 있다.
한편, 웨이퍼의 반도체 칩들을 실질적으로 테스트하는 수단은 프로브 카드이고, 웨이퍼의 반도체 칩들이 반복 유닛의 집합체로 정의되고, 반복 유닛 내의 반도체 칩들에 대해 순차적으로 테스트가 진행됨에 따라, 웨이퍼의 반복 유닛에 대응하여 프로브 카드에는 단위 테스트 유닛의 개념이 정의된다. 즉, 프로브 카드는 단위 테스트 유닛의 집합체로 정의될 수 있으며, 일 예로 도 6은 4개의 단위 셀(501)로 구성되는 단위 테스트 유닛(510)을 나타내고 있다.
상기 각각의 단위 테스트 유닛은 상기 웨이퍼의 반복 유닛에 대응되는 위치에 구비되며, 각각의 단위 테스트 유닛은 이웃하는 2∼50개의 단위 셀로 구성되고 상기 단위 셀은 상기 단위 프로브 모듈의 크기에 상응하는 크기로 정의될 수 있다. 또한, 단위 테스트 유닛을 구성하는 복수의 단위 셀 중 어느 하나의 셀에만 미세 탐침이 형성된다. 즉, 단위 테스트 유닛을 구성하는 복수의 단위 셀 중 어느 하나의 셀에만 단위 프로브 모듈이 구비된다.
이와 같이 웨이퍼의 반복 유닛과 프로브 카드의 단위 테스트 유닛이 정의된 상태에서, 미세 탐침이 형성된 단위 셀을 반복 유닛 내의 반도체 칩들에 대응되는 곳으로 순차적으로 위치시킴으로써 반복 유닛 내의 모든 반도체 칩들을 테스트할 수 있게 되며, 이를 통해 궁극적으로 웨이퍼의 모든 반도체 칩들을 테스트할 수 있 게 된다. 이 때, 미세 탐침이 형성된 단위 셀이 반복 유닛 내의 반도체 칩에 대응되도록 순차적으로 위치되는 것은 웨이퍼 또는 프로브 카드를 이동시킴으로써 가능하게 된다.
한편, 상기 반복 유닛은 도 7에 도시한 바와 같이 다양한 형태로 구현될 수 있는데, 구체적으로 도 7의 (a) 내지 (h)에 도시한 바와 같이 반복 유닛을 2∼9의 반도체 칩으로 구성시킬 수 있다. 이 때, 반도체 칩의 개수가 2, 3, 5, 7인 경우에는 복수의 반도체 칩이 하나의 행 또는 하나의 열로 배치되나, 반도체 칩의 개수(N)가 4, 6, 8, 9인 경우에는 복수의 반도체 칩이 행(a) 및 열(b)을 갖는 행렬(a x b, a와 b는 1과 N을 포함한 반도체 칩 개수의 약수)의 형태로 배치된다. 즉, 반도체 칩의 개수가 소수(素數)인 경우에는 반도체 칩들이 하나의 행으로 배치되고, 반도체 칩의 개수가 합성수인 경우에는 복수의 행을 갖는 행렬의 형태로 배치된다. 이와 같이 행 및 열을 갖는 반복 유닛의 경우에는 웨이퍼 테스트시 행의 방향뿐만 아니라 열의 방향으로도 웨이퍼를 이동시켜야 한다. 참고로, 도 7에 있어서 (*) 표시는 프로브 카드의 미세 탐침이 형성된 단위 셀 즉, 단위 프로브 모듈을 나타낸 것으로서, 도 7의 (a) 내지 (h)에 도시된 반복 유닛은 프로브 카드의 단위 테스트 유닛에 상응함을 나타낸 것이다.
도 7을 통해 2∼9개의 반도체 칩으로 구성되는 반복 유닛의 실시예를 제시하였으나, 10개 이상의 반도체 칩으로 반복 유닛을 구성하는 것도 가능하다. 다만, 웨이퍼 테스트의 효율을 고려하여 반도체 칩의 개수를 적절하게 결정하는 것이 바람직하다.
이상, 본 발명에 따른 웨이퍼 테스트 방법의 개념을 살펴보았는데 이하에서는 일 실시예를 기준으로 본 발명에 따른 웨이퍼 테스트 방법을 살펴보기로 한다. 도 6은 반복 유닛이 4개의 반도체 칩으로 구성되는 경우 즉, 단위 테스트 유닛이 4개의 단위 셀로 구성되는 경우를 나타낸 것이다.
먼저, 단위 테스트 유닛(510)을 구성하는 4개의 단위 셀(501) 중 미세 탐침(*)이 형성된 단위 셀(501) 즉, 단위 프로브 모듈이 반복 유닛(610)의 첫 번째 반도체 칩(611)에 대응되도록 웨이퍼(600)를 정렬시킨다. 그런 다음, 프로브 카드를 터치다운(TD)하여 해당 단위 프로브 모듈의 미세 탐침을 첫 번째 반도체 칩(611)의 패드에 접촉시켜 테스트를 진행한다.
이어, 두 번째 테스트를 위해 상기 웨이퍼(600)를 단위 셀(501)의 크기만큼 즉, 하나의 반도체 칩 크기만큼 우측으로 이동시킨다. 이에 따라, 미세 탐침이 형성된 단위 셀(501) 즉, 단위 프로브 모듈은 반복 유닛(610)의 두 번째 반도체 칩(612)에 대응되도록 정렬된다. 이와 같은 상태에서 프로브 카드를 터치다운하여 단위 셀(501)의 미세 탐침을 두 번째 반도체 칩(612)의 패드에 접촉시키면 두 번째 테스트가 완료된다.
다음으로, 상기 웨이퍼(600)를 단위 셀(501)의 크기만큼 하측 방향으로 이동시켜 상기 두 번째 반도체 칩(612)에 아래쪽으로 이웃하는 세 번째 반도체 칩(613)에 정렬시키고, 해당 단위 프로브 모듈의 미세 탐침을 반복 유닛(610)의 세 번째 반도체 칩(613)의 패드에 접촉시키면 세 번째 테스트가 완료된다.
마지막으로, 상기 웨이퍼(600)를 단위 셀(501)의 크기만큼 왼쪽으로 이동시 켜 상기 세 번째 반도체 칩(613)에 이웃하는 반복 유닛(610)의 네 번째 반도체 칩(614)에 정렬시키고, 터치다운하여 해당 단위 셀(501)의 미세 탐침을 네 번째 반도체 칩(614)의 패드에 접촉시키면 네 번째 테스트가 완료된다.
웨이퍼(600)에는 복수개의 반복 유닛(610)이 설정되고, 프로브 카드 상에는 상기 웨이퍼(600)의 각각의 반복 유닛(610)에 대응되는 위치에 복수개의 단위 테스트 유닛(510)이 구비됨에 따라, 상기 4회에 걸친 테스트를 통해 웨이퍼(600) 상에 구비되는 모든 반도체 칩에 대한 테스트가 완료될 수 있다.
한편, 웨이퍼(600) 상에 구비되는 반도체 칩들이 직사각형 또는 정사각형의 형태로 배치된다면 웨이퍼(600)의 반복 유닛(610)과 프로브 카드의 단위 테스트 유닛(510)은 그 개수 및 위치가 정확히 일치할 수도 있으나, 실제에 있어서 반도체 칩들은 웨이퍼(600) 상에서 원형의 형태로 배치됨에 따라, 원형의 둘레 부분에 존재하는 반도체 칩을 테스트하기 위해 단위 테스트 유닛(510)이 추가적으로 필요하게 된다. 즉, 도 8에 도시한 바와 같이 회색으로 표시된 부분이 웨이퍼(600)이고 각 격자 내의 공간이 반복 유닛(610)의 반도체 칩 또는 단위 테스트 유닛(510)의 단위 셀(501)을 나타내는데, 미세 탐침이 형성된 단위 셀(501)(단위 프로브 모듈)이 형성된 (*) 부분이 회색의 웨이퍼(600) 영역 이외에 영역에도 존재함을 알 수 있다. 이는 웨이퍼(600) 둘레 부분에 위치한 반도체 칩을 테스트하기 위해 부득이 하게 구비되는 것이다.
이상, 반복 유닛(610)이 이웃하는 4개의 반도체 칩으로 구성되는 경우 즉, 단위 테스트 유닛(510)이 이웃하는 4개의 단위 셀(501)로 구성되는 경우를 예로 들 어 웨이퍼 테스트 방법을 설명하였으나, 반복 유닛(610)의 반도체 칩의 개수가 2∼50의 자연수인 경우 모두에 상술한 바와 같은 웨이퍼 테스트 방법이 동일하게 적용될 수 있다.
세부적으로, 반복 유닛(610)을 구성하는 반도체 칩의 개수가 합성수인 경우에는 해당 반복 유닛(610)이 행 및 열을 갖는 행렬의 형태로 구성됨에 따라, 웨이퍼(600)의 모든 반도체 칩을 테스트하기 위해서는 반복 유닛(610)이 4개의 반도체 칩으로 구성되는 경우와 마찬가지로 행의 방향 및 열의 방향으로 웨이퍼(600)를 이동시켜야 한다. 즉, 반복 유닛(610)을 구성하는 반도체 칩의 개수가 6인 경우에는 (2 x 3) 또는 (3 x 2), 반도체 칩의 개수가 8인 경우에는 (2 x 4) 또는 (4 x 2), 반도체 칩의 개수가 9인 경우에는 (3 x 3) 행렬의 형태를 갖게 되는데, 이와 같이 반도체 칩의 개수가 합성수로 이루어지는 경우에는 웨이퍼(600)가 열의 방향뿐만 아니라 행의 방향으로도 이동하여 테스트가 진행되어야만 웨이퍼(600) 상의 모든 반도체 칩에 대한 테스트가 완료될 수 있다.
다만, 반복 유닛(610)을 구성하는 반도체 칩의 개수가 소수(素數)인 경우에는 첫 번째 터치다운에 의한 테스트 이후 테스트 회수에 따라 웨이퍼(600)를 일측 방향 예를 들어, 행 또는 열 방향으로만 반도체 칩의 크기만큼 이동시켜 테스트를 진행한다.
도 1은 프로브 스테이션의 구성도.
도 2a 및 도 2b는 종래 기술에 따른 웨이퍼 테스트 방법을 설명하기 위한 참고도.
도 3은 본 발명의 일 실시예에 따른 프로브 카드의 평면도.
도 4는 도 3의 A-A`선에 따른 단면도.
도 5는 본 발명의 일 실시예에 따른 프로브 카드의 확대 사시도.
도 6은 본 발명의 일 실시예에 따른 웨이퍼 테스트 방법을 설명하기 위한 참고도.
도 7은 본 발명의 다양한 실시예에 따른 웨이퍼의 반복 유닛을 나타낸 참고도.
도 8은 도 7의 (c)의 단위 테스트 유닛이 적용된 프로브 카드의 도면.
<도면의 주요 부분에 대한 설명>
300 : 프로브 카드 310 : 회로기판
320 : 프로브 헤드 몸체 330 : 단위 프로브 모듈
331 : 프로브 몸체 332 : 미세 탐침
333 : 도선 334 : 패드
340 : 서브 보드 341 : 본딩 패드
350 : 상호 접속체 360 : 보강판
371 : 평탄 조정나사 372 : 스프링 탄성체

Claims (25)

  1. 순차적으로 적층된 회로기판 및 프로브 헤드 몸체;
    상기 프로브 헤드 몸체 상에 이격되어 배치된 복수의 단위 프로브 모듈; 및
    상기 프로브 헤드 몸체 상에 구비되며, 상기 단위 프로브 모듈에 이웃하여 배치되어 상기 단위 프로브 모듈과 전기적으로 연결되는 서브 보드를 포함하며,
    상기 서브 보드가 구비된 영역의 프로브 헤드 몸체에 관통부가 구비되고, 상기 관통부 내에 상호 접속체가 구비되며, 상기 상호 접속체를 매개로 상기 서브 보드와 상기 회로기판이 전기적으로 연결되는 것을 특징으로 하는 프로브 카드.
  2. 제 1 항에 있어서, 상기 단위 프로브 모듈은 반도체 칩에 상응하는 크기를 갖는 것을 특징으로 하는 프로브 카드.
  3. 제 1 항에 있어서, 상기 단위 프로브 모듈은 반도체 칩의 20∼500%의 크기를 갖는 것을 특징으로 하는 프로브 카드.
  4. 제 1 항에 있어서,
    상기 단위 프로브 모듈은,
    상기 프로브 헤드 몸체의 상부면 상에 안착되는 프로브 모듈 몸체와,
    상기 프로브 모듈 몸체의 상부면 상에 구비되는 미세 탐침과,
    상기 프로브 모듈 몸체의 상부면에 구비되어 상기 미세 탐침과 전기적으로 연결되는 도선 및 상기 도선의 일단에 구비되는 패드를 포함하여 이루어지는 것을 특징으로 하는 프로브 카드.
  5. 제 1 항에 있어서, 반도체 칩 N개(단, N은 2 내지 50의 자연수임)에 상응하는 가상의 반복 유닛을 설정하고, 상기 반복 유닛을 테스트 하고자 하는 웨이퍼 상에 복수개 배치할 때,
    상기 프로브 카드는 상기 반복 유닛을 구성하는 N개의 반도체 칩 중 하나의 칩에 대응되는 영역에만 상기 단위 프로브 모듈이 형성된 것을 특징으로 하는 프로브 카드.
  6. 제 5 항에 있어서, 상기 프로브 카드에서 상기 단위 프로브 모듈이 형성된 영역과 대응되는 반도체 칩은 모든 반복 유닛 내에서 동일한 위치인 것을 특징으로 하는 프로브 카드.
  7. 제 5 항에 있어서, 상기 프로브 카드를 N번 터치다운하여 상기 웨이퍼 상의 모든 반도체 칩을 테스트하는 것을 특징으로 하는 프로브 카드.
  8. 제 1 항에 있어서,
    복수의 단위 테스트 유닛이 배열되고,
    상기 각각의 단위 테스트 유닛은 N개(단, N은 2 내지 50의 자연수임)의 단위 셀로 구성되며,
    상기 단위 테스트 유닛에 있어서, 상기 단위 테스트 유닛을 구성하는 N개의 단위 셀 중 하나의 단위 셀에만 상기 단위 프로브 모듈이 형성된 것을 특징으로 하는 프로브 카드.
  9. 제 8 항에 있어서, 상기 단위 프로브 모듈이 형성되는 단위 셀은 모든 단위 테스트 유닛 내에서 동일한 위치에 구비되는 것을 특징으로 하는 프로브 카드.
  10. 삭제
  11. 제 1 항에 있어서, 상기 단위 프로브 모듈과 상기 서브 보드는 와이어본딩 또는 연성인쇄회로기판을 통해 전기적으로 연결되는 것을 특징으로 하는 프로브 카드.
  12. 제 1 항에 있어서, 상기 서브 보드의 일측에 연결되는 단위 프로브 모듈은 하나 또는 복수개인 것을 특징으로 하는 프로브 카드.
  13. 제 1 항에 있어서, 상기 프로브 모듈과 상기 서브 보드가 배치되는 상기 프로브 헤드 몸체의 상부면에 있어, 상기 프로브 모듈이 안착되는 영역과 상기 서브 보드가 안착되는 영역의 높이가 다른 것을 특징으로 하는 프로브 카드.
  14. 제 1 항에 있어서, 상기 회로기판의 배면 상에 보강판이 더 구비되는 것을 특징으로 하는 프로브 카드.
  15. 제 14 항에 있어서, 상기 보강판 및 회로기판을 전부 관통하고 및 상기 프로브 헤드 몸체의 일부 두께를 관통하는 복수개의 개구공이 구비되며,
    상기 프로브 헤드 몸체, 회로기판 및 보강판 각각에 형성된 개구공은 서로 대응되는 위치에 구비되는 것을 특징으로 하는 프로브 카드.
  16. 제 15 항에 있어서, 상기 각각의 개구공 내에 평탄 조정나사가 구비되는 것을 특징으로 하는 프로브 카드.
  17. 제 16 항에 있어서, 상기 평탄 조정나사에는 스프링 탄성체가 구비되며, 상기 스프링 탄성체는 상기 회로기판과 프로브 헤드 몸체 사이에 구비되는 것을 특징으로 하는 프로브 카드.
  18. 제 1 항에 있어서, 상기 회로기판의 배면 상에 보강판이 더 구비되며,
    상기 서브 보드, 상호 접속체, 회로기판 및 보강판의 서로 대응되는 위치에 복수개의 개구공이 구비되며, 상기 개구공 내에 결합 나사가 구비되는 것을 특징으로 하는 프로브 카드.
  19. 제 1 항에 있어서, 상기 회로기판의 배면 상에 보강판이 더 구비되며,
    상기 서브 보드의 하부면에 암나사가 구비되고, 상기 상호 접속체, 회로기판, 보강판에 관통 개구공이 구비되며, 상기 관통 개구공 내에 숫나사가 구비되어 상기 숫나사와 암나사가 결합되는 것을 특징으로 하는 프로브 카드.
  20. 제 1 항에 있어서, 상기 서브 보드는 인쇄회로기판 또는 다층 세라믹 회로기판으로 이루어지는 것을 특징으로 하는 프로브 카드.
  21. 제 1 항에 있어서, 상기 서브 보드의 면적과 상기 프로브 헤드 몸체의 면적이 동일한 것을 특징으로 하는 프로브 카드.
  22. 제 1 항에 있어서, 상기 프로브 헤드 몸체 상에 복수개의 서브 보드가 배치되는 것을 특징으로 하는 프로브 카드.
  23. 삭제
  24. 삭제
  25. 삭제
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