KR20130084701A - 박막 트랜지스터 및 그 제조 방법, 및 표시 장치 - Google Patents

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Abstract

채널층의 채널폭 방향의 단부를 흐르는 오프 전류를 저감할 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다. 소스 전극(160a) 및 드레인 전극(160b)의 폭은, 채널층(140)의 폭보다도 좁게 되어 있다. 이에 의해, 채널층(140)에, 소스 전극(160a) 및 드레인 전극(160b)을 둘러싸도록 저저항 영역(140b)이 각각 형성된다. 또한, 2개의 저저항 영역(140b)의 사이에 끼인 영역뿐만 아니라, 채널폭 방향의 단부에도, 저저항 영역(140b)보다도 저항값이 높은 고저항 영역(140a)이 남는다. 그 결과, TFT(100)에서는 고저항 영역(140a)이 소스 전극(160a)과 드레인 전극(160b)의 사이에 끼인 채널 영역뿐만 아니라, 채널폭 방향의 단부에까지 퍼진다. 이에 의해, 채널폭 방향의 단부를 흐르는 오프 전류가 감소한다.

Description

박막 트랜지스터 및 그 제조 방법, 및 표시 장치{THIN-FILM TRANSISTOR, MANUFACTURING METHOD THEREFOR, AND DISPLAY DEVICE}
본 발명은 박막 트랜지스터 및 그 제조 방법, 및 표시 장치에 관한 것으로, 특히, 산화물 반도체층을 채널층으로 하는 박막 트랜지스터 및 그 제조 방법, 및 표시 장치에 관한 것이다.
산화 인듐 갈륨 아연(이하, 「IGZO」라고 함) 등의 산화물 반도체층을 채널층으로 하는 박막 트랜지스터(Thin Film Transistor: 이하, 「TFT」라고 함)는, 비정질 실리콘층을 채널층으로 하는 TFT와 비교해서 동작 속도가 빠르고, 또한 다결정 실리콘층을 채널층으로 하는 TFT와 비교해서, 결정화 공정이 불필요해지는 등의 특징을 갖고 있다. 이 때문에, 최근, 산화물 반도체층을 채널층으로 하는 TFT의 개발이 활발하게 행해지고 있다.
그러나, 산화물 반도체층을 채널층으로 하는 TFT에는, 오프 전류(오프 상태일 때에 소스 전극과 드레인 전극 사이에 흐르는 전류)가 커진다는 문제가 있다. 이러한 오프 전류를 저감하기 위해서, 특허문헌 1은, 산화물 반도체층을 채널층으로 하는 TFT에 있어서, 산화물 반도체층의 백채널측의 산소 농도를 높게 하여, 백채널측에 미결정(微結晶)층이 형성되기 어렵게 하는 것을 개시하고 있다. 이와 같이, 산화물 반도체층의 백채널측에 미결정층이 형성되기 어렵게 함으로써, 백채널측은 비정질화되므로, TFT의 오프 전류가 저감된다.
일본 특허 공개 제2010-62229호 공보
산화물 반도체막을 패터닝하여 채널층을 형성하기 위해서, 건식 에칭법이 사용된다. 이때에, 산화물 반도체층의 단부는, 플라즈마에 의한 데미지를 받기 쉽다. 이러한 데미지를 받은 산화물 반도체층을 채널층으로서 사용한 경우, 채널층의 채널폭 방향의 단부에 남은 데미지를 통해서 오프 전류가 흐르기 쉬워진다. 한편, 특허문헌 1에 기재된 TFT는, 백채널측의 산화물 반도체층의 표면 전체의 산소 농도를 높게 함으로써 오프 전류를 저감하므로, 채널층의 채널폭 방향의 단부를 흐르는 오프 전류를 보다 저감하는 것은 어렵다.
따라서, 본 발명의 목적은, 채널층의 채널폭 방향의 단부를 흐르는 오프 전류를 저감할 수 있는 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다.
본 발명의 제1 국면은, 절연 기판 위에 형성된 박막 트랜지스터로서,
상기 절연 기판 위에 형성된 게이트 전극과,
상기 게이트 전극을 덮도록 형성된 게이트 절연막과,
상기 게이트 전극을 사이에 끼우도록, 소정의 거리를 두고 상기 게이트 절연막 위에 형성된 소스 전극 및 드레인 전극과,
상기 소스 전극과 상기 드레인 전극에 의해 사이에 끼인 영역에 형성되어, 일단부 및 타단부가 상기 소스 전극 및 상기 드레인 전극과 각각 전기적으로 접속된 산화물 반도체층을 포함하여 이루어지는 채널층을 구비하고,
상기 채널층은 상기 소스 전극 및 상기 드레인 전극보다도 넓은 폭을 갖고, 제1 저항값을 갖는 2개의 제1 영역과, 상기 2개의 제1 영역에 의해 사이에 끼어 있으며, 상기 제1 저항값보다도 높은 제2 저항값을 갖는 제2 영역을 포함하고,
상기 제2 영역은 채널폭 방향의 단부에까지 퍼져 있는 것을 특징으로 한다.
본 발명의 제2 국면은, 본 발명의 제1 국면에 있어서,
상기 소스 전극과 상기 드레인 전극은 평면에서 보아 상기 게이트 전극과 겹치도록 형성되어 있는 것을 특징으로 한다.
본 발명의 제3 국면은, 본 발명의 제1 국면에 있어서,
상기 소스 전극과 상기 드레인 전극은 평면에서 보아 상기 게이트 전극과 겹치지 않도록 형성되어 있는 것을 특징으로 한다.
본 발명의 제4 국면은, 본 발명의 제3 국면에 있어서,
상기 제1 영역은, 평면에서 보아 상기 게이트 전극과 겹치도록 형성되어 있는 것을 특징으로 한다.
본 발명의 제5 국면은, 본 발명의 제2 또는 제3 국면에 있어서,
상기 소스 전극과 상기 드레인 전극 중 어느 한쪽은 평면에서 보아 상기 게이트 전극과 겹치도록 형성되어 있고, 다른 쪽은 평면에서 보아 상기 게이트 전극과 겹치지 않도록 형성되어 있는 것을 특징으로 한다.
본 발명의 제6 국면은, 본 발명의 제2 또는 제3 국면에 있어서,
상기 소스 전극은 상기 채널층의 일단부를 덮도록 형성되어, 상기 드레인 전극은 상기 채널층의 타단부를 덮도록 형성되어 있는 것을 특징으로 한다.
본 발명의 제7 국면은, 본 발명의 제2 또는 제3 국면에 있어서,
상기 소스 전극의 단부와 상기 드레인 전극의 단부에 의해 사이에 끼인 영역의 상기 채널층 위에, 상기 제2 영역을 덮도록 형성된 에칭 스토퍼층을 더 구비하고,
상기 소스 전극 및 상기 드레인 전극은, 상기 에칭 스토퍼층에 형성된 컨택트 홀을 통해서 상기 채널층의 상기 2개의 제1 영역과 각각 전기적으로 접속되어 있는 것을 특징으로 한다.
본 발명의 제8 국면은, 본 발명의 제2 또는 제3 국면에 있어서,
상기 채널층의 일단부는 상기 소스 전극의 일단부를 덮어서 상기 소스 전극과 전기적으로 접속되고, 상기 채널층의 타단부는 상기 드레인 전극의 일단부를 덮어서 상기 드레인 전극과 전기적으로 접속되어 있는 것을 특징으로 한다.
본 발명의 제9 국면은, 본 발명의 제2 또는 제3 국면에 있어서,
상기 소스 전극 및 상기 드레인 전극을 덮는 층간 절연층을 더 구비하고,
상기 채널층의 일단부는 상기 소스 전극 위의 상기 층간 절연층에 뚫린 컨택트 홀을 통해서 상기 소스 전극과 전기적으로 접속되고, 상기 채널층의 타단부는 상기 드레인 전극 위의 상기 층간 절연층에 뚫린 컨택트 홀을 통해서 상기 드레인 전극과 전기적으로 접속되어 있는 것을 특징으로 한다.
본 발명의 제10 국면은, 본 발명의 제1 국면에 있어서,
오프 전류가 소정의 전류값보다도 감소하도록 정해진 복수의 채널 길이와 채널폭의 조합 데이터 중에서 원하는 채널 길이와 채널폭의 조합이 선택되는 것을 특징으로 한다.
본 발명의 제11 국면은, 본 발명의 제1 국면에 있어서,
상기 채널층은 산화 인듐 갈륨 아연층을 포함하여 이루어지고, 상기 소스 전극 및 상기 드레인 전극은, 상기 산화 인듐 갈륨 아연층과 접하는 티타늄막을 갖고 있는 것을 특징으로 한다.
본 발명의 제12 국면은, 본 발명의 제1 국면에 있어서,
상기 산화물 반도체층은 미결정 산화물 반도체층을 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 제13 국면은, 절연 기판 위에 형성된 박막 트랜지스터의 제조 방법으로서,
절연 기판 위에 게이트 전극을 형성하는 공정과,
상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 위에, 산화물 반도체층을 포함하여 이루어지는 채널층을 형성하는 공정과,
상기 게이트 절연막 위에, 소스 전극 및 드레인 전극을 각각 형성하는 공정과,
상기 절연 기판을 덮는 패시베이션막을 형성한 후에, 제1 어닐링을 행하는 공정을 구비하고,
상기 패시베이션막은 산화 실리콘막을 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 제14 국면은, 본 발명의 제13 국면에 있어서,
상기 제1 어닐링은, 산소를 포함하는 분위기 중에서 250℃ 이상이며 350℃ 이하의 온도에서, 0.5시간 이상이며 2시간 이하의 어닐링인 것을 특징으로 한다.
본 발명의 제15 국면은, 본 발명의 제14 국면에 있어서,
상기 채널층 위에 산화 실리콘층을 포함하여 이루어지는 에칭 스토퍼층을 형성하는 공정과,
상기 에칭 스토퍼층을 형성 후에 제2 어닐링을 행하는 공정을 더 구비하고,
상기 제2 어닐링은, 산소를 포함하는 분위기 중에서 200℃ 이상이며 350℃ 이하의 온도에서, 0.5시간 이상이며 2시간 이하의 어닐링인 것을 특징으로 한다.
본 발명의 제16 국면은, 화상을 표시하는 액티브 매트릭스형의 표시 장치로서,
제1 국면에 따른 제1 박막 트랜지스터와,
하부 전극과, 상부 전극과, 상기 하부 전극과 상기 상부 전극 사이에 형성된 절연막을 포함하는 보조 용량부와,
상기 제1 박막 트랜지스터의 게이트 전극과 소스 전극 또는 드레인 전극 중 어느 하나가 교차하는 교차부와,
상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 중 어느 하나가 접속 전극에 의해 전기적으로 접속된 컨택트부를 구비하고,
상기 하부 전극은, 상기 제1 박막 트랜지스터의 상기 게이트 전극의 형성 시에 형성된 전극이고,
상기 상부 전극은, 상기 제1 박막 트랜지스터의 상기 소스 전극 및 상기 드레인 전극의 형성 시에 형성된 전극이고,
상기 절연막은, 상기 제1 박막 트랜지스터의 게이트 절연막의 성막 시에 성막된 절연막인 것을 특징으로 한다.
본 발명의 제17 국면은, 본 발명의 제16 국면에 있어서,
상기 제1 박막 트랜지스터는 제7 국면에 기재된 제2 박막 트랜지스터로서,
상기 보조 용량부의 절연막은, 상기 제2 박막 트랜지스터의 게이트 절연막의 성막 시에 성막된 제1 절연막을 포함하고,
상기 교차부는, 상기 제1 절연막과, 상기 제2 박막 트랜지스터의 에칭 스토퍼층의 성막 시에 성막된 제2 절연막을 포함하는 것을 특징으로 한다.
본 발명의 제18 국면은, 본 발명의 제16 국면에 있어서,
상기 컨택트부에 있어서, 상기 제1 박막 트랜지스터의 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 중 어느 하나를 전기적으로 접속하는 접속 전극은 투명 금속막을 포함하여 이루어지는 것을 특징으로 한다.
상기 제1 국면에 따르면, 제1 영역보다도 저항값이 높은 제2 영역은, 소스 전극과 드레인 전극에 의해 사이에 끼인 채널 영역뿐만 아니라, 채널층의 채널폭 방향의 단부에도 퍼져 있다. 이에 의해, 채널폭 방향의 단부를 흐르는 오프 전류가 감소하므로, 박막 트랜지스터의 오프 전류를 저감할 수 있다.
상기 제2 국면에 따르면, 소스 전극 및 드레인 전극은 평면에서 보아 게이트 전극과 겹침으로써, 게이트 전극에 인가된 게이트 전압에 의해 채널층에 고농도 캐리어층이 형성된다. 이에 의해, 소스 전극 및 드레인 전극은, 채널층과 오믹 접촉한다.
상기 제3 국면에 따르면, 소스 전극 및 드레인 전극은 평면에서 보아 게이트 전극과 겹치지 않음으로써, 소스 전극 및 드레인 전극과, 게이트 전극에 의해 형성되는 기생 용량이 작아진다. 이에 의해, 박막 트랜지스터의 동작 속도를 빠르게 할 수 있다.
상기 제4 국면에 따르면, 채널층의 제1 영역이, 평면에서 보아 게이트 전극과 겹치므로, 박막 트랜지스터는 오프셋 상태가 되지 않고 정상적으로 동작한다.
상기 제5 국면에 따르면, 소스 전극과 드레인 전극 중 어느 한쪽은 평면에서 보아 게이트 전극과 겹치도록 형성되고, 다른 쪽은 게이트 전극과 겹치지 않도록 형성된다. 이에 의해, 박막 트랜지스터의 기생 용량을, 소스 전극 및 드레인 전극이 게이트 전극과 겹쳐 있는 박막 트랜지스터의 기생 용량의 약 절반으로 할 수 있다.
상기 제6 국면에 따르면, 채널 에치 구조의 보텀 게이트형 박막 트랜지스터에 있어서, 채널폭 방향의 단부를 흐르는 오프 전류가 감소하므로, 박막 트랜지스터의 오프 전류를 저감할 수 있다.
상기 제7 국면에 따르면, 에치 스토퍼 구조의 보텀 게이트형 박막 트랜지스터에 있어서, 채널폭 방향의 단부를 흐르는 오프 전류가 감소하므로, 박막 트랜지스터의 오프 전류를 저감할 수 있다.
상기 제8 국면에 따르면, 보텀 컨택트 구조의 보텀 게이트형 박막 트랜지스터에 있어서, 채널폭 방향의 단부를 흐르는 오프 전류가 감소하므로, 박막 트랜지스터의 오프 전류를 저감할 수 있다.
상기 제9 국면에 따르면, 층간 절연층을 갖는 보텀 컨택트 구조의 보텀 게이트형 박막 트랜지스터에 있어서, 채널폭 방향의 단부를 흐르는 오프 전류가 감소하므로, 박막 트랜지스터의 오프 전류를 저감할 수 있다.
상기 제10 국면에 따르면, 채널층 및 채널폭은, 오프 전류가 소정값보다도 작아지는 조합 중에서 선택되므로, 오프 전류가 소정값보다도 작으며, 또한 원하는 크기의 박막 트랜지스터의 설계가 용이해진다.
상기 제11 국면에 따르면, 산화 인듐 갈륨 아연층은 티타늄막에 의해 환원되기 쉬우므로, 제1 영역이 형성되기 쉬워진다. 이에 의해, 채널 길이가 짧아지므로, 박막 트랜지스터의 온 전류가 커진다.
상기 제12 국면에 따르면, 산화물 반도체층은 미결정 반도체층을 포함하여 이루어지므로, 박막 트랜지스터의 온 전류가 커진다.
상기 제13 국면에 따르면, 제1 어닐링을 행함으로써, 채널층에 제1 및 제2 영역이 형성된다. 또한, 패시베이션막에 포함되는 산소가 채널층의 산화물 반도체층에 공급됨으로써, 산화물 반도체층 내의 격자 결함이 수복된다. 이에 의해, 산화물 반도체층의 저항값이 높아짐과 함께, 게이트 전압 스트레스에 의한 임계값 전압의 시프트가 억제되므로, 박막 트랜지스터의 신뢰성이 향상된다.
상기 제14 국면에 따르면, 산화물 반도체층 내의 격자 결함의 수복을 효율적으로 행할 수 있다.
상기 제15 국면에 따르면, 에칭 스토퍼층을 형성 후에도 제2 어닐링을 행하면, 산화물 반도체층 내의 격자 결함의 수복을 보다 완전하게 행할 수 있다. 또한, 제2 어닐링을 행함으로써, 제1 어닐링을 보다 낮은 온도로 행할 수 있다. 이에 의해, 어닐링에 의한 절연 기판의 수축 편차가 적어지므로, 얼라인먼트 마진을 작게 할 수 있다. 그 결과, 각 레이어간의 디자인 마진이 작아져서, 기생 용량을 작게 할 수 있다.
상기 제16 국면에 따르면, 표시 장치에는, 제1 국면에 따른 제1 박막 트랜지스터의 구성 요소의 형성 시에, 보조 용량부의 하부 전극, 상부 전극 및 하부 전극과 상부 전극에 의해 사이에 끼인 절연막이 동시에 형성된다.
상기 제17 국면에 따르면, 제7 국면에 따른 제2 박막 트랜지스터에는 에칭 스토퍼층이 형성되어 있다. 이 때문에, 교차부에서는 에칭 스토퍼층을 제2 절연막으로서 제1 절연막과 함께 이용함으로써, 전극간의 기생 용량을 작게 할 수 있다. 또한, 보조 용량부에서는, 에칭 스토퍼층을 제거함으로써, 캐패시터의 용량을 감소시키지 않도록 할 수 있다.
상기 제18 국면에 따르면, 접속 전극은 투명 금속막을 포함하여 이루어지므로, 화소 전극과 동시에 접속 전극을 형성할 수 있다. 이에 의해, 표시 장치의 제조 프로세스를 간략화할 수 있다.
도 1의 (a)는 제1 실시 형태에 따른 액정 표시 장치에 포함되는 제1 보텀 게이트형 TFT의 평면도이며, (b)는 (a)에 도시하는 절단선 A-A를 따른 제1 보텀 게이트형 TFT의 단면도.
도 2의 (a)는 소스 전극 및 드레인 전극의 폭이 채널층의 폭과 동일한 TFT에 있어서, 채널폭 방향의 단부를 흐르는 오프 전류의 경로를 도시하는 도면이며, 도 2의 (b)는 도 1에 도시하는 TFT에 있어서, 채널폭 방향의 단부를 흐르는 오프 전류의 경로를 도시하는 도면.
도 3의 (a)는 제1 실시 형태에 따른 액정 표시 장치에 포함되는 제2 보텀 게이트형 TFT의 평면도이며, (b)는 (a)에 도시하는 절단선 B-B를 따른 제2 보텀 게이트형 TFT의 단면도.
도 4의 (a) 내지 (c)는 도 1에 도시하는 TFT에 있어서, 저저항 영역이 형성되는 모습을 도시하는 단면도.
도 5는 도 1의 (b)에 도시하는 TFT의 구성과 도 3의 (b)에 도시하는 TFT의 구성을 비교한 단면도.
도 6은 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT의 트랜지스터 특성을 도시하는 도면.
도 7은 제1 실시 형태에 따른 액정 표시 장치의 화소부의 스위칭 소자로서 사용 가능한 TFT의 채널 길이 및 채널폭의 범위를 도시하는 도면.
도 8은 제1 실시 형태에 따른 액정 표시 장치의 구동 회로를 구성하는 TFT로서 사용 가능한 채널 길이 및 채널폭의 범위를 도시하는 도면.
도 9의 (a)는 채널 길이 10㎛, 채널폭 100㎛인 TFT의 평면도이며, (b)는 채널 길이 및 채널폭이 10㎛인 TFT를 병렬로 접속한 회로를 도시하는 도면.
도 10은 도 1에 도시하는 TFT, 도 3에 도시하는 TFT, 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도.
도 11은 도 1에 도시하는 TFT, 도 3에 도시하는 TFT, 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도.
도 12는 도 1에 도시하는 TFT, 도 3에 도시하는 TFT, 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도.
도 13의 (a)는 제2 실시 형태에 따른 액정 표시 장치에 포함되는 제3 보텀 게이트형 TFT의 구성을 도시하는 평면도이며, (b)는 (a)에 도시하는 절단선 C-C를 따른 제3 보텀 게이트형 TFT의 단면도.
도 14의 (a)는 제2 실시 형태에 따른 액정 표시 장치에 포함되는 제4 보텀 게이트형 TFT의 구성을 도시하는 평면도이며, (b)는 (a)에 도시하는 절단선 D-D를 따른 제4 보텀 게이트형 TFT의 단면도.
도 15는 제2 실시 형태에 따른 액정 표시 장치의 구동 회로를 구성하는 TFT로서 사용 가능한 채널 길이 및 채널폭의 범위를 도시하는 도면.
도 16은 도 13에 도시하는 TFT, 도 14에 도시하는 TFT, 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도.
도 17은 도 13에 도시하는 TFT, 도 14에 도시하는 TFT, 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도.
도 18은 도 13에 도시하는 TFT, 도 14에 도시하는 TFT, 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도.
도 19의 (a)는 제3 실시 형태에 따른 액정 표시 장치에 포함되는 제5 보텀 게이트형 TFT의 구성을 도시하는 평면도이며, (b)는 (a)에 도시하는 절단선 E-E를 따른 제5 보텀 게이트형 TFT의 단면도이다.
도 20의 (a)는 제3 실시 형태에 따른 액정 표시 장치에 포함되는 제6 보텀 게이트형 TFT의 구성을 도시하는 평면도이며, (b)는 (a)에 도시하는 절단선 F-F를 따른 제6 보텀 게이트형 TFT의 단면도.
도 21은 도 19에 도시하는 TFT, 도 20에 도시하는 TFT, 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도.
도 22는 도 19에 도시하는 TFT, 도 20에 도시하는 TFT, 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도.
도 23의 (a)는 제4 실시 형태에 따른 액정 표시 장치에 포함되는 제7 보텀 게이트형 TFT의 구성을 도시하는 평면도이며, (b)는 (a)에 도시하는 절단선 G-G를 따른 제7 보텀 게이트형 TFT의 단면도.
도 24의 (a)는 제4 실시 형태에 따른 액정 표시 장치에 포함되는 제8 보텀 게이트형 TFT의 구성을 도시하는 평면도이며, (b)는 (a)에 도시하는 절단선 H-H를 따른 제8 보텀 게이트형 TFT의 단면도.
도 25는 도 23에 도시하는 TFT, 도 24에 도시하는 TFT, 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도.
도 26은 도 23에 도시하는 TFT, 도 24에 도시하는 TFT, 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도.
도 27은 도 23에 도시하는 TFT, 도 24에 도시하는 TFT, 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도.
도 28의 (a)는 도 1에 도시하는 TFT의 변형예에 따른 TFT의 구성을 도시하는 평면도이며, (b)는 (a)에 도시하는 절단선 I-I를 따른 변형예에 따른 TFT의 구성을 도시하는 단면도.
<1. 제1 실시 형태>
본 발명의 제1 실시 형태에 따른 액정 표시 장치에 대해서 설명한다. 본 실시 형태에 따른 액정 표시 장치에는, 2종류의 TFT가 포함되어 있다. 따라서, 우선 각 TFT의 구성에 대해서 설명한다.
<1.1 제1 TFT의 구성>
도 1의 (a)는 본 실시 형태에 따른 액정 표시 장치에 포함되는 제1 보텀 게이트형 TFT(100)의 평면도이며, 도 1의 (b)는 도 1의 (a)에 도시하는 절단선 A-A를 따른 제1 보텀 게이트형 TFT(100)의 단면도이다. 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)는, 채널 에치 구조의 TFT라고도 한다. 도 1의 (a) 및 도 1의 (b)를 참조하여, 제1 보텀 게이트형 TFT(100)의 구성을 설명한다. 또한, 이하의 설명에서는, 제1 보텀 게이트형 TFT(100)를 간단히 TFT(100)라 한다.
유리 기판 등의 절연 기판(15) 위에 게이트 전극(20)이 형성되어 있다. 게이트 전극(20)은, 절연 기판(15) 위에 막 두께 10 ~ 100㎚인 티타늄(Ti)막(도시 생략), 막 두께 50 ~ 500㎚인 알루미늄(Al)막(도시 생략), 막 두께 50 ~ 300㎚인 티타늄막(도시 생략)을 순서대로 적층한 적층 금속막에 의해 구성되어 있다. 또한, 게이트 전극(20)은, 절연 기판(15) 위에 티타늄막 및 구리(Cu)막을 순서대로 적층한 적층 금속막에 의해 구성되어 있어도 된다.
게이트 전극(20)을 포함하는 절연 기판(15) 전체를 덮도록, 게이트 절연막(30)이 형성되어 있다. 게이트 절연막(30)은, 막 두께 100 ~ 500㎚인 질화 실리콘(SiNx)막(도시 생략) 위에 막 두께 20 ~ 100㎚인 산화 실리콘(SiO2)(도시 생략) 막을 적층한 적층 절연막에 의해 구성되어 있다. 이와 같이, 질화 실리콘막 위에 산화 실리콘막을 적층한 것은, 게이트 절연막(30)이, 후술하는 채널층(140)이 되는 IGZO층으로부터 산소를 탈취하기 어렵게 하기 위해서이다. 또한, 게이트 절연막(30)은, 예를 들어 질화 실리콘막 및 산질화 실리콘막을 순서대로 적층한 적층 절연막 또는 산화 실리콘막 등의 단층 절연막에 의해 구성되어 있어도 된다.
평면에서 보아 게이트 전극(20)을 덮도록, 게이트 절연막(30)의 표면 위에 섬 형상의 채널층(140)이 형성되어 있다. 채널층(140)은, 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함하는 IGZO층을 포함하여 이루어진다.
IGZO층의 막 두께는, 20 ~ 200㎚ 정도가 바람직하다. 이것은 이하의 이유에 따른다. IGZO층의 막 두께가 20㎚보다도 얇아지면, TFT(100)의 트랜지스터 특성이 불안정해지고, 또한 온도 스트레스 및 게이트 전압 스트레스에 의한 임계값 전압의 시프트가 발생한다. 한편, 막 두께가 200㎚보다도 두꺼워지면, 게이트 전압에 의한 제어성이 나빠져서, 오프 전류(특히 게이트 전압이 0V일 때의 오프 전류)가 증대하기 때문이다.
본 실시 형태에서 사용되는 IGZO층의 조성비를 다음 수학식 1로 나타낸다.
Figure pct00001
그러나, IGZO층의 조성비는, 다음 수학식 2로 나타내는 경우여도 되고, 또는 그 외의 조성비여도 된다.
Figure pct00002
또한, 본 실시 형태에서 사용되는 IGZO층은 비정질막인 것이 가장 바람직하지만, 미결정막 또는 다결정막 등의 결정성막이어도 된다. 미결정막인 경우에는, TFT(100)의 온저항이 작아져서, 온 전류가 커진다.
또한, TFT(100)의 채널층(140)으로서 사용 가능한 산화물 반도체는 IGZO에 한정되지 않고, In-Zn-O계, In-Zn-Sn-O계 또는 In-Zn-Si-O계 등이어도 된다. 구체적으로는, IZO(산화 인듐 아연), ITO(산화 인듐 주석), ZnO(산화 아연), SnO(산화 주석), WO(산화 텅스텐) 또는 IO(산화 인듐) 등이어도 된다.
채널층(140)의 상면에, 소정의 거리를 두고 좌우로 분리된 소스 전극(160a) 및 드레인 전극(160b)이 배치되어 있다. 소스 전극(160a)은 평면에서 보아 게이트 전극(20)의 좌측 상면에서 좌측의 게이트 절연막(30) 위까지 연장되어 있다. 드레인 전극(160b)은 평면에서 보아 게이트 전극(20)의 우측 상면에서 우측의 게이트 절연막(30) 위까지 연장되어 있다.
소스 전극(160a) 및 드레인 전극(160b)은, 예를 들어 막 두께 10 ~ 100㎚인 티타늄막(도시 생략), 막 두께 50 ~ 400㎚인 알루미늄막(도시 생략), 막 두께 50 ~ 300㎚인 티타늄막(도시 생략)을 순서대로 적층한 적층 금속막에 의해 구성되어 있다. 이와 같이, 소스 전극(160a) 및 드레인 전극(160b)을 적층 금속막에 의해 구성한 것은, 이하의 이유에 따른다. 티타늄막의 저항값이 높으므로, 상하의 티타늄막 사이에 저항값이 낮은 알루미늄막을 사이에 둠으로써, 소스 전극(160a) 및 드레인 전극(160b)의 저항값을 낮게 할 수 있기 때문이다. 또한, 소스 전극(160a) 및 드레인 전극(160b)의 저항값이 높아도 되는 경우에는, 소스 전극(160a) 및 드레인 전극(160b)을 티타늄막으로만 구성해도 된다. 이것은 후술하는 각 TFT에서도 마찬가지이므로, 후술하는 TFT의 설명에서는 생략한다.
또한, 채널층(140)과 접하는 소스 전극(160a) 및 드레인 전극(160b)의 표면에 티타늄막이 형성되어 있는 것은 이하의 이유에 따른다. 티타늄막에 의해, 채널층(140)이 되는 IGZO층으로부터 산소가 탈취되면, IGZO층 내에 격자 결함(산소 결손)이 형성된다. 격자 결함이 형성된 영역은 저항값이 낮은 저저항 영역(「제1 영역」이라고도 함)(140b)이 된다. 이와 같이 해서, 채널층(140)에 저저항 영역(140b)을 형성하기 위해서이다.
또한, 소스 전극(160a) 및 드레인 전극(160b)은 티타늄, 알루미늄, 구리, 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta) 등의 단층 금속막, 알루미늄-네오디뮴(Nd), 티타늄-알루미늄, 몰리브덴-텅스텐, 인듐-주석의 단층 합금막, 티타늄막 위에 구리막을 적층하거나, 티타늄막 위에 알루미늄막을 적층하거나, 티타늄막 위에 몰리브덴 막을 적층하거나 한 적층 금속막 등에 의해 구성되어 있어도 된다.
소스 전극(160a) 및 드레인 전극(160b)의 폭(도 1의 (a)의 상하 방향의 길이)은, 채널층(140)의 폭(도 1의 (a)의 상하 방향의 길이로, 「채널폭」이라고도 함)보다도 좁게 되어 있다. 또한, 채널층(140)에는, 소스 전극(160a) 및 드레인 전극(160b)을 둘러싸도록 저저항 영역(140b)이 각각 형성되어 있다. 또한, 2개의 저저항 영역(140b)의 사이에 끼인 IGZO층은, 저저항 영역(140b)보다도 저항값이 높은 고저항 영역(「제2 영역」이라고도 함)(140a)으로서 남는다. 이 경우, 고저항 영역(140a)은, 소스 전극(160a)과 드레인 전극(160b)의 사이에 끼인 영역(채널 영역)뿐만 아니라, 그들 채널폭 방향의 단부에까지 퍼져 있다. 또한, 도 1의 (a)에 도시하는 화살선에 의해, 채널폭의 위치 및 길이를 나타낸다. 또한, 채널폭의 위치 및 길이는, 후술하는 각 TFT에서도 마찬가지이므로, 후술하는 TFT의 평면도에도, 채널폭의 위치 및 길이를 나타내는 화살선을 기재한다.
소스 전극(160a) 및 드레인 전극(160b)을 포함하는 절연 기판(15) 전체를 덮도록, 패시베이션막(70)이 형성되어 있다. 패시베이션막(70)은 막 두께 50 ~ 500㎚인 산화 실리콘막을 포함하여 이루어진다. 또한, 패시베이션막(70)이 산화 실리콘막을 포함하여 이루어지는 이유에 대해서는 후술한다.
이어서, TFT(100)에 있어서, 채널폭 방향의 단부에까지 퍼지는 고저항 영역(140a)을 형성함으로써, 오프 전류를 저감할 수 있는 이유를 설명한다. 도 2의 (a)는 소스 전극(1160a) 및 드레인 전극(1160b)의 폭이 채널층(1140)의 폭과 동일한 TFT(1000)에 있어서, 채널폭 방향의 단부를 흐르는 오프 전류의 경로를 도시하는 도면이며, 도 2의 (b)는 소스 전극(160a) 및 드레인 전극(160b)의 폭이 채널층(140)의 폭보다도 좁은 TFT(100)에 있어서, 채널폭 방향의 단부를 흐르는 오프 전류의 경로를 도시하는 도면이다. 도 2의 (a)에 도시하는 TFT(1000)에서는, 저저항 영역(1140b)은 소스 전극(1160a) 및 드레인 전극(1160b)의 단부를 따라 단부와 각각 평행해지도록 형성되고, 좌우의 저저항 영역(1140b)의 사이에 끼인 영역은 고저항 영역(1140a)으로서 남고, 좌우의 저저항 영역(1140b)과 함께 채널층(1140)을 구성한다. 이 경우, 고저항 영역(1140a)은 소스 전극(1160a) 및 드레인 전극(1160b)을 각각 둘러싸도록 형성되어 있지 않다. 또한, 에칭에 의해 채널층(1140)을 형성할 때에, 채널층(1140)의 채널폭 방향의 단부가 데미지를 받아, 거기에 저저항 영역(도시 생략)이 형성되기 쉽다. 채널층(1140)의 채널폭 방향의 단부에 이러한 저저항 영역이 형성된 경우, 오프 전류는 소스 전극(1160a)으로부터, 채널폭 방향의 단부의 저저항 영역을 통해서 드레인 전극(1160b)까지 흐르기 쉽게 된다. 이 때문에, TFT(1000)에서는, 오프 전류가 커진다.
그러나, 도 2의 (b)에 도시하는 TFT(100)에서는, 소스 전극(160a) 및 드레인 전극(160b)의 폭이 채널층(140)의 폭보다도 좁으므로, 소스 전극(160a) 및 드레인 전극(160b)을 둘러싸도록, 저저항 영역(140b)이 채널층(140)에 형성된다. 이에 의해, 고저항 영역(140a)은 소스 전극(160a)과 드레인 전극(160b)의 사이에 끼인 영역뿐만 아니라, 채널폭 방향의 단부에까지 퍼진다. 도 2의 (b)에 도시하는 TFT(100)에 있어서도, 예를 들어 채널층(140)의 채널폭 방향의 단부에 에칭 시의 데미지에 의한 저저항 영역이 형성되어 있는 경우, 오프 전류가 흐르는 경로는, 소스 전극(160a)으로부터, 저저항 영역(140b), 저저항 영역(140b)에 인접하는 고저항 영역(140a), 채널폭 방향의 단부에 형성된 저저항 영역(도시 생략), 드레인 전극(160b) 근처의 고저항 영역(140a), 고저항 영역(140a)에 인접하는 저저항 영역(140b)을 순서대로 통과하여, 드레인 전극(160b)에 이르는 경로이다.
TFT(100)에서는, 채널층(140)의 채널폭 방향의 단부에까지 고저항 영역(140a)이 퍼져 있으므로, 상기 경로를 통해서 흐르는 오프 전류가 감소한다. 이에 의해, TFT(100)의 오프 전류를 저감할 수 있다. 이 채널폭 방향의 단부의 고저항 영역(140a)은 조금이라도 형성되어 있으면 오프 전류를 저감하는 효과가 있다. 또한, 도 2의 (b)에서는, 채널폭 방향의 단부의 고저항 영역(140a)을 강조하기 위해서, 고저항 영역(140a)은 실제보다도 폭넓게 그려져 있다. 또한, 채널폭 방향의 단부를 흐르는 오프 전류의 경로는, 후술하는 각 TFT에서도 마찬가지이므로, 후술하는 TFT의 설명에서는, 오프 전류가 흐르는 경로의 설명을 생략한다.
또한, 소스 전극(160a)의 단부는, 평면에서 보아 게이트 전극(20)의 좌측 상면과 겹치도록 배치되고, 드레인 전극(160b)의 단부는 평면에서 보아 게이트 전극(20)의 우측 상면과 겹치도록 배치되어 있다. 이 때문에, 게이트 전극(20)에 소정의 전압이 인가되면, 게이트 전극(20)으로부터의 전계에 의해 채널층(140)의 저저항 영역(140b)에 고농도 전자층(고농도 캐리어층)이 형성된다. 고농도 전자층이 형성됨으로써, 소스 전극(160a) 및 드레인 전극(160b)은 채널층(140)과 오믹 접속된다.
<1.2 제2 TFT의 구성>
도 3의 (a)는 본 실시 형태에 따른 액정 표시 장치에 포함되는 제2 보텀 게이트형 TFT(200)의 평면도이며, 도 3의 (b)는 도 3의 (a)에 도시하는 절단선 B-B를 따른 제2 보텀 게이트형 TFT(200)의 단면도이다. 도 3의 (a) 및 도 3의 (b)에 도시하는 제2 보텀 게이트형 TFT(200)는 채널 에치 구조의 TFT라고도 한다. 도 3의 (a) 및 도 3의 (b)를 참조하여, 제2 보텀 게이트형 TFT(200)의 구성을 설명한다. 또한, TFT(200)의 구성 요소 중, 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)의 구성 요소와 구성 및 배치가 동일한 구성 요소에는, 동일하거나 또는 대응하는 참조 부호를 붙이고 그 설명을 생략한다. 또한, 이하의 설명에서는, 제2 보텀 게이트형 TFT(200)를 간단히 TFT(200)라고 한다.
절연 기판(15) 위에 형성된 게이트 전극(20), 게이트 절연막(30) 및 채널층(240)의 구성 및 배치는, TFT(100)의 게이트 전극(20), 게이트 절연막(30) 및 채널층(140)의 구성 및 배치와 각각 동일하므로, 그들의 설명을 생략한다. 또한, 채널층(240)에 형성되는 저저항 영역(240b) 및 고저항 영역(240a)에 대해서는 후술한다.
평면에서 보아 게이트 전극(20)과 겹치지 않도록 해서, 게이트 전극(20)을 사이에 끼우도록 형성된 소스 전극(260a)과 드레인 전극(260b)이 배치되어 있다. 소스 전극(260a)은 채널층(240)의 일단부 위에서 좌측의 게이트 절연막(30) 위까지 연장되어 있다. 드레인 전극(260b)은 채널층(240)의 타단부 위에서 우측의 게이트 절연막(30) 위까지 연장되어 있다. 또한, 소스 전극(260a) 및 드레인 전극(260b)을 구성하는 적층 금속막은 TFT(100)의 소스 전극(160a) 및 드레인 전극(160b)과 동일하므로, 그들의 설명을 생략한다.
소스 전극(260a) 및 드레인 전극(260b)의 폭은, 채널층(240)의 채널폭보다도 좁게 되어 있다. 또한, 채널층(240)에는, 소스 전극(260a) 및 드레인 전극(260b)을 둘러싸도록 저저항 영역(240b)이 각각 형성되어 있다. 2개의 저저항 영역(240b)의 사이에 끼인 채널층(240)은 고저항 영역(240a)으로서 남는다. 이 경우, 소스 전극(260a)과 드레인 전극(260b) 사이의 거리가 길어진 분만큼, 고저항 영역(240a)은 TFT(100)의 고저항 영역(140a)보다도 길어진다. 또한, 고저항 영역(240a)은 소스 전극(260a)과 드레인 전극(260b)의 사이에 끼인 채널 영역뿐만 아니라, 그들 채널폭 방향의 단부에까지 퍼져 있다.
또한, 소스 전극(260a) 및 드레인 전극(260b)을 포함하는 절연 기판(15) 전체를 덮도록, 패시베이션막(70)이 형성되어 있다. 패시베이션막(70)은 TFT(100)의 경우와 동일하므로, 그 설명을 생략한다.
이러한 TFT(200)에서는 TFT(100)의 경우와 마찬가지로, 채널층(240)의 채널폭 방향의 단부에까지 고저항 영역(240a)이 퍼져 있으므로, 채널폭 방향의 단부를 흐르는 오프 전류가 감소한다. 이에 의해, TFT(200)의 오프 전류를 저감할 수 있다. 이 채널폭 방향의 단부의 고저항 영역(240a)은 조금이라도 형성되어 있으면 오프 전류를 저감하는 효과가 있다.
TFT(100)의 경우와 달리, TFT(200)에서는 소스 전극(260a)과 드레인 전극(260b) 사이의 거리가, 게이트 전극(20)의 길이보다도 길게 되어 있다. 이에 의해, 평면에서 보아, 소스 전극(260a) 및 드레인 전극(260b)은 게이트 전극(20)과 각각 겹치지 않으므로, TFT(200)의 기생 용량이 작아진다.
또한, TFT(100)의 경우와 달리, TFT(200)에서는 소스 전극(260a) 및 드레인 전극(260b)은 평면에서 보아 게이트 전극(20)과 겹치지 않는다. 이 때문에, 채널층(240)에 형성되는 저저항 영역(240b)이 게이트 전극(20)의 상방까지 연장되어 있지 않으면, TFT(200)는 오프셋 상태가 된다. 이 상태에서, 게이트 전극(20)에 소정의 전압을 인가해도, TFT(200)는 온하지 않는다. 따라서, TFT(200)에서는 소스 전극(260a) 및 드레인 전극(260b)과 게이트 전극(20) 사이의 간격을 각각 좁게 한다. 이에 의해, 채널층(240)의 저저항 영역(240b)이 게이트 전극(20)의 상방까지 연장되므로, TFT(200)는 오프셋 상태로 되지 않고 정상적으로 동작한다.
<1.3 채널층 내의 저저항 영역과 오프 전류>
TFT(100)를 예로 들어, 소스 전극(160a) 및 드레인 전극(160b) 주위의 채널층(140)에, 소스 전극(160a) 및 드레인 전극(160b)을 둘러싸도록 저저항 영역(140b)이 형성되는 메커니즘을 설명한다. 도 4의 (a) 내지 도 4의 (c)는 TFT(100)에 있어서, 저저항 영역(140b)이 형성되는 모습을 도시하는 단면도이다.
우선, 도 4의 (a)에 도시한 바와 같이, 채널층(140)을 구성하는 IGZO층(141)의 표면에 소스 전극(160a) 및 드레인 전극(160b)이 형성되어 있다. 소스 전극 및 드레인 전극(160b)은 모두, 티타늄막(161), 알루미늄막(162), 티타늄막(163)을 순서대로 적층한 적층 금속막에 의해 구성되어 있다.
도 4의 (b)에 도시한 바와 같이, 패시베이션막(70)의 성막 후에 행하는 어닐링에 의해, 소스 전극(160a) 및 드레인 전극(160b)의 하면의 티타늄막(161)은 IGZO층(141)으로부터 산소를 탈취한다. 산소를 탈취함으로써, 소스 전극(160a) 및 드레인 전극(160b)의 하면과 접하는 IGZO층(141)에 격자 결함(산소 결손)이 발생하고, IGZO층(141)은 저저항 영역(140b)이 된다.
또한, 어닐링을 계속하면, 도 4의 (c)에 도시한 바와 같이, 소스 전극(160a) 및 드레인 전극(160b) 주위의 IGZO층(141)에 포함되는 산소가 티타늄막(161)과의 계면에 순서대로 이동하여, 티타늄막(161)으로 탈취된다. 티타늄막(161)은 IGZO층(141)으로부터 탈취한 산소에 의해 산화된다. 이와 같이 해서, 티타늄막(161)은 그 하부의 IGZO층(141)뿐만 아니라, 또한 소스 전극(160a) 및 드레인 전극(160b) 주위의 IGZO층(141)으로부터도 산소를 탈취한다. 그 결과, 저저항 영역(140b)은 소스 전극(160a) 및 드레인 전극(160b) 주위의 IGZO층(141)에까지 퍼진다. 한편, 산소를 탈취하지 못한 IGZO층(141)은 고저항 영역(140a)으로서 남는다.
이와 같이 해서, IGZO층(141) 내에는, 소스 전극(160a) 및 드레인 전극(160b) 주위에 저저항 영역(140b)이 형성되고, 2개의 저저항 영역(140b)의 외측 영역에 고저항 영역(140a)이 남는다.
그 결과, 도 1의 (a)에 도시한 바와 같이, TFT(100)의 소스 전극(160a) 및 드레인 전극(160b)의 폭을, 채널층(140)의 채널폭보다도 좁게 하면, 저저항 영역(140b)은 소스 전극(160a) 및 드레인 전극(160b)을 각각 둘러싸도록 형성되고, 2개의 저저항 영역(140b)의 사이에 끼인 영역은 고저항 영역(140a)으로서 남는다.
또한, IGZO층(141)과 접하는 티타늄막(161)의 표면은 산화되어 산화 티타늄(TiO2)이 되므로, 소스 전극(160a) 및 드레인 전극(160b)과 채널층(140)과의 컨택트 저항값은 낮아진다.
<1.4 제1 TFT 및 제2 TFT의 구성의 비교>
도 5는 도 1의 (b)에 도시하는 TFT(100)의 구성과 도 3의 (b)에 도시하는 TFT(200)의 구성을 비교한 단면도이다. 전술한 바와 같이, TFT(100)에서는, 소스 전극(160a) 및 드레인 전극(160b)은, 평면에서 보아 게이트 전극(20)과 겹치도록 형성된다. 이에 반해, TFT(200)에서는 소스 전극(260a) 및 드레인 전극(260b)은 평면에서 보아 게이트 전극(20)과 겹치지 않도록 형성된다.
따라서, 도 5에 도시한 바와 같이, TFT(100)와 TFT(200)의 채널 길이를 동일한 길이로 한 경우, TFT(100)의 게이트 길이는 TFT(200)의 게이트 길이보다도 길어진다. 이 때문에, TFT(100)에서는 소스 전극(160a) 및 드레인 전극(160b)은 게이트 전극(20)과 겹쳐서, 기생 용량이 커진다. 이에 반해, TFT(200)에서는 소스 전극(260a) 및 드레인 전극(260b)은, 게이트 전극(20)과 겹치지 않으므로, 기생 용량이 작아진다. 이에 의해, TFT(200)의 온/오프 동작이 빨라진다. 따라서, 액정 표시 장치에 있어서, TFT(100)는, 예를 들어 화소부의 스위칭으로서 사용되며, TFT(200)는, 예를 들어 소스 드라이버 및 게이트 드라이버(이하, 통합하여 「구동 회로」라고 함)를 구성하는 TFT로서 사용된다.
<1.5 화소부에 사용되는 TFT의 오프 전류>
도 6은 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)의 트랜지스터 특성을 도시하는 도면이다. 도 6에 도시하는 트랜지스터 특성은, 채널 길이가 4㎛, 채널폭이 9㎛인 TFT와, 채널 길이가 6㎛, 채널폭이 9㎛인 TFT에 대해서 측정한 특성이다.
도 6에서 알 수 있듯이, 채널 길이가 6㎛인 TFT에서는, 게이트 전압으로서 -15V를 인가한 경우에, 소스/드레인 전극 사이에 흐르는 오프 전류는 1㎀/㎛ 이하이다. 이에 반해, 채널 길이가 4㎛인 TFT에서는, 오프 전류는 수백 ㎁/㎛로 매우 커진다. 이와 같이, TFT의 오프 전류는, 채널 길이 및 채널폭에 따라 크게 다르다. 또한, 이하에서는, 오프 전류란, TFT가 오프 상태일 때에, 소스/드레인 전극 사이에 흐르는 전류를 채널폭으로 나눈 값, 즉 오프 상태일 때에 채널폭 1㎛당 흐르는 전류를 말한다.
따라서, 오프 전류를 측정하기 위해서, 채널 길이 및 채널폭을 바꾼 TFT를 복수개 준비하고, 각 TFT에 대해서 오프 전류를 측정한다. 오프 전류의 측정은, 준비한 각 TFT에 대해서, 게이트 전극에 -15V, 소스/드레인 전극간에 10V를 인가하여 행한다.
도 7은 본 실시 형태에 따른 액정 표시 장치의 화소부의 스위칭 소자로서 사용 가능한 TFT의 채널 길이 및 채널폭의 범위를 도시하는 도면이다. 구체적으로는 도 7은, 상기 측정 조건에서 오프 전류를 측정했을 때, 오프 전류가 1㎀/㎛ 이하가 되는 TFT의 채널 길이 및 채널폭의 범위를 나타낸다. 이 오프 전류의 측정 조건은, TFT를, 액정 표시 장치의 화소부의 스위칭 소자로서 사용하는 경우를 상정한 조건이다.
도 7에서, 예를 들어 채널 길이가 3㎛, 채널폭이 4㎛인 TFT에서는, 오프 전류는 1㎀/㎛ 이하가 되는 것을 알 수 있다. 이러한 TFT를 액정 표시 장치의 스위칭 소자로서 사용하면, 화소 용량의 신호 전압의 저하를 억제할 수 있다. 이에 의해, 표시되는 화상을 고품위로 유지할 수 있다.
<1.6 구동 회로에 사용되는 TFT의 오프 전류>
도 8은 본 실시 형태에 따른 액정 표시 장치의 구동 회로를 구성하는 TFT로서 사용 가능한 채널 길이 및 채널폭의 범위를 도시하는 도면이다. 도 7의 경우와 마찬가지로, 채널 길이 및 채널폭이 다른 복수개의 TFT에 대해서, 게이트 전극에0V, 소스/드레인 전극간에 10V를 인가하고, 그때의 오프 전류를 측정한다. 도 8은, 이와 같이 해서 측정한 오프 전류가 100㎀/㎛ 이하가 되는 TFT의 채널 길이 및 채널폭의 범위를 나타낸다. 이 측정 조건은 TFT를 액정 표시 장치의 구동 회로를 구성하는 TFT로서 사용하는 경우를 상정한 조건이다.
도 8로부터, 예를 들어 채널 길이가 10㎛, 채널폭이 100㎛인 TFT의 오프 전류는 100㎀보다도 커진다. 그러나, 채널 길이를 바꾸지 않고, 채널폭만을 10㎛로 한 TFT의 오프 전류는 100㎀/㎛ 이하가 된다. 이로부터, 채널 길이와 채널폭이 모두 10㎛인 TFT를 병렬로 10개 접속한 회로의 오프 전류는 100㎀ 이하가 되는 것을 알 수 있다. 따라서, 채널 길이가 10㎛, 채널폭이 100㎛인 TFT를, 채널 길이가 10㎛, 채널폭이 10㎛인 TFT를 병렬로 10개 접속한 회로로 치환함으로써, 오프 전류를 100㎀ 이하로 할 수 있다.
도 9의 (a)는 채널 길이 10㎛, 채널폭 100㎛인 TFT의 평면도이며, 도 9의 (b)는 채널 길이 및 채널폭이 10㎛인 TFT를 병렬로 접속한 회로를 도시하는 도면이다. 도 9의 (a)에 도시하는 TFT는 채널폭이 100㎛인 것을 제외하고, 널리 알려진 구성의 TFT이기 때문에, 그 설명을 생략한다.
TFT를 병렬로 접속한 회로에서는, 도 9의 (b)에 도시한 바와 같이, 평행하게 배치된 게이트 전극(20) 위를 횡단하도록 연장되는 채널층(140)이 형성되어 있다. 게이트 전극(20)을 사이에 끼우고 그 좌우의 채널층(140) 위에 소스 전극(160a)과 드레인 전극(160b)이 교대로 형성되어 있다. 소스 전극(160a) 및 드레인 전극(160b)은, 각각 인접하는 TFT의 소스 전극(160a) 및 드레인 전극(160b)으로도 되도록 형성되어 있다. 이와 같이 해서 형성된 각 TFT는, 채널 길이 및 채널폭이 모두 10㎛인 TFT이다. 10개의 TFT에 대해서, 게이트 전극끼리, 소스 전극끼리 및 드레인 전극끼리를 각각 서로 접속함으로써 형성된 회로의 오프 전류는, 채널 길이 10㎛, 채널폭 100㎛인 TFT의 오프 전류보다도 저감되어, 1㎀/㎛ 이하가 된다. 이러한 회로를 사용해서, 액정 표시 장치의 화소부를 구동하는 구동 회로를 구성하면, 구동 회로의 소비 전력을 저감할 수 있다.
<1.7 액정 표시 장치의 제조 방법>
도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100) 및 도 3의 (a) 및 도 3의 (b)에 도시하는 TFT(200)를 포함하는 액정 표시 장치의 제조 방법을 설명한다. 도 10 내지 도 12는 TFT(100), TFT(200), 보조 용량부, 게이트 전극과 소스 전극의 교차부(이하, 「교차부」라고 함) 및 게이트 전극과 소스 전극의 컨택트부(이하, 「컨택트부」라고 함)를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도이다.
절연 기판(15) 위에, 예를 들어 스퍼터링법을 사용해서, 티타늄막(도시 생략), 알루미늄막(도시 생략), 티타늄막(도시 생략)의 순서대로 연속해서 성막하여, 적층 금속막을 형성한다. 이어서, 적층 금속막의 표면에, 포토리소그래피법을 사용해서 레지스트 패턴(도시 생략)을 형성한다. 레지스트 패턴을 마스크로 해서, 적층 금속막을 위에서부터 차례로 습식 에칭법에 의해 에칭한다. 이에 의해, 도 10의 (a)에 도시한 바와 같이, TFT(100) 및 TFT(200)의 각 게이트 전극(20) 및 보조 용량부의 하부 전극(25)이 형성된다. 또한, 교차부 및 컨택트부에도, 각각 게이트 전극(20)이 형성된다.
이어서, 게이트 전극(20)을 포함하는 절연 기판(15) 전체를 덮도록, 플라즈마 화학 기상 성장법(Chemical Vapor Deposition : 이하, 「플라즈마 CVD법」이라고 함)을 사용해서, 질화 실리콘막(도시 생략) 및 산화 실리콘막(도시 생략)을 연속해서 성막하고, 게이트 절연막(30)을 형성한다. 이에 의해, TFT(100) 및 TFT(200)의 각 게이트 전극(20), 보조 용량부의 하부 전극(25) 및 교차부 및 컨택트부의 게이트 전극(20)이 게이트 절연막(30)에 의해 덮여진다.
게이트 절연막(30)의 표면에, DC 스퍼터링법을 사용해서, 인듐, 갈륨, 아연 및 산소를 포함하는 IGZO막(도시 생략)을 성막한다. IGZO막은, 산화 인듐(In2O3)과 산화 갈륨(Ga2O3)과 산화 아연(ZnO)을 각각 등몰로 혼합하여 소결한 타깃을 사용해서, DC(Direct Current) 스퍼터링법에 의해 성막한다. IGZO막의 막 두께는 20 ~ 200㎚이다.
이어서, IGZO막의 표면에 레지스트 패턴(도시 생략)을 형성하고, 레지스트 패턴을 마스크로 해서 IGZO막을 건식 에칭법에 의해 에칭한다. 이에 의해, 도 10의 (b)에 도시한 바와 같이, TFT(100, 200)의 각 게이트 전극(20)을 각각 덮도록, 섬 형상의 채널층(140, 240)이 형성된다.
채널층(140, 240)을 포함하는 절연 기판(15) 전체를 덮도록 소스 메탈막(도시 생략)을 성막한다. 소스 메탈막은, 스퍼터링법을 사용해서, 티타늄막(도시 생략), 알루미늄막(도시 생략), 티타늄막(도시 생략)을 연속해서 성막한 적층 금속막을 포함하여 이루어진다.
이어서, 포토리소그래피법을 사용해서, 평면에서 보아 각 게이트 전극을 사이에 끼우도록 레지스트 패턴(도시 생략)을 형성한다. 레지스트 패턴을 마스크로 해서, 습식 에칭법에 의해, 소스 메탈막을 에칭한다.
이에 의해, 도 11에 도시한 바와 같이, TFT(100)에서는, 평면에서 보아 게이트 전극(20)의 좌측 상면과 겹치고, 더욱 좌측의 게이트 절연막(30) 위까지 연장되는 소스 전극(160a)과, 평면에서 보아 게이트 전극(20)의 우측 상면과 겹치고, 더욱 우측의 게이트 절연막(30) 위까지 연장되는 드레인 전극(160b)이 형성된다. TFT(200)에서는 평면에서 보아 게이트 전극(20)과 겹치지 않도록 해서 채널층(240)의 일단부를 덮고, 또한 좌측의 게이트 절연막(30) 위까지 연장되는 소스 전극(260a)과, 평면에서 보아 게이트 전극(20)과 겹치지 않도록 해서 채널층(240)의 타단부를 덮고, 또한 우측의 게이트 절연막(30) 위까지 연장되는 드레인 전극(260b)이 형성된다.
또한, 보조 용량부에서는, 게이트 절연막(30)을 사이에 끼우고 하부 전극(25)을 덮도록 상부 전극(266)이 형성된다. 교차부에서는, 게이트 절연막(30)을 사이에 끼우고 게이트 전극(20)을 덮도록 소스 전극(160a)이 형성된다. 컨택트부에서는 게이트 절연막(30)을 사이에 끼우고 게이트 전극(20)을 절반만 덮도록 소스 전극(160a)이 형성된다.
도 12에 도시한 바와 같이, 소스 전극(160a, 260a) 및 드레인 전극(160b, 260b)을 포함하는 절연 기판(15) 전체를 덮도록, 플라즈마 CVD법을 사용해서, 패시베이션막(70)을 성막한다. 패시베이션막(70)은 산화 실리콘막을 포함하여 이루어지는 것이 바람직하다. 이어서, 온도 250 ~ 350℃의 대기 분위기 중에서, 0.5 ~ 2시간의 어닐링을 행한다. 어닐링에 의해, 채널층(140, 240)으로 되는 IGZO층으로부터 산소가 탈리하고, IGZO층 내에 격자 결함이 형성된다. 이에 의해, 채널층(140)에 소스 전극(160a) 및 드레인 전극(160b)을 둘러싸도록 각각 저저항 영역(140b)이 형성된다. 2개의 저저항 영역(140b)의 사이에 끼인 채널층(140)의 중앙 및 채널폭 방향의 단부에 고저항 영역(140a)이 남는다. TFT(200)에서도 마찬가지로 해서, 채널층(240)에, 소스 전극(260a) 및 드레인 전극(260b)을 둘러싸도록 각각 저저항 영역(240b)이 형성된다. 2개의 저저항 영역(240b)의 사이에 끼인 채널층(240)의 중앙 및 채널폭 방향의 단부에 고저항 영역(240a)이 남는다. 이와 같이 해서, 고저항 영역(140a, 240a)은, 채널층(140, 240)의 채널폭 방향의 단부에까지 퍼지므로, 채널폭 방향의 단부를 흐르는 오프 전류가 감소한다. 이에 의해, TFT(100, 200)의 오프 전류를 저감할 수 있다. 또한, 어닐링은 대기 분위기 중에 한하지 않고, 산소를 포함하는 분위기 중에서 행해도 된다.
또한, 어닐링을 행함으로써, 패시베이션막(70)으로부터 채널층(140, 240)에 산소가 공급되고, 공급된 산소에 의해 IGZO층 내의 격자 결함이 수복된다. 이에 의해, IGZO층의 저항값이 높아짐과 함께, 게이트 전압을 부여했을 때의 임계값 전압의 시프트가 억제되므로, TFT(100, 200)의 신뢰성이 높아진다.
또한, IGZO층과 접하는 소스 전극(160a, 260a) 및 드레인 전극(160b, 260b)의 티타늄막은 산화되고, 그 표면에 산화 티타늄층이 형성된다. 이에 의해, 소스 전극(160a) 및 드레인 전극(160b)과 채널층(140)의 컨택트 저항값 및 소스 전극(260a) 및 드레인 전극(260b)과 채널층(240)과의 컨택트 저항값이 낮아진다. 이것은, 후술하는 각 TFT의 제조 방법에서도 마찬가지이므로, 후술하는 각 TFT의 설명에서는 생략한다.
이어서, 패시베이션막(70) 위에 감광성 수지를 적하함으로써, 감광성 수지막(80)을 성막한다. 포토리소그래피법을 사용해서, 컨택트부 위의 감광성 수지막(80)을 노광·현상하고, 게이트 전극(20)에 도달하는 컨택트 홀(90)을 뚫는다. 이에 의해, 컨택트 홀(90) 내에 게이트 전극(20) 및 소스 전극(160a)의 표면이 노출된다. 이어서, 컨택트 홀(90) 내를 포함하는 절연 기판(15) 전체를 덮도록, 스퍼터링법을 사용해서 ITO 등의 투명 금속막(도시 생략)을 성막한다. 이어서, 투명 금속막을 에칭하고, 컨택트 홀(90) 내에 접속 전극(91)을 남긴다. 컨택트부의 컨택트 홀(90) 내에서는, 게이트 전극(20)과 소스 전극(160a)이 접속 전극(91)에 의해 전기적으로 접속된다. 동시에, 화소부의 감광성 수지막 위에 화소 전극(도시 생략)이 형성된다. 이에 의해, 액정 표시 장치의 제조 프로세스를 간략화할 수 있다. 이와 같이 해서, TFT(100), TFT(200), 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치가 형성된다.
또한, 상기 설명에서는, 컨택트부에 있어서, 게이트 전극(20)과 소스 전극(160a)이 전기적 접속되어 있지만, 게이트 전극(20)과 드레인 전극(160b)이 전기적으로 접속되어 있어도 된다. 또한, 교차부에 있어서, 게이트 전극(20)과 소스 전극(160a)이 교차하고 있지만, 게이트 전극(20)과 드레인 전극(160b)이 교차하고 있어도 된다. 이것은 후술하는 각 TFT의 제조 방법에서도 마찬가지이므로, 후술하는 각 TFT의 설명에서는 생략한다.
<1.8 효과>
제1 실시 형태에 따르면, TFT(100)에 있어서, 고저항 영역(140a, 240a)은, 소스 전극(160a, 260a)과 드레인 전극(160b, 260b)에 의해 사이에 끼인 채널 영역뿐만 아니라, 채널층(140, 240)의 채널폭 방향의 단부에까지 퍼져 있으므로, 채널폭 방향의 단부를 흐르는 오프 전류가 감소한다. TFT(200)의 경우도 마찬가지로, 채널폭 방향의 단부를 흐르는 오프 전류가 감소한다. 이에 의해, TFT(100, 200)의 오프 전류를 저감할 수 있다.
TFT(200)에서는 소스 전극(260a) 및 드레인 전극(260b)은 평면에서 보아 게이트 전극(20)과 겹치지 않으므로, 소스 전극(260a)과 게이트 전극(20) 및 드레인 전극(260b)과 게이트 전극(20)에 의해 각각 형성되는 기생 용량을 작게 할 수 있다. 이에 의해, TFT(200)의 동작 속도를 빠르게 할 수 있다.
1개의 TFT의 오프 전류가 소정값보다도 큰 경우에는, 오프 전류가 소정값보다도 작아지는 채널 길이 및 채널폭의 TFT를 병렬로 복수개 접속함으로써, 오프 전류를 소정값 이하로 할 수 있다.
패시베이션막(70)의 형성 후에 어닐링을 행함으로써, 패시베이션막(70)으로부터 채널층(140, 240)에 산소가 공급되고, 공급된 산소에 의해 IGZO층 내의 격자 결함이 수복된다. 이에 의해, IGZO층의 저항값이 높아짐과 함께, 게이트 전압 스트레스에 의한 임계값 전압의 시프트가 억제되므로, TFT(100, 200)의 신뢰성이 높아진다.
<2. 제2 실시 형태>
본 발명의 제2 실시 형태에 따른 액정 표시 장치에 대해서 설명한다. 본 실시 형태에 따른 액정 표시 장치에는 2종류의 TFT가 포함되어 있다. 따라서, 우선 각 TFT의 구성에 대해서 설명한다.
<2.1 제3 TFT의 구성>
도 13의 (a)는 본 실시 형태에 따른 액정 표시 장치에 포함되는 제3 보텀 게이트형 TFT(300)의 구성을 도시하는 평면도이며, 도 13의 (b)는 도 13의 (a)에 도시하는 절단선 C-C를 따른 제3 보텀 게이트형 TFT(300)의 단면도이다. 도 13의 (a) 및 도 13의 (b)에 도시하는 제3 보텀 게이트형 TFT(300)는 에치 스토퍼 구조의 TFT라고도 한다. 도 13의 (a) 및 도 13의 (b)를 참조하여, 제3 보텀 게이트형 TFT(300)의 구성을 설명한다. 이하의 설명에서는, 제3 보텀 게이트형 TFT(300)를 TFT(300)이라고 한다. 또한, TFT(300)의 구성 요소 중, 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)의 구성 요소와 구성 및 배치가 동일한 구성 요소에 대해서는, 동일하거나 또는 대응하는 참조 부호를 붙이고 그 설명을 생략한다.
절연 기판(15) 위에 형성된 게이트 전극(20), 게이트 절연막(30) 및 채널층(340)의 구성 및 배치는 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)의 게이트 전극(20), 게이트 절연막(30) 및 채널층(140)의 구성 및 배치와 동일하므로, 그들의 설명을 생략한다. 또한, 채널층(340)에 형성되는 저저항 영역(340b) 및 고저항 영역(340a)에 대해서는 후술한다.
채널층(340) 및 채널층(340)에 의해 덮이지 않은 게이트 전극(20)과 게이트 절연막(30)을 덮도록, 막 두께 50 ~ 400㎚인 에칭 스토퍼층(350)이 형성되어 있다. 에칭 스토퍼층(350)에는, 평면에서 보아 게이트 전극(20)의 좌측 상면 및 우측 상면과 겹치는 위치에 컨택트 홀(355)이 각각 뚫려 있다. 에칭 스토퍼층(350)은 어닐링 시에 채널층(340)으로 되는 IGZO층에 산소를 공급하여 격자 결함을 수복하는 것이 가능한 산화 실리콘막을 포함하여 이루어지는 것이 바람직하다.
2개의 컨택트 홀(355)의 사이에 끼인 에칭 스토퍼층(350)의 상면에, 소정의 거리를 두고 분리된 소스 전극(360a)과 드레인 전극(360b)이 배치되어 있다. 소스 전극(360a)은 2개의 컨택트 홀(355)의 사이에 끼인 에칭 스토퍼층(350)의 좌측 상면에서 좌측의 컨택트 홀(355)을 통해서 좌측의 에칭 스토퍼층(350) 위까지 연장되고, 컨택트 홀(355)에서 채널층(340)의 저저항 영역(340b)과 전기적으로 접속되어 있다. 드레인 전극(360b)은 에칭 스토퍼층(350)의 우측 상면에서 우측의 컨택트 홀(355)을 통해서 우측의 에칭 스토퍼층(350) 위까지 연장되고, 컨택트 홀(355)에서 채널층(340)의 저저항 영역(340b)과 전기적으로 접속되어 있다. 이와 같이, 소스 전극(360a) 및 드레인 전극(360b)은 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)의 소스 전극(160a) 및 드레인 전극(160b)과 달리, 에칭 스토퍼층(350) 위에 연장되어 있다. 또한, 소스 전극(360a) 및 드레인 전극(360b)도 적층 금속막에 의해 구성되어 있지만, 적층 금속막의 구성은 소스 전극(160a) 및 드레인 전극(160b)과 동일하므로, 그들의 설명을 생략한다.
소스 전극(360a) 및 드레인 전극(360b)의 폭은, 채널층(340)의 채널폭보다도 좁게 되어 있다. 또한, 채널층(340)에는 각각 소스 전극(360a) 및 드레인 전극(360b)을 둘러싸도록 저저항 영역(340b)이 형성되어 있다. 2개의 저저항 영역(340b)의 사이에 끼인 채널층(340)은 고저항 영역(340a)으로서 남는다. 이 경우, 저저항 영역(340b)은 에칭 스토퍼층(350)의 단부보다도 내측으로 들어가므로, 고저항 영역(340a)의 길이는 저저항 영역(340b)이 들어간 분만큼 에칭 스토퍼층(350)의 길이보다도 짧아진다. 또한, 고저항 영역(340a)은 소스 전극(360a)과 드레인 전극(360b)의 사이에 끼인 채널 영역뿐만 아니라, 채널폭 방향의 단부에까지 퍼져 있다.
또한, 소스 전극(360a) 및 드레인 전극(360b)을 포함하는 절연 기판(15) 전체를 덮도록, 패시베이션막(70)이 형성되어 있다. 패시베이션막(70)은 TFT(100)의 경우와 동일하므로, 그 설명을 생략한다.
이러한 TFT(300)에서는 채널층(340)의 채널폭 방향의 단부에까지 고저항 영역(340a)이 퍼져 있으므로, 채널폭 방향의 단부를 흐르는 오프 전류가 감소한다. 이에 의해, TFT(300)의 오프 전류를 저감할 수 있다. 이 채널폭 방향의 단부의 고저항 영역(340a)은 조금이라도 형성되어 있으면 오프 전류를 저감하는 효과가 있다.
또한, 소스 전극(360a)의 단부는, 평면에서 보아 게이트 전극(20)의 좌측 상면과 겹치도록 배치되고, 드레인 전극(360b)의 단부는 평면에서 보아 게이트 전극(20)의 우측 상면과 겹치도록 배치되어 있다. 이 때문에, 게이트 전극(20)에 소정의 전압이 인가되면, 게이트 전극(20)으로부터의 전계에 의해 채널층(340)의 저저항 영역(340b)에 고농도 전자층이 형성된다. 고농도 전자층이 형성됨으로써, 소스 전극(360a) 및 드레인 전극(360b)은 채널층(340)과 오믹 접속된다. 또한, 컨택트 홀(355)은 평면에서 보아 게이트 전극(20)과 적어도 일부가 겹치도록 뚫려 있으면 된다.
<2.2 제4 TFT의 구성>
도 14의 (a)는 본 실시 형태에 따른 액정 표시 장치에 포함되는 제4 보텀 게이트형 TFT(400)의 구성을 도시하는 평면도이며, 도 14의 (b)는 도 14의 (a)에 도시하는 절단선 D-D를 따른 제4 보텀 게이트형 TFT(400)의 단면도이다. 도 14의 (a) 및 도 14의 (b)에 도시하는 제4 보텀 게이트형 TFT(400)는, 에치 스토퍼 구조의 TFT라고도 한다. 도 14의 (a) 및 도 14의 (b)를 참조하여, TFT(400)의 구성을 설명한다. 이하의 설명에서는, 제4 보텀 게이트형 TFT(400)를 TFT(400)라고 한다. 또한, TFT(400)의 구성 요소 중, 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)의 구성 요소와 구성 및 배치가 동일한 구성 요소에 대해서는, 동일하거나 또는 대응하는 참조 부호를 붙이고 그 설명을 생략한다.
절연 기판(15) 위에 형성된 게이트 전극(20), 게이트 절연막(30) 및 채널층(440)의 구성 및 배치는 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)의 게이트 전극(20), 게이트 절연막(30) 및 채널층(140)의 구성 및 배치와 동일하므로, 그들의 설명을 생략한다. 또한, 채널층(440)에 형성되는 저저항 영역(440b) 및 고저항 영역(440a)에 대해서는 후술한다.
채널층(440) 및 채널층(440)에 의해 덮이지 않은 게이트 전극(20)과 게이트 절연막(30)을 덮도록, 막 두께 50 ~ 400㎚인 에칭 스토퍼층(450)이 형성되어 있다. 에칭 스토퍼층(450)에는, 평면에서 보아 게이트 전극(20)과 겹치지 않도록 해서, 채널층(440) 위의 일단부 및 타단부에 도달하는 2개의 컨택트 홀(455)이 각각 뚫려 있다. 에칭 스토퍼층(450)은 어닐링 시에, 채널층(440)으로 되는 IGZO층에 산소를 공급하여 격자 결함을 수복하는 것이 가능한 산화 실리콘막을 포함하여 이루어지는 것이 바람직하다.
2개의 컨택트 홀(455)의 사이에 끼인 에칭 스토퍼층(450)의 상면에, 좌우로 분리된 소스 전극(460a) 및 드레인 전극(460b)이 게이트 전극(20)을 사이에 끼우도록 배치되어 있다. 소스 전극(460a)은 2개의 컨택트 홀(455)의 사이에 끼인 에칭 스토퍼층(450)의 좌측 상면에서 좌측의 컨택트 홀(455)을 통해서 좌측의 에칭 스토퍼층(450) 위까지 연장되고, 컨택트 홀(455)에서 채널층(440)의 저저항 영역(440b)과 전기적으로 접속되어 있다. 드레인 전극(460b)은 에칭 스토퍼층(450)의 우측 상면에서 우측의 컨택트 홀(455)을 통해서 우측의 에칭 스토퍼층(450) 위까지 연장되고, 컨택트 홀(455)에서 채널층(440)의 저저항 영역(440b)과 전기적으로 접속되어 있다. 이와 같이, 소스 전극(460a) 및 드레인 전극(460b)은 도 3의 (a) 및 도 3의 (b)에 도시하는 TFT(200)의 소스 전극(260a) 및 드레인 전극(260b)과 달리, 에칭 스토퍼층(450) 위에 연장되어 있다. 또한, 소스 전극(460a) 및 드레인 전극(460b)도 적층 금속막에 의해 구성되어 있지만, 적층 금속막의 구성은 TFT(100)의 소스 전극(160a) 및 드레인 전극(160b)과 동일하므로, 그들의 설명을 생략한다.
소스 전극(460a) 및 드레인 전극(460b)의 폭은, 채널층(440)의 채널폭보다도 좁게 되어 있다. 또한, 채널층(440)에는, 각각 소스 전극(460a) 및 드레인 전극(460b)을 둘러싸도록 저저항 영역(440b)이 형성되어 있다. 2개의 저저항 영역(440b)의 사이에 끼인 채널층(440)은 고저항 영역(440a)으로서 남는다. 이 경우, 저저항 영역(440b)은 에칭 스토퍼층(450)의 단부보다도 내측으로 들어가므로, 고저항 영역(440a)의 길이는, 저저항 영역(440b)이 들어간 분만큼 에칭 스토퍼층(450)의 길이보다도 짧아진다. 또한, 소스 전극(460a)과 드레인 전극(460b) 사이의 거리가 길어진 분만큼, 고저항 영역(440a)은 TFT(300)의 고저항 영역(340a)보다도 길어진다. 또한, 고저항 영역(440a)은 소스 전극(460a)과 드레인 전극(460b)의 사이에 끼인 채널 영역뿐만 아니라, 채널폭 방향의 단부에까지 퍼져 있다.
또한, 소스 전극(460a) 및 드레인 전극(460b)을 포함하는 절연 기판(15) 전체를 덮도록, 패시베이션막(70)이 형성되어 있다. 패시베이션막(70)은 TFT(100)의 경우와 동일하므로, 그 설명을 생략한다.
이러한 TFT(400)에서는, 채널층(440)의 채널폭 방향의 단부에까지 고저항 영역(440a)이 퍼져 있으므로, 채널폭 방향의 단부를 흐르는 오프 전류가 감소한다. 이에 의해, TFT(400)의 오프 전류를 저감할 수 있다. 이 채널폭 방향의 단부의 고저항 영역(440a)은 조금이라도 형성되어 있으면 오프 전류를 저감하는 효과가 있다.
TFT(300)의 경우와 달리, TFT(400)에서는, 소스 전극(460a)과 드레인 전극(460b) 사이의 거리가, 게이트 전극(20)의 길이보다도 길게 되어 있다. 이에 의해, 평면에서 보아, 소스 전극(460a) 및 드레인 전극(460b)은 게이트 전극(20)과 각각 겹치지 않으므로, TFT(400)의 기생 용량이 작아진다.
또한, TFT(300)의 경우와 달리, TFT(400)에서는 소스 전극(460a) 및 드레인 전극(460b)은 평면에서 보아 게이트 전극(20)과 겹치지 않는다. 따라서, TFT(400)에서는 TFT(200)의 경우와 마찬가지로, 소스 전극(460a) 및 드레인 전극(460b)과, 게이트 전극(20) 사이의 간격을 좁게 한다. 이에 의해, 채널층(440)의 저저항 영역(440b)이 게이트 전극(20)의 상방까지 연장되므로, TFT(400)는 오프셋 상태로 되지 않고 정상적으로 동작한다.
<2.3 구동 회로에 사용되는 TFT의 오프 전류>
도 15는 본 실시 형태에 따른 액정 표시 장치의 구동 회로를 구성하는 TFT로서 사용 가능한 채널 길이 및 채널폭의 범위를 도시하는 도면이다. 제1 실시 형태에 있어서 설명한 구동 회로에 사용되는 TFT와 동일한 측정 조건에서, 채널 길이 및 채널폭이 다른 복수개의 TFT에 대해서 오프 전류를 측정하고, 오프 전류가 100㎀/㎛ 이하가 되는 채널 길이 및 채널폭을 구한다.
도 15에 도시한 바와 같이, 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)에 있어서 오프 전류가 100㎀/㎛ 이하가 되는 범위가, TFT(300)에서는 보다 짧은 채널측에 퍼진다. 예를 들어, 채널 길이 10㎛, 채널폭 100㎛인 TFT(100)에서는, 오프 전류는 100㎀보다도 커진다. 그러나, TFT(100)와 동일한 크기의 TFT(300)에서는 오프 전류가 100㎀/㎛ 이하로 저감된다. 이로부터, 제1 실시 형태의 경우와 같이 채널 길이 및 채널폭이 10㎛인 TFT(100)를 병렬로 10개 접속하지 않아도, 1개의 TFT(300)만으로 100㎀ 이하의 오프 전류를 실현할 수 있다. 이와 같이, 채널 길이 및 채널폭이 10㎛인 TFT(100)를 병렬로 10개 접속한 회로 대신에 TFT(300)를 사용함으로써 회로 면적이 좁아지므로, TFT(300)를 사용해서 구성한 구동 회로를 소형화할 수 있다. 또한, 구동 회로를 소형화 가능하다면, 액정 패널을 프레임 협소화할 수 있다.
<2.4 액정 표시 장치의 제조 방법>
도 13의 (a) 및 도 13의 (b)에 도시하는 TFT(300) 및 도 14의 (a) 및 도 14의 (b)에 도시하는 TFT(400)를 포함하는 액정 표시 장치의 제조 방법을 설명한다. 도 16 내지 도 18은 TFT(300), TFT(400), 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도이다.
도 16의 (a)에 도시하는, 게이트 전극(20) 및 하부 전극(25)을 형성하는 공정, 게이트 절연막(30)을 형성하는 공정, 게이트 절연막(30) 위에 채널층(340, 440)을 형성하는 공정은 각각 도 10의 (a)에 도시하는 게이트 전극(20) 및 하부 전극(25)을 형성하는 공정, 게이트 절연막(30)을 형성하는 공정, 도 10의 (b)에 도시하는 채널층(140, 240)을 형성하는 공정과 동일하므로, 그들의 설명을 생략한다.
채널층(340, 440)을 형성 후에, 플라즈마 CVD법을 사용해서, 채널층(340, 440)을 포함하는 절연 기판(15) 전체를 덮도록 에칭 스토퍼층(350, 450)으로 되는 산화 실리콘막(도시 생략)을 성막한다. 산화 실리콘막의 막 두께는 40 ~ 400㎚이다. 이어서, 온도 200 ~ 350℃의 대기 분위기 중에서, 0.5 ~ 2시간의 어닐링을 행한다. 어닐링에 의해, 산화 실리콘막으로부터 채널층(340, 440)을 구성하는 IGZO층에 산소가 공급되고, 공급된 산소에 의해 IGZO층 내의 격자 결함이 수복된다. 이에 의해, IGZO층의 저항값이 높아짐과 함께, 게이트 전압 스트레스에 의한 임계값 전압의 시프트가 억제되므로, TFT(300, 400)의 신뢰성이 높아진다. 또한, 산화 실리콘막의 성막 후의 어닐링도, 대기 분위기 중이 아닌, 산소를 포함하는 분위기 중에서 행해도 된다. 또한, 본 실시 형태에서는, 후술하는 패시베이션막(70)의 성막 후에 어닐링을 행할뿐만 아니라, 채널층(340, 440)을 형성 후에 에칭 스토퍼층(350, 450)으로 되는 산화 실리콘막을 성막한다. 이 때문에, 산화 실리콘막의 성막 후에도 어닐링을 행함으로써, IGZO막 내의 격자 결함의 수복을 보다 완전하게 행할 수 있다.
산화 실리콘막 위에 형성한 레지스트 패턴(도시 생략)을 마스크로 해서, 건식 에칭법에 의해 산화 실리콘막을 에칭한다. 이에 의해, 도 16의 (b)에 도시한 바와 같이, TFT(300)의 컨택트 홀(355) 및 TFT(400)의 컨택트 홀(455)을 뚫는다. TFT(300)의 컨택트 홀(355)은 게이트 전극(20)의 좌측 상면 및 우측 상면 위의 채널층(340)에 도달하도록 뚫린다. TFT(400)의 컨택트 홀(455)은 게이트 전극(20)의 좌우의 측부보다도 외측의 채널층(440)에 도달하도록 뚫린다.
산화 실리콘막을 에칭할 때에, 보조 용량부에서는 하부 전극(25) 위의 산화 실리콘막을 제거한다. 이에 의해, 하부 전극(25)과 후술하는 상부 전극(466) 사이에 끼인 절연막은 게이트 절연막(30)만으로 되므로, 캐패시터의 용량은 감소하지 않는다. 또한, 교차부에서는, 게이트 절연막(30) 위에 산화 실리콘막을 남긴다. 이에 의해, 게이트 전극(20)과, 후술하는 소스 전극(360a) 사이에 끼인 절연막의 막 두께가 두꺼워져, 게이트 전극(20)과 소스 전극(360a)에 의해 형성되는 기생 용량이 작아진다. 또한, 컨택트부에서도 산화 실리콘막을 제거한다. 이에 의해, 게이트 전극(20)과 후술하는 소스 전극(360a)을 접속하기 위한 컨택트 홀(90)을 뚫을 때에 에칭 시간을 단축할 수 있다.
컨택트 홀(355, 455) 내를 포함하는 에칭 스토퍼층(350, 450) 위에 소스 메탈막(도시 생략)을 성막한다. 소스 메탈막은 스퍼터링법을 사용해서, 티타늄막, 알루미늄막, 티타늄막을 연속해서 성막한 적층 금속막을 포함하여 이루어진다. 이어서, 포토리소그래피법을 사용해서, 평면에서 보아 게이트 전극(20)을 사이에 끼우도록 레지스트 패턴(도시 생략)을 형성한다. 레지스트 패턴을 마스크로 해서, 습식 에칭법에 의해, 소스 메탈막을 에칭한다. 이에 의해, 도 17에 도시한 바와 같이, 소스 전극(360a, 460a) 및 드레인 전극(360b, 460b)을 형성한다.
소스 전극(360a, 460a) 및 드레인 전극(360b, 460b)을 형성할 때에, 채널층(340, 440)의 표면은, 각각 에칭 스토퍼층(350, 450)에 의해 덮여 있다. 이에 의해, 습식 에칭법에 의해 소스 메탈막을 에칭해도, 채널층(340, 440)은 데미지를 받지 않는다. 또한, 습식 에칭법 대신에 건식 에칭법에 의해 소스 메탈막을 에칭하는 경우에도, 채널층(340, 440)의 표면이 직접 플라즈마에 노출되지 않으므로, 채널층(340, 440)은 플라즈마에 의한 데미지를 받기 어렵다. 이 때문에, 모든 경우에도, TFT(300, 400)의 오프 전류를 저감할 수 있다.
TFT(300)에서는 소스 전극(360a)은 평면에서 보아 게이트 전극(20)의 좌측 상면과 겹치도록 하여, 중앙의 에칭 스토퍼층(350)의 좌측 상면에서 좌측의 에칭 스토퍼층(350) 위까지 연장되는 동시에, 컨택트 홀(355)을 통해서 채널층(340)과 전기적으로 접속된다. 드레인 전극(360b)은 평면에서 보아 게이트 전극(20)의 우측 상면과 겹치도록 해서, 중앙의 에칭 스토퍼층(350)의 우측 상면에서 우측의 에칭 스토퍼층(350) 위까지 연장되는 동시에, 컨택트 홀(355)을 통해서 채널층(340)과 전기적으로 접속된다.
TFT(400)에서는 소스 전극(460a)은 평면에서 보아 게이트 전극(20)의 좌측 상면과 겹치지 않도록 해서, 중앙의 에칭 스토퍼층(450)의 좌측 상면에서 좌측의 에칭 스토퍼층(450) 위까지 연장되는 동시에, 컨택트 홀(455)을 통해서 채널층(440)과 전기적으로 접속된다. 드레인 전극(460b)은 평면에서 보아 게이트 전극(20)의 우측 상면과 겹치지 않도록 해서, 중앙의 에칭 스토퍼층(450)의 우측 상면에서 우측의 에칭 스토퍼층(450) 위까지 연장되는 동시에, 컨택트 홀(455)을 통해서 채널층(440)과 전기적으로 접속된다.
또한, 보조 용량부에서는, 게이트 절연막(30)을 사이에 끼우고 하부 전극(25)을 덮도록 상부 전극(466)이 형성된다. 교차부에서는, 게이트 절연막(30)과 에칭 스토퍼층(350)을 사이에 끼우고 게이트 전극(20)을 덮도록 소스 전극(360a)이 형성된다. 컨택트부에서는 게이트 절연막(30)을 사이에 끼우고 게이트 전극(20)을 절반만 덮도록 소스 전극(360a)이 형성된다.
도 18에 도시한 바와 같이, 소스 전극(360a, 460a) 및 드레인 전극(360b, 460b)을 포함하는 절연 기판(15) 전체를 덮도록, 산화 실리콘막을 포함하여 이루어지는 패시베이션막(70)을 성막한다. 패시베이션막(70)은 TFT(100)의 경우와 동일하므로, 동일한 참조 부호를 붙이고 그들의 설명을 생략한다.
이어서, 온도 200 ~ 300℃의 대기 분위기 중에서, 어닐링을 0.5 ~ 2시간 행한다. 본 실시 형태에서는, 에칭 스토퍼층(350, 450)이 되는 산화 실리콘막의 성막 후에 어닐링을 행함으로써, IGZO막 내의 격자 결함의 수복이 행해지고 있다. 이 때문에, 패시베이션막(70)의 성막 후의 어닐링의 온도를, 제1 실시 형태의 어닐링의 온도보다도 낮게 한다.
어닐링을 행함으로써, 저저항 영역(340b, 440b)이 에칭 스토퍼층(350, 450)의 단부보다도 내측으로 들어가도록 형성된다. 그 결과, TFT(300)에서는 2개의 저저항 영역(340b)의 사이에 끼인 채널층(340)의 중앙 및 채널폭 방향의 단부에 고저항 영역(340a)이 남는다. TFT(400)에서는, 2개의 저저항 영역(440b)의 사이에 끼인 채널층(440)의 중앙 및 채널폭 방향의 단부에 고저항 영역(440a)이 남는다. 이와 같이 해서, 고저항 영역(340a, 440a)은 소스 전극(360a)과 드레인 전극(360b) 및 소스 전극(460a)과 드레인 전극(460b)에 의해 각각 사이에 끼인 채널 영역뿐만 아니라, 채널층(340)의 채널폭 방향의 단부 및 채널층(440)의 채널폭 방향의 단부에까지 퍼져 있다. 이에 의해, 채널폭 방향의 단부를 흐르는 오프 전류가 감소하므로, TFT(300, 400)의 오프 전류를 저감할 수 있다.
또한, 어닐링을 행함으로써, 패시베이션막(70)으로부터 채널층(340, 440)을 구성하는 IGZO층에 산소가 공급된다. 이에 의해, IGZO층의 저항값이 높아짐과 함께, 게이트 전압 스트레스에 의한 임계값 전압의 시프트가 억제되므로, TFT(300, 400)의 신뢰성이 높아진다. 또한, 제1 실시 형태의 경우와 마찬가지로, 온도 250 ~ 350℃에서 어닐링해도 된다. 이 경우, IGZO층 내의 격자 결함의 수복을 보다 완전하게 행할 수 있다.
이어서, 패시베이션막(70) 위에 성막된 감광성 수지막(80)에 컨택트 홀(90)을 뚫은 후에, 투명 금속막(도시 생략)을 성막하고, 컨택트 홀(90) 내에서 게이트 전극(20)과 소스 전극(360a)을 접속하는 공정은, 제1 실시 형태의 경우와 동일하다. 이 때문에, 도 12에 도시하는 구성 요건과 동일한 구성 요건에 동일한 참조 부호를 붙이고, 그 설명을 생략한다. 이와 같이 해서, TFT(300), TFT(400), 보조 용량부, 컨택트부 및 교차부를 포함하는 액정 표시 장치가 형성된다.
<2.5 효과>
제2 실시 형태에 따르면, 제1 실시 형태와 동일한 효과를 발휘할뿐만 아니라, 다음과 같은 특유의 효과도 발생한다. 패시베이션막(70)의 형성 후에 어닐링을 행할뿐만 아니라, 또한 에칭 스토퍼층(350, 450)이 되는 산화 실리콘막의 성막 후에도 어닐링을 행한다. 이에 의해, 산화 실리콘막으로부터 IGZO층에 산소가 공급되어, IGZO층 내의 격자 결함의 수복을 보다 완전하게 행할 수 있다.
또한, 어닐링을 2회로 나눔으로써, 패시베이션막(70)의 성막 후에 행하는 어닐링의 온도를, 제1 실시 형태의 경우의 온도보다도 낮은 온도로 행할 수 있다. 어닐링 온도를 낮추면, 어닐링에 의한 절연 기판(15)의 수축 편차가 적어진다. 이에 의해, 얼라인먼트 마진을 작게 할 수 있으므로, 각 레이어간의 디자인 마진을 작게 할 수 있다. 그 결과, TFT(300)에서는 소스 전극(360a) 및 드레인 전극(360b)과, 게이트 전극(20)의 겹침이 적어지므로, 기생 용량을 작게 할 수 있다. 또한, TFT(400)에서도, 마찬가지의 이유로, 채널층(440)의 저저항 영역(440b)과, 게이트 전극(20)의 겹침이 적어지므로, 기생 용량을 작게 할 수 있다. 본 실시 형태와 같이, 에칭 스토퍼층(350, 450)으로 되는 산화 실리콘막의 성막 후 및 패시베이션막(70)의 성막 후에 어닐링을 행하는 경우, 패시베이션막(70)의 성막 후의 어닐링을, 산화 실리콘막의 성막 후의 어닐링보다도 낮은 온도로 행하는 것이 바람직하다. 그러나, 패시베이션막(70)의 성막 후의 어닐링을, 산화 실리콘막의 성막 후의 어닐링과 동일한 온도로 행해도 된다.
또한, 게이트 전극(20)과 소스 전극(360a)의 교차부에 있어서, 게이트 전극(20)과 소스 전극(360a)에 의해 사이에 끼인 절연막으로서, 게이트 절연막(30)뿐만 아니라, 에칭 스토퍼층(350)도 사용함으로써, 교차부의 기생 용량을 작게 할 수 있다. 이에 의해, 게이트 전극(20)에 인가되는 신호 전압과 소스 전극(360a)에 인가되는 신호 전압이 서로 영향을 받기 어려워진다.
<3. 제3 실시 형태>
본 발명의 제3 실시 형태에 따른 액정 표시 장치에 대해서 설명한다. 본 실시 형태에 따른 액정 표시 장치에는, 2종류의 TFT가 포함되어 있다. 따라서, 우선 각 TFT의 구성에 대해서 설명한다.
<3.1 제5 TFT의 구성>
도 19의 (a)는 본 실시 형태에 따른 액정 표시 장치에 포함되는 제5 보텀 게이트형 TFT(500)의 구성을 도시하는 평면도이며, 도 19의 (b)는 도 19의 (a)에 도시하는 절단선 E-E를 따른 제5 보텀 게이트형 TFT(500)의 단면도이다. 도 19의 (a) 및 도 19의 (b)에 도시하는 제5 보텀 게이트형 TFT(500)는 보텀 컨택트 구조의 TFT라고도 한다. 도 19의 (a) 및 도 19의 (b)를 참조하여, 제5 보텀 게이트형 TFT(500)의 구성을 설명한다. 이하의 설명에서는, 제5 보텀 게이트형 TFT(500)를 TFT(500)라고 한다. 또한, TFT(500)의 구성 요소 중, 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)의 구성 요소와 구성 및 배치가 동일한 구성 요소에 대해서는, 동일하거나 또는 대응하는 참조 부호를 붙이고 그 설명을 생략한다.
절연 기판(15) 위에 형성된 게이트 전극(20) 및 게이트 절연막(30)의 구성 및 배치는 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)의 게이트 전극(20) 및 게이트 절연막(30)의 구성 및 배치와 동일하므로, 그들의 설명을 생략한다.
게이트 절연막(30) 위에 소정의 거리를 두고 좌우로 분리된 소스 전극(560a) 및 드레인 전극(560b)이 배치되어 있다. 소스 전극(560a)은 평면에서 보아, 게이트 전극(20)의 좌측 상면과 겹치고, 더욱 좌측의 게이트 절연막(30) 위까지 연장되어 있다. 드레인 전극(560b)은 평면에서 보아 게이트 전극(20)의 우측 상면과 겹치고, 더욱 우측의 게이트 절연막(30) 위까지 연장되어 있다. 또한, 소스 전극(560a) 및 드레인 전극(560b)을 구성하는 적층 금속막에 포함되는 금속막의 종류 및 그 막 두께는, TFT(100)의 경우와 동일하기 때문에, 그들의 설명을 생략한다.
소스 전극(560a)과 드레인 전극(560b)의 사이에 끼인 게이트 절연막(30) 위의 영역에, IGZO층을 포함하여 이루어지는 채널층(540)이 형성되어 있다. 채널층(540)의 일단부는 소스 전극(560a)의 상면까지 연장되고, 타단부는 드레인 전극(560b)의 상면까지 연장되고, 각각 소스 전극(560a) 및 드레인 전극(560b)의 상면과 전기적으로 접속되어 있다.
소스 전극(560a) 및 드레인 전극(560b)의 폭은, 채널층(540)의 채널폭보다도 좁게 되어 있다. 또한, 채널층(540)에는 소스 전극(560a) 및 드레인 전극(560b)을 둘러싸도록 저저항 영역(540b)이 각각 형성되어 있다. 2개의 저저항 영역(540b)의 사이에 끼인 채널층(540)은 고저항 영역(540a)으로서 남는다. 이 경우, 고저항 영역(540a)은 소스 전극(560a)과 드레인 전극(560b)의 사이에 끼인 채널 영역뿐만 아니라, 채널폭 방향의 단부에까지 퍼져 있다.
또한, 소스 전극(560a), 드레인 전극(560b) 및 채널층(540)을 포함하는 절연 기판(15) 전체를 덮도록, 패시베이션막(70)이 형성되어 있다. 패시베이션막(70)은 TFT(100)의 경우와 동일하므로, 그 설명을 생략한다.
이러한 TFT(500)에서는 채널층(540)의 채널폭 방향의 단부에까지 고저항 영역(540a)이 퍼져 있으므로, 채널폭 방향의 단부를 흐르는 오프 전류가 감소한다. 이에 의해, TFT(500)의 오프 전류를 저감할 수 있다. 이 채널폭 방향의 단부의 고저항 영역(540a)은 조금이라도 형성되어 있으면 오프 전류를 저감하는 효과가 있다.
또한, 소스 전극(560a)의 단부는, 평면에서 보아 게이트 전극(20)의 좌측 상면과 겹치도록 배치되고, 드레인 전극(560b)의 단부는, 평면에서 보아 게이트 전극(20)의 우측 상면과 겹치도록 배치되어 있다. 이 때문에, 게이트 전극(20)에 소정의 전압이 인가되면, 게이트 전극(20)으로부터의 전계에 의해 채널층(540)의 저저항 영역(540b)에 고농도 전자층이 형성된다. 고농도 전자층이 형성됨으로써, 소스 전극(560a) 및 드레인 전극(560b)은 채널층(540)과 오믹 접속된다.
<3.2 제6 TFT의 구성>
도 20의 (a)는 본 실시 형태에 따른 액정 표시 장치에 포함되는 제6 보텀 게이트형 TFT(600)의 구성을 도시하는 평면도이며, 도 20의 (b)는 도 20의 (a)에 도시하는 절단선 F-F를 따른 제6 보텀 게이트형 TFT(600)의 단면도이다. 도 20의 (a) 및 도 20의 (b)에 도시하는 제6 보텀 게이트형 TFT(600)는 보텀 컨택트 구조의 TFT라고도 한다. 도 20의 (a) 및 도 20의 (b)를 참조하여, 제6 보텀 게이트형 TFT(600)의 구성을 설명한다. 이하의 설명에서는, 제6 보텀 게이트형 TFT(600)를 TFT(600)라고 한다. 또한, TFT(600)의 구성 요소 중, TFT(100)의 구성 요소와 구성 및 배치가 동일한 것에 대해서는, 동일하거나 또는 대응하는 참조 부호를 붙이고 그 설명을 생략한다.
절연 기판(15) 위에 형성된 게이트 전극(20) 및 게이트 절연막(30)의 구성 및 배치는 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)의 게이트 전극(20) 및 게이트 절연막(30)의 구성 및 배치와 동일하므로, 그들의 설명을 생략한다.
게이트 절연막(30) 위에 소정의 거리를 두고 좌우로 분리된 소스 전극(660a) 및 드레인 전극(660b)이 배치되어 있다. TFT(500)의 경우와 달리, 소스 전극(660a)은 평면에서 보아, 게이트 전극(20)의 좌측부의 외측으로부터 더욱 좌측의 게이트 절연막(30) 위까지 연장되어 있다. 드레인 전극(660b)은 평면에서 보아 게이트 전극(20)의 우측부의 외측으로부터 더욱 우측의 게이트 절연막(30) 위까지 연장되어 있다. 이와 같이, 소스 전극(660a) 및 드레인 전극(660b)은 평면에서 보아 게이트 전극(20)과 겹치지 않도록 형성되어 있다. 또한, 소스 전극(660a) 및 드레인 전극(660b)을 구성하는 적층 금속막에 포함되는 금속막의 종류 및 그 막 두께는, TFT(100)의 경우와 동일하기 때문에, 그들의 설명을 생략한다.
소스 전극(660a)과 드레인 전극(660b)의 사이에 끼인 게이트 절연막(30) 위의 영역에, IGZO층을 포함하여 이루어지는 채널층(640)이 형성되어 있다. 채널층(640)의 일단부는 소스 전극(660a)의 상면까지 연장되고, 타단부는 드레인 전극(660b)의 상면까지 연장되고, 각각 소스 전극(660a) 및 드레인 전극(660b)의 상면과 전기적으로 접속되어 있다.
소스 전극(660a) 및 드레인 전극(660b)의 폭은 채널층(640)의 채널폭보다도 좁게 되어 있다. 또한, 채널층(640)에는 소스 전극(660a) 및 드레인 전극(660b)을 둘러싸도록 저저항 영역(640b)이 각각 형성되어 있다. 2개의 저저항 영역(640b)의 사이에 끼인 채널층(640)은 고저항 영역(640a)으로서 남는다. 이 경우, 소스 전극(660a)과 드레인 전극(660b) 사이의 거리가 길어진 분만큼, 고저항 영역(640a)은 TFT(500)의 고저항 영역(540a)보다도 길어진다. 또한, 고저항 영역(640a)은 소스 전극(660a)과 드레인 전극(660b)의 사이에 끼인 채널 영역뿐만 아니라, 채널폭 방향의 단부에까지 퍼져 있다.
또한, 소스 전극(660a), 드레인 전극(660b) 및 채널층(640)을 포함하는 절연 기판(15) 전체를 덮도록, 패시베이션막(70)이 형성되어 있다. 패시베이션막(70)은 TFT(100)의 경우와 동일하므로, 그 설명을 생략한다.
이러한 TFT(600)에서는 채널층(640)의 채널폭 방향의 단부에까지 고저항 영역(640a)이 퍼져 있으므로, 채널폭 방향의 단부를 흐르는 오프 전류가 감소한다. 이에 의해, TFT(600)의 오프 전류를 저감할 수 있다. 이 채널폭 방향의 단부의 고저항 영역(640a)은 조금이라도 형성되어 있으면 오프 전류를 저감하는 효과가 있다.
TFT(600)에서는 TFT(500)의 경우와 달리, 소스 전극(660a)과 드레인 전극(660b) 사이의 거리가, 게이트 전극(20)의 길이보다도 길게 되어 있다. 이에 의해, 평면에서 보아, 소스 전극(660a) 및 드레인 전극(660b)과 게이트 전극(20)이 각각 겹치지 않으므로, TFT(600)의 기생 용량이 작아진다.
또한, TFT(500)의 경우와 달리, TFT(600)에서는 소스 전극(660a) 및 드레인 전극(660b)은 평면에서 보아 게이트 전극(20)과 겹치지 않는다. 따라서, TFT(600)에서는, TFT(200)의 경우와 마찬가지로, 소스 전극(660a) 및 드레인 전극(660b)과, 게이트 전극(20) 사이의 간격을 좁게 한다. 이에 의해, 채널층(640)의 저저항 영역(640b)이 게이트 전극(20)의 상방까지 연장되므로, TFT(600)는 오프셋 상태로 되지 않고 정상적으로 동작한다.
<3.3 액정 표시 장치의 제조 방법>
도 19의 (a) 및 도 19의 (b)에 도시하는 TFT(500) 및 도 20의 (a) 및 도 20의 (b)에 도시하는 TFT(600)를 포함하는 액정 표시 장치의 제조 방법을 설명한다. 도 21 및 도 22는 TFT(500), TFT(600), 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도이다.
도 21의 (a)에 도시한 바와 같이, 게이트 전극(20) 및 하부 전극(25)을 형성하는 공정, 게이트 절연막(30)을 형성하는 공정은, 각각 도 10의 (a)에 도시하는 게이트 전극(20) 및 하부 전극(25)을 형성하는 공정, 게이트 절연막(30)을 형성하는 공정과 동일하므로, 그들의 설명을 생략한다.
게이트 절연막(30) 위에 소스 메탈막(도시 생략)을 성막한다. 소스 메탈막은 스퍼터링법을 사용해서, 티타늄막, 알루미늄막, 티타늄막을 연속해서 성막한 적층 금속막을 포함하여 이루어진다.
이어서, 포토리소그래피법을 사용해서, 평면에서 보아 게이트 전극(20)을 사이에 끼우도록 레지스트 패턴(도시 생략)을 형성한다. 레지스트 패턴을 마스크로 해서, 습식 에칭법에 의해 소스 메탈막을 에칭한다.
이에 의해, 도 21의 (a)에 도시한 바와 같이, TFT(500)에서는 평면에서 보아 게이트 전극(20)의 좌측 상면과 겹치고, 더욱 좌측의 게이트 절연막(30) 위까지 연장되는 소스 전극(560a)과, 평면에서 보아 게이트 전극(20)의 좌측 상면과 겹치고, 더욱 우측의 게이트 절연막(30) 위까지 연장되는 드레인 전극(560b)이 형성된다. TFT(600)에서는, 평면에서 보아 게이트 전극(20)의 좌측부의 외측으로부터 더욱 좌측의 게이트 절연막(30) 위까지 연장되는 소스 전극(660a)과, 평면에서 보아 게이트 전극(20)의 우측부의 외측으로부터 더욱 우측의 게이트 절연막(30) 위까지 연장되는 드레인 전극(660b)이 형성된다.
또한, 보조 용량부에서는, 게이트 절연막(30)을 사이에 끼우고 하부 전극(25)을 덮도록 상부 전극(666)이 형성된다. 교차부에서는 게이트 절연막(30)을 사이에 끼우고 게이트 전극(20)을 덮도록 소스 전극(560a)이 형성된다. 컨택트부에서는 게이트 절연막(30)을 사이에 끼우고 게이트 전극(20)을 절반만 덮도록 소스 전극(560a)이 형성된다.
도 21의 (b)에 도시한 바와 같이, 소스 전극(560a, 660a) 및 드레인 전극(560b, 660b)을 포함하는 절연 기판(15) 전체를 덮도록, DC(Direct Current) 스퍼터링법을 사용해서, 인듐, 갈륨, 아연 및 산소를 포함하는 IGZO막(도시 생략)을 성막한다. 성막되는 IGZO막의 막 두께는 20 ~ 200㎚이다.
이어서, IGZO막의 표면에 레지스트 패턴(도시 생략)을 형성하고, 레지스트 패턴을 마스크로 해서 IGZO막을 건식 에칭법에 의해 에칭한다. 이에 의해, 도 21의 (b)에 도시한 바와 같이, TFT(500)에서는 소스 전극(560a)과 드레인 전극(560b)에 의해 사이에 끼인 게이트 절연막(30) 위의 영역에, IGZO층을 포함하여 이루어지는 채널층(540)이 형성된다. 채널층(540)의 일단부는 소스 전극(560a)의 상면까지 연장되고, 타단부는 드레인 전극(560b)의 상면까지 연장되고, 각각 소스 전극(560a) 및 드레인 전극(560b)과 전기적으로 접속된다. 또한, TFT(600)에서는, 소스 전극(660a)과 드레인 전극(660b)에 의해 사이에 끼인 게이트 절연막(30) 위의 영역에, IGZO층을 포함하여 이루어지는 채널층(640)이 형성된다. 채널층(640)의 일단부는 소스 전극(660a)의 상면까지 연장되고, 타단부는 드레인 전극(660b)의 상면까지 연장되고, 각각 소스 전극(660a) 및 드레인 전극(660b)과 전기적으로 접속된다.
도 22에 도시한 바와 같이, 플라즈마 CVD법을 사용해서, 절연 기판(15) 전체를 덮도록 패시베이션막(70)을 성막한다. 패시베이션막(70)을 성막하는 공정은 제1 실시 형태의 경우와 동일하므로, 그 설명을 생략한다. 이어서, 온도 250 ~ 350℃의 대기 분위기 중에서, 어닐링을 0.5 ~ 2시간 행한다. 어닐링을 행함으로써, TFT(500)의 소스 전극(560a) 및 드레인 전극(560b)의 근방의 채널층(540)에 저저항 영역(540b)이 형성되고, TFT(600)의 소스 전극(660a) 및 드레인 전극(660b)의 근방의 채널층(640)에 저저항 영역(640b)이 형성된다. 그 결과, TFT(500)에서는 2개의 저저항 영역(540b)의 사이에 끼인 채널층(540)의 중앙 및 채널폭 방향의 단부에 고저항 영역(540a)이 남는다. TFT(600)에서는, 2개의 저저항 영역(640b)의 사이에 끼인 채널층(640)의 중앙 및 채널폭 방향의 단부에 고저항 영역(640a)이 남는다. 이와 같이 해서, 고저항 영역(540a, 640a)은 소스 전극(560a)과 드레인 전극(560b) 및 소스 전극(660a)과 드레인 전극(660b)에 의해 각각 사이에 끼인 채널 영역뿐만 아니라, 채널층(540)의 채널폭 방향의 단부 및 채널층(640)의 채널폭 방향의 단부에까지 퍼진다. 이에 의해, 채널폭 방향의 단부를 흐르는 오프 전류가 감소하므로, TFT(500, 600)의 오프 전류를 저감할 수 있다.
또한, 어닐링을 행함으로써, 패시베이션막(70)으로부터 채널층(540, 640)의 IGZO층에 산소가 공급된다. 이에 의해, 제1 실시 형태의 경우와 마찬가지로, IGZO층의 저항값이 높아짐과 함께, 게이트 전압 스트레스에 의한 임계값 전압의 시프트가 억제되므로, TFT(500, 600)의 신뢰성이 높아진다.
도 22에 도시한 바와 같이, 패시베이션막(70) 위에 형성한 감광성 수지막(80)에 컨택트 홀(90)을 뚫은 후에, 투명 금속막(도시 생략)을 성막하고, 컨택트 홀(90) 내에서 게이트 전극(20)과 소스 전극(560a)을 접속한다. 이들 공정은, 제1 실시 형태의 공정과 동일하다. 이 때문에, 도 22에 도시하는 구성 요건 중, 도 12에 도시하는 구성 요건과 동일한 구성 요건에, 동일한 참조 부호를 붙이고 그 설명을 생략한다. 이와 같이 해서, TFT(500), TFT(600), 보조 용량부, 컨택트부 및 교차부를 포함하는 액정 표시 장치가 형성된다.
<3.4 효과>
본 실시 형태의 효과는, 제1 실시 형태의 효과와 동일하므로, 설명을 생략한다.
<4. 제4 실시 형태>
본 발명의 제4 실시 형태에 따른 액정 표시 장치에 대해서 설명한다. 본 실시 형태에 따른 액정 표시 장치에는, 2종류의 TFT가 포함되어 있다. 따라서, 우선 각 TFT의 구성에 대해서 설명한다.
<4.1 제7 TFT의 구성>
도 23의 (a)는, 본 실시 형태에 따른 액정 표시 장치에 포함되는 제7 보텀 게이트형 TFT(700)의 구성을 도시하는 평면도이며, 도 23의 (b)는 도 23의 (a)에 도시하는 절단선 G-G를 따른 제7 보텀 게이트형 TFT(700)의 단면도이다. 도 23의 (a) 및 도 23의 (b)에 도시하는 제7 보텀 게이트형 TFT(700)는, 층간 절연층을 갖는 보텀 컨택트 구조의 TFT라고도 한다. 도 23의 (a) 및 도 23의 (b)를 참조하여, 제7 보텀 게이트형 TFT(700)의 구성을 설명한다. 이하의 설명에서는, 제7 보텀 게이트형 TFT(700)를 TFT(700)라고 한다. 또한, TFT(700)의 구성 요소 중, 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)의 구성 요소와 구성 및 배치가 동일한 구성 요소에 대해서는, 동일하거나 또는 대응하는 참조 부호를 붙이고 그 설명을 생략한다.
절연 기판(15) 위에 형성된 게이트 전극(20) 및 게이트 절연막(30)의 구성 및 배치는 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)의 게이트 전극(20) 및 게이트 절연막(30)의 구성 및 배치와 동일하므로, 그들의 설명을 생략한다.
게이트 절연막(30) 위에 소정의 거리를 두고 좌우로 분리된 소스 전극(760a) 및 드레인 전극(760b)이 배치되어 있다. 소스 전극(760a)은, 평면에서 보아, 게이트 전극(20)의 좌측 상면과 겹치고, 더욱 좌측의 게이트 절연막(30) 위까지 연장되어 있다. 드레인 전극(760b)은 평면에서 보아 게이트 전극(20)의 우측 상면과 겹치고, 더욱 우측의 게이트 절연막(30) 위까지 연장되어 있다. 또한, 소스 전극(760a) 및 드레인 전극(760b)을 구성하는 적층 금속막에 포함되는 금속막의 종류 및 그 막 두께는, TFT(100)의 경우와 동일하기 때문에, 그들의 설명을 생략한다.
소스 전극(760a)과 드레인 전극(760b)의 사이에 끼인 영역을 제외한 채널층(740) 위와, 채널층(740)에 의해 덮이지 않은 게이트 전극(20) 위를 덮도록, 막 두께 50 ~ 400㎚인 층간 절연층(750)이 형성되어 있다. 층간 절연층(750)은, 어닐링 시에, 채널층(740)으로 되는 IGZO층에 산소를 공급하여 격자 결함을 수복하는 것이 가능한 산화 실리콘막을 포함하여 이루어지는 것이 바람직하다.
층간 절연층(750)에는 평면에서 보아, 일부가 게이트 전극(20)의 좌측 상면 및 우측 상면과 겹치는 위치에, 소스 전극(760a) 및 드레인 전극(760b)에 도달하는 2개의 컨택트 홀(755)이 각각 뚫려 있다.
소스 전극(760a)과 드레인 전극(760b)의 사이에 끼인 게이트 절연막(30) 위의 영역에 채널층(740)이 형성되어 있다. 채널층(740)의 일단부는, 좌측의 컨택트 홀(755) 내에서 소스 전극(760a)과 전기적으로 접속되고, 또한 컨택트 홀(755)의 좌측의 층간 절연층(750)의 상면까지 연장되어 있다. 채널층(740)의 타단부는 우측의 컨택트 홀(755) 내에서 드레인 전극(760b)과 전기적으로 접속되고, 또한 컨택트 홀(755)의 우측의 층간 절연층(750)의 상면까지 연장되어 있다.
또한, 소스 전극(760a)과 드레인 전극(760b) 사이에 형성된 채널층(740) 중, 소스 전극(760a) 및 드레인 전극(760b)의 양단부 부근에는, 각각 저저항 영역(740b)이 형성되며, 2개의 저저항 영역(740b)에 의해 사이에 끼인 영역은 고저항 영역(740a)으로서 남는다. 이 경우, 소스 전극(760a) 및 드레인 전극(760b)의 폭이 채널층(740)의 채널폭보다도 좁게 되어 있으므로, 고저항 영역(740a)은 소스 전극(760a)과 드레인 전극(760b)의 사이에 끼인 채널 영역뿐만 아니라, 채널폭 방향의 단부에까지 퍼져 있다.
또한, 채널층(740)을 포함하는 절연 기판(15) 전체를 덮도록, 패시베이션막(70)이 형성되어 있다. 패시베이션막(70)은 TFT(100)의 경우와 동일하므로, 그 설명을 생략한다.
이러한 TFT(700)에서는, 채널층(740)의 채널폭 방향의 단부에까지 고저항 영역(740a)이 퍼져 있으므로, 채널폭 방향의 단부를 흐르는 오프 전류가 감소한다. 이에 의해, TFT(700)의 오프 전류를 저감할 수 있다. 이 채널폭 방향의 단부의 고저항 영역(740a)은 조금이라도 형성되어 있으면 오프 전류를 저감하는 효과가 있다.
또한, 소스 전극(760a)의 단부는, 평면에서 보아 게이트 전극(20)의 좌측 상면과 겹치도록 배치되고, 드레인 전극(760b)의 단부는, 평면에서 보아 게이트 전극(20)의 우측 상면과 겹치도록 배치되어 있다. 이 때문에, 게이트 전극(20)에 소정의 전압이 인가되면, 게이트 전극(20)으로부터의 전계에 의해 채널층(740)의 저저항 영역(740b)에 고농도 전자층이 형성된다. 고농도 전자층이 형성됨으로써, 소스 전극(760a) 및 드레인 전극(760b)은 채널층(740)과 오믹 접속된다.
<4.2 제8 TFT>
도 24의 (a)는 본 실시 형태에 따른 액정 표시 장치에 포함되는 제8 보텀 게이트형 TFT(800)의 구성을 도시하는 평면도이며, 도 24의 (b)는 도 24의 (a)에 도시하는 절단선 H-H를 따른 제8 보텀 게이트형 TFT(800)의 단면도이다. 도 24의 (a) 및 도 24의 (b)에 도시하는 제8 보텀 게이트형 TFT(800)는 층간 절연층을 갖는 보텀 컨택트 구조의 TFT라고도 한다. 도 24의 (a) 및 도 24의 (b)를 참조하여, 제8 보텀 게이트형 TFT(800)의 구성을 설명한다. 이하의 설명에서는, 제8 보텀 게이트형 TFT(800)를 TFT(800)라고 한다. 또한, TFT(800)의 구성 요소 중, TFT(100)의 구성 요소와 구성 및 배치가 동일한 구성 요소에 대해서는, 동일하거나 또는 대응하는 참조 부호를 붙이고 그 설명을 생략한다.
절연 기판(15) 위에 형성된 게이트 전극(20) 및 게이트 절연막(30)의 구성 및 배치는 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)의 게이트 전극(20) 및 게이트 절연막(30)의 구성 및 배치와 동일하므로, 그들의 설명을 생략한다.
게이트 절연막(30) 위에 소정의 거리를 두고 좌우로 분리된 소스 전극(860a) 및 드레인 전극(860b)이 배치되어 있다. 소스 전극(860a)은 평면에서 보아, 게이트 전극(20)의 좌측부의 외측으로부터 더욱 좌측의 게이트 절연막(30) 위까지 연장되어 있다. 드레인 전극(860b)은 평면에서 보아 게이트 전극(20)의 우측부의 외측으로부터 더욱 우측의 게이트 절연막(30) 위까지 연장되어 있다. 이와 같이, 소스 전극(860a) 및 드레인 전극(860b)은 평면에서 보아 게이트 전극(20)과 겹치지 않도록 형성되어 있다. 또한, 소스 전극(860a) 및 드레인 전극(860b)을 구성하는 적층 금속막에 포함되는 금속막의 종류 및 그 막 두께는, TFT(100)의 경우와 동일하기 때문에, 그들의 설명을 생략한다.
소스 전극(860a)과 드레인 전극(860b)의 사이에 끼인 영역과, 소스 전극(860a) 및 드레인 전극(860b)을 덮도록, 막 두께 50 ~ 400㎚인 층간 절연층(850)이 형성되어 있다. 층간 절연층(850)에는, 평면에서 보아 게이트 전극(20)과 겹치지 않는 위치에, 소스 전극(860a) 및 드레인 전극(860b)에 도달하는 컨택트 홀(855)이 각각 뚫려 있다. 층간 절연층(850)은 어닐링 시에, 채널층(840)으로 되는 IGZO층에 산소를 공급하여 격자 결함을 수복하는 것이 가능한 산화 실리콘막을 포함하여 이루어지는 것이 바람직하다.
소스 전극(860a)과 드레인 전극(860b)에 의해 사이에 끼인 층간 절연층(850) 위의 영역에, 채널층(840)이 형성되어 있다. 채널층(840)의 일단부는, 좌측의 컨택트 홀(855) 내에서 소스 전극(860a)과 전기적으로 접속되고, 또한 컨택트 홀(855)을 통해서 좌측의 층간 절연층(850) 위까지 연장되어 있다. 채널층(840)의 타단부는, 우측의 컨택트 홀(855) 내에서 드레인 전극(860b)과 전기적으로 접속되고, 또한 컨택트 홀(855)을 통해서 우측의 층간 절연층(850) 위까지 연장되어 있다.
소스 전극(860a) 및 드레인 전극(860b)의 폭은, 채널층(840)의 채널폭보다도 좁게 되어 있다. 또한, 채널층(840)에 소스 전극(860a) 및 드레인 전극(860b)을 둘러싸는 저저항 영역(840b)이 각각 형성되어 있다. 2개의 저저항 영역(840b)의 사이에 끼인 채널층(840)은 고저항 영역(840a)으로서 남는다. 이 경우, 소스 전극(860a)과 드레인 전극(860b) 사이의 거리가 길어진 분만큼, 고저항 영역(840a)은 TFT(700)의 고저항 영역(740a)보다도 길어진다. 또한, 고저항 영역(840a)은 소스 전극(860a)과 드레인 전극(860b)의 사이에 끼인 채널 영역뿐만 아니라, 채널폭 방향의 단부에까지 퍼져 있다.
또한, 소스 전극(860a), 드레인 전극(860b) 및 채널층을 포함하는 절연 기판(15) 전체를 덮도록, 패시베이션막(70)이 형성되어 있다. 패시베이션막(70)은 TFT(100)의 경우와 동일하므로, 그들의 설명을 생략한다.
이러한 TFT(800)에서는, 채널층(840)의 채널폭 방향의 단부에까지 고저항 영역(840a)이 퍼져 있으므로, 채널폭 방향의 단부를 흐르는 오프 전류가 감소한다. 이에 의해, TFT(800)의 오프 전류를 저감할 수 있다. 이 채널폭 방향의 단부의 고저항 영역(840a)은 조금이라도 형성되어 있으면 오프 전류를 저감하는 효과가 있다.
TFT(800)에서는 TFT(700)의 경우와 달리, 소스 전극(860a)과 드레인 전극(860b) 사이의 거리가, 게이트 전극(20)의 길이보다도 길게 되어 있다. 이에 의해, 평면에서 보아, 소스 전극(860a) 및 드레인 전극(860b)과 게이트 전극(20)이 각각 겹치지 않으므로, TFT(800)의 기생 용량이 작아진다.
또한, TFT(700)의 경우와 달리, TFT(800)에서는, 소스 전극(860a) 및 드레인 전극(860b)은 평면에서 보아 게이트 전극(20)과 겹치지 않는다. 따라서, TFT(800)에서는, TFT(200)의 경우와 마찬가지로, 소스 전극(860a) 및 드레인 전극(860b)과, 게이트 전극(20) 사이의 간격을 좁게 한다. 이에 의해, 채널층(840)의 저저항 영역(840b)이 게이트 전극(20)의 상방까지 연장되므로, TFT(800)는 오프셋 상태로 되지 않고 정상적으로 동작한다.
<4.3 액정 표시 장치의 제조 방법>
도 23의 (a) 및 도 23의 (b)에 도시하는 TFT(700) 및 도 24의 (a) 및 도 24의 (b)에 도시하는 TFT(800)를 포함하는 액정 표시 장치의 제조 방법을 설명한다. 도 25 내지 도 27은 TFT(700), TFT(800), 보조 용량부, 교차부 및 컨택트부를 포함하는 액정 표시 장치의 각 제조 공정을 도시하는 공정 단면도이다.
도 25의 (a)에 도시한 바와 같이, 게이트 전극(20) 및 하부 전극(25)을 형성하는 공정 및 게이트 절연막(30)을 형성하는 공정은, 각각 도 10의 (a)에 도시하는 게이트 전극(20) 및 하부 전극(25)을 형성하는 공정, 게이트 절연막(30)을 형성하는 공정과 동일하므로, 그들의 설명을 생략한다.
이어서, 게이트 절연막(30) 위에 소스 메탈막(도시 생략)을 성막한다. 소스 메탈막은 스퍼터링법을 사용해서, 티타늄막, 알루미늄막, 티타늄막을 연속해서 성막한 적층 금속막을 포함하여 이루어진다.
이어서, 포토리소그래피법을 사용해서, 평면에서 보아 게이트 전극을 사이에 끼우도록 레지스트 패턴(도시 생략)을 형성한다. 레지스트 패턴을 마스크로 해서, 습식 에칭법에 의해, 소스 메탈막을 에칭한다.
이에 의해, 도 25의 (a)에 도시한 바와 같이, TFT(700)에서는, 평면에서 보아 게이트 전극(20)의 좌측 상면과 겹치고, 더욱 좌측의 게이트 절연막(30) 위까지 연장되는 소스 전극(760a)과, 평면에서 보아 게이트 전극(20)의 우측 상면과 겹치고, 더욱 우측의 게이트 절연막(30) 위까지 연장되는 드레인 전극(760b)이 형성된다. TFT(800)에서는, 평면에서 보아 게이트 전극(20)의 좌측부의 외측으로부터 더욱 좌측의 게이트 절연막(30) 위까지 연장되는 소스 전극(860a)과, 평면에서 보아 게이트 전극(20)의 우측부의 외측으로부터 더욱 우측의 게이트 절연막(30) 위까지 연장되는 드레인 전극(860b)이 형성된다.
플라즈마 CVD법을 사용해서, 소스 전극(760a, 860a) 및 드레인 전극(760b, 860b)을 포함하는 절연 기판(15) 전체를 덮도록 층간 절연층(750, 850)으로 되는 막 두께 40 ~ 400㎚인 산화 실리콘막(도시 생략)을 성막한다.
이어서, 산화 실리콘막 위에 형성한 레지스트 패턴(도시 생략)을 마스크로 해서, 건식 에칭법에 의해 산화 실리콘막을 에칭한다. 층간 절연층(750, 850)이 형성됨과 함께, TFT(700)를 구성하는 층간 절연층(750)에 컨택트 홀(755)이 뚫리고, TFT(800)를 구성하는 층간 절연층(850)에 컨택트 홀(855)이 뚫린다. 이에 의해, 도 25의 (b)에 도시한 바와 같이, TFT(700)의 컨택트 홀(755)은 게이트 전극(20)의 좌측 상면 및 우측 상면 위의 소스 전극(760a) 및 드레인 전극(760b)에 각각 도달한다. TFT(800)의 컨택트 홀(855)은 게이트 전극(20)의 좌측부보다도 외측의 소스 전극(860a) 및 우측부보다도 외측의 드레인 전극(860b)에 각각 도달한다.
소스 전극(760a, 860a)과 드레인 전극(760b, 760b)을 포함하는 절연 기판(15) 전체를 덮도록, DC 스퍼터링법을 사용해서 IGZO막(도시 생략)을 성막한다. 이어서, IGZO막 위에 레지스트 패턴(도시 생략)을 형성한다. 레지스트 패턴을 마스크로 해서 IGZO막을 건식 에칭하고, 채널층(740, 840)으로 되는 IGZO층을 형성한다. 이에 의해, 도 26에 도시한 바와 같이, 소스 전극(760a)과 드레인 전극(760b)에 의해 사이에 끼인 게이트 절연막(30) 위의 영역 및 소스 전극(860a)과 드레인 전극(860b)에 의해 사이에 끼인 층간 절연층(850) 위의 영역에, 각각 채널층(740, 840)으로 되는 IGZO층이 형성된다.
TFT(700)에서는, 채널층(740)의 일단부는, 좌측의 컨택트 홀(755) 내에서 소스 전극(760a)과 전기적으로 접속되고, 또한 컨택트 홀(755)의 좌측의 층간 절연층(750) 위까지 연장된다. 채널층(740)의 타단부는, 우측의 컨택트 홀(755) 내에서 드레인 전극(760b)과 전기적으로 접속되고, 또한 컨택트 홀(755)의 우측의 층간 절연층(750) 위까지 연장된다. 또한, TFT(800)에서는, 채널층(840)의 일단부는, 좌측의 컨택트 홀(855) 내에서 소스 전극(860a)과 전기적으로 접속되고, 또한 컨택트 홀(855)의 좌측의 층간 절연층(850) 위까지 연장된다. 채널층(840)의 타단부는, 우측의 컨택트 홀(855) 내에서 드레인 전극(860b)과 전기적으로 접속되고, 또한 컨택트 홀(855)의 우측의 층간 절연층(850) 위까지 연장된다.
도 27에 도시한 바와 같이, 플라즈마 CVD법을 사용해서, 절연 기판(15) 전체를 덮도록, 산화 실리콘막을 포함하여 이루어지는 패시베이션막(70)을 성막한다. 패시베이션막(70)을 성막하는 공정은, 제1 실시 형태의 경우와 동일하므로, 그 설명을 생략한다.
이어서, 온도 250 ~ 350℃의 대기 분위기 중에서, 어닐링을 0.5 ~ 2시간 행한다. 어닐링을 행함으로써, 소스 전극(760a) 및 드레인 전극(760b)의 근방의 채널층(740)에 저저항 영역(740b)이 형성되고, 소스 전극(860a) 및 드레인 전극(860b)의 근방의 채널층(840)에 저저항 영역(840b)이 형성된다. 그 결과, TFT(700)에서는, 2개의 저저항 영역(740b)의 사이에 끼인 채널층(740)의 중앙 및 채널폭 방향의 단부에 고저항 영역(740a)이 남는다. TFT(800)에서는, 2개의 저저항 영역(840b)의 사이에 끼인 채널층(840)의 중앙 및 채널폭 방향의 단부에 고저항 영역(840a)이 남는다. 이와 같이 해서, 고저항 영역(740a, 740a)은, 소스 전극(760a)과 드레인 전극(760b) 및 소스 전극(860a)과 드레인 전극(860b)에 의해 각각 사이에 끼인 채널 영역뿐만 아니라, 채널층(740)의 채널폭 방향의 단부 및 채널층(840)의 채널폭 방향의 단부에까지 퍼진다. 이에 의해, 채널폭 방향의 단부를 흐르는 오프 전류가 감소하므로, TFT(700, 800)의 오프 전류를 저감할 수 있다.
또한, 어닐링을 행함으로써, 패시베이션막(70)으로부터 채널층(740, 840)의 IGZO층에 산소가 공급된다. 이에 의해, 제1 실시 형태의 경우와 마찬가지로, IGZO층의 저항값이 높아짐과 함께, 게이트 전압 스트레스에 의한 임계값 전압의 시프트가 억제되므로, TFT(700, 800)의 신뢰성이 높아진다.
도 27에 도시한 바와 같이, 패시베이션막(70) 위에 형성한 감광성 수지막(80)에 컨택트 홀(90)을 뚫은 후에, 투명 금속막(도시 생략)을 성막하고, 컨택트 홀(90) 내에서 게이트 전극(20)과 소스 전극(760a)을 접속한다. 이들 공정은, 제1 실시 형태의 공정과 동일하다. 이 때문에, 도 27에 도시하는 구성 요건 중, 도 12에 도시하는 구성 요건과 동일한 구성 요건에, 동일한 참조 부호를 붙이고 그 설명을 생략한다. 이와 같이 해서, TFT(700), TFT(800), 보조 용량부, 컨택트부 및 교차부를 포함하는 액정 표시 장치가 형성된다.
<4.4 효과>
본 실시 형태의 효과는, 제1 실시 형태의 효과와 동일하므로, 설명을 생략한다.
<5. 변형예>
상기 제1 내지 제8 TFT에서는, 평면에서 보아, 소스 전극과 게이트 전극의 위치 관계와, 드레인 전극과 게이트 전극의 위치 관계는 동일한 것으로 하여 설명했다. 그러나, 이들은 달라도 된다. 따라서, 도 1의 (a) 및 도 1의 (b)에 도시하는 TFT(100)에 있어서, 소스 전극과 게이트 전극과의 위치 관계와, 드레인 전극과 게이트 전극의 위치 관계가 다른 경우를 변형예로서 설명한다.
도 28의 (a)는 제1 실시 형태에 나타내는 TFT(100)의 변형예인 TFT(900)의 구성을 도시하는 평면도이며, 도 28의 (b)는 도 28의 (a)에 도시하는 절단선 I-I를 따른 TFT(900)의 구성을 도시하는 단면도이다. 도 28의 (a) 및 도 28의 (b)에서 알 수 있듯이, 소스 전극(960a)과 게이트 전극(20)의 위치 관계는, TFT(200)의 소스 전극(260a)과 게이트 전극(20)의 위치 관계와 동일하다. 한편, 드레인 전극(960b)과 게이트 전극(20)의 위치 관계는, TFT(100)의 드레인 전극(160b)과 게이트 전극(20)의 위치 관계와 동일하다. 이에 의해, TFT(900)에서는, 평면에서 보아, 소스 전극(960a)은 게이트 전극(20)과 겹치지 않고, 드레인 전극(960b)만이 게이트 전극(20)과 겹친다. 이 때문에, TFT(900)의 기생 용량은 TFT(100)의 기생 용량의 약 절반이 된다. 이러한 변형예는, 다른 TFT에서도 마찬가지로 생각된다.
또한, 제1 내지 제4 실시 형태에서는, TFT를 액정 표시 장치의 화소부의 스위칭 소자 또는 구동 회로를 구성하는 TFT로서 사용하는 경우에 대해서 설명했다. 그러나, 액정 표시 장치에 한하지 않고, 유기 EL(Electro Luminescence) 표시 장치 등의 표시 장치에 대해서도 마찬가지로 적용할 수 있다.
본 발명은 액티브 매트릭스형 액정 표시 장치 등과 같은 표시 장치에 사용되는 박막 트랜지스터에 적합하며, 특히 그 화소 형성부에 형성되는 스위칭 소자 또는 화소 형성부를 구동하는 구동 회로의 트랜지스터에 적합하다.
20 : 게이트 전극
25 : 하부 전극
30 : 게이트 절연막
70 : 패시베이션막
90 : 컨택트 홀
91 : 접속 전극
100 ~ 900 : 박막 트랜지스터(TFT)
140 ~ 940 : 채널층(IGZO층)
140a ~ 940a : 고저항 영역
140b ~ 940b : 저저항 영역
160a ~ 960a : 소스 전극
160b ~ 960b : 드레인 전극
266, 466, 666, 866 : 상부 전극
350, 450 : 에칭 스토퍼층
355, 455, 755, 855 : 컨택트 홀
750, 850 : 층간 절연층

Claims (18)

  1. 절연 기판 위에 형성된 박막 트랜지스터로서,
    상기 절연 기판 위에 형성된 게이트 전극과,
    상기 게이트 전극을 덮도록 형성된 게이트 절연막과,
    상기 게이트 전극을 사이에 끼우도록, 소정의 거리를 두고 상기 게이트 절연막 위에 형성된 소스 전극 및 드레인 전극과,
    상기 소스 전극과 상기 드레인 전극에 의해 사이에 끼인 영역에 형성되어, 일단부 및 타단부가 상기 소스 전극 및 상기 드레인 전극과 각각 전기적으로 접속된 산화물 반도체층을 포함하여 이루어지는 채널층을 구비하고,
    상기 채널층은 상기 소스 전극 및 상기 드레인 전극보다도 넓은 폭을 갖고, 제1 저항값을 갖는 2개의 제1 영역과, 상기 2개의 제1 영역에 의해 사이에 끼어 있으며, 상기 제1 저항값보다도 높은 제2 저항값을 갖는 제2 영역을 포함하고,
    상기 제2 영역은 채널폭 방향의 단부에까지 퍼져 있는 것을 특징으로 하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 전극과 상기 드레인 전극은 평면에서 보아 상기 게이트 전극과 겹치도록 형성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 소스 전극과 상기 드레인 전극은 평면에서 보아 상기 게이트 전극과 겹치지 않도록 형성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 제1 영역은, 평면에서 보아 상기 게이트 전극과 겹치도록 형성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  5. 제2항 또는 제3항에 있어서,
    상기 소스 전극과 상기 드레인 전극 중 어느 한쪽은 평면에서 보아 상기 게이트 전극과 겹치도록 형성되어 있고, 다른 쪽은 평면에서 보아 상기 게이트 전극과 겹치지 않도록 형성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  6. 제2항 또는 제3항에 있어서,
    상기 소스 전극은 상기 채널층의 일단부를 덮도록 형성되어, 상기 드레인 전극은 상기 채널층의 타단부를 덮도록 형성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  7. 제2항 또는 제3항에 있어서,
    상기 소스 전극의 단부와 상기 드레인 전극의 단부에 의해 사이에 끼인 영역의 상기 채널층 위에, 상기 제2 영역을 덮도록 형성된 에칭 스토퍼층을 더 구비하고,
    상기 소스 전극 및 상기 드레인 전극은, 상기 에칭 스토퍼층에 형성된 컨택트 홀을 통해서 상기 채널층의 상기 2개의 제1 영역과 각각 전기적으로 접속되어 있는 것을 특징으로 하는 박막 트랜지스터.
  8. 제2항 또는 제3항에 있어서,
    상기 채널층의 일단부는 상기 소스 전극의 일단부를 덮어서 상기 소스 전극과 전기적으로 접속되고, 상기 채널층의 타단부는 상기 드레인 전극의 일단부를 덮어서 상기 드레인 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 박막 트랜지스터.
  9. 제2항 또는 제3항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 덮는 층간 절연층을 더 구비하고,
    상기 채널층의 일단부는 상기 소스 전극 위의 상기 층간 절연층에 뚫린 컨택트 홀을 통해서 상기 소스 전극과 전기적으로 접속되고, 상기 채널층의 타단부는 상기 드레인 전극 위의 상기 층간 절연층에 뚫린 컨택트 홀을 통해서 상기 드레인 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 박막 트랜지스터.
  10. 제1항에 있어서,
    오프 전류가 소정의 전류값보다도 작아지도록 정해진 복수의 채널 길이와 채널폭의 조합 데이터 중에서 원하는 채널 길이와 채널폭의 조합이 선택되는 것을 특징으로 하는 박막 트랜지스터.
  11. 제1항에 있어서,
    상기 채널층은 산화 인듐 갈륨 아연층을 포함하여 이루어지고, 상기 소스 전극 및 상기 드레인 전극은, 상기 산화 인듐 갈륨 아연층과 접하는 티타늄막을 갖고 있는 것을 특징으로 하는 박막 트랜지스터.
  12. 제1항에 있어서,
    상기 산화물 반도체층은 미결정 산화물 반도체층을 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터.
  13. 절연 기판 위에 형성된 박막 트랜지스터의 제조 방법으로서,
    절연 기판 위에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 위에, 산화물 반도체층을 포함하여 이루어지는 채널층을 형성하는 공정과,
    상기 게이트 절연막 위에, 소스 전극 및 드레인 전극을 각각 형성하는 공정과,
    상기 절연 기판을 덮는 패시베이션막을 형성한 후에, 제1 어닐링을 행하는 공정을 구비하고,
    상기 패시베이션막은 산화 실리콘막을 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 어닐링은 산소를 포함하는 분위기 중에서 250℃ 이상이며 350℃ 이하의 온도에서, 0.5시간 이상이며 2시간 이하의 어닐링인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  15. 제14항에 있어서,
    상기 채널층 위에, 산화 실리콘층을 포함하여 이루어지는 에칭 스토퍼층을 형성하는 공정과,
    상기 에칭 스토퍼층을 형성한 후에 제2 어닐링을 행하는 공정을 더 구비하고,
    상기 제2 어닐링은 산소를 포함하는 분위기 중에서 200℃ 이상이며 350℃ 이하의 온도에서, 0.5시간 이상이며 2시간 이하의 어닐링인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  16. 화상을 표시하는 액티브 매트릭스형의 표시 장치로서,
    제1항에 기재된 제1 박막 트랜지스터와,
    하부 전극과, 상부 전극과, 상기 하부 전극과 상기 상부 전극 사이에 형성된 절연막을 포함하는 보조 용량부와,
    상기 제1 박막 트랜지스터의 게이트 전극과 소스 전극 또는 드레인 전극 중 어느 하나가 교차하는 교차부와,
    상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 중 어느 하나가 접속 전극에 의해 전기적으로 접속된 컨택트부를 구비하고,
    상기 하부 전극은 상기 제1 박막 트랜지스터의 상기 게이트 전극의 형성 시에 형성된 전극이고,
    상기 상부 전극은 상기 제1 박막 트랜지스터의 상기 소스 전극 및 상기 드레인 전극의 형성 시에 형성된 전극이고,
    상기 절연막은 상기 제1 박막 트랜지스터의 게이트 절연막의 성막 시에 성막된 절연막인 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서,
    상기 제1 박막 트랜지스터는 제7항에 기재된 제2 박막 트랜지스터로서,
    상기 보조 용량부의 절연막은 상기 제2 박막 트랜지스터의 게이트 절연막의 성막 시에 성막된 제1 절연막을 포함하고,
    상기 교차부는 상기 제1 절연막과, 상기 제2 박막 트랜지스터의 에칭 스토퍼층의 성막 시에 성막된 제2 절연막을 포함하는 것을 특징으로 하는 표시 장치.
  18. 제16항에 있어서,
    상기 컨택트부에 있어서, 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 중 어느 하나를 전기적으로 접속하는 접속 전극은 투명 금속막을 포함하여 이루어지는 것을 특징으로 하는 표시 장치.
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