KR20130079393A - 유기 반도체막 및 그 제조 방법, 그리고 콘택트 프린트용 스탬프 - Google Patents

유기 반도체막 및 그 제조 방법, 그리고 콘택트 프린트용 스탬프 Download PDF

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KR20130079393A
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semiconductor film
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charge mobility
organic
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다카시 구시다
히로요시 나이토
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데이진 가부시키가이샤
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Abstract

제 1 의 본 발명의 유기 반도체막 (10) 은, 상대되는 2 개의 표면측 (11, 12) 의 전하 이동도의 비｛(전하 이동도가 큰 표면측의 전하 이동도)/(전하 이동도가 작은 표면측의 전하 이동도)｝의 값이 1 이상 10 미만이고, 또한 실리콘 웨이퍼 상에 스핀 코팅에 의해 제조한 동일한 두께 및 재료의 유기 반도체막에 대한 피크 높이를 기준으로 했을 때에, 상대 X 선 반사 피크 높이가 2.0 이상이다. 제 2 의 본 발명의 유기 반도체막 (10) 은, 상대되는 2 개의 표면측 (11, 12) 의 전하 이동도의 비｛(전하 이동도가 큰 표면측의 전하 이동도)/(전하 이동도가 작은 표면측의 전하 이동도)｝의 값이 2 이상이다.

Description

유기 반도체막 및 그 제조 방법, 그리고 콘택트 프린트용 스탬프{ORGANIC SEMICONDUCTOR FILM AND METHOD FOR MANUFACTURING THE SAME, AND STAMP FOR CONTACT PRINTING}
제 1 및 제 2 의 본 발명은, 신규한 유기 반도체막 및 그 제조 방법, 그리고 이와 같은 유기 반도체막을 갖는 유기 반도체 디바이스 및 전기 회로에 관한 것이다.
제 3 의 본 발명은, 신규한 콘택트 프린트용 스탬프, 특히 유기 반도체막의 제조에 사용되는 콘택트 프린트용 스탬프, 및 이와 같은 콘택트 프린트용 스탬프를 사용한 유기 반도체막의 제조 방법에 관한 것이다.
최근, 반도체막은, 박막 트랜지스터 (TFT) 로 대표되는 반도체 소자, 태양 전지 등의 다양한 용도에 사용되도록 되어 있다.
현재 주로 사용되고 있는 무기 반도체막, 특히 실리콘을 반도체 재료로서 사용하는 무기 반도체막은, 제조시에 화학 기상 성장 (CVD) 이나 스퍼터링 등의 진공 프로세스를 사용하는 점에서 제조 비용이 높다. 또, 무기 반도체막에서는, 프로세스 온도 면에서 고분자 필름 등의 위에 형성하기 어렵다. 또한, 무기 반도체막은, 장래적으로 실용화가 기대되는 경량이고 플렉시블한 소자나 RF-ID (Radio Frequency IDentification) 등의 저비용의 요구에 부응하기 어렵다.
상기와 같은 과제를 해결하기 위해서, 유기 반도체 재료로 만들어진 유기 반도체막을 사용하는 것이 제안되어 있다. 유기 반도체막의 제조에서 사용하는 진공 증착 장치나 도포 장치는, 무기 반도체막의 제조에서 사용되는 CVD 장치나 스퍼터링 장치와 비교하여 저렴하다. 또, 유기 반도체막의 제조에서는, 프로세스 온도가 낮기 때문에, 유기 반도체막을 고분자 필름이나 종이 등의 위에 형성할 수도 있다.
여기서, 유기 반도체막의 형성에 있어서는, 유기 반도체 재료를 함유하는 용액을 기재, 스탬프 등에 도포하고, 그리고 용매를 제거하는 용액법 (캐스트법, 스핀 코트법, 콘택트 프린트법과 같은 프린트법, 딥법 등), 및 유기 반도체 재료를 기재에 증착시키는 증착법이 알려져 있다. 이들 방법 중 용액법은 일반적으로, 제조 비용, 제조 속도 등에 관해서 바람직하다는 것이 알려져 있고, 따라서 여러가지 연구가 이루어지고 있다 (특허문헌 1∼3, 그리고 비특허문헌 1 및 2). 그러나, 용액법에 의해 질 높은 유기 반도체막을 안정적으로 얻는 것은 충분히 달성되지 않았다.
또한, 이동도가 크고, 게다가 온 오프비가 높은 전계 효과형 유기 트랜지스터를 제공하는 것을 목적으로 한, 유기 반도체층이 이동도가 상이한 적어도 2 개 이상의 영역을 갖는 전계 효과 트랜지스터가 제안되어 있다 (특허문헌 4). 그러나, 특허문헌 4 에 기재된 기술은, 유기 반도체층 중에 상이한 이동도의 영역을 형성함으로써 리크 전류를 저감시키고, 그것에 의해 온 오프비를 향상시키는 것이지만, 이동도에 관해서는 종래의 유기 반도체층보다 향상되는 것은 아닌 것으로 추찰된다.
일본 공개특허공보 2007-311377호 일본 공개특허공보 2009-212127호 일본 공개특허공보 2008-277728호 일본 공개특허공보 2005-32978호
Atsushi TAKAKUWA and Reiko AZUMI, "Influence of Solvents in Micropatterning of Semiconductors by Microcontact Printing and Application to Thin-Film Transistor Devices", Jpn.J.Appl.Phys., Vol.47, No.2, 2008, pp.1115-1118 Y.H.Kim etc., "Fabrication of Poly(3-hexylthiophene) Thin Film Transistors Using Microcontact Printing Technology" Proc.Int.Disp.Workshops, Vol.9, pp.255-258 (2002)
제 1 및 제 2 의 본 발명의 목적은, 신규한 유기 반도체막 및 그 제조 방법, 그리고 이와 같은 유기 반도체막을 갖는 유기 반도체 디바이스를 제공하는 것이다.
제 3 의 본 발명의 목적은, 신규한 콘택트 프린트용 스탬프, 특히 유기 반도체막의 제조에 사용되는 콘택트 프린트용 스탬프, 및 이와 같은 콘택트 프린트용 스탬프를 사용한 유기 반도체막의 제조 방법을 제공하는 것이다.
《제 1 의 본 발명》
본 건 발명자들은, 용액법에 의해 유기 반도체막을 제조할 때에, 기재 또는 제 1 스탬프 상에서 미건조의 유기 반도체막을 숙성시킴으로써, 기재 또는 제 1 스탬프에 접하고 있지 않은 면에 있어서 유기 반도체막의 전하 이동도가 개량되는 것, 및 이와 같은 기재 또는 제 1 스탬프의 표면 에너지가 작은 경우에는, 기재 또는 제 1 스탬프에 접하고 있는 면에 있어서도 유기 반도체막의 전하 이동도가 개량되는 것을 알아내어, 하기 제 1 의 본 발명의 신규 유기 반도체막 및 그 제조 방법, 그리고 유기 반도체 디바이스에 상도 (想到) 하였다.
〈1〉상대되는 2 개의 표면측의 전하 이동도의 비｛(전하 이동도가 큰 표면측의 전하 이동도)/(전하 이동도가 작은 표면측의 전하 이동도)｝의 값이 1 이상 10 미만이고, 또한 실리콘 웨이퍼 상에 스핀 코팅에 의해 제조한 동일한 두께 및 재료의 유기 반도체막에 대한 피크 높이를 기준으로 했을 때에, 상대 X 선 반사 피크 높이가 2.0 이상인 유기 반도체막.
〈2〉상기 전하 이동도의 비의 값이 5 이하인, 상기〈1〉항에 기재된 유기 반도체막.
〈3〉상기 유기 반도체막이 용액법에 의해 얻어진 것인, 상기〈1〉또는〈2〉항에 기재된 유기 반도체막.
〈4〉상기 유기 반도체막이 콘택트 프린트법에 의해 얻어진 것인, 상기〈1〉∼〈3〉항 중 어느 한 항에 기재된 유기 반도체막.
〈5〉상기 유기 반도체막의 전하 이동도가 큰 표면측의 전하 이동도가, 1.00×10-5 ㎠/(V·s) 이상인, 상기〈1〉∼〈4〉항 중 어느 한 항에 기재된 유기 반도체막.
〈6〉유기 반도체 재료가 용해 및/또는 분산되어 있는 유기 반도체 용액을 제공하는 단계,
상기 유기 반도체 용액을 기재 또는 제 1 스탬프 상에 적용하여, 미건조의 유기 반도체막을 얻는 단계,
상기 기재 또는 제 1 스탬프 상에 있어서 상기 미건조의 유기 반도체막을 숙성시키는 단계,
를 포함하고, 또한 상기 기재 또는 제 1 스탬프 표면의 물에 대한 접촉각이 100°이상인 유기 반도체막의 제조 방법.
〈7〉상기 숙성을, 상기 미건조의 유기 반도체막을 10 초 이상에 걸쳐 유지함으로써 실시하는, 상기〈6〉항에 기재된 방법.
〈8〉상기 숙성을, 상기 미건조의 유기 반도체막을 50 ℃ 미만의 분위기로 유지함으로써 실시하는, 상기〈6〉또는〈7〉항에 기재된 방법.
〈9〉상기 제 1 스탬프 상에 있어서 숙성시킨 유기 반도체층을 전사하는 단계를 추가로 포함하는, 상기〈6〉∼〈8〉항 중 어느 한 항에 기재된 방법.
〈10〉상기 기재 또는 제 1 스탬프 상에 있어서 숙성시킨 유기 반도체층을, 건조 및/또는 소성시키는 단계를 추가로 포함하는, 상기〈6〉∼〈9〉항 중 어느 한 항에 기재된 방법.
〈11〉상기 기재 또는 제 1 스탬프 표면의 물에 대한 접촉각이 105°이상인, 상기〈6〉∼〈10〉항 중 어느 한 항에 기재된 방법.
〈12〉상기〈1〉∼〈5〉항 중 어느 한 항에 기재된 유기 반도체막을 갖는, 유기 반도체 디바이스.
〈13〉 박막 트랜지스터인, 상기〈12〉항에 기재된 유기 반도체 디바이스.
〈14〉상기 유기 반도체막이 콘택트 프린트법에 의해 얻어진 것이고, 또한 상기 유기 반도체 디바이스가, 보텀 게이트·보텀 콘택트형 또는 탑 게이트·보텀 콘택트형의 박막 트랜지스터인, 상기〈13〉항에 기재된 유기 반도체 디바이스.
《제 2 의 본 발명》
본건 발명자들은, 용액법에 의해 유기 반도체막을 제조할 때에, 기재 또는 제 1 스탬프 상에서 미건조의 유기 반도체막을 숙성시킴으로써, 기재 또는 제 1 스탬프에 접하고 있지 않은 면에 있어서 유기 반도체막의 전하 이동도가 개량되는 것을 알아내어, 하기 제 2 의 본 발명의 신규 유기 반도체막 및 그 제조 방법, 그리고 유기 반도체 디바이스에 상도하였다.
〈15〉상대되는 2 개의 표면측의 전하 이동도의 비｛(전하 이동도가 큰 표면측의 전하 이동도)/(전하 이동도가 작은 표면측의 전하 이동도)｝의 값이 2 이상인 유기 반도체막.
〈16〉전하 이동도의 비의 값이 10 이상인, 상기〈15〉항에 기재된 유기 반도체막.
〈17〉상기 전하 이동도의 비의 값이 150 이하인, 상기〈15〉또는〈16〉항에 기재된 유기 반도체막.
〈18〉상기 유기 반도체막이 용액법에 의해 얻어진 것인, 상기〈15〉∼〈17〉항 중 어느 한 항에 기재된 유기 반도체막.
〈19〉상기 유기 반도체막이 콘택트 프린트법에 의해 얻어진 것인, 상기〈15〉∼〈18〉항 중 어느 한 항에 기재된 유기 반도체막.
〈20〉상기 유기 반도체막의 전하 이동도가 큰 표면측의 전하 이동도가, 1.00×10-5 ㎠/(V·s) 이상인, 상기〈15〉∼〈19〉항 중 어느 한 항에 기재된 유기 반도체막.
〈21〉실리콘 웨이퍼 상에 스핀 코팅에 의해 제조한 동일한 두께 및 재료의 유기 반도체막에 대한 피크 높이를 기준으로 했을 때에, 상대 X 선 반사 피크 높이가 1.3 이상인, 상기〈15〉∼〈20〉항 중 어느 한 항에 기재된 유기 반도체막.
〈22〉상대되는 상기 2 개의 표면 사이에서, 상기 유기 반도체막을 구성하는 유기 반도체 재료의 결정 배향의 정도가 서서히 변화되고 있는, 상기〈15〉∼〈21〉항 중 어느 한 항에 기재된 유기 반도체막.
〈23〉유기 반도체 재료가 용해 및/또는 분산되어 있는 유기 반도체 용액을 제공하는 단계,
상기 유기 반도체 용액을 기재 또는 제 1 스탬프 상에 적용하여, 미건조의 유기 반도체막을 얻는 단계,
상기 기재 또는 제 1 스탬프 상에 있어서 상기 미건조의 유기 반도체막을 숙성시키는 단계를 포함하는, 유기 반도체막의 제조 방법.
〈24〉상기 숙성을, 상기 미건조의 유기 반도체막을 10 초 이상에 걸쳐 유지함으로써 실시하는, 상기〈23〉항에 기재된 방법.
〈25〉상기 숙성을, 상기 미건조의 유기 반도체막을 50 ℃ 미만의 분위기로 유지함으로써 실시하는, 상기〈23〉또는〈24〉항에 기재된 방법.
〈26〉상기 제 1 스탬프 상에 있어서 숙성시킨 유기 반도체층을 전사하는 단계를 추가로 포함하는, 상기〈23〉∼〈25〉항 중 어느 한 항에 기재된 방법.
〈27〉상기 기재 또는 제 1 스탬프 상에 있어서 숙성시킨 유기 반도체층을, 건조 및/또는 소성시키는 단계를 추가로 포함하는, 상기〈23〉∼〈26〉항 중 어느 한 항에 기재된 방법.
〈28〉상기 기재 또는 제 1 스탬프 표면의 물에 대한 접촉각이 40°이상인, 상기〈23〉∼〈27〉항 중 어느 한 항에 기재된 방법.
〈29〉상기〈15〉∼〈22〉항 중 어느 한 항에 기재된 유기 반도체막을 갖는, 유기 반도체 디바이스.
〈30〉박막 트랜지스터인, 상기〈29〉항에 기재된 유기 반도체 디바이스.
〈31〉상기 유기 반도체막이 콘택트 프린트법에 의해 얻어진 것이고, 또한 상기 유기 반도체 디바이스가, 보텀 게이트·보텀 콘택트형 또는 탑 게이트·보텀 콘택트형의 박막 트랜지스터인, 상기〈30〉항에 기재된 유기 반도체 디바이스.
〈32〉회로 기재의 일방의 면 상에 상기〈30〉또는〈31〉항에 기재된 박막 트랜지스터를 2 개 이상 갖는 전기 회로로서,
상기 박막 트랜지스터 중의 적어도 하나에 있어서, 상기 유기 반도체막의 전하 이동도가 큰 표면측이, 상기 회로 기재를 마주보도록 하여, 상기 유기 반도체막이 배치되어 있고, 또한 이 표면측이, 상기 박막 트랜지스터에 있어서 활성면으로 되어 있고, 또한
상기 박막 트랜지스터 중의 적어도 다른 하나에 있어서, 상기 유기 반도체막의 전하 이동도가 큰 표면측이, 상기 회로 기재의 반대측을 향하도록 하여, 상기 유기 반도체막이 배치되어 있고, 또한 이 표면측이, 상기 박막 트랜지스터에 있어서 활성면으로 되어 있는, 전기 회로.
본건 발명자들은, 저표면 에너지의 전사부, 및 이 전사부 주위의 고표면 에너지의 둘레 가장자리부를 갖는 콘택트 프린트용 스탬프를 사용함으로써, 얻어지는 유기 반도체막의 전하 이동도가 개량되는 것을 알아내어, 하기 제 3 의 본 발명의 신규한 콘택트 프린트용 스탬프, 및 이와 같은 콘택트 프린트용 스탬프를 사용하는 유기 반도체막의 제조 방법에 상도하였다.
〈33〉전사되는 유기 반도체막을 유지하기 위한 전사부, 및 상기 전사부 주위의 둘레 가장자리부를 갖고, 또한 상기 전사부의 물에 대한 접촉각이, 상기 둘레 가장자리부의 물에 대한 접촉각보다 20°이상 큰, 콘택트 프린트용 스탬프.
〈34〉상기 전사부의 물에 대한 접촉각이 40°이상인, 상기〈33〉항에 기재된 스탬프.
〈35〉상기 전사부와 상기 둘레 가장자리부가 동일 평면 상에 있는, 상기〈33〉또는〈34〉항에 기재된 스탬프.
〈36〉상기 전사부가, 상기 둘레 가장자리부에 대해 오목부가 되어 있는, 상기〈33〉∼〈35〉항 중 어느 한 항에 기재된 스탬프.
〈37〉상기 전사부의 크기가, 0.01 μ㎡∼1,000,000 μ㎡ 인, 상기〈33〉∼〈36〉항 중 어느 한 항에 기재된 스탬프.
〈38〉용매와 상기 용매 중에 용해 및/또는 분산되어 있는 유기 반도체 재료를 함유하는 유기 반도체 용액을 제공하는 단계, 그리고
유기 반도체 용액을, 상기〈33〉∼〈37〉항 중 어느 한 항에 기재된 스탬프의 상기 전사부에 적용하여, 유기 반도체막을 얻는 단계를 포함하는, 유기 반도체막의 제조 방법.
제 1 의 본 발명의 신규한 유기 반도체막에 의하면, 기재 또는 제 1 스탬프에 접하고 있지 않은 면 및 기재 또는 제 1 스탬프에 접하고 있는 면의 양방에 있어서, 큰 전하 이동도를 제공할 수 있다.
제 2 의 본 발명의 신규한 유기 반도체막에 의하면, 전하 이동도가 큰 면을 활성면으로서 사용함으로써, 큰 전하 이동도를 제공할 수 있다.
제 3 의 본 발명의 신규한 콘택트 프린트용 스탬프에 의하면, 개량된 반도체 특성을 갖는 유기 반도체막, 예를 들어 제 1 및 제 2 의 본 발명의 유기 반도체막을 제조할 수 있다.
도 1 은, 제 1 및 제 2 의 본 발명의 유기 반도체막을 설명하는 도면이다.
도 2 는, 제 1 및 제 2 의 본 발명의 유기 반도체막의 제조 방법을 설명하는 도면이다.
도 3 은, 종래의 유기 반도체막의 제조 방법을 설명하는 도면이다.
도 4 는, 제 1 및 제 2 의 본 발명의 박막 트랜지스터를 설명하는 도면이다.
도 5 는, 전사부-둘레 가장자리부 구조를 갖는 제 3 의 본 발명의 스탬프를 설명하는 도면이다.
도 6 은, 전사부-둘레 가장자리부 구조를 갖는 제 3 의 본 발명의 스탬프의 측면 단면도이다.
《제 1 의 본 발명의 유기 반도체막》
제 1 의 본 발명의 유기 반도체막에서는, 상대되는 2 개의 표면측의 전하 이동도의 비｛(전하 이동도가 큰 표면측의 전하 이동도)/(전하 이동도가 작은 표면측의 전하 이동도)｝의 값이 1 이상 10 미만이고, 또한 실리콘 웨이퍼 상에 스핀 코팅에 의해 제조한 동일한 두께 및 재료의 유기 반도체막에 대한 피크 높이를 기준으로 했을 때에, 상대 X 선 반사 피크 높이가 2.0 이상이다. 이 전하 이동도의 비의 값은 예를 들어, 7 이하, 5 이하, 또는 3 이하여도 된다. 즉, 도 1 에서 나타내고 있는 바와 같이, 제 1 의 본 발명의 유기 반도체막 (10) 에서는, 기재 (15) 에 접하고 있는 면측 (11) 의 전하 이동도와 그 반대면측 (12) 의 전하 이동도의 차가 비교적 작다. 또한, 이 전하 이동도는, 직접 측정할 뿐만 아니라, 유기 반도체막의 표면의 배향, 결정화도 등으로부터 평가할 수도 있다.
제 1 의 본 발명의 유기 반도체막에 의하면, 어느 면을 활성면으로서 사용한 경우에도, 큰 전하 이동도를 제공할 수 있다.
제 1 의 본 발명의 유기 반도체막에서는, 실리콘 웨이퍼 상에 스핀 코팅에 의해 제조한 동일한 두께 및 재료의 유기 반도체막에 대한 피크 높이를 기준으로 했을 때에, 상대 X 선 반사 피크 높이가, 2.0 이상, 2.2 이상, 2.4 이상, 또는 2.5 이상이다. 여기서, 이 상대 X 선 반사 피크 높이의 값이 큰 것은, 유기 반도체막의 전체 두께에 걸친 결정화의 정도가 큰 것을 의미하고 있다.
제 1 의 본 발명의 유기 반도체막에서는, 양방의 표면의 전하 이동도가 예를 들어, 1.00×10-5 ㎠/(V·s) 이상, 1.00×10-4 ㎠/(V·s) 이상, 또는 1.00×10-3 ㎠/(V·s) 이상이어도 된다. 여기서, 본 발명에 관해서 전하 이동도｛㎠/(V·s)｝는, 유기 반도체막의 표면에 있어서의 전하 이동도이고, 정공 또는 전자인 전하의 이동 용이함을 나타내고 있다.
제 1 의 본 발명의 유기 반도체막은 임의의 두께를 가질 수 있고, 예를 들어 1 ㎚∼1 ㎛, 또는 10 ㎚∼500 ㎚ 의 두께를 가질 수 있다.
제 1 의 본 발명의 유기 반도체막에서는, 유기 반도체막은 임의의 유기 반도체 재료로 구성되어 있어도 된다. 이와 같은 유기 반도체 재료로는, 예를 들어, 펜타센계, 티오펜계, 페릴렌계, 플러렌계 재료와 같은 저분자계의 유기 반도체 분자, 폴리알킬티오펜, 폴리페닐렌비닐렌, 폴리플루오렌-티오펜 코폴리머 등과 같은 고분자계의 유기 반도체 분자를 들 수 있다.
제 1 의 본 발명의 유기 반도체막은 그 제조 방법에 따라 한정되는 것은 아니고, 따라서 예를 들어 분자선 증착법 (MBE 법), 진공 증착법, 화학 증착법, 용액법 등에 의해 얻은 것이어도 된다.
단, 제 1 의 본 발명의 유기 반도체막은, 용액법, 즉 예를 들어 캐스트법, 스핀 코트법, 콘택트 프린트법과 같은 프린트법, 딥법 등으로 제조하는 것이, 생산성 등에 관해서 바람직한 경우가 있다. 본 발명의 유기 반도체막이 용액법에 의해 얻어진 막인 경우, 유기 반도체막 중에 잔류하는 미량의 용매의 존재, 막의 형상 및 물성 등에 의해, 다른 방법에 의해 만들어진 것과 구별할 수 있다. 본 발명의 유기 반도체막은 예를 들어, 본 발명의 방법을 이용하여 얻을 수 있다.
《제 2 의 본 발명의 유기 반도체막》
제 2 의 본 발명의 유기 반도체막에서는, 상대되는 2 개의 표면측의 전하 이동도의 비｛(전하 이동도가 큰 표면측의 전하 이동도)/(전하 이동도가 작은 표면측의 전하 이동도)｝의 값이 2 이상, 10 이상, 20 이상, 50 이상, 80 이상, 또는 100 이상이다. 또, 이 비의 값은 예를 들어, 150 이하, 130 이하, 100 이하, 또는 80 이하여도 된다. 즉, 도 1 에서 나타내고 있는 바와 같이, 본 발명의 유기 반도체막 (10) 에서는, 기재 (15) 에 접하고 있는 면측 (11) 의 전하 이동도와 그 반대면측 (12) 의 전하 이동도의 차가 비교적 크다. 또한, 이 전하 이동도는, 직접 측정할 뿐만 아니라, 유기 반도체막의 표면의 배향, 결정화도 등으로부터 평가할 수도 있다.
제 2 의 본 발명의 유기 반도체막에 의하면, 전하 이동도가 큰 면을 활성면으로서 사용함으로써, 큰 전하 이동도를 제공할 수 있다.
제 2 의 본 발명의 유기 반도체막에서는, 실리콘 웨이퍼 상에 스핀 코팅에 의해 제조한 동일한 두께 및 재료의 유기 반도체막에 대한 피크 높이를 기준으로 했을 때에, 상대 X 선 반사 피크 높이가, 1.3 이상, 1.5 이상, 1.6 이상, 1.7 이상, 또는 1.8 이상, 또는 1.9 이상이어도 된다. 여기서, 이 상대 X 선 반사 피크 높이의 값이 큰 것은, 유기 반도체막의 전체 두께에 걸친 결정화의 정도가 큰 것을 의미하고 있다.
제 2 의 본 발명의 유기 반도체막의 전하 이동도가 큰 표면측의 전하 이동도에 대해서는, 제 1 의 본 발명의 유기 반도체막에 대한 기재를 참조할 수 있다. 또, 제 2 의 본 발명의 유기 반도체막의 두께, 유기 반도체 재료, 제조 방법에 대해서는, 제 1 의 본 발명의 유기 반도체막에 대한 기재를 참조할 수 있다.
또한, 제 2 의 본 발명의 유기 반도체막은, 상대되는 2 개의 표면측의 전하 이동도의 비가 큰 유기 반도체막, 즉 상대되는 2 개의 표면측의 전기적 특성이 상이한 유기 반도체막임에도 불구하고, 막의 두께 방향에 대해 불연속면을 갖지 않을 수 있다. 즉, 제 2 의 본 발명의 유기 반도체막은, 상대되는 2 개의 표면 사이에서, 유기 반도체막을 구성하는 유기 반도체 재료의 결정 배향의 정도가 서서히 변화되어 있어도 된다. 이것에 의하면, 상대되는 2 개의 표면의 사이에서 유기 반도체 재료의 결정 배향의 정도가 불연속으로 변화되는 것에 의한 문제를 방지할 수 있다. 이와 같은 유기 반도체막은 예를 들어, 제 2 의 본 발명의 방법에 의해 한 번에 막을 형성하여 얻을 수 있다. 이에 반해, 특허문헌 4 에서와 같이 상대되는 2 개의 표면의 제조 조건을 변경시켜, 상대되는 2 개의 표면측의 전하 이동도를 상이하게 하는 경우, 제조 조건의 변경의 전후에서, 반도체막의 특성이 불연속적으로 될 것으로 생각된다.
《유기 반도체막을 제조하는 제 1 의 본 발명의 방법》
유기 반도체막을 제조하는 제 1 의 본 발명의 방법은, 유기 반도체 재료가 용해 및/또는 분산되어 있는 유기 반도체 용액을 제공하는 단계, 유기 반도체 용액을 기재 또는 제 1 스탬프 상에 적용하여, 미건조의 유기 반도체막을 얻는 단계, 및 기재 또는 제 1 스탬프 상에 있어서 미건조의 유기 반도체막을 숙성시키는 단계를 포함한다. 여기서, 유기 반도체 용액을 적용하는 기재 또는 제 1 스탬프 표면의 물에 대한 접촉각은, 100°이상 또는 105°이상이다.
유기 반도체막을 제조하는 제 1 의 본 발명의 방법에 의하면, 제 1 의 본 발명의 유기 반도체막, 즉 상대되는 2 개의 표면측의 전하 이동도가 모두 큰 유기 반도체막을 제조할 수 있다.
구체적으로는, 유기 반도체막을 제조하는 제 1 의 본 발명의 방법에 의하면, 도 2 로 나타내는 바와 같이, 미건조의 유기 반도체막 (10) 을 기재 또는 제 1 스탬프 (15) 상에서 숙성시킴으로써, 기재 또는 제 1 스탬프에 접하고 있지 않은 면측 (12), 즉 주위 분위기에 노출되어 있는 면측 (12) 에 있어서, 미건조의 유기 반도체막 중의 유기 반도체 재료를, 그 결정성, 자체 조직화성 등에 의해 재배열시킬 수 있다.
보다 구체적으로는, 기재 또는 제 1 스탬프 (15) 에 접하고 있지 않은 면측 (12) 에서는, 미건조의 유기 반도체막 중의 유기 반도체 재료는, 기재 또는 제 1 스탬프 (15) 의 표면의 영향을 받기 어렵고, 따라서 유기 반도체 재료 자체의 결정성 등에 의해 재배열할 수 있다.
또, 이 숙성 동안에는, 기재 또는 제 1 스탬프 (15) 에 접하고 있는 면측 (11) 에서는, 기재 또는 제 1 스탬프 (15) 의 표면의 물에 대한 접촉각이 작은 것, 즉 기재 또는 제 1 스탬프 (15) 의 표면의 표면 에너지가 작은 것에 의해, 미건조의 유기 반도체막 (10) 중의 유기 반도체 재료는, 이 기재 또는 제 1 스탬프 (15) 의 표면에 접하고 있음에도 불구하고, 기재 또는 제 1 스탬프 (15) 의 표면의 영향을 받기 어렵고, 따라서 유기 반도체 재료 자체의 결정성 등에 의해 재배열할 수 있다.
즉, 제 1 의 본 발명의 방법에서는, 상대되는 2 개의 표면측 (11, 12) 중 어느 것에 있어서도, 유기 반도체 재료 자체의 결정성 등에 의해 재배열할 수 있고, 따라서 이들 표면측 (11, 12) 중 어느 것에 있어서도 전하 이동도가 작고, 또한 전체 두께에 걸친 결정화의 정도가 큰 유기 반도체막이 얻어진다.
이에 대하여, 유기 반도체막을 제조하는 종래의 방법에서는, 도 3 으로 나타내는 바와 같이, 유기 반도체 용액을 기재 또는 제 1 스탬프 (15) 상에 적용 후 곧바로, 유기 반도체 용액을 건조시키고 있으므로, 기재 또는 제 1 스탬프 (15) 에 접하고 있는 면측 (21) 뿐만이 아니라, 기재 또는 제 1 스탬프 (15) 에 접하고 있지 않은 면측 (22) 에 있어서도, 유기 반도체 재료가 재배열되는 것이 곤란해진다. 따라서, 종래의 방법에서는, 상대되는 2 개의 표면측 (21, 22) 의 전하 이동도의 차가 작지만, 전체 두께에 걸친 결정화의 정도가 작은 유기 반도체막이 얻어지고 있었다.
《유기 반도체 막을 제조하는 제 2 의 본 발명의 방법》
유기 반도체막을 제조하는 제 2 의 본 발명의 방법은, 유기 반도체 재료가 용해 및/또는 분산되어 있는 유기 반도체 용액을 제공하는 단계, 유기 반도체 용액을 기재 또는 제 1 스탬프 상에 적용하여, 미건조의 유기 반도체막을 얻는 단계, 및 기재 또는 제 1 스탬프 상에 있어서 미건조의 유기 반도체막을 숙성시키는 단계를 포함한다.
유기 반도체막을 제조하는 제 2 의 본 발명의 방법에 의하면, 제 2 의 본 발명의 유기 반도체막, 즉 상대되는 2 개의 표면측의 전하 이동도의 차가 큰 유기 반도체막을 제조할 수 있다.
구체적으로는, 유기 반도체막을 제조하는 제 2 의 본 발명의 방법에 의하면, 도 2 로 나타내는 바와 같이, 미건조의 유기 반도체막 (10) 을 기재 또는 제 1 스탬프 (15) 상에서 숙성시킴으로써, 기재 또는 제 1 스탬프에 접하고 있지 않은 면측 (12), 즉 주위 분위기에 노출되어 있는 면측 (12) 에 있어서, 미건조의 유기 반도체막 중의 유기 반도체 재료를 그 결정성, 자기 조직화성 등에 의해 재배열시킬 수 있다.
보다 구체적으로는, 이 숙성 동안에는, 기재 또는 제 1 스탬프 (15) 에 접하고 있는 면측 (11) 에서는, 미건조의 유기 반도체막 (10) 중의 유기 반도체 재료는, 기재 또는 제 1 스탬프 (15) 의 표면의 영향, 특히 기재 또는 제 1 스탬프 (15) 의 표면에 대한 친화성에 의해, 재배열이 제한을 받는 경우가 있다. 이에 대하여, 기재 또는 제 1 스탬프 (15) 에 접하고 있지 않은 면측 (12) 에서는, 미건조의 유기 반도체막 중의 유기 반도체 재료는, 기재 또는 제 1 스탬프 (15) 의 표면의 영향을 받기 어렵고, 따라서 유기 반도체 재료 자체의 결정성 등에 의해 재배열할 수 있다. 즉, 제 2 의 본 발명의 방법에서는, 상대되는 2 개의 표면측 (11, 12) 의 전하 이동도의 차가 큰 유기 반도체막이 얻어진다.
이에 대하여, 유기 반도체막을 제조하는 종래의 방법에서는, 도 3 으로 나타내는 바와 같이, 유기 반도체 용액을 기재 또는 제 1 스탬프 (15) 상에 적용 후 곧바로, 유기 반도체 용액을 건조시키고 있으므로, 기재 또는 제 1 스탬프 (15) 에 접하고 있는 면측 (21) 뿐만 아니라, 기재 또는 제 1 스탬프 (15) 에 접하고 있지 않은 면측 (22) 에 있어서도, 유기 반도체 재료를 재배열할 수 없다. 따라서, 종래의 방법에서는, 상대되는 2 개의 표면측 (21, 22) 의 전하 이동도의 차이가 작은 유기 반도체막이 얻어지고 있었다.
《유기 반도체막을 제조하는 제 1 및 제 2 의 방법-유기 반도체 재료 및 용매》
본 발명의 방법에서 사용되는 유기 반도체 재료에 대해서는, 본 발명의 유기 반도체막에 관한 기재를 참조할 수 있다.
본 발명의 방법에서 사용되는 유기 반도체 용액에 함유되어 있는 용매는, 유기 반도체 재료를 용해 및/또는 분산시킬 수 있는 임의의 용매여도 된다. 이와 같은 용매로는, 톨루엔, 자일렌, 테트라인, 데카린, 클로로포름, 모노클로로벤젠, 디클로로벤젠, 트리클로로벤젠, 및 그들의 조합 등을 들 수 있다.
《유기 반도체막을 제조하는 제 1 및 제 2 의 방법-기재 및 제 1 스탬프》
제 1 및 제 2 의 본 발명의 방법에서 유기 반도체 용액을 적용하는 기재는, 유기 반도체막을 그 위에 배치하는 것을 의도하는 임의의 기재여도 된다. 따라서, 예를 들어 이와 같은 기재로는, 실리콘 웨이퍼, 유리와 같은 무기 재료, 폴리머 필름과 같은 유기 재료를 들 수 있다.
또, 본 발명의 방법에서 유기 반도체 용액을 적용하는 제 1 스탬프는, 유기 반도체막을 그 위에서 형성하고, 그리고 그곳으로부터 유기 반도체막을, 기재 등에 전사할 수 있는 임의의 스탬프, 즉 유기 반도체막을 형성하기 위한 콘택트 프린트용 스탬프여도 된다. 이와 같은 제 1 스탬프는, 예를 들어 폴리실록산 등으로 만들 수 있다. 또, 이 제 1 스탬프는 예를 들어, 하기에 나타내는 전사부-둘레 가장자리부 구조를 갖는 제 3 의 본 발명의 스탬프여도 된다.
제 1 의 본 발명의 방법에 있어서 유기 반도체 용액을 적용하는 기재 또는 제 1 스탬프는, 물에 대한 접촉각이 비교적 큰 표면, 즉 예를 들어 물에 대한 접촉각이, 100°이상 또는 105°이상인 표면을 가지고 있다. 또, 제 2 의 본 발명의 방법에 있어서 유기 반도체 용액을 적용하는 기재 또는 제 1 스탬프는, 물에 대한 접촉각이 비교적 큰 표면, 즉 예를 들어 물에 대한 접촉각이, 40°이상, 50°이상, 60°이상, 70°이상, 80°이상, 90°이상, 100°이상, 또는 105°이상인 표면을 가지고 있어도 된다. 이와 같이, 기재 표면의 물에 대한 접촉각이 비교적 큰 것은, 이 표면이 비교적 소액성 (疎液性) 인 것, 즉 이 표면의 표면 에너지가 비교적 작은 것을 의미하고 있다.
또한, 본 발명에 관해서, 물에 대한 접촉각은, 25 ℃ 에 있어서, 접촉각을 측정하는 표면 상에 50 ㎕ 의 물을 적하하고, 적하된 액적의 형상을 측면에서 관찰하여, 액적과 표면이 이루는 각도를 계측함으로써 결정할 수 있다.
이와 같이, 본 발명의 방법에 있어서 유기 반도체 용액을 적용하는 기재 또는 제 1 스탬프가, 저표면 에너지 표면을 갖는 경우, 미건조의 유기 반도체막 중의 유기 반도체 재료는, 기재 또는 제 1 스탬프에 접하고 있는 면에 있어서도, 기재 또는 제 1 스탬프 표면의 영향을 받기 어렵고, 따라서 유기 반도체 재료 자체의 결정성 등에 의해 재배열할 수 있다.
물에 대한 접촉각이 비교적 큰 표면을 갖는 기재 또는 제 1 스탬프는 예를 들어, 기재 또는 제 1 스탬프의 표면을 소액성 재료로 처리함으로써 얻을 수 있다. 이와 같은 소액성 재료로는, 예를 들어, 실란, 실라잔, 불소 화합물, 폴리이미드, 폴리에스테르, 폴리에틸렌, 폴리페닐렌술파이드, 폴리파라자일렌, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리디메틸실록산, 및 그들의 조합을 들 수 있다.
《유기 반도체막을 제조하는 제 1 및 제 2 의 본 발명의 방법-적용》
유기 반도체막을 제조하는 제 1 및 제 2 의 본 발명의 방법에 있어서, 유기 반도체 용액을 기재 또는 제 1 스탬프에 적용하기 위해서는, 캐스팅법, 스핀 코트법, 딥핑법 등의 임의의 방법을 이용할 수 있다.
《유기 반도체막을 제조하는 제 1 및 제 2 의 본 발명의 방법-숙성》
유기 반도체막을 제조하는 제 1 및 제 2 의 본 발명의 방법에 있어서의 숙성은 예를 들어, 미건조의 유기 반도체막을, 10 초 이상, 30 초 이상, 1 분 이상, 3 분 이상, 5 분 이상, 또는 7 분 이상에 걸쳐 유지하여 실시할 수 있다. 본 발명의 방법에 있어서의 숙성은 예를 들어, 미건조의 유기 반도체막을 건조 및/또는 소성하기 전에, 소정의 기간에 걸쳐 미건조의 상태로 유지하여 실시할 수 있다.
또, 이 본 발명의 방법에 있어서의 숙성은 예를 들어, 미건조의 유기 반도체막을 50 ℃ 미만, 40 ℃ 미만, 또는 30 ℃ 미만의 분위기로 유지함으로써 실시할 수 있다. 여기서, 비교적 낮은 온도에서 미건조의 유기 반도체막의 숙성을 실시하는 것은, 유기 반도체막의 건조를 억제하고, 따라서 기재 또는 제 1 스탬프에 접하고 있지 않은 면에 있어서의 유기 반도체 재료의 재배열을 촉진하기 위해서 바람직한 경우가 있다.
단, 숙성을 위해서 필요한 시간, 온도 등의 조건은, 사용하는 유기 반도체 재료, 용매, 기재 또는 제 1 스탬프 등에 의존하고, 당업자이면, 본 명세서의 기재에 따라 이들 조건을 결정할 수 있다.
또한, 유기 반도체막을 제조하는 본 발명의 방법에 있어서, 「미건조의 유기 반도체막」은, 유기 반도체막 중의 유기 반도체 재료가 유기 반도체 재료 자체의 결정성 등에 의해 재배열할 수 있을 정도로, 유기 반도체막이 용매를 함유하고 있는 것을 의미하고 있다.
《유기 반도체막을 제조하는 제 1 및 제 2 의 본 발명의 방법-건조》
유기 반도체막을 제조하는 제 1 및 제 2 의 본 발명의 방법은 임의로, 기재 또는 제 1 스탬프 상에 있어서 숙성시킨 유기 반도체층을 건조 및/또는 소성시키는 단계를 추가로 포함할 수 있다. 이 건조 및 소성은, 숙성시킨 유기 반도체층을, 40 ℃ 초과, 50 ℃ 초과, 70 ℃ 초과, 100 ℃ 초과의 분위기에 노출시킴으로써 실시할 수 있다. 또 이 건조는, 감압에 의해 유기 반도체 용액으로부터 용매를 제거하여 실시할 수도 있다.
《유기 반도체막을 제조하는 제 1 및 제 2 의 본 발명의 방법-전사》
유기 반도체막을 제조하는 본 발명의 방법에 있어서 유기 반도체 용액을 제 1 스탬프 상에 적용하여 숙성시키는 경우, 본 발명의 방법은, 제 1 스탬프 상에 있어서 숙성시킨 유기 반도체층을 전사하는 단계, 예를 들어 기재 또는 제 2 스탬프에 전사하는 단계를 추가로 포함할 수 있다.
즉 예를 들어 이 경우, 제 1 스탬프 상에서 형성한 유기 반도체막을, 실리콘 웨이퍼, 폴리머 필름 등의 기재 상에 직접 전사할 수 있다. 또, 이 경우, 제 1 스탬프 상에서 형성된 유기 반도체막을, 제 2 스탬프에 전사하고, 그리고 이 제 2 스탬프로부터 기재에 전사할 수 있다.
또한, 제 1 스탬프로부터 기재 또는 제 2 스탬프에 대한 유기 반도체막의 전사는, 유기 반도체막을 유지하고 있는 제 1 스탬프를 기재 또는 제 2 스탬프와 접촉시킴으로써 달성할 수 있다. 여기서, 접촉 시간, 제 1 스탬프 및 기재의 온도 등의 전사 조건은, 전사가 가능하도록 임의로 결정할 수 있다.
구체적으로는 이 전사는, 기재 또는 제 2 스탬프의 온도가, 제 1 스탬프의 온도보다 높아지도록 하여 실시할 수 있다. 또, 이 전사는, 제 1 스탬프의 표면을 처리하여, 유기 반도체막에 대한 부착성을 작게 하는 것, 및/또는 기재 또는 제 2 스탬프의 표면을 처리하여, 유기 반도체막에 대한 부착성을 크게 함으로써 달성할 수 있다. 또한 이 전사는, 상기의 조합에 의해 달성할 수 있다.
또한, 이 본 발명의 방법에서 사용되는 제 2 스탬프는, 제 1 스탬프 상에서 형성된 유기 반도체막을 전사하고, 그리고 그곳으로부터 유기 반도체막을 기재 등에 전사할 수 있는 임의의 스탬프, 즉 콘택트 프린트용 스탬프여도 된다. 이와 같은 제 2 스탬프는, 예를 들어 폴리실록산 등으로 만들 수 있다. 또, 제 2 스탬프로부터 기재에 대한 유기 반도체막의 전사는, 제 1 스탬프로부터 기재 또는 제 2 스탬프에 대한 유기 반도체막의 전사에 관해서 설명한 바와 같이 하여 실시할 수 있다.
《유기 반도체 디바이스》
제 1 및 제 2 의 본 발명의 유기 반도체 디바이스는 각각, 제 1 및 제 2 의 본 발명의 유기 반도체막을 갖는다. 또한, 본 발명에 관해서, 「유기 반도체 디바이스」는, 유기 반도체막을 갖는 디바이스를 의미하고 있고, 전극층, 유전체층 등의 다른 층은, 무기 재료로 만들어져 있어도 되고, 유기 재료로 만들어져 있어도 된다.
제 1 및 제 2 의 본 발명의 유기 반도체 디바이스는 예를 들어, 제 1 및 제 2 의 본 발명의 유기 반도체막을 갖는 박막 트랜지스터여도 된다. 예를 들어 도 4 에 나타내는 바와 같이, 본 발명의 박막 트랜지스터는, (a) 보텀 게이트·탑 콘택트형 (BGTC 형), (b) 보텀 게이트·보텀 콘택트형 (BGBC 형), (c) 탑 게이트·탑 콘택트형 (TGTC 형), 및 (d) 탑 게이트·보텀 콘택트형 (TGBC 형) 중 어느 것이어도 된다. 이들 본 발명의 박막 트랜지스터 (130, 140, 150 및 160) 에서는, 소스 전극 (134, 144, 154, 164), 드레인 전극 (135, 145, 155, 165), 게이트 전극 (131, 141, 151, 161), 게이트 절연막 (132, 142, 152, 162), 및 반도체막 (133, 143, 153, 163) 을 갖고, 게이트 절연막에 의해 소스 전극 및 드레인 전극과 게이트 전극을 절연하고, 또한 게이트 전극에 인가되는 전압에 의해 소스 전극으로부터 드레인 전극으로 반도체막을 통과하여 흐르는 전류를 제어한다.
제 1 및 제 2 의 본 발명의 유기 반도체 디바이스가 박막 트랜지스터이고, 또한 이 박막 트랜지스터의 유기 반도체층이 콘택트 프린트법으로 얻어진 것인 경우, 이 박막 트랜지스터는 특히, 보텀 콘택트형의 박막 트랜지스터, 즉 보텀 게이트·보텀 콘택트형 (BGBC 형) 또는 탑 게이트·보텀 콘택트형 (TGBC 형) 의 박막 트랜지스터여도 된다.
여기서, 보텀 콘택트형의 박막 트랜지스터를 종래의 스핀 코팅법으로 제조하는 경우, 기판 상에 존재하는 금속 전극과 유전체 표면의 표면 에너지에 차이가 있기 때문에, 특히 전극/유전체의 계면 부근에 있어서, 형성되는 유기 트랜지스터에 배향 혼란이 발생한다. 그 때문에, 전극과 유기 반도체층 간의 접촉 저항이 커지는 경향이 있다.
이에 대하여, 보텀 콘택트형의 박막 트랜지스터를 콘택트 프린트법으로 제조하는 경우, 스탬프 상에 있어서 유기 반도체층을 형성하고, 그 후로, 이 유기 반도체층을 전극을 갖는 기재에 전사하므로, 스핀 코팅법의 경우와 같은 문제가 발생하지 않는다. 따라서, 보텀 콘택트형의 박막 트랜지스터에서는, 콘택트 프린트법으로 유기 반도체층을 형성하는 것의 이익이 크다.
또, 제 1 및 제 2 의 본 발명의 유기 반도체 디바이스는 예를 들어, 본 발명의 유기 반도체막을 갖는 태양 전지여도 된다. 이 태양 전지는 예를 들어, p 형 반도체와 n 형 반도체가 접합한 구조를 갖고, 이들 p 형 및 n 형 반도체의 적어도 일방으로서 본 발명의 유기 반도체막의 유기 반도체막을 사용한다.
《전기 회로》
본 발명의 전기 회로는, 회로 기재의 일방의 면 상에 제 2 의 본 발명의 박막 트랜지스터를 2 개 이상 갖는 전기 회로이다.
본 발명의 전기 회로에서는, 도 4 에 나타내는 바와 같이, 실리콘 웨이퍼, 폴리머 필름과 같은 회로 기재 (100) 의 일방의 면 상의 제 2 의 본 발명의 박막 트랜지스터 중의 적어도 하나 (130, 140) 에 있어서, 유기 반도체막 (133, 143) 의 전하 이동도가 큰 표면측 (133a, 143a) 이, 회로 기재를 마주보도록 하여, 유기 반도체막 (133, 143) 이 배치되어 있고, 또한 이 표면측 (133a, 143a) 이, 제 2 의 박막 트랜지스터에 있어서 활성면, 즉 캐리어를 위한 채널이 형성되는 면으로 되어 있다. 즉 예를 들어, 본 발명의 전기 회로에서는, 회로 기재 (100) 의 일방의 면 상의 제 2 의 박막 트랜지스터 중의 적어도 하나가, 보텀 게이트형의 박막 트랜지스터 (130, 140) 이다.
또, 본 발명의 전기 회로에서는, 도 4 에 나타내는 바와 같이, 제 2 의 본 발명의 박막 트랜지스터 중의 적어도 다른 하나 (150, 160) 에 있어서, 유기 반도체막 (153, 163) 의 전하 이동도가 큰 표면측 (153a, 163a) 이, 회로 기재 (100) 의 반대측을 향하도록 하여, 유기 반도체막 (153, 163) 이 배치되어 있고, 또한 이 표면측 (153a, 163a) 이, 박막 트랜지스터에 있어서 활성면으로 되어 있다. 즉 예를 들어, 본 발명의 전기 회로에서는, 회로 기재 (100) 의 일방의 면 상의 박막 트랜지스터 중의 적어도 하나가, 탑 게이트형의 박막 트랜지스터 (150, 160) 이다.
따라서, 본 발명의 전기 회로에서는, 복수의 제 2 의 본 발명의 박막 트랜지스터를 갖는 경우에, 각각의 트랜지스터에 있어서 활성면이 되는 유기 반도체층의 표면측이, 전하 이동도가 큰 표면측으로 되어 있다. 즉, 본 발명의 전기 회로에서는, 복수의 제 2 의 본 발명의 박막 트랜지스터를 갖는 경우에, 각각의 박막 트랜지스터에 있어서, 유기 반도체막이 큰 전하 이동도를 제공할 수 있다.
이와 같은 본 발명의 전기 회로를 위한 유기 반도체막은, 제 2 의 본 발명의 유기 반도체막을 제조하는 제 2 의 본 발명의 방법을 이용하여 얻을 수 있다.
보다 구체적으로는 예를 들어, 유기 반도체막의 전하 이동도가 큰 표면측이 회로 기재를 마주보고 있는 제 2 의 본 발명의 박막 트랜지스터를 제조하는 경우, 즉 예를 들어 도 4 로 나타내는 바와 같은 보텀 게이트형의 박막 트랜지스터 (130, 140) 를 제조하는 경우, 유기 반도체막을 제조하는 제 2 의 본 발명의 방법에 있어서, 제 1 스탬프 상에 있어서 미건조의 유기 반도체막을 숙성시킨 후에, 얻어진 유기 반도체막을 회로 기재에 전사함으로써, 유기 반도체막의 전하 이동도가 큰 표면측이 회로 기재를 마주보게 할 수 있다.
또 예를 들어, 유기 반도체막의 전하 이동도가 큰 표면측이 회로 기재의 반대측을 향하고 있는 제 2 의 본 발명의 박막 트랜지스터를 제조하는 경우, 즉 예를 들어 도 4 로 나타내는 바와 같은 탑 게이트형의 박막 트랜지스터 (150, 160) 를 제조하는 경우, 유기 반도체막을 제조하는 제 2 의 본 발명의 방법에 있어서, 제 1 스탬프 상에 있어서 미건조의 유기 반도체막을 숙성시킨 후에, 얻어진 유기 반도체막을 제 2 스탬프에 전사하고, 그리고 그 후에, 회로 기재에 전사함으로써, 유기 반도체막의 전하 이동도가 큰 표면측이 회로 기재의 반대측을 향하게 할 수 있다. 또 이 경우, 유기 반도체막을 제조하는 제 2 의 본 발명의 방법에 있어서, 회로 기재 상에 있어서 미건조의 유기 반도체막을 숙성시켜, 유기 반도체막의 전하 이동도가 큰 표면측이 회로 기재의 반대측을 향하게 할 수 있다.
《전사부-둘레 가장자리부 구조를 갖는 본 발명의 스탬프》
제 1 및 제 2 의 본 발명의 방법에서는, 제 1 및 제 2 스탬프로서, 하기에 나타내는 전사부-둘레 가장자리부 구조를 갖는 본 발명의 스탬프를 사용할 수 있다.
전사부-둘레 가장자리부 구조를 갖는 본 발명의 스탬프는, 전사되는 유기 반도체막을 유지하기 위한 전사부, 및 이 전사부 주위의 둘레 가장자리부를 갖고, 또한 전사부의 물에 대한 접촉각이, 둘레 가장자리부의 물에 대한 접촉각보다 20°이상, 30°이상, 40°이상, 50°이상, 60°이상, 70°이상, 80°이상, 90°이상, 또는 100°이상 크다.
여기서, 전사부-둘레 가장자리부 구조를 갖는 본 발명의 스탬프에서는, 유기 반도체막을 제조하는 제 1 의 본 발명의 방법에서 사용하는 경우, 예를 들어 전사부의 물에 대한 접촉각이, 105°이상 또는 110°이상이어도 된다. 또, 전사부-둘레 가장자리부 구조를 갖는 본 발명의 스탬프에서는, 유기 반도체막을 제조하는 제 2 의 본 발명의 방법에서 사용하는 경우, 예를 들어 전사부의 물에 대한 접촉각이, 40°이상, 50°이상, 70°이상, 90°이상, 95°이상, 100°이상, 105°이상, 또는 110°이상이어도 된다.
즉, 전사부-둘레 가장자리부 구조를 갖는 스탬프는, 전사부가 둘레 가장자리부보다 소액성인 콘택트 프린트용 스탬프이다. 여기서, 소액성인 것은, 표면 에너지가 작은 것을 의미하므로, 전사부-둘레 가장자리부 구조를 갖는 스탬프는, 전사부의 표면 에너지가 작고, 또한 둘레 가장자리부의 표면 에너지가 큰 콘택트 프린트용 스탬프라고 할 수 있다.
전사부-둘레 가장자리부 구조를 갖는 스탬프의 전사부 상에 있어서, 유기 반도체 용액으로부터 유기 반도체막을 형성하는 경우, 소액성의 전사부의 주위에 친액성의 둘레 가장자리부가 존재함으로써, 비교적 잘 젖지 않는 전사부의 표면에 유기 반도체 용액의 막을 유지하여, 전사부의 표면 상에서 유기 반도체 용액으로부터 유기 반도체막을 형성하는 것을 촉진할 수 있다. 즉, 이 스탬프에 의하면, 비교적 잘 젖지 않는 전사부의 표면 상에 있어서도 유기 반도체막을 형성할 수 있다.
전사부-둘레 가장자리부 구조를 갖는 스탬프의 전사부에 있어서, 유기 반도체 용액으로부터 유기 반도체막을 형성하는 경우, 전사부에 접하고 있는 면에 있어서, 유기 반도체 분자가 전사부의 표면의 영향을 비교적 받지 않고 유기 반도체 분자 간의 작용에 의해 배향할 수 있다. 즉, 전사부-둘레 가장자리부 구조를 갖는 스탬프에 의하면, 유기 반도체 용액으로부터 유기 반도체막을 형성할 때에 전사부에 접하고 있는 면측에 있어서 큰 전하 이동도를 갖는 유기 반도체막을 얻을 수 있다.
이에 대하여, 일반적인 콘택트 프린트용 스탬프의 전사부는 일반적으로, 그 위에서의 유기 반도체 용액에 대한 젖음성을 개량하고, 그것에 따라 유기 반도체 용액의 막을 안정적으로 형성하는 것을 가능하게 하기 위해서, 친액성으로 되어 있다. 따라서, 일반적인 콘택트 프린트용 스탬프의 전사부 상에 있어서, 유기 반도체 용액으로부터 유기 반도체막을 형성하는 경우, 전사부에 접하고 있는 면에 있어서, 유기 반도체 분자가 전사부의 영향을 받아, 유기 반도체 분자 간의 작용에 의해 배향하는 것이 어렵다. 즉, 일반적인 콘택트 프린트용 스탬프에서는, 유기 반도체 용액으로부터 유기 반도체막을 형성할 때에, 전사부에 접하고 있는 면측에 있어서 큰 전하 이동도를 갖는 유기 반도체막을 얻을 수 없었다.
또, 전사부-둘레 가장자리부 구조를 갖는 스탬프의 전사부 상에 있어서, 유기 반도체 용액으로부터 유기 반도체막을 형성하는 경우, 얻어진 유기 반도체막과 전사부의 부착이 비교적 약하고, 따라서 비교적 소액성인 기재의 표면, 즉 예를 들어 물에 대한 접촉각이 50°이상인 기재의 표면에 유기 반도체막을 전사할 수 있다.
이에 대하여, 상기 기재된 바와 같이, 종래의 콘택트 프린트용 스탬프의 전사부는 일반적으로 친액성으로 되어 있다. 따라서, 종래의 콘택트 프린트용 스탬프의 전사부 상에 있어서, 유기 반도체 용액으로부터 유기 반도체막을 형성하는 경우, 얻어진 유기 반도체막과 전사부의 부착이 비교적 강하고, 따라서 비교적 소액성인 기재의 표면, 즉 예를 들어 물에 대한 접촉각이 50°이상인 기재의 표면에 유기 반도체막을 전사하는 것은 어려웠다.
전사부-둘레 가장자리부 구조를 갖는 스탬프는, 유기 반도체막을 그 위에서 형성하고, 그리고 이 유기 반도체막을 기재 등에 전사할 수 있는 임의의 콘택트 프린트용 스탬프여도 된다. 이와 같은 제 1 스탬프는, 예를 들어 폴리실록산 등으로 만들 수 있다.
전사부-둘레 가장자리부 구조를 갖는 스탬프를 위한 재료로서 폴리실록산을 사용하는 경우, 소액성인 폴리실록산을 조제하고, 둘레 가장자리부에 대응하는 표면을 친액화 (친수화) 처리하고, 또한 전사부에 대응하는 부분에 이와 같은 처리를 실시하지 않음으로써, 전사부-둘레 가장자리부 구조를 갖는 스탬프를 얻을 수 있다. 또, 반대로, 친액성의 스탬프 재료를 조제하고, 전사부에 대응하는 표면을 소액화 (소수화) 처리하고, 또한 둘레 가장자리부에 대응하는 부분에 이와 같은 처리를 실시하지 않음으로써, 전사부-둘레 가장자리부 구조를 갖는 스탬프를 얻을 수 있다. 또한, 스탬프 재료를 조제하고, 둘레 가장자리부에 대응하는 표면을 친액화 처리하고, 또한 전사부에 대응하는 표면을 소액화 처리하여, 전사부-둘레 가장자리부 구조를 갖는 스탬프를 얻을 수도 있다.
구체적으로는, 전사부-둘레 가장자리부 구조를 갖는 스탬프에 있어서, 소액성의 전사부를 얻기 위해서는, 스탬프 표면의 전사부에 대응하는 지점을 소액성 재료로 처리할 수 있다. 이와 같은 소액성 재료로는 예를 들어, 실란, 실라잔, 불소 화합물, 폴리이미드, 폴리에스테르, 폴리에틸렌, 폴리페닐렌술파이드, 폴리파라자일렌, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리디메틸실록산, 및 그들의 조합을 들 수 있다.
또, 전사부-둘레 가장자리부 구조를 갖는 스탬프에 있어서, 친액성의 둘레 가장자리부를 얻기 위해서는, 스탬프 표면의 둘레 가장자리부에 대응하는 지점을, 오존, 자외광, 전자빔, 플라즈마 등에 의해 처리하거나, 친액성의 재료에 의해 형성하거나 할 수 있다.
전사부-둘레 가장자리부 구조를 갖는 스탬프는, 의도하는 용도에 적합한 유기 반도체막의 형성을 가능하게 하는 임의의 형상 및 치수를 가질 수 있다. 따라서, 전사부-둘레 가장자리부 구조를 갖는 스탬프에서는, 1 개의 전사부의 크기는, 0.01 μ㎡∼1,000,000 μ㎡, 0.1 μ㎡∼100,000 μ㎡, 또는 1 μ㎡∼10,000 μ㎡ 여도 된다.
전사부-둘레 가장자리부 구조를 갖는 스탬프에서는, 둘레 가장자리부가 전사부 상에 유기 반도체 용액을 유지하는 것을 가능하게 하고, 또한 전사부 상에서 형성된 유기 반도체막을 제 2 스탬프 또는 기재에 전사할 수 있는 한, 임의의 형상, 구조를 가질 수 있다. 따라서, 전사부-둘레 가장자리부 구조를 갖는 스탬프에서는, 전사부와 둘레 가장자리부는 동일 평면 상에 있어도 되고, 전사부가 둘레 가장자리부에 대해 오목부가 되어 있어도 된다. 또, 전사부-둘레 가장자리부 구조를 갖는 스탬프에서는, 유기 반도체막을 유지하여 유기 반도체막을 형성하는 지점이 볼록부를 형성하고 있고, 이 볼록부에 있어서, 전사부 및 그 주위의 둘레 가장자리부를 가지고 있어도 된다.
이와 같은 스탬프는 예를 들어, 도 5 에 나타내는 바와 같은 것이다. 도 5 에 나타내는 스탬프 (50) 에서는, 전사되는 유기 반도체막에 대응하는 전사부 (51) 를 9 개 갖는다. 여기서, 개개의 전사부 (51) 의 주위에는, 전사되는 유기 반도체막을 유지하기 위한 둘레 가장자리부 (52) 가 존재하고 있다.
구체적으로는, 도 6(a) 에 나타내는 바와 같이, 전사부-둘레 가장자리부 구조를 갖는 스탬프에서는, 전사부 (51a) 와 둘레 가장자리부 (52a) 는, 동일 평면 상에 있어도 된다. 이 경우에는, 둘레 가장자리부 (52a) 와 유기 반도체 용액 (61) 의 친화성에 의해 전사부 (51a) 상에 유기 반도체 용액 (61) 을 유지하는 것을 촉진할 수 있다.
또, 전사부-둘레 가장자리부 구조를 갖는 스탬프에서는, 도 6(b) 에 나타내는 바와 같이, 전사부 (51b) 가 둘레 가장자리부 (52b) 에 대해 오목부가 되어 있어도 된다. 이 경우에는, 둘레 가장자리부 (52b) 와 유기 반도체 용액 (61) 의 친화성과 함께, 둘레 가장자리부 (52b) 가 입체적으로 둘러쌈으로써, 전사부 (51b) 상에 유기 반도체 용액 (61) 을 유지하는 것을 촉진할 수 있다.
또한, 전사부-둘레 가장자리부 구조를 갖는 스탬프에서는, 도 6(c) 에 나타내는 바와 같이, 전사부 (51c) 및 둘레 가장자리부 (52c) 가 그 밖의 부분에 대해 볼록부가 되어 있어도 된다. 이 경우에는, 둘레 가장자리부 (52c) 와 유기 반도체 용액 (61) 의 친화성에 의해 전사부 (51c) 상에 유기 반도체 용액 (61) 을 유지하는 것을 촉진할 수 있고, 또 전사부 (51c) 및 둘레 가장자리부 (52c) 의 형상에 대응하는 형태로 유기 반도체 용액 (61) 을 유지할 수 있다. 또한, 이 경우에는, 볼록부가 되어 있는 전사부 (51c) 및 둘레 가장자리부 (52c) 이외의 부분, 즉 오목부는, 유기 반도체 용액 (61) 과의 친화성이 커도 되고 작아도 되는데, 유기 반도체 용액 (61) 의 친화성이 작으면 오목부에 유기 반도체 용액 (61) 이 유지되지 않게 할 수 있다.
전사부-둘레 가장자리부 구조를 갖는 스탬프에 의해 유기 반도체막을 제조하는 방법은, 용매와 용매 중에 용해 및/또는 분산되어 있는 유기 반도체 재료를 함유하는 유기 반도체 용액을 제공하는 단계, 그리고 유기 반도체 용액을, 전사부-둘레 가장자리부 구조를 갖는 스탬프의 전사부에 적용하여, 유기 반도체막을 형성하는 단계를 포함한다.
실시예
이하의 예를 이용하여 본 발명을 상세하게 설명하는데, 본 발명은 이것에 한정되는 것은 아니다. 또한, 이하의 예에서 사용한 평가 방법은 하기와 같다.
수접촉각：
수접촉각은, 쿄와 계면 과학 제조 수접촉각계 CA-X 형을 이용하여, 25 ℃ 의 순수로 측정하였다.
상대 X 선 반사 피크 높이：
리가쿠 제조 RINT TTR II 를 이용하여, X 선원 Cu-Kα 선, 회전대(對) 음극 50 kV-300 mA (15 kW) 의 조건에서, 유기 반도체막의 X 선의 대칭 반사에 대한 피크 높이를 측정하였다. 이 피크 높이는, 실리콘 웨이퍼 상에 스핀 코팅에 의해 제조한 재료의 유기 반도체막에 대한 피크 높이를 기준 (예 12 (비교) 에 준거) 으로 하여, 동일 두께로 표준화한 후, 상대 높이에 의해 평가하였다. 상대 X 선 반사 피크 높이의 값이 큰 것은, 유기 반도체막의 전체 두께에 걸친 결정화의 정도가 큰 것을 의미하고 있다.
또한, 레지오레귤러 폴리(3-헥실티오펜) (「P3HT」) 의 유기 반도체막에서는, (100) 면의 대칭 반사에 대한 피크 높이를 측정하였다. 또한, 이하의 실시예에서는 1 회 전사한 유기 반도체막에 대해 X 선 반사 피크 높이를 평가했지만, 2 회 전사에 대해서도 1 회 전사의 경우와 동일한 값이 얻어진다.
전하 이동도：
유기 반도체막의 전하 이동도는, 케이스레이사 제조 4200-SCS 형 반도체 평가 장치를 이용하여 평가하였다. 또, 전하 이동도의 표준 편차는, 10 개 이상의 소자의 특성을 평가하여 산출하였다.
《예 1∼13》
예 1∼13 에서는, 보텀 게이트·탑 콘택트형 (BGTC 형) 의 트랜지스터를 제조하였다.
《예 1》
(콘택트 프린트용 스탬프의 제조)
실리콘 고무 (신에츠 화학 공업 제조 SIM-260) 를 평판상으로 경화시키고, 헥산을 사용하여 올리고머를 제거한 것을 스탬프 재료로서 제공하였다.
스탬프 재료를 가로세로 20 ㎜ 로 잘라내고, 전사부에 대응하는 마스크를 이 스탬프 재료에 놓고 전사부를 마스크하고, 이와 같이 전사부가 마스크되어 있는 스탬프 재료에, UV (자외선)-오존 처리를 30 분간에 걸쳐 실시하였다. 즉, 전사부에 UV-오존 처리를 실시하지 않고, 또한 둘레 가장자리부에 UV-오존 처리를 실시하였다. 이 UV-오존 처리에 의해, 둘레 가장자리부에 친액성의 표면을 제공하였다.
UV-오존 처리를 실시하지 않은 전사부의 수접촉각은 110°이고, UV-오존 처리를 30 분간 실시한 둘레 가장자리부의 수접촉각은 44°였다. 또, 스탬프 상에는, 전사부가 12 개 존재하고 있고, 개개의 전사부의 크기는, 100 ㎛×2 ㎜ 였다.
(유기 반도체의 잉킹)
레지오레귤러 폴리(3-헥실티오펜) (「P3HT」) (알도리치사 판매, 프렉트로닉스 제조, 프렉스코아 OS1100, MW=25,000∼35,000) 1 질량부를, 톨루엔 99 질량부에 용해시키고, 유기 반도체 용액으로서의 P3HT 용액을 얻었다. 이 P3HT 용액을, 패턴 형성된 스탬프 재료 상에 스핀 코팅 (1800 rpm, 20 초간) 하였다. 그 후, 그대로 10 분 정도 방치하여 P3HT 용액을 숙성 및 건조시켜, 그로써 스탬프 상에 유기 반도체막을 형성하였다.
(실리콘 기재)
300 ㎚ 의 열 산화막이 부착된 n 형 실리콘 웨이퍼 (면방위〈100〉, 비저항 0.05 Ω) 를, 열 농황산으로 30 분 처리한 후, 순수, 아세톤, 톨루엔, 헥산을 사용하여 각각 수 회 초음파 세정을 실시하였다. 또한 이 실리콘 웨이퍼에, UV 오존 세정 장치로 30 분간 세정을 실시하여 기재로 하였다. 이 실리콘 웨이퍼의 표면에 대한 수접촉각은 4°였다.
(1 회 전사)
유기 반도체막을 갖는 스탬프를 롤러에 고정시켜, 스탬프가 부착된 롤러를 얻었다. 실리콘 기재를 75 ℃ 로 가열·유지하고, 그 위에 상기의 스탬프가 부착된 롤러를 접촉시키고 회전시켜, 유기 반도체막 전체를 기재에 전사하였다.
(박막 트랜지스터의 제조)
얻어진 유기 반도체막의 전사부에 대응하는 지점에 마스크 증착법으로 금을 진공 증착시키고, 소스 전극 및 드레인 전극을 형성하여 (L/w=50 ㎛/1.5 ㎜), 실리콘 기재를 게이트 전극으로 하고 또한 실리콘 기재 표면의 산화막을 게이트 절연막으로 하여 박막 트랜지스터를 얻었다. 즉, 도 4 의 130 으로 나타내는 바와 같은 구성의 박막 트랜지스터를 얻었다.
이와 같이 하여 얻어진 박막 트랜지스터, 즉 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터에 대해, 전하 이동도 및 X 선 반사 피크 높이를 측정하였다. 결과를 표 1 에 나타낸다.
(2 회 전사)
또, 1 회 전사에 의해 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하는 대신에, 2 회 전사에 의해 제막시에 스탬프측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하였다.
구체적으로는, 실리콘 기재 대신에, 제 2 스탬프 상에 유기 반도체막을 전사하였다 (제 1 전사). 그 후, 상기의 유기 반도체막이 전사된 제 2 스탬프를 롤에 고정시키고, 75 ℃ 로 가열·유지된 실리콘 기재 상에 접촉시키고 회전시켜, 유기 반도체막을 기재 상에 전사하였다 (제 2 전사). 여기서, 제 2 스탬프로는, 제 1 스탬프의 전사부와 동일하게 처리한 스탬프 재료를 사용하였다. 즉, 제 2 스탬프의 표면에 대한 수접촉각은, 제 1 스탬프의 전사부의 표면에 대한 수접촉각과 동일해지도록 하였다.
이와 같이 하여 얻어진 박막 트랜지스터, 즉 제막시에 스탬프측에 있던 면을 활성면으로 하는 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
《예 2》
(콘택트 프린트용 스탬프의 제조)
스탬프 재료를 가로세로 20 ㎜ 로 잘라내고, 전사부에 대응하는 마스크를 이 스탬프 재료에 놓고 전사부를 마스크하고, 이와 같이 전사부가 마스크되어 있는 스탬프 재료에 UV-오존 처리를 30 분간에 걸쳐 실시하였다. 즉, 전사부에 UV-오존 처리를 실시하지 않고, 또한 둘레 가장자리부에 UV-오존 처리를 실시하였다. 이어서 마스크를 제거하고, 스탬프 전체, 즉 전사부 및 둘레 가장자리부의 양방에 UV-오존 처리를 2 분간에 걸쳐 실시하였다.
UV-오존 처리를 2 분간 실시한 전사부의 수접촉각은 107°이고, UV-오존 처리를 합계 32 분간 실시한 둘레 가장자리부의 수접촉각은 40°였다.
(박막 트랜지스터의 제조)
이와 같이 하여 얻은 스탬프를 사용하여, 예 1 과 동일하게 하여, 1 회 전사에 의해 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
또, 예 1 에서와 같이 2 회 전사에 의해 박막 트랜지스터를 제조하였다. 이와 같이 하여 얻어진 박막 트랜지스터, 즉 제막시에 스탬프측에 있던 면을 활성면으로 하는 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
《예 2A》
(콘택트 프린트용 스탬프의 제조)
스탬프 재료를 가로세로 20 ㎜ 로 잘라내고, 전사부에 대응하는 마스크를 이 스탬프 재료에 놓고 전사부를 마스크하고, 이와 같이 전사부가 마스크되어 있는 스탬프 재료에 UV-오존 처리를 30 분간에 걸쳐 실시하였다. 즉, 전사부에 UV-오존 처리를 실시하지 않고, 또한 둘레 가장자리부에 UV-오존 처리를 실시하였다. 이어서 마스크를 제거하고, 스탬프 전체, 즉 전사부 및 둘레 가장자리부의 양방에 UV-오존 처리를 2.5 분간에 걸쳐 실시하였다.
UV-오존 처리를 2 분간 실시한 전사부의 수접촉각은 105°이고, UV-오존 처리를 합계 32 분간 실시한 둘레 가장자리부의 수접촉각은 39°였다.
(박막 트랜지스터의 제조)
이와 같이 하여 얻은 스탬프를 사용하여, 예 1 과 동일하게 하여, 1 회 전사에 의해 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
또, 예 1 에서와 같이 2 회 전사에 의해 박막 트랜지스터를 제조하였다. 이와 같이 하여 얻어진 박막 트랜지스터, 즉 제막시에 스탬프측에 있던 면을 활성면으로 하는 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
《예 3》
(콘택트 프린트용 스탬프의 제조)
스탬프 재료를 가로세로 20 ㎜ 로 잘라내고, 전사부에 대응하는 마스크를 이 스탬프 재료에 놓고 전사부를 마스크하고, 이와 같이 전사부가 마스크되어 있는 스탬프 재료에 UV-오존 처리를 30 분간에 걸쳐 실시하였다. 즉, 전사부에 UV-오존 처리를 실시하지 않고, 또한 둘레 가장자리부에 UV-오존 처리를 실시하였다. 이어서 마스크를 제거하고, 스탬프 전체, 즉 전사부 및 둘레 가장자리부의 양방에 UV-오존 처리를 3 분간에 걸쳐 실시하였다.
UV-오존 처리를 3 분간 실시한 전사부의 수접촉각은 104°이고, UV-오존 처리를 합계 33 분간 실시한 둘레 가장자리부의 수접촉각은 37°였다.
(박막 트랜지스터의 제조)
이와 같이 하여 얻은 스탬프를 사용하여, 예 1 과 동일하게 하여, 1 회 전사에 의해 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
또, 예 1 에서와 같이 2 회 전사에 의해 박막 트랜지스터를 제조하였다. 이와 같이 하여 얻어진 박막 트랜지스터, 즉 제막시에 스탬프측에 있던 면을 활성면으로 하는 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
《예 4》
(콘택트 프린트용 스탬프의 제조)
스탬프 재료를 가로세로 20 ㎜ 로 잘라내고, 전사부에 대응하는 마스크를 이 스탬프 재료에 놓고 전사부를 마스크하고, 이와 같이 전사부가 마스크되어 있는 스탬프 재료에 UV-오존 처리를 30 분간에 걸쳐 실시하였다. 즉, 전사부에 UV-오존 처리를 실시하지 않고, 또한 둘레 가장자리부에 UV-오존 처리를 실시하였다. 이어서 마스크를 제거하고, 스탬프 전체, 즉 전사부 및 둘레 가장자리부의 양방에 UV-오존 처리를 5 분간에 걸쳐 실시하였다.
UV-오존 처리를 5 분간 실시한 전사부의 수접촉각은 99°이고, UV-오존 처리를 합계 35 분간 실시한 둘레 가장자리부의 수접촉각은 33°였다.
(박막 트랜지스터의 제조)
이와 같이 하여 얻은 스탬프를 사용하여, 예 1 과 동일하게 하여, 1 회 전사에 의해 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
또, 예 1 에서와 같이 2 회 전사에 의해 박막 트랜지스터를 제조하였다. 이와 같이 하여 얻어진 박막 트랜지스터, 즉 제막시에 스탬프측에 있던 면을 활성면으로 하는 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
《예 5》
(콘택트 프린트용 스탬프의 제조)
스탬프 재료를 가로세로 20 ㎜ 로 잘라내고, 전사부에 대응하는 마스크를 이 스탬프 재료에 놓고 전사부를 마스크하고, 이와 같이 전사부가 마스크되어 있는 스탬프 재료에 UV-오존 처리를 30 분간에 걸쳐 실시하였다. 즉, 전사부에 UV-오존 처리를 실시하지 않고, 또한 둘레 가장자리부에 UV-오존 처리를 실시하였다. 이어서 마스크를 제거하고, 스탬프 전체, 즉 전사부 및 둘레 가장자리부의 양방에 UV-오존 처리를 10 분간에 걸쳐 실시하였다.
UV-오존 처리를 10 분간 실시한 전사부의 수접촉각은 95°이고, UV-오존 처리를 합계 40 분간 실시한 둘레 가장자리부의 수접촉각은 21°였다.
(박막 트랜지스터의 제조)
이와 같이 하여 얻은 스탬프를 사용하여, 예 1 과 동일하게 하여, 1 회 전사에 의해 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도 및 X 선 반사 피크 높이를 측정하였다. 결과를 표 1 에 나타낸다.
또, 예 1 에서와 같이 2 회 전사에 의해 박막 트랜지스터를 제조하였다. 이와 같이 하여 얻어진 박막 트랜지스터, 즉 제막시에 스탬프측에 있던 면을 활성면으로 하는 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
《예 6》
(콘택트 프린트용 스탬프의 제조)
스탬프 재료를 가로세로 20 ㎜ 로 잘라내고, 전사부에 대응하는 마스크를 이 스탬프 재료에 놓고 전사부를 마스크하고, 이와 같이 전사부가 마스크되어 있는 스탬프 재료에 UV-오존 처리를 30 분간에 걸쳐 실시하였다. 즉, 전사부에 UV-오존 처리를 실시하지 않고, 또한 둘레 가장자리부에 UV-오존 처리를 실시하였다. 이어서 마스크를 제거하고, 스탬프 전체, 즉 전사부 및 둘레 가장자리부의 양방에 UV-오존 처리를 20 분간에 걸쳐 실시하였다.
UV-오존 처리를 20 분간 실시한 전사부의 수접촉각은 72°이고, UV-오존 처리를 합계 50 분간 실시한 둘레 가장자리부의 수접촉각은 4°였다.
(박막 트랜지스터의 제조)
이와 같이 하여 얻은 스탬프를 사용하여, 예 1 과 동일하게 하여, 1 회 전사에 의해 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도 및 X 선 반사 피크 높이를 측정하였다. 결과를 표 1 에 나타낸다.
또, 예 1 에서와 같이 2 회 전사에 의해 박막 트랜지스터를 제조하였다. 이와 같이 하여 얻어진 박막 트랜지스터, 즉 제막시에 스탬프측에 있던 면을 활성면으로 하는 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
《예 7》
(콘택트 프린트용 스탬프의 제조)
스탬프 재료를 가로세로 20 ㎜ 로 잘라내고, 전사부에 대응하는 마스크를 이 스탬프 재료에 놓고 전사부를 마스크하고, 이와 같이 전사부가 마스크되어 있는 스탬프 재료에 UV-오존 처리를 30 분간에 걸쳐 실시하였다. 즉, 전사부에 UV-오존 처리를 실시하지 않고, 또한 둘레 가장자리부에 UV-오존 처리를 실시하였다. 이어서 마스크를 제거하고, 스탬프 전체, 즉 전사부 및 둘레 가장자리부의 양방에 UV-오존 처리를 30 분간에 걸쳐 실시하였다.
UV-오존 처리를 30 분간 실시한 전사부의 수접촉각은 44°이고, UV-오존 처리를 합계 60 분간 실시한 둘레 가장자리부의 수접촉각은 4°였다.
(박막 트랜지스터의 제조)
이와 같이 하여 얻은 스탬프를 사용하여, 예 1 과 동일하게 하여, 1 회 전사에 의해 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
또, 예 1 에서와 같이 2 회 전사에 의해 제막시에 스탬프측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하는 것을 시도하였다. 그러나, 이 예에서는, 상기의 스탬프에서 제 2 스탬프로의 전사를 잘 실시할 수 없고, 따라서 제막시에 스탬프측에 있던 면을 활성면으로 하는 박막 트랜지스터는 제조할 수 없었다.
《예 8》
(콘택트 프린트용 스탬프의 제조)
스탬프 재료를 가로세로 20 ㎜ 로 잘라내고, 전사부에 대응하는 마스크를 이 스탬프 재료에 놓고 전사부를 마스크하고, 이와 같이 전사부가 마스크되어 있는 스탬프 재료에 UV-오존 처리를 30 분간에 걸쳐 실시하였다. 즉, 전사부에 UV-오존 처리를 실시하지 않고, 또한 둘레 가장자리부에 UV-오존 처리를 실시하였다. 이어서 마스크를 제거하고, 스탬프 전체, 즉 전사부 및 둘레 가장자리부의 양방에 UV-오존 처리를 45 분간에 걸쳐 실시하였다.
UV-오존 처리를 45 분간 실시한 전사부의 수접촉각은 8°이고, UV-오존 처리를 합계 75 분간 실시한 둘레 가장자리부의 수접촉각은 4°였다.
(박막 트랜지스터의 제조)
이와 같이 하여 얻은 스탬프를 사용하여, 예 1 과 동일하게 하여, 1 회 전사에 의해 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
또, 예 1 에서와 같이 2 회 전사에 의해 제막시에 스탬프측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하는 것을 시도하였다. 그러나, 이 예에서는, 상기의 스탬프에서 제 2 스탬프로의 전사를 잘 실시할 수 없고, 따라서 제막시에 스탬프측에 있던 면을 활성면으로 하는 박막 트랜지스터는 제조할 수 없었다.
《예 9》
예 1 에서와 같이 하여 얻은 스탬프를 사용하여, 예 1 과 동일하게 하여, 1 회 전사에 의해 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하였다. 단, 이 예에서는, 유기 반도체 용액으로서, P3HT 용액 대신에 하기와 같이 하여 얻은 F8T2 용액을 사용하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
여기서, 유기 반도체 용액으로서의 F8T2 용액은, 폴리［(9,9'-디옥틸플루오닐-2,7-디일)-코-비티오펜] (「F8T2」) (아메리칸 다이소스 제조) 0.5 질량부를 톨루엔 99.5 질량부에 용해시켜 얻었다.
또, 예 1 에서와 같이 2 회 전사에 의해 박막 트랜지스터를 제조하였다. 이와 같이 하여 얻어진 박막 트랜지스터, 즉 제막시에 스탬프측에 있던 면을 활성면으로 하는 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 그러나, 이 예에서 얻어진 유기 반도체층에서는 유의한 반도체 특성이 관찰되지 않았다. 결과를 표 1 에 나타낸다.
《예 10 (비교)》
스핀 코팅에 의해 스탬프에 P3HT 용액을 적용한 후에 숙성시키지 않고 곧바로 기재에 전사한 것 이외에는 예 1 과 동일하게 하여, 1 회 전사에 의해 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 1 에 나타낸다.
《예 11 (비교)》
스탬프 재료를 가로세로 20 ㎜ 로 잘라내고, 표면 처리를 하지 않고 그대로 사용하였다. 여기서는, 스탬프 표면의 수접촉각은 110°였다. 이 스탬프면에, 예 1 과 동일하게 하여 P3HT 용액을 스핀 코팅하였다. 그러나, 스탬프면 전체가 소액성이었기 때문에, 스탬프면 상에 있어서 유기 반도체막을 안정적으로 형성할 수 없었다.
《예 12 (비교)》
예 1 에 있어서 사용한 P3HT 용액을, 예 1 에서 사용한 실리콘 기재 상에 직접 스핀 코팅 (1800 rpm, 20 초간) 하였다. 즉, 스탬프를 사용하지 않고, 기재 상에 직접 반도체막을 형성하였다.
얻어진 유기 반도체막에, 예 1 과 동일하게 하여 소스 전극 및 드레인 전극을 형성하여, 박막 트랜지스터를 얻었다.
이와 같이 하여 얻어진 박막 트랜지스터, 즉 유기 반도체층의 활성면이 공기에 접한 상태에서의 숙성 공정을 받고 있지 않은 박막 트랜지스터에 대해, 전하 이동도 및 X 선 반사 피크 높이를 측정하였다. 결과를 표 1 에 나타낸다.
《예 13 (비교)》
예 9 에 있어서 사용한 F8T2 용액을, 예 1 에서 사용한 실리콘 기재 상에 직접 스핀 코팅 (1800 rpm, 20 초간) 하였다. 즉, 스탬프를 사용하지 않고, 기재 상에 직접 반도체막을 형성하였다.
얻어진 유기 반도체막에, 예 1 과 동일하게 하여 소스 전극 및 드레인 전극을 형성하여, 박막 트랜지스터를 얻었다.
이와 같이 하여 얻어진 박막 트랜지스터, 즉 유기 반도체층의 활성면이 공기에 면(面)한 상태에서의 숙성 공정을 받고 있지 않은 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 그러나, 이 예에서 얻어진 유기 반도체층에서는 유의한 반도체 특성이 관찰되지 않았다. 결과를 표 1 에 나타낸다.
Figure pct00001
표 1 의 예 1∼10 으로부터 이해되는 바와 같이, 전사부-둘레 가장자리부 구조를 갖는 스탬프에서는, 소액성의 표면에 있어서도, 유기 반도체막을 안정적으로 형성할 수 있었다. 특히 표 1 의 예 1∼3 으로부터 이해되는 바와 같이, 전사부-둘레 가장자리부 구조를 갖는 스탬프에서는, 수접촉각이 100 ℃ 를 초과하는 소액성의 표면에 있어서도, 유기 반도체막을 안정적으로 형성할 수 있었다. 이에 대하여, 표 1 의 예 11 (비교) 로부터 이해되는 바와 같이, 전사부-둘레 가장자리부 구조를 갖지 않는 스탬프에서는, 소액성의 표면에 있어서 유기 반도체막을 안정적으로 형성하는 것이 곤란하였다.
숙성을 실시한 예 1∼9 의 유기 반도체막에서는, 상대되는 2 개의 표면측의 전하 이동도의 비｛(전하 이동도가 큰 표면측의 전하 이동도)/(전하 이동도가 작은 표면측의 전하 이동도)｝의 값이, 숙성을 실시하지 않은 예 10 (비교) 과 비교하여 컸다. 또, 이 비의 값은, 제막을 위해서 사용한 스탬프의 전사부에 있어서의 소액성이 작아짐에 따라, 즉 제막을 위해서 사용한 스탬프의 전사부가 친액성이 됨에 따라 커졌다.
예 1∼2A 의 유기 반도체막에서는, 상대되는 2 개의 표면측의 전하 이동도의 비｛(전하 이동도가 큰 표면측의 전하 이동도)/(전하 이동도가 작은 표면측의 전하 이동도)｝의 값이 예 3∼6 과 비교하여 작고, 또한 유기 반도체막의 전체 두께에 걸친 결정화의 정도를 나타내는 상대 X 선 피크 높이가 컸다. 이것은, 제막시에 기재 또는 제 1 스탬프의 표면에 접하고 있던 표면측과 그 반대측의 표면측 중 어느 것에 있어서도, 유기 반도체 재료의 결정화가 진행된 것에 의한 것으로 생각된다.
유기 반도체막의 전체 두께에 걸친 결정화의 정도를 나타내는 상대 X 선 피크 높이는, 전사부의 수접촉각이 작아짐에 따라 (또는 전사부의 표면이 친액성이 됨에 따라), 즉 전사부의 표면 에너지가 커짐에 따라 작아졌다. 이것은, 제막시에 기재 또는 제 1 스탬프 (15) 의 표면에 접하고 있던 표면측에 있어서 전하 이동도가 비교적 작은 것으로 나타나 있는 바와 같이, 전사부의 수접촉각이 작은 경우 (또는 전사부의 표면이 친액성인 경우), 즉 표면 에너지가 큰 경우에는, 이 표면측에 있어서 유기 반도체 재료의 결정화의 정도가 작은 것에 의한 것으로 생각된다.
표 1 로부터 이해되는 바와 같이, 숙성을 실시하지 않은 예 10 (비교) 의 유기 반도체막에서는, 상대되는 2 개의 표면측의 전하 이동도의 비의 값이 작았는데, 유기 반도체막의 전체 두께에 걸친 결정화의 정도를 나타내는 상대 X 선 피크 높이도 작았다. 또한, 예 10 (비교) 의 유기 반도체막에 관해서는, 제막시에 스탬프측에 있던 면의 전하 이동도의 값으로서, 예 1 의 유기 반도체막의 값을 임시로 이용하고 있는데, 이것은, 제막시에 스탬프측에 있던 면에서는, 숙성의 유무에 의한 전하 이동도의 변화가 비교적 적다는 이해에 기초하고 있다.
《예 14 및 15》
예 14 및 15 에서는, 보텀 게이트·탑 콘택트형 (BGTC 형) 의 트랜지스터를 제조하였다.
《예 14》
실리콘 기재를 헥사메틸디실라잔 (HMDS) 으로 처리한 것, 및 전사 공정에 있어서 기재의 온도를 130 ℃ 로 하여 전사를 촉진한 것 이외에는 예 1 과 동일하게 하여, 1 회 전사에 의해 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 2 에 나타낸다. 여기서, 헥사메틸디실라잔 (HMDS) 으로 처리된 실리콘 기재의 표면에 대한 수접촉각은 75°였다.
또한, 헥사메틸디실라잔 (HMDS) 에 의한 기재의 처리는 하기와 같이 하여 실시하였다.
HMDS 의 20 mM 톨루엔 용액을 제조하였다. 얻어진 HMDS 용액 중에 상기의 실리콘 기재를 침지시켜, 7 일간 유지하였다. 침지 후에, 기재를 톨루엔 및 에탄올로 세정하고, 에탄올 중에서 30 분간에 걸쳐 초음파 세정하였다. 여기까지의 공정은 모두 습도가 3 ％ 이하로 제어된 글로브 박스 중에서 실시하였다. 그 후, 기재를 순수로 세정하고, 100 ℃ 에서 5 분간 열처리하여, HMDS 처리 기재를 얻었다.
《예 15》
실리콘 기재를 옥타데실트리클로로실란 (OTS) 으로 처리한 것, 및 전사 공정에 있어서 기재의 온도를 130 ℃ 로 하여 전사를 촉진한 것 이외에는 예 1 과 동일하게 하여, 1 회 전사에 의해 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 2 에 나타낸다. 여기서, 옥타데실트리클로로실란 (OTS) 으로 처리된 실리콘 기재의 표면에 대한 수접촉각은 108°였다.
또한, 옥타데실트리클로로실란에 의한 기재의 처리는 하기와 같이 하여 실시하였다.
OTS 의 20 mM 톨루엔 용액을 제조하였다. 얻어진 OTS 용액 중에 상기의 실리콘 기재를 침지시키고, 7 일간 유지하였다. 침지 후에, 기재를 톨루엔 및 에탄올로 세정하고, 에탄올 중에서 30 분간에 걸쳐 초음파 세정하였다. 여기까지의 공정은 모두 습도가 3 ％ 이하로 제어된 글로브 박스 중에서 실시하였다. 그 후, 기재를 순수로 세정하고, 100 ℃ 에서 5 분간 열처리하여, OTS 처리 기재를 얻었다.
Figure pct00002
표 2 에서는, 비교를 위해서 예 1 의 유기 반도체막에서의 결과도 나타내고 있다. 이 표 2 로부터 이해되는 바와 같이, 스탬프 상에 있어서 유기 반도체막을 숙성시키고, 그리고 그 후에 기재에 전사하는 경우에도, 기재의 표면 에너지가, 유기 반도체막의 전하 이동도에 영향을 주는 것이 이해된다. 즉, 이 표 2 로부터는, 스탬프 상에 있어서 유기 반도체막을 숙성시키고, 그리고 그 후에, 기재에 전사하는 경우에도, 기재의 표면 에너지가 작은 것이, 전하 이동도가 큰 유기 반도체막을 얻기 위해서 바람직한 것이 이해된다.
《예 16∼27》
예 16∼21 에서는, 보텀 게이트·탑 콘택트형 (BGTC 형) 의 트랜지스터를 제조하고, 또한 예 22∼27 에서는, 보텀 게이트·보텀 콘택트형 (BGBC 형) 의 트랜지스터를 제조하였다.
《예 16》
P3HT 0.5 질량부를 톨루엔 99.5 질량부에 용해시켜, 유기 반도체 용액으로서의 P3HT 용액을 얻은 것 이외에는 예 1 (공기측면/스탬프측면의 비：2.8, 상대 X 선 피크 강도：2.5) 과 동일하게 하여, 보텀 게이트·탑 콘택트형 (BGTC 형) 의 박막 트랜지스터를 제조하였다.
이와 같이 하여 얻어진 박막 트랜지스터, 즉 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 3 에 나타낸다.
《예 17》
예 14 에서와 같이 하여 실리콘 기재를 헥사메틸디실라잔 (HMDS) 으로 처리한 것, 및 전사 공정에 있어서 기재의 온도를 130 ℃ 로 하여 전사를 촉진한 것 이외에는, 예 16 과 동일하게 하여, 제막시에 공기측에 있던 면을 활성면으로 하는 BGTC 형 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 3 에 나타낸다.
《예 18》
예 15 에서와 같이 하여 실리콘 기재를 옥타데실트리클로로실란 (OTS) 으로 처리한 것, 및 전사 공정에 있어서 기재의 온도를 130 ℃ 로 하여 전사를 촉진한 것 이외에는, 예 16 과 동일하게 하여, 제막시에 공기측에 있던 면을 활성면으로 하는 BGTC 형 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 3 에 나타낸다.
《예 19 (비교)》
예 16 에 있어서 사용한 P3HT 용액을, 예 16 에서 사용한 실리콘 기재 상에 직접 스핀 코팅 (1800 rpm, 20 초간) 하여, BGTC 형 박막 트랜지스터를 얻었다. 얻어진 박막 트랜지스터의 전하 이동도를 표 3 에 나타낸다.
《예 20 (비교)》
예 16 에 있어서 사용한 P3HT 용액을, 예 17 에서 사용한 HMDS 처리가 완료된 실리콘 기재 상에 직접 스핀 코팅 (1800 rpm, 20 초간) 하여, BGTC 형 박막 트랜지스터를 얻었다. 얻어진 박막 트랜지스터의 전하 이동도를 표 3 에 나타낸다.
《예 21 (비교)》
예 16 에 있어서 사용한 P3HT 용액을, 예 18 에서 사용한 OTS 처리가 완료된 실리콘 기재 상에 직접 스핀 코팅 (1800 rpm, 20 초간) 하여, BGTC 형 박막 트랜지스터를 얻었다. 얻어진 박막 트랜지스터의 전하 이동도를 표 3 에 나타낸다.
《예 22》
P3HT 0.5 질량부를 톨루엔 99.5 질량부에 용해시켜, 유기 반도체 용액으로서의 P3HT 용액을 얻은 것, 및 UV 오존 세정 후의 실리콘 웨이퍼 기재 상에 마스크 증착법에서 금을 진공 증착하고, 소스 전극 및 드레인 전극 (L/w=50 ㎛/1.5 ㎜) 을 형성하여, 보텀 게이트·보텀 콘택트형 (BGBC 형) 의 박막 트랜지스터로 한 것 이외에는, 예 1 (공기측면/스탬프측면의 비：2.8, 상대 X 선 피크 강도：2.5) 과 동일하게 하여, 박막 트랜지스터를 제조하였다. 즉, 금의 전극을 갖는 실리콘 웨이퍼 기재를 사용하여, BGBC 형의 박막 트랜지스터로 한 것 이외에는 예 6 과 동일하게 하여, 박막 트랜지스터를 제조하였다.
이와 같이 하여 얻어진 박막 트랜지스터, 즉 제막시에 공기측에 있던 면을 활성면으로 하는 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 3 에 나타낸다.
《예 23》
예 14 에서와 같이 하여 실리콘 기재를 헥사메틸디실라잔 (HMDS) 으로 처리한 것, 및 전사 공정에 있어서 기재의 온도를 130 ℃ 로 하여 전사를 촉진한 것 이외에는 예 22 와 동일하게 하여, 제막시에 공기측에 있던 면을 활성면으로 하는 BGBC 형 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 3 에 나타낸다.
《예 24》
예 15 에서와 같이 하여 실리콘 기재를 옥타데실트리클로로실란 (OTS) 으로 처리한 것, 및 전사 공정에 있어서 기재의 온도를 130 ℃ 로 하여 전사를 촉진한 것 이외에는, 예 22 와 동일하게 하여, 제막시에 공기측에 있던 면을 활성면으로 하는 BGBC 형 박막 트랜지스터를 제조하였다. 얻어진 박막 트랜지스터에 대해, 전하 이동도를 측정하였다. 결과를 표 3 에 나타낸다.
《예 25》
콘택트 프린트용 스탬프를 예 5 (공기측면/스탬프측면의 비：86, 상대 X 선 피크 강도：1.9) 의 방법으로 제조한 것 이외에는, 예 22 와 동일하게 박막 트랜지스터의 제조를 실시하였다. 얻어진 박막 트랜지스터의 전하 이동도를 표 3 에 나타낸다.
《예 26》
콘택트 프린트용 스탬프를 예 5 의 방법으로 제조한 것 이외에는, 예 23 과 동일하게 박막 트랜지스터의 제조를 실시하였다. 얻어진 박막 트랜지스터의 전하 이동도를 표 3 에 나타낸다.
《예 27》
콘택트 프린트용 스탬프를 예 5 의 방법으로 제조한 것 이외에는, 예 24 와 동일하게 박막 트랜지스터의 제조를 실시하였다. 얻어진 박막 트랜지스터의 전하 이동도를 표 3 에 나타낸다.
《예 28 (비교)》
예 22 에 있어서 사용한 P3HT 용액을, 예 22 에서 사용한 실리콘 기재 상에 직접 스핀 코팅 (1800 rpm, 20 초간) 하여, BGBC 형 박막 트랜지스터를 얻었다. 얻어진 박막 트랜지스터의 전하 이동도를 표 3 에 나타낸다.
《예 29 (비교)》
예 22 에 있어서 사용한 P3HT 용액을, 예 23 에서 사용한 HMDS 처리가 완료된 실리콘 기재 상에 직접 스핀 코팅 (1800 rpm, 20 초간) 하여, BGBC 형 박막 트랜지스터를 얻었다. 얻어진 박막 트랜지스터의 전하 이동도를 표 3 에 나타낸다.
《예 30 (비교)》
예 22 에 있어서 사용한 P3HT 용액을, 예 24 에서 사용한 OTS 처리가 완료된 실리콘 기재 상에 직접 스핀 코팅 (1800 rpm, 20 초간) 하여, BGBC 형 박막 트랜지스터를 얻었다. 얻어진 박막 트랜지스터의 전하 이동도를 표 3 에 나타낸다.
Figure pct00003
표 3 으로부터 이해되는 바와 같이, 콘택트 프린트법으로 제조한 예 16∼18 및 예 22∼27 의 박막 트랜지스터는, 스핀 코트법으로 제조한 대응하는 예 19∼21 및 예 28∼30 의 박막 트랜지스터와 비교하여, 양호한 전하 이동도를 가지고 있다.
이 표 3 에 있어서, 「스핀 코트에 대한 비」는, 콘택트 프린트법으로 제조한 박막 트랜지스터의 전하 이동도와, 대응하는 스핀 코트법으로 제조한 박막 트랜지스터의 이동도의 비를 나타내고 있다. 이 비로부터 이해되는 바와 같이, 보텀 게이트·탑 콘택트형 (BGBC 형) 의 박막 트랜지스터의 제조시에 콘택트 프린트법을 사용하는 것에 의한 이동도의 증가율은, 보텀 게이트·탑 콘택트형 (BGTC 형) 의 박막 트랜지스터의 제조시에 콘택트 프린트법을 사용하는 경우보다 크다. 즉, BGBC 형의 박막 트랜지스터의 제조에 있어서는, 콘택트 프린트법을 이용하는 것이 특히 바람직한 것이 이해된다.
10, 133, 143, 153, 163 : 본 발명의 유기 반도체막
11 : 본 발명의 유기 반도체막 (기재에 접하고 있는 면측)
12 : 본 발명의 유기 반도체막 (기재에 접하고 있는 면측의 반대면측)
15, 100 : 기재
20 : 종래의 유기 반도체막
21 : 종래의 유기 반도체막 (기재에 접하고 있는 면측)
22 : 종래의 유기 반도체막 (기재에 접하고 있는 면측의 반대면측)
130, 140, 150, 160 : 본 발명의 박막 트랜지스터
131, 141, 151, 161 : 게이트 전극
132, 142, 152, 162 : 게이트 절연막
133, 143, 153, 163 : 반도체막
134, 144, 154, 164 : 소스 전극
135, 145, 155, 165 : 드레인 전극
50 : 전사부-둘레 가장자리부 구조를 갖는 스탬프
51, 51a, 51b, 51c : 전사부
52, 52a, 52b, 52c : 둘레 가장자리부
61 : 유기 반도체 용액

Claims (38)

  1. 상대되는 2 개의 표면측의 전하 이동도의 비｛(전하 이동도가 큰 표면측의 전하 이동도)/(전하 이동도가 작은 표면측의 전하 이동도)｝의 값이 1 이상 10 미만이고, 또한 실리콘 웨이퍼 상에 스핀 코팅에 의해 제조한 동일한 두께 및 재료의 유기 반도체막에 대한 피크 높이를 기준으로 했을 때에, 상대 X 선 반사 피크 높이가 2.0 이상인, 유기 반도체막.
  2. 제 1 항에 있어서,
    상기 전하 이동도의 비의 값이 5 이하인, 유기 반도체막.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유기 반도체막이 용액법에 의해 얻어진 것인, 유기 반도체막.
  4. 제 1 항 내지 제 3 항 중 어느 항에 있어서,
    상기 유기 반도체막이 콘택트 프린트법에 의해 얻어진 것인, 유기 반도체막.
  5. 제 1 항 내지 제 4 항 중 어느 항에 있어서,
    상기 유기 반도체막의 전하 이동도가 큰 표면측의 전하 이동도가, 1.00×10-5 ㎠/(V·s) 이상인, 유기 반도체막.
  6. 유기 반도체 재료가 용해 및/또는 분산되어 있는 유기 반도체 용액을 제공하는 단계,
    상기 유기 반도체 용액을 기재 또는 제 1 스탬프 상에 적용하여, 미건조의 유기 반도체막을 얻는 단계,
    상기 기재 또는 제 1 스탬프 상에 있어서 상기 미건조의 유기 반도체막을 숙성시키는 단계를 포함하고, 또한 상기 기재 또는 제 1 스탬프의 표면의 물에 대한 접촉각이 100°이상인, 유기 반도체막의 제조 방법.
  7. 제 6 항에 있어서,
    상기 숙성을, 상기 미건조의 유기 반도체막을 10 초 이상에 걸쳐 유지함으로써 실시하는, 유기 반도체막의 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 숙성을, 상기 미건조의 유기 반도체막을 50 ℃ 미만의 분위기로 유지함으로써 실시하는, 유기 반도체막의 제조 방법.
  9. 제 6 항 내지 제 8 항 중 어느 항에 있어서,
    상기 제 1 스탬프 상에 있어서 숙성시킨 유기 반도체층을 전사하는 단계를 추가로 포함하는, 유기 반도체막의 제조 방법.
  10. 제 6 항 내지 제 9 항 중 어느 항에 있어서,
    상기 기재 또는 제 1 스탬프 상에 있어서 숙성시킨 유기 반도체층을, 건조 및/또는 소성시키는 단계를 추가로 포함하는, 유기 반도체막의 제조 방법.
  11. 제 6 항 내지 제 10 항 중 어느 항에 있어서,
    상기 기재 또는 제 1 스탬프의 표면의 물에 대한 접촉각이 105°이상인, 유기 반도체막의 제조 방법.
  12. 제 1 항 내지 제 5 항 중 어느 항에 기재된 유기 반도체막을 갖는, 유기 반도체 디바이스.
  13. 제 12 항에 있어서,
    박막 트랜지스터인, 유기 반도체 디바이스.
  14. 제 13 항에 있어서,
    상기 유기 반도체막이 콘택트 프린트법에 의해 얻어진 것이고, 또한 상기 유기 반도체 디바이스가, 보텀 게이트·보텀 콘택트형 또는 탑 게이트·보텀 콘택트형의 박막 트랜지스터인, 유기 반도체 디바이스.
  15. 상대되는 2 개의 표면측의 전하 이동도의 비｛(전하 이동도가 큰 표면측의 전하 이동도)/(전하 이동도가 작은 표면측의 전하 이동도)｝의 값이 2 이상인, 유기 반도체막.
  16. 제 15 항에 있어서,
    상기 전하 이동도의 비의 값이 10 이상인, 유기 반도체막.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 전하 이동도의 비의 값이 150 이하인, 유기 반도체막.
  18. 제 15 항 내지 제 17 항 중 어느 항에 있어서,
    상기 유기 반도체막이 용액법에 의해 얻어진 것인, 유기 반도체막.
  19. 제 15 항 내지 제 18 항 중 어느 항에 있어서,
    상기 유기 반도체막이 콘택트 프린트법에 의해 얻어진 것인, 유기 반도체막.
  20. 제 15 항 내지 제 19 항 중 어느 항에 있어서,
    상기 유기 반도체막의 전하 이동도가 큰 표면측의 전하 이동도가, 1.00×10-5 ㎠/(V·s) 이상인, 유기 반도체막.
  21. 제 15 항 내지 제 20 항 중 어느 항에 있어서,
    실리콘 웨이퍼 상에 스핀 코팅에 의해 제조한 동일한 두께 및 재료의 유기 반도체막에 대한 피크 높이를 기준으로 했을 때에, 상대 X 선 반사 피크 높이가 1.3 이상인, 유기 반도체막.
  22. 제 15 항 내지 제 21 항 중 어느 항에 있어서,
    상대되는 상기 2 개의 표면 사이에서, 상기 유기 반도체막을 구성하는 유기 반도체 재료의 결정 배향의 정도가 서서히 변화되고 있는, 유기 반도체막.
  23. 유기 반도체 재료가 용해 및/또는 분산되어 있는 유기 반도체 용액을 제공하는 단계,
    상기 유기 반도체 용액을 기재 또는 제 1 스탬프 상에 적용하여, 미건조의 유기 반도체막을 얻는 단계,
    상기 기재 또는 제 1 스탬프 상에 있어서 상기 미건조의 유기 반도체막을 숙성시키는 단계를 포함하는, 유기 반도체막의 제조 방법.
  24. 제 23 항에 있어서,
    상기 숙성을, 상기 미건조의 유기 반도체막을 10 초 이상에 걸쳐 유지함으로써 실시하는, 유기 반도체막의 제조 방법.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 숙성을, 상기 미건조의 유기 반도체막을 50 ℃ 미만의 분위기로 유지함으로써 실시하는, 유기 반도체막의 제조 방법.
  26. 제 23 항 내지 제 25 항 중 어느 항에 있어서,
    상기 제 1 스탬프 상에 있어서 숙성시킨 유기 반도체층을 전사하는 단계를 추가로 포함하는, 유기 반도체막의 제조 방법.
  27. 제 23 항 내지 제 26 항 중 어느 항에 있어서,
    상기 기재 또는 제 1 스탬프 상에 있어서 숙성시킨 유기 반도체층을, 건조 및/또는 소성시키는 단계를 추가로 포함하는, 유기 반도체막의 제조 방법.
  28. 제 23 항 내지 제 27 항 중 어느 항에 있어서,
    상기 기재 또는 제 1 스탬프의 표면의 물에 대한 접촉각이 40°이상인, 유기 반도체막의 제조 방법.
  29. 제 15 항 내지 제 22 항 중 어느 항에 기재된 유기 반도체막을 갖는, 유기 반도체 디바이스.
  30. 제 29 항에 있어서,
    박막 트랜지스터인, 유기 반도체 디바이스.
  31. 제 30 항에 있어서,
    상기 유기 반도체막이 콘택트 프린트법에 의해 얻어진 것이고, 또한 상기 유기 반도체 디바이스가, 보텀 게이트·보텀 콘택트형 또는 탑 게이트·보텀 콘택트형 박막 트랜지스터인, 유기 반도체 디바이스.
  32. 회로 기재의 일방의 면 상에 제 30 항 또는 제 31 항에 기재된 박막 트랜지스터를 2 개 이상 갖는 전기 회로로서,
    상기 박막 트랜지스터 중의 적어도 하나에 있어서, 상기 유기 반도체막의 전하 이동도가 큰 표면측이, 상기 회로 기재를 마주보도록 하여, 상기 유기 반도체막이 배치되어 있고, 또한 이 표면측이, 상기 박막 트랜지스터에 있어서 활성면으로 되어 있고, 또한
    상기 박막 트랜지스터 중의 적어도 다른 하나에 있어서, 상기 유기 반도체막의 전하 이동도가 큰 표면측이, 상기 회로 기재의 반대측을 향하도록 하여, 상기 유기 반도체막이 배치되어 있고, 또한 이 표면측이, 상기 박막 트랜지스터에 있어서 활성면으로 되어 있는, 전기 회로.
  33. 전사되는 유기 반도체막을 유지하기 위한 전사부, 및 상기 전사부 주위의 둘레 가장자리부를 갖고, 또한 상기 전사부의 물에 대한 접촉각이, 상기 둘레 가장자리부의 물에 대한 접촉각보다 20°이상 큰, 콘택트 프린트용 스탬프.
  34. 제 33 항에 있어서,
    상기 전사부의 물에 대한 접촉각이 40°이상인, 콘택트 프린트용 스탬프.
  35. 제 33 항 또는 제 34 항에 있어서,
    상기 전사부와 상기 둘레 가장자리부가 동일 평면 상에 있는, 콘택트 프린트용 스탬프.
  36. 제 33 항 내지 제 35 항 중 어느 항에 있어서,
    상기 전사부가, 상기 둘레 가장자리부에 대해 오목부로 되어 있는, 콘택트 프린트용 스탬프.
  37. 제 33 항 내지 제 36 항 중 어느 항에 있어서,
    상기 전사부의 크기가, 0.01 μ㎡∼1,000,000 μ㎡ 인, 콘택트 프린트용 스탬프.
  38. 용매와 상기 용매 중에 용해 및/또는 분산되어 있는 유기 반도체 재료를 함유하는 유기 반도체 용액을 제공하는 단계, 그리고
    유기 반도체 용액을, 제 33 항 내지 제 37 항 중 어느 항에 기재된 스탬프의 상기 전사부에 적용하여, 유기 반도체막을 얻는 단계를 포함하는, 유기 반도체막의 제조 방법.
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