KR20130058728A - 광전자 소자 - Google Patents

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KR20130058728A KR1020137004119A KR20137004119A KR20130058728A KR 20130058728 A KR20130058728 A KR 20130058728A KR 1020137004119 A KR1020137004119 A KR 1020137004119A KR 20137004119 A KR20137004119 A KR 20137004119A KR 20130058728 A KR20130058728 A KR 20130058728A
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Abstract

본 발명은, 에피택셜 층 시퀀스(2)를 구비한 반도체 몸체(1)와, 땜납 층(7)에 의해 상기 반도체 몸체(1)와 연결되고 층간 연결부들(9a, 9b)을 구비한 반도체 재료 소재의 캐리어 기판(6)을 포함하는 광전자 소자에 관한 것이다. 상기 캐리어 기판(6)은 반도체 몸체(1) 방향으로 향해 있는 제1 주 표면(11)을 따라서 연장되는 표면 도핑 구역(14)을 포함한다. 상기 표면 도핑 구역(14)은 p 전도 영역(14a)과, 이 p 전도 영역에 인접하는 n 전도 영역(14b)을 포함하며, 상기 전도 영역들 사이에는 pn 접합부(16)가 형성된다. 상기 n 전도 영역(14b)은 땜납 층(7)의 제1 부분 영역(7a)을 통해 에피택셜 층 시퀀스(2)의 p 도핑 영역(3)에 전기 연결되고, 상기 p 전도 영역(14a)은 땜납 층(7)의 제2 부분 영역(7b)을 통해 에피택셜 층 시퀀스(2)의 n 도핑 영역(5)에 전기 연결되며, 그럼으로써 상기 pn 접합부(16)는 상기 표면 도핑 구역(14)에서 반도체 몸체(1)를 위한 보호 다이오드를 형성하게 된다.

Description

광전자 소자{OPTOELECTRONIC COMPONENT}
본 출원은, 반도체 몸체와, 땜납 층에 의해 상기 반도체 몸체와 연결된 캐리어 기판을 포함하는 광전자 소자에 관한 것이다.
본 특허 출원은 대응하는 그 공개 내용이 참조를 통해 본원으로써 수용되는 독일 특허 출원 10 2010 027 679.0의 우선권을 청구한 것이다.
본 발명의 목적은, 반도체 몸체가 땜납 층에 의해 캐리어 기판과 연결되어 있는 향상된 광전자 소자에 있어서, 이때 상기 광전자 소자는 단락 및/또는 정전기 방전(ESD - Electrostatic Discharge)에 대한 낮은 민감도를 특징으로 하면서 비교적 간단하게 제조될 수 있는, 상기 광전자 소자를 제시하는 것에 있다.
상기 목적은 독립 청구항 제1항에 따르는 광전자 소자에 의해 달성된다. 본 발명의 바람직한 구현예들 및 개선 실시예들은 종속 청구항들의 대상이다.
광전자 소자는 일 실시예에 따라서 반도체 몸체를 포함하고, 상기 반도체 몸체는 방사선 생성에 적합한 활성층을 구비한 에피택셜 층 시퀀스를 포함한다. 또한, 광전자 소자는 땜납 층에 의해 반도체 몸체와 연결되는 캐리어 기판을 포함한다. 광전자 소자의 캐리어 기판은 바람직하게는 반도체 재료로 형성된다.
캐리어 기판은 바람직하게는 제1 층간 연결부와 제2 층간 연결부를 포함하고, 상기 층간 연결부들은 각각 반도체 몸체의 방향으로 향해 있는 캐리어 기판의 제1 주 표면에서 반도체 몸체의 반대 방향으로 향해 있는 캐리어 기판의 제2 주 표면으로 이어진다.
층간 연결부들이 땜납 층을 통해 반도체 몸체와 연결되는 캐리어 기판의 제1 주 표면에서 맞은편에 위치하는 캐리어 기판의 제2 주 표면으로 이어지는 것을 통해, 광전자 소자에는 바람직하게는 상기 캐리어 기판의 제2 주 표면에서 전기 단자들이 구비될 수 있다. 특히, 예컨대 제1 층간 연결부가 땜납 층으로 인쇄 회로 기판의 제1 스트립 도체와 연결되고 제2 층간 연결부는 제2 땜납 층으로 인쇄 회로 기판의 제2 스트립 도체와 연결되면서, 광전자 소자는 캐리어 기판의 제2 주 표면에서 인쇄 회로 기판의 스트립 도체들과 연결될 수 있다. 따라서 광전자 소자는 바람직하게는 표면 실장될 수 있다.
에피택셜 층 시퀀스는 바람직하게는 p 도핑된 반도체 영역과 n 도핑된 반도체 영역을 포함하고, 제1 층간 연결부는 땜납 층의 제1 부분 영역을 통해 p 도핑된 반도체 영역과 전기 전도 방식으로 연결되며, 제2 층간 연결부는 땜납 층의 제2 부분 영역을 통해 n 도핑된 반도체 영역과 전기 전도 방식으로 연결된다.
캐리어 기판은 바람직하게는 제1 주 표면을 따라서 연장되는 표면 도핑 구역을 포함한다. 따라서 표면 도핑 구역은 반도체 몸체의 방향으로 향해 있는 캐리어 기판의 표면에 배열된다.
표면 도핑 구역은 바람직하게는 p 도펀트를 내포하는 p 전도 영역을 포함한다. 또한, 표면 도핑 구역은 p 전도 영역에 인접하는 n 전도 영역도 포함하며, 그럼으로써 p 전도 영역과 n 전도 영역 사이에 pn 접합부가 형성된다. n 전도 영역은 n 도펀트뿐 아니라 p 도펀트도 내포한다. n 전도 영역은 바람직하게는 p 도펀트보다 더욱 높은 농도로 n 도펀트를 함유하며, 그럼으로써 n 전도 영역은 전체적으로 n 전도성을 띤다.
n 전도 영역은 땜납 층의 제1 부분 영역에 전기 연결되고, p 전도 영역은 땜납 층의 제2 부분 영역에 전기 연결된다. 땜납 층의 제1 부분 영역은 p 도핑된 반도체 영역과 전기 전도 방식으로 연결되고 땜납 층의 제2 부분 영역은 n 도핑된 반도체 영역과 전기 전도 방식으로 연결되기 때문에, pn 접합부는 표면 도핑 구역에서 반도체 몸체를 위한 보호 다이오드를 형성한다. 다시 말하면 표면 도핑 구역 내의 pn 접합부는 반도체 몸체의 pn 접합부에 대해 역평행한 방식으로 접속된다.
표면 도핑 구역 내에 형성된 보호 다이오드는 정전기 방전으로부터 반도체 몸체를 보호한다. 반도체 몸체의 비전도 방향으로 정전기 방전에 의해 야기되는 전압 펄스는 캐리어 기판의 표면 도핑 구역 내 pn 접합부를 통해 흐르는 전류 흐름에 의해 방전된다.
표면 도핑 구역은 특히 비교적 간단하게 제조될 수 있는 것을 특징으로 한다. 표면 도핑 구역은 특히 제1 단계에서 p 도펀트가 캐리어 기판의 제1 주 표면에서 표면 전체에 걸쳐서 표면 내로 확산되거나 주입됨으로써 제조될 수 있다. 그러므로 완성된 광전자 소자 내에서 표면 도핑 구역은, 층간 연결부들을 제외하고, 바람직하게는 캐리어 기판의 주 표면 전체를 따라서 연장된다.
n 전도 영역은 표면 도핑 구역에서 마스크에 의해 n 도펀트가 앞서 제조된 p 전도 영역의 부분 영역 내로 주입되거나 확산됨으로써 제조될 수 있다. 이 경우 n 도펀트의 주입 또는 확산은, n 도펀트의 농도가 p 도펀트의 농도보다 더욱 높음으로써 상기 영역 내 반도체 재료가 전체적으로 n 전도성을 띠게 되는 방식으로 이루어진다. n 전도 영역은 바람직하게는 5㎛ 내지 20㎛의 폭을 보유한다. 이 경우 폭이란 캐리어 기판의 제1 주 표면에 대해 평행한 방향의 치수를 의미한다.
광전자 소자의 캐리어 기판은 바람직하게는 규소 기판 또는 게르마늄 기판이다. 반도체 재료로 이루어진 캐리어 기판은, 예컨대 세라믹으로 이루어진 캐리어 기판에 비해서, 표준화된 반도체 공정들로 비교적 간단하면서도 저비용으로 가공될 수 있다는 장점을 갖는다. 특히 표면 도핑 구역의 형성을 통해서는 반도체 몸체를 위한 보호 다이오드가 적은 제조 비용으로 제조될 수 있다.
캐리어 기판의 두께는 바람직하게는 100㎛ 및 그 이상과 150㎛ 및 그 이하의 범위이다.
표면 도핑 구역은 바람직하게는 0.5㎛ 내지 4㎛의 깊이를 보유한다. 다시 말해 표면 도핑 구역은 캐리어 기판의 제1 주 표면으로부터 캐리어 기판 안쪽으로 0.5㎛ 내지 4㎛만큼 연장된다. 따라서 표면 도핑 구역의 깊이는 바람직하게는 캐리어 기판의 두께보다 훨씬 더 작다.
표면 도핑 구역은 바람직하게는 1018㎝-3을 상회하는 자유 전하 캐리어 농도를 나타낸다. 특히 자유 농도 캐리어의 농도는 1018㎝-3과 1021㎝-3 사이일 수 있다.
표면 도핑 구역의 외부에서 캐리어 기판은 바람직하게는 1016㎝-3 미만의 자유 전하 캐리어 농도를 나타낸다. 특히 캐리어 기판으로서는 도핑되지 않은 반도체 기판, 특히 도핑되지 않은 규소 기판 또는 게르마늄 기판이 이용된다.
캐리어 기판의 비저항(specific resistance)은 바람직하게는 표면 도핑 구역의 외부에서 200Ω㎝를 상회한다.
표면 도핑 구역의 외부에서 낮은 전하 캐리어 농도와 그로 인해 야기되는 비교적 높은 캐리어 기판의 비저항으로 인해 캐리어 기판은 표면 도핑 구역의 외부에서 전기 절연체로서 작용한다. 이런 점으로 인해, 캐리어 기판은 코팅되어 있지 않은 측면 테두리부들(side edge)을 포함할 수 있다는 장점이 제공된다. 특히 캐리어 기판의 측면 테두리부들은 전기 절연 층으로 부동태화(passivated)되어서는 안 된다. 이는 전기 전도성 재료로 이루어진 캐리어 기판에서 요구될 수도 있는데, 그 이유는 부동태화될 경우 캐리어 기판의 측면 테두리부들에서 전기 단락의 위험이 존재할 수도 있기 때문이다. 단락의 위험은 특히 캐리어 기판의 제2 주 표면에서의 층간 연결부들이 납땜 결합에 의해 예컨대 인쇄 회로 기판의 스트립 도체들과 연결될 때 존재한다. 이러한 경우에는 납땜 공정에서 땜납이 캐리어 기판의 측면 테두리부에까지 융기할 수도 있으며, 그럼으로써 전기 전도성 재료로 이루어진 캐리어 기판의 경우에 단락이 발생할 수도 있다. 상기 위험은, 캐리어 기판이 표면 도핑 구역의 외부에서는 바람직하게는 도핑되지 않으며 그에 따라 바람직하게는 200Ω㎝를 상회하는 낮은 비저항과 바람직하게는 1016㎝-3을 하회하는 낮은 전하 캐리어 농도를 나타내게 함으로써 바람직하게 감소된다. 층간 연결부들에 의해 형성되는 캐리어 기판의 후면 콘택트들에 4V의 전압을 인가할 때 누설 전류는 바람직하게는 1㎂ 미만이다.
바람직한 구현예에 따라서, n 전도 영역은, 캐리어 기판의 제1 주 표면에 대한 조감도로 볼 때, 제1 관통구의 둘레에 환형으로 배열된다. 따라서 이런 경우에 n 전도 영역은 원통형으로 형성되며, 원통의 높이는 표면 도핑 구역의 깊이에, 바람직하게는 0.5㎛ 내지 4.0㎛에 상응하고, 원통의 벽 두께는 n 전도 영역의 폭에, 바람직하게는 5㎛와 20㎛ 사이의 범위에 상응한다.
추가의 바람직한 구현예에 따라서, p 전도 영역은 p+ 전도 영역을 내포하며, "p+ 전도 영역"은 나머지 p 전도 영역보다 더욱 높은 p 도펀트 농도를 나타내는 p 전도 영역을 의미한다. 바람직하게는 p+ 전도 영역 내 도펀트 농도는 1*1020㎝-3 이상이다.
땜납 층의 제2 부분 영역은 상기 구현예의 경우 p+ 전도 영역 내에서 p 전도 영역에 연결된다. 예컨대 땜납 층의 제2 부분 영역은 금속화 콘택트(metallized contact)에 의해 p+ 전도 영역에 연결되며, 나머지 p 전도 영역은 전기 절연 층에 의해 땜납 층으로부터 분리된다. p+ 전도 영역 내 높은 도펀트 농도에 의해서는 바람직하게는 반도체 재료와 금속화 콘택트 사이의 경계면에서 낮은 콘택트 저항이 달성된다.
땜납 층의 제1 부분 영역은 바람직하게는 추가의 금속화 콘택트에 의해 n 전도 영역에 연결되고 전기 절연 층에 의해서는 나머지 표면 도핑 구역으로부터 전기 절연된다.
p+ 전도 영역은 바람직하게는, 캐리어 기판의 제1 주 표면에 대한 조감도로 볼 때, 제1 층간 연결부의 둘레에 환형으로 배열되고, 더욱 정확하게 말하면, 바람직하게는 환형 p+ 전도 영역이 환형 n 전도 영역보다 더욱 큰 반경을 보유하는 방식으로 배열된다. 따라서 환형 p+ 전도 영역은 환형 n 전도 영역의 외부에 배열된다.
환형 n 전도 영역과 환형 p+ 전도 영역 사이에는 나머지 p 전도 영역의 일부분이 배열될 수 있다. 그에 따라 보호 다이오드를 형성하는 pn 접합부는 환형 n 전도 영역의 외부면에 배열된다. n 전도 영역을 환형으로 형성함으로써, 낮은 제조 비용으로 비교적 큰 면적을 갖는 pn 접합부를 제조할 수 있다는 장점이 제공된다. 그러므로 상기 방식으로 제조된 보호 다이오드는 높은 전류 용량을 갖는다.
본 발명은 하기에서 도 1 내지 도 3과 관련한 실시예에 따라 더욱 상세하게 설명된다.
도 1은 일 실시예에 따르는 광전자 소자를 절단하여 개략적으로 도시한 횡단면도이고,
도 2는 상기 실시예에서 제1 층간 연결부의 영역에서 캐리어 기판의 제1 주 표면의 부분 영역에 대한 조감도를 도시한 개략도이며, 그리고
도 3은 도 2에 조감도로 도시된 캐리어 기판의 부분 영역을 절단하여 개략적으로 도시한 횡단면도이다.
도들에 도시된 소자들뿐 아니라 이 소자들 상호 간의 크기 비율은 일정한 축척에 의한 것으로서 간주해서는 안 된다.
본 발명에 따르는 광전자 소자에 대해 도 1에 도시된 실시예는 LED이다. LED는 반도체 몸체(1)를 포함하고, 이 반도체 몸체는 방사선 방출에 적합한 활성 층(4)을 구비한 에피택셜 층 시퀀스(2)를 포함한다. 에피택셜 층 시퀀스는 예컨대 질화물 화합물 반도체 재료를 기반으로 한다. 본원과 관련하여, "질화물 화합물 반도체를 기반으로 한다"는 표현은, 반도체 층 시퀀스 또는 이 반도체 층 시퀀스의 하나 이상의 층이 III-질화물 화합물 반도체 재료, 바람직하게는 InxAlyGa1 -x- yN을 포함하고, 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 및 x + y ≤ 1인 것을 의미한다. 이 경우 상기 재료는 반드시 상술한 화학식에 따르는 수학적으로 정확한 조성을 함유할 필요는 없다. 오히려 상기 재료는 하나 이상의 도펀트뿐 아니라, InxAlyGa1 -x- yN 재료의 특성의 물리적 성질을 실질적으로 변경하지 않는 추가 성분들을 함유할 수 있다. 그러나 편의상, 상술한 화학식은, 비록 결정 격자의 실질적인 성분들(In, Al, Ga, N)이 부분적으로 적은 양의 추가 물질에 의해 치환될 수 있다고 하더라도, 상기 실질적인 성분들만을 포함한다.
활성 층(4)은 예컨대 pn 접합부, 또는 방사선 생성을 위한 단일 또는 다중 양자 우물 구조를 포함할 수 있다. 활성 층(4)은 p 도핑된 반도체 영역(3)과 n 도핑된 반도체 영역(5) 사이에 배열된다. 반도체 몸체(1)의 측면 테두리부들에는 바람직하게는 절연 층(13)이 구비된다.
반도체 몸체(1)는, 이 반도체 몸체(1)로부터 방사선 분리를 향상시키기 위해, 반도체 몸체 자체의 방사선 방출 표면(22)에서 요철 구조화되거나, 또는 구조화부(17)를 구비할 수 있다. 방사선 방출 표면(22)에서 반도체 몸체(1)의 구조화 또는 요철 구조화는 특히 에칭 공정으로 이루어질 수 있다.
실시예에 따르는 LED는, 에피택셜 층 시퀀스(2)의 성장을 위해 이용되는 성장 기판이 차후에 에피택셀 층 시퀀스(2)로부터 제거된, 이른바 박막 LED이다. 원래의 성장 기판은 이후 방사선 방출 표면(22)이 위치하게되는 반도체 몸체(1)의 측면으로부터 제거되었다.
방사선 방출 표면(22)의 맞은편에 위치하는 표면에서 반도체 몸체(1)는 땜납 층(7)에 의해 캐리어 기판(6)과 결합된다. 캐리어 기판(6)과 반도체 몸체(1)의 결합은, 소자의 제조 시에, 바람직하게는 원래의 성장 기판이 이후 방사선 방출 표면(22)으로서 이용되는 반도체 몸체(1)의 표면으로부터 제거되기 이전에 이루어진다. 캐리어 기판(6)은, 성장 기판과는 다르게, 에피택셜 층 시퀀스(2)의 에피택셜 성장에 적합할 필요가 없기 때문에, 상기 캐리어 기판(6)에 대해 재료 선택 시 비교적 큰 자유도가 존재한다. 특히, 비교적 적은 비용 및/또는 우수한 열 전도성을 특징으로 하는 캐리어 기판(6)을 선택할 수 있다.
땜납 층(7)은 바람직하게는 특히 Au, Sn 또는 AuSn을 함유할 수 있는 금속 또는 금속 합금으로 형성된다.
캐리어 기판(6)은 반도체 몸체(1) 방향으로 향해 있는 제1 주 표면(11)과 반도체 몸체의 반대 방향으로 향해 있는 제2 주 표면(12)을 포함한다. 캐리어 기판(6)은 제1 층간 연결부(9a)와 제2 층간 연결부(9b)를 포함하며, 이들 층간 연결부는 각각 캐리어 기판(6)의 제1 주 표면(11)에서 그의 제2 주 표면(12)으로 이어진다. 층간 연결부들(9a, 9b)은 예컨대 Ag, Au 또는 CuW를 내포할 수 있다.
캐리어 기판(6)은 반도체 재료로 형성된다. 특히 반도체 기판(6)은 규소 기판 또는 게르마늄 기판일 수 있다. 예컨대 규소와 같은 반도체 재료로 이루어진 캐리어 기판(6)을 이용함으로써, 이 캐리어 기판(6)이 비교적 저렴하며, 표준화된 반도체 공정들로 비교적 간단하게 가공될 수 있다는 장점이 제공된다.
광전자 소자 내에서 단락을 방지하기 위해서, 캐리어 기판(6)의 제1 주 표면(11) 및 제2 주 표면(12)에는, 층간 연결부들(9a, 9b)을 제외하고, 전기 절연 층(13)이 구비된다. 또한, 상기 층간 연결부들(9a, 9b)로부터 캐리어 기판(6)의 반도체 재료를 절연하기 위해서, 층간 연결부들(9a, 9b)의 내부 벽부들에도 각각 전기 절연 층(13)이 구비된다.
캐리어 기판(6) 내 전기 전도성 층간 연결부들(9a, 9b)의 제조는 예컨대 액상 금속 또는 액상 금속 합금이 캐리어 기판(6)의 관통구들 내로 압입되는 방식으로 이루어질 수 있다(액상 땜납 충진: liquid solder fill).
두 층간 연결부(9a, 9b)는 반도체 몸체(1)의 전기 접촉을 위해 이용된다. 예컨대 제1 층간 연결부(9a)는 에피택셜 층 시퀀스(2)의 p 도핑된 반도체 영역(3)과 전기 전도 방식으로 연결되고, 제2 층간 연결부(9b)는 n 도핑된 반도체 영역(5)과 전기 전도 방식으로 연결된다.
제1 층간 연결부(9a)와 에피택셜 층 시퀀스(2)의 p 도핑 영역(3) 사이의 전기 전도식 연결은 반도체 몸체(1)와 캐리어 기판(6) 사이에 배열되는 땜납 층(7)에 의해 이루어질 수 있다. 특히 제1 층간 연결부(9a)는 땜납 층(7)의 제1 부분 영역(7a)에 인접하고, 이 제1 부분 영역은 p 도핑된 반도체 영역(3)과 전기 연결된다. p 도핑된 반도체 영역(3)은, 도 1에 도시된 것처럼, 반드시 땜납 층(7)에 직접 인접하지 않아도 된다.
오히려 p 도핑된 반도체 영역(3)과 땜납 층(7) 사이에 추가의 층들, 특히 활성 층(4)으로부터 캐리어 기판의 방향으로 방출된 방사선을 방사선 방출 표면(22) 쪽으로 편향시키는 거울 층(미도시)이 배열될 수 있다. 거울 층에 추가로 p 도핑된 반도체 영역(3)과 땜납 층(7) 사이에는 추가의 층들도 배열될 수 있는데, 예컨대 거울 층 내로 이루어지는 땜납 층(7)의 땜납 재료의 확산을 방지하거나, 또는 땜납 재료를 포함한 반도체 몸체(1)의 습윤화를 향상시키는 예컨대 장벽 층, 습윤 층 또는 접착제 층도 배열될 수 있다.
제2 층간 연결부(9b)는 바람직하게는 n 도핑된 반도체 영역(5)과 전기 전도 방식으로 연결된다. 이는 예컨대 땜납 층(7)의 제2 부분 영역(7b)이 절연 층들(23)에 의해 나머지 땜납 층(7)으로부터, 그리고 p 도핑된 반도체 영역(3)으로부터 절연되는 방식으로 이루어질 수 있다. 땜납 층(7)의 부분 영역(7b)으로부터 관통 콘택트(15)는 에피택셜 층 시퀀스(2)를 통과하는 관통구를 통해서 n 도핑된 반도체 영역(5) 내로까지 이어진다. 관통 콘택트(15)는 절연 층(23)에 의해 p 도핑된 반도체 영역(3)과 활성 층(4)으로부터 절연된다.
활성 구역(4)을 통해 안내되는 관통 콘택트(15)에 의한 광전자 소자의 접촉은, n 도핑된 반도체 영역(5)뿐 아니라 p 도핑된 반도체 영역(3)의 접촉이 캐리어 기판(6) 방향으로 향해 있는 반도체 몸체(1)의 측면으로부터 이루어진다는 장점을 갖는다. 그러므로 광전자 소자의 방사선 방출 표면(22)은 바람직하게는 예컨대 본드 패드, 금속화 콘택트 또는 연결 와이어와 같은 전기 콘택트 소자들을 구비할 필요가 없게 된다. 이처럼 방사선 방출 표면(22)에서 콘택트 소자들에 의한 방사선의 흡수는 방지된다.
반도체 몸체(1)의 맞은편에 위치하는 캐리어 기판(6)의 제2 주 표면(12)에서는 층간 연결부들(9a, 9b)이 바람직하게는 외부로부터 연결될 수 있다. 특히 전기 전도성 층간 연결부들(9a, 9b)은 캐리어 기판(6)의 제2 주 표면에서 예컨대 인쇄 회로 기판(18)의 스트립 도체들(19)과 연결될 수 있다. 층간 연결부들(9a, 9b)에는, 예컨대 캐리어 기판(6)의 제2 주 표면(12)에서 각각 금속화 층(21), 예컨대 니켈 층이 구비될 수 있으며, 상기 금속화 층은 각각 땜납 층(20)으로 인쇄 회로 기판(18)의 스트립 도체들(19)과 연결된다. 따라서 광전자 소자는 바람직하게는 표면 실장될 수 있다.
캐리어 기판(6)의 제1 주 표면(11)에는 표면 도핑 구역(14)이 형성된다. 표면 도핑 구역(14)은, 층간 연결부들(9a, 9b)을 제외하고, 캐리어 기판(6)의 제1 주 표면(11) 전체를 따라서 연장된다. 표면 도핑 구역(14)은 p 도펀트를 내포하는 p 전도 영역(14a)을 포함한다. p 전도 영역(14a)에는 n 전도 영역(14b)이 인접하며, 그럼으로써 p 전도 영역(14a)과 n 전도 영역(14b) 사이에는 pn 접합부(16)가 형성된다.
도 2 내의 조감도에서 알 수 있는 것처럼, n 전도 영역(14b)은 제1 층간 연결부(9a)의 둘레에 환형으로 배열될 수 있다. 표면 도핑 구역(14) 내에 n 전도 영역(14b)을 환형으로 형성함으로써, pn 접합부(16)가 비교적 큰 면적을 가지며, 그로 인해 광전자 소자의 비전도 방향으로 큰 전류 용량을 보유한다는 장점이 제공된다.
표면 도핑 구역(14)의 p 전도 영역(14a)은 바람직하게는 나머지 p 전도 영역(14a)보다 더욱 높은 p 도펀트 농도를 나타내는 부분 영역(14c)을 포함한다. 상기 부분 영역(14c)은 하기에서 p+ 전도 영역(14c)으로서 지칭된다. p+ 전도 영역(14c)은 n 전도 영역(14b)처럼 제1 층간 연결부(9a)의 둘레에 환형으로 배열될 수 있다. 바람직하게는 환형 p+ 전도 영역(14c)은 환형 n 전도 영역(14b)의 외부에 배열된다.
도 1에 도시된 것처럼, n 전도 영역(14b)은 금속화 콘택트(8a)에 의해 땜납 층의 제1 부분 영역(7a)에 연결된다. 이처럼 n 전도 영역(14b)은 에피택셜 층 시퀀스(2)의 p 도핑된 반도체 영역(3)과 전기 전도 방식으로 연결된다. p+ 전도 영역(14c)은 추가의 금속화 콘택트(8b)에 의해 땜납 층(7)의 제2 부분 영역(7b)에 연결된다. 이처럼 p+ 전도 영역(14c)은 에피택셜 층 시퀀스(2)의 n 도핑된 반도체 영역(5)과 전기 전도 방식으로 연결된다. 금속화 콘택트들(8a, 8b)의 영역들에서는, 층간 연결부들(9a, 9b)의 외부에서 땜납 층(7)으로부터 캐리어 기판(6)을 절연하는 전기 절연 층(13)이 단속된다.
p+ 전도 영역(14c)이 땜납 층의 제2 부분 영역(7b)과 관통 콘택트(15)를 통해 에피택셜 층 시퀀스(2)의 n 도핑 영역(5)과 연결되고 n 전도 영역(14b)은 땜납 층의 제1 부분 영역(7a)을 통해 에피택셜 층 시퀀스(2)의 p 도핑된 반도체 영역(3)과 연결됨으로써, 도핑 구역(14)의 pn 접합부는 광전자 소자의 활성 층(4)에 대해 역평행한 방식으로 접속된다. 그러므로 층간 연결부들(9a, 9b)에, 광전자 소자의 활성 층(4)의 비전도 방향으로 분극화된 전압이 인가된다면, 캐리어 기판(6) 내에서 도핑 구역(14)에 의해 형성되는 pn 접합부(16)는 순방향으로 분극화된다. 그에 따라 도핑 구역(14)은 바람직하게는 광전자 소자를 위한 ESD 보호 다이오드를 형성한다.
표면 도핑 구역(14)은 특히 제1 단계에서 p 도펀트가 제1 주 표면(11)을 통해 표면 전체에 걸쳐서 캐리어 기판(6) 내로 주입되거나 확산됨으로써 제조될 수 있다. 표면 도핑 구역(14)은 바람직하게는 0.5㎛ 및 그 이상과 4㎛ 및 그 이하 범위의 깊이(t)를 보유한다. 캐리어 기판(6)의 두께는 바람직하게는 100㎛ 및 그 이상과 150㎛ 및 그 이하의 범위이다. 따라서 표면 도핑 구역은 바람직하게는 캐리어 기판(6)의 비교적 작은 표면 근처 영역에서만 형성된다.
표면 도핑 구역(14)의 외부에서, 캐리어 기판(6)은 바람직하게는 1016㎝-3을 하회하는 자유 전하 캐리어 농도를 나타낸다. 비저항은 표면 도핑 구역의 외부에서 바람직하게는 200Ω㎝를 상회한다. 그러므로 캐리어 기판(6)은 표면 도핑 구역(14)의 외부에서 우수한 전기 절연체이다. 그에 따라, 측면 테두리부들(10)에서 단락을 방지하기 위해, 캐리어 기판(6)의 측면 테두리부들(10)에 전기 절연성 부동태화 층이 구비될 필요가 없다는 장점이 제공된다. 상기 유형의 단락은 예컨대 인쇄 회로 기판(18)과 캐리어 기판(6)을 연결하는 땜납 층(20)의 재료가 전기 전도성 캐리어 기판(6)의 측면 테두리부들에 도달할 수도 있을 때 발생할 수도 있다. 캐리어 기판(6)의 전기 절연성 특성을 바탕으로 측면 테두리부들(10)은 바람직하게는 코팅되지 않은 상태로 유지될 수 있다.
표면 도핑 구역(14) 내에서 자유 전하 캐리어 농도는 바람직하게는 1018㎝-3 이상이며, 특히 1018㎝-3와 1021㎝-3 사이이다.
n 전도 영역(14b)은 바람직하게는 n 도펀트가 앞서 표면 전체에 걸쳐 p 도핑된 캐리어 기판(6)의 부분 영역 내로 주입되거나 확산됨으로써 제조된다. n 도펀트의 주입 또는 확산은 예컨대 환형 개구부를 포함하는 마스크로 이루어질 수 있으며, 그럼으로써 환형 n 전도 영역(14b)이 도 2에 도시된 것처럼 제조된다. n 전도 영역(14b) 내의 n 도펀트의 농도는, 앞서 주입되거나 확산된 p 도펀트의 농도보다 더욱 높은 방식으로 선택된다. 따라서 n 전도 영역(14b)은 p 도펀트뿐 아니라 n 도펀트도 내포하고, 이때 n 도펀트의 농도는 p 도펀트의 농도보다 더욱 높으며, 그럼으로써 상기 n 전도 영역(14b) 내의 반도체 재료는 전체적으로 n 전도성을 띠게 된다.
p+ 전도 영역(14c)은 p 전도 영역(14a) 내에서, n 전도 영역(14b)처럼, 환형 개구부를 포함하는 마스크에 의해 제조될 수 있다. 환형 개구부를 통해서는 p+ 전도 영역(14c) 내로 추가의 p 도펀트가 주입되며, 그럼으로써 상기 p+ 전도 영역은 나머지 p 전도 영역(14a)보다 더욱 높은 p 도펀트 농도를 나타내게 된다.
n 전도 영역(14b) 및/또는 p+ 전도 영역(14c)은 바람직하게는 각각 5㎛ 및 그 이상과 20㎛ 및 그 이하의 폭(b)을 포함한다. n 전도 영역(14b)과 p+ 전도 영역(14c) 사이에는, p 전도 영역(14a)의 마찬가지로 환형인 부분 영역이 배열될 수 있으며, 상기 환형 부분 영역도 바람직하게는 마찬가지로 5㎛ 및 그 이상과 20㎛ 및 그 이하 범위의 폭을 보유한다.
본 발명은 실시예들에 따르는 설명 내용에 의해 국한되지 않는다. 오히려 본 발명은 각각의 새로운 특징뿐 아니라, 특징들의 각각의 조합을 포함하며, 이런 점은, 비록 상기 특징 또는 상기 조합 자체가 특허청구범위 또는 실시예들에 명확하게 명시되어 있지 않다고 하더라도, 특히 특허청구범위 내 특징들의 각각의 조합을 포함한다.

Claims (15)

  1. 방사선 생성을 위해 적합한 활성 층(4)을 구비한 에피택셜 층 시퀀스(2)를 포함하는 반도체 몸체(1)와, 땜납 층(7)에 의해 상기 반도체 몸체(1)와 연결되는 반도체 재료 소재의 캐리어 기판(6)을 포함하는 광전자 소자로서,
    - 상기 캐리어 기판(6)은 제1 층간 연결부(9a)와 제2 층간 연결부(9b)를 포함하며, 이들 층간 연결부는 각각 반도체 몸체(1) 방향으로 향해 있는 상기 캐리어 기판(6)의 제1 주 표면(11)에서 반도체 몸체(1)의 반대 방향으로 향해 있는 상기 캐리어 기판(6)의 제2 표면(12)으로 이어지고,
    - 상기 에피택셜 층 시퀀스(2)는 p 도핑된 반도체 영역(3)과 n 도핑된 반도체 영역(5)을 포함하고, 상기 제1 층간 연결부(9a)는 상기 땜납 층(7)의 제1 부분 영역(7a)을 통해 상기 p 도핑된 반도체 영역(3)과 전기 전도 방식으로 연결되며, 상기 제2 층간 연결부(9b)는 상기 땜납 층의 제2 부분 영역(7b)을 통해 상기 n 도핑된 반도체 영역(5)과 전기 전도 방식으로 연결되고,
    - 상기 캐리어 기판(6)은 상기 제1 주 표면(11)을 따라서 연장되는 표면 도핑 구역(14)을 포함하고,
    - 상기 표면 도핑 구역(14)은 p 도펀트를 내포하는 p 전도 영역(14a)을 포함하고,
    - 상기 표면 도핑 구역(14)은 상기 p 전도 영역(14a)에 인접하는 n 전도 영역(14b)을 포함하고, 상기 n 전도 영역은 n 도펀트뿐 아니라 p 도펀트도 내포하며, 그럼으로써 상기 p 전도 영역(14a)과 상기 n 전도 영역(14b) 사이에 pn 접합부(16)가 형성되며,
    - 상기 n 전도 영역(14b)은 상기 땜납 층(7)의 제1 부분 영역(7a)에 전기 연결되고 상기 p 전도 영역(14a)은 상기 땜납 층(7)의 제2 부분 영역(7b)에 전기 연결되며, 그럼으로써 상기 pn 접합부(16)는 상기 표면 도핑 구역(14)에서 상기 반도체 몸체(1)를 위한 보호 다이오드를 형성하게 되는,
    광전자 소자.
  2. 제1항에 있어서,
    상기 표면 도핑 구역(14)은, 상기 층간 연결부들(9a, 9b)을 제외하고, 상기 캐리어 기판(6)의 제1 주 표면(11) 전체를 따라서 연장되는,
    광전자 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 n 전도 영역(14b)은 5㎛ 내지 20㎛의 폭을 보유하는,
    광전자 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 캐리어 기판(6)은 규소 기판이거나 게르마늄 기판인,
    광전자 소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 캐리어 기판(6)은 100㎛ 및 그 이상과 150㎛ 및 그 이하 범위의 두께를 보유하는,
    광전자 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 표면 도핑 구역(14)은 0.5㎛ 내지 4㎛의 깊이를 보유하는,
    광전자 소자.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 표면 도핑 구역(14)은 1018㎝-3을 상회하는 자유 전하 캐리어 농도를 나타내는,
    광전자 소자.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 캐리어 기판(6)은 상기 표면 도핑 구역(14)의 외부에서 1016㎝-3을 하회하는 자유 전하 캐리어 농도를 나타내는,
    광전자 소자.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 캐리어 기판(6)은 상기 표면 도핑 구역(14)의 외부에서 200Ω㎝를 상회하는 비저항(specific resistance)을 나타내는,
    광전자 소자.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 캐리어 기판(6)은 코팅되어 있지 않은 측면 테두리부들(side edge)(10)을 포함하는,
    광전자 소자.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 n 전도 영역(14b)은 상기 제1 층간 연결부(9a)의 둘레에 환형으로 배열되는,
    광전자 소자.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 p 전도 영역(14a)은 나머지 p 전도 영역(14a)보다 더욱 높은 p 도펀트 농도를 나타내는 p+ 전도 영역(14c)을 포함하는,
    광전자 소자.
  13. 제12항에 있어서,
    상기 땜납 층(7)의 제2 부분 영역(7b)은 상기 p+ 전도 영역(14c) 내에서 상기 p 전도 영역(14a)에 연결되는,
    광전자 소자.
  14. 제12항 또는 제13항에 있어서,
    상기 p+ 전도 영역(14c)은 상기 제1 층간 연결부(9a)의 둘레에 환형으로 배열되는,
    광전자 소자.
  15. 제14항에 있어서,
    환형 n 전도 영역(14b)과 환형 p+ 전도 영역(14c) 사이에 p 전도 영역(14a)의 일부분이 배열되는,
    광전자 소자.
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