KR20130046726A - 회로기판 및 그 제조 방법, 그리고 상기 회로기판을 구비하는 반도체 패키지 - Google Patents

회로기판 및 그 제조 방법, 그리고 상기 회로기판을 구비하는 반도체 패키지 Download PDF

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윤경로
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Abstract

본 발명은 회로기판에 대한 것으로, 본 발명의 실시예에 따른 회로기판은 전기 소자가 실장되는 소자 실장 영역을 갖는 베이스 기판 및 소자 실장 영역이 노출되도록 베이스 기판을 덮는 레지스트 패턴을 포함하되, 베이스 기판은 절연층, 절연층 상에 형성된 회로 패턴, 그리고 소자 실장 영역 내에서 회로 패턴에 의해 노출된 절연층에 제공된 함몰부를 포함한다.

Description

회로기판 및 그 제조 방법, 그리고 상기 회로기판을 구비하는 반도체 패키지{CIRCUIT BOARD AND METHOD FOR MANUFACTURING THE CIRCUIT BOARD, AND SEMICONDUCTOR PACKAGE WITH THE CIRCUIT BOARD}
본 발명은 회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 회로기판에 대해 전기 소자를 몰딩(molding)하는 몰딩막의 충진 효율을 향상시킬 수 있는 회로기판 및 그 제조 방법, 그리고 상기 회로기판을 구비하는 반도체 패키지에 관한 것이다.
회로 기판들 중 임베디드 인쇄회로기판(Embedded Printed Circuit Board:Embedded PCB)은 반도체 패키지의 집적도를 높이기 위해, 회로 기판 내에 전기 소자를 내장시킨 구조를 갖는다. 상기와 같은 회로 기판을 제조하는 공정은 능동 소자 및 수동 소자와 같은 전기 소자들을 준비하여 회로 기판의 소자 실장 영역에 실장시키는 공정 및 소정의 몰딩 재료로 상기 전기 소자와 더불어 상기 소자 실장 영역을 덮는 몰딩 공정을 포함한다. 그러나, 상기 몰딩 재료로 상기 소자 실장 영역을 채우는 과정에서, 상기 몰딩 재료가 상기 회로기판과 상기 전기 소자 사이 영역에 완전히 채워지지 않는 현상이 발생된다. 이 경우, 상기 전기 소자와 상기 회로기판 사이에 보이드(void)가 발생하여, 반도체 패키지의 신뢰성을 저하시킨다.
한국공개특허(10-2006-0070767)
본 발명이 해결하고자 하는 과제는 전기 소자를 몰딩하는 몰딩막의 형성 효율을 향상시킨 회로 기판 및 이를 구비하는 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 회로 기판에 전기 소자를 몰딩하는 몰딩막을 보이드(void) 없이 효율적으로 형성시킬 수 있는 회로 기판의 제조 방법을 제공하는 것에 있다.
본 발명에 따른 회로기판은 전기 소자가 실장되는 소자 실장 영역을 갖는 베이스 기판 및 상기 소자 실장 영역이 노출되도록 상기 베이스 기판을 덮는 레지스트 패턴을 포함하되, 상기 베이스 기판은 절연층, 상기 절연층 상에 형성된 회로 패턴, 그리고 상기 소자 실장 영역 내에서 상기 회로 패턴에 의해 노출된 상기 절연층에 제공된 함몰부를 포함한다.
본 발명의 실시예에 따르면, 상기 함몰부는 상기 절연층의 표면으로부터 일정 깊이까지 함몰된 트렌치(trech) 구조를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 함몰부는 상기 전기 소자를 몰딩하는 몰딩 재료가 상기 소자 실장 영역으로 진입하기 위한 진입 경로로 사용될 수 있다.
본 발명에 따른 회로기판의 제조 방법은 절연층 및 상기 절연층을 덮는 동박층을 갖는 동박적층판(CCL)을 준비하는 단계, 상기 동박층을 패터닝하여 상기 절연층 상에 회로 패턴을 형성함으로서 베이스 기판을 준비하는 단계, 상기 베이스 기판의 소자 실장 영역이 노출되도록 상기 베이스 기판 상에 레지스트 패턴을 형성하는 단계, 그리고 상기 소자 실장 영역 내에서 노출된 상기 절연층에 함몰부를 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 함몰부를 형성하는 단계는 상기 소자 실장 영역 내에서 노출된 상기 절연층을 레이저 가공 공정으로 일정 깊이까지 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 함몰부는 상기 전기 소자를 몰딩하는 몰딩 재료가 상기 소자 실장 영역으로 진입하기 위한 진입 경로로 사용될 수 있다.
본 발명에 따른 반도체 패키지는 전기 소자가 실장되는 소자 실장 영역을 갖는 베이스 기판, 상기 소자 실장 영역이 노출되도록 상기 베이스 기판을 덮는 레지스트 패턴, 상기 소자 실장 영역에 실장된 전기 소자, 그리고 상기 전기 소자 및 상기 소자 실장 영역을 덮도록 상기 베이스 기판을 덮는 몰딩막을 포함하되, 상기 베이스 기판은 절연층, 상기 절연층 상에 형성된 회로 패턴, 그리고 상기 소자 실장 영역 내에서 상기 회로 패턴에 의해 노출된 상기 절연층에 제공된 함몰부를 포함한다.
본 발명의 실시예에 따르면, 상기 함몰부는 상기 소자 실장 영역에 채워지는 몰딩 재료의 진입 경로를 제공하고, 상기 몰딩막은 상기 함몰부에 의해 상기 소자 실장 영역에 진입하여 상기 소자 실장 영역을 채울 수 있다.
본 발명의 실시예에 따르면, 상기 전기 소자는 적층 세라믹 캐패시터(Multi-Layer Ceramic Capacitor:MLCC)를 포함할 수 있다.
본 발명에 따른 회로 기판 및 이를 구비하는 반도체 패키지는 회로 기판과 전기 소자 사이에 보이드(void) 없이 몰딩 재료가 효과적으로 충진되도록 하여, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
본 발명에 따른 회로 기판의 제조 방법은 회로 기판과 전기 소자 사이에 보이드(void) 없이 몰딩 재료가 효과적으로 충진되도록 하여, 반도체 패키지의 신뢰성을 향상시킬 수 있는 구조의 회로 기판을 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 순서도이다.
도 3 내지 도 6은 본 발명의 실시에에 따른 반도체 패키지의 제조 과정을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예에 따른 회로기판 및 그 제조 방법, 그리고 상기 회로기판을 구비하는 반도체 패키지에 대해 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 보여주는 도면이다. 도 1을 참조하면, 본 발명의 실시예에 따른 반도체 패키지(100)는 회로 기판(101) 및 상기 회로 기판(101)에 실장된 전기 소자(130), 그리고 상기 전기 소자(130)를 몰딩(molding)시키는 몰딩막(140)을 포함할 수 있다. 상기 회로 기판(101)은 베이스 기판(110) 및 상기 베이스 기판(110)의 칩 실장 영역(111)을 노출시키는 레지스트 패턴(120)을 가질 수 있다.
상기 베이스 기판(110)은 상기 반도체 패키지(100)의 내부에 배치되는 코어층일 수 있다. 상기 베이스 기판(110)은 절연층(112) 및 상기 절연층(112) 상에 형성된 회로 패턴(114)을 가질 수 있다. 상기 절연층(112)은 수지 계열의 절연 시트일 수 있고, 상기 회로 패턴(114)은 상기 절연 시트 상에 형성된 금속 패턴일 수 있다.
상기 레지스트 패턴(120)은 상기 베이스 기판(110) 상에 적층되어, 상기 베이스 기판(110)의 소자 실장 영역(111)을 선택적으로 노출시킬 수 있다. 상기 소자 실장 영역(111)은 상기 전기 소자(130)가 실장되는 상기 베이스 기판(110) 상의 영역일 수 있다.
상기 전기 소자(130)는 상기 소자 실장 영역(111)에 실장된 전기 부품일 수 있다. 일 예로서, 상기 전기 소자(130)는 수동 소자를 포함할 수 있다. 이 경우, 상기 전기 소자(130)는 다층 세라믹 캐패시터(Multi-layer ceramic capacitor:MLCC), 컨덕터(conductor), 인덕터(inductor), 그리고 저항기(resistor) 등과 같은 다양한 종류의 수동 소자들을 포함할 수 있다. 다른 예로서, 상기 전기 소자(130)는 능동 소자를 포함할 수 있다. 이 경우, 상기 전기 소자(130)는 반도체 집적회로 칩을 포함할 수 있다.
상기 몰딩막(140)은 상기 전기 소자(130)가 외부 환경으로부터 보호되도록, 상기 전기 소자(130)를 밀폐시킬 수 있다. 이를 위해, 상기 몰딩막(140)은 상기 회로 기판(101) 상에서 상기 전기 소자(130)를 완전히 덮을 수 있다. 상기 몰딩막(140)로는 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)가 사용될 수 있다.
한편, 상기 회로 기판(101)의 소자 실장 영역(111) 내에서 상기 회로 패턴(114)에 의해 선택적으로 노출되는 절연층(112) 부분에는 함몰부(112a)가 제공될 수 있다. 보다 구체적으로, 상기 함몰부(112a)는 상기 소자 실장 영역(111) 내에서 상기 회로 패턴(114)이 형성되지 않은 상기 절연층(112) 부분을 일정 깊이까지 제거되어 형성된 것일 수 있다. 이에 따라, 상기 함몰부(112a)는 상기 절연층(112)으로부터 일정 깊이까지 파여진 트렌치(trench) 구조를 가질 수 있다. 이 경우 상기 함몰부(112a)에 의해 상기 회로 패턴(114)이 형성된 영역에 비해 상기 회로 패턴(114)이 형성되지 않는 영역의 높이차가 발생되므로, 상기 전기 소자(130)와 상기 회로 패턴(114)이 형성되지 않는 상기 절연층(114) 부분에는 상대적으로 증가된 공간이 발생될 수 있다. 상기와 같은 구조의 함몰부(112a)는 상기 전기 소자(130)가 상기 소자 실장 영역(111)에 실장된 후, 상기 몰딩막(140)을 형성시킬 때, 상기 전기 소자(130)와 상기 회로 기판(101) 사이 공간으로 상기 몰딩막(140)이 효과적으로 진입하도록 하는 진입 경로를 제공할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 회로 기판(101) 및 이를 구비하는 반도체 패키지(100)는 상기 회로 기판(101)의 소자 실장 영역(111)에 상기 회로 기판(101)과 상기 전기 소자(130) 사이의 일정 크기의 유격을 제공하여, 몰딩막(140) 형성시에 몰딩 재료가 상기 회로 기판(101)과 상기 전기 소자(130) 사이 공간에 효과적으로 진입하도록 할 수 있다. 이에 따라, 본 발명에 따른 회로 기판 및 이를 구비하는 반도체 패키지는 회로 기판과 전기 소자 사이에 보이드(void) 없이 몰딩 재료가 효과적으로 충진되도록 하여, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
계속해서, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법에 대해 상세히 설명한다. 여기서, 앞서 살펴본 본 발명의 실시예에 따른 반도체 패키지(100)에 대해 중복되는 내용은 생략하거나 간소화될 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 순서도이고, 도 3 내지 도 6은 본 발명의 실시에에 따른 반도체 패키지의 제조 과정을 설명하기 위한 도면들이다.
도 2 및 도 3을 참조하면, 베이스 기판(110)을 준비할 수 있다(S110). 상기 베이스 기판(110)을 준비하는 단계는 동박적층판(Copper Clad Lamination:CCL)을 준비하는 단계 및 상기 동박적층판에 대해 포토리소그래피 공정을 수행하는 단계를 포함할 수 있다. 상기 동박적층판은 절연층(112) 및 상기 절연층(112)의 양면을 덮는 동박층을 포함하며, 상기 포토리소그피 공정은 상기 동박층을 패터닝하여 구리 패턴인 회로 패턴(114)을 형성할 수 있다.
도 2 및 도 4를 참조하면, 베이스 기판(110) 상에 소자 실장 영역(111)을 노출시키는 레지스트 패턴(120)을 형성할 수 있다(S120). 상기 레지스트 패턴(120)을 형성하는 단계는 상기 베이스 기판(110) 상에 솔더 레지스트막(Solder Resist Layer)를 형성하는 단계 및 상기 소자 실장 영역(111)이 오픈되도록 상기 솔더 레지스트막을 패터닝하는 단계를 포함할 수 있다. 상기 소자 실장 영역(111)은 상기 베이스 기판(110)의 회로 패턴(114) 중 전기 소자(도6의 130)와 전기적으로 접속되는 회로 패턴(114)의 일부분이 위치되는 영역을 포함할 수 있다. 이에 따라, 상기 레지스트 패턴(120)에 의해, 상기 소자 실장 영역(111) 내 회로 패턴(114)이 노출되고, 이와 더불어 상기 회로 패턴(114)이 형성되지 않은 상기 소자 실장 영역(111) 내 절연층(112) 일부가 선택적으로 노출될 수 있다.
그리고, 소자 실장 영역(111) 내에서 회로 패턴(114)에 의해 노출되는 절연층(112)에 함몰부(112a)를 형성할 수 있다(S130). 상기 함몰부(112a)를 형성하는 단계는 레이저 가공 공정을 이용하여 상기 소자 실장 영역(111)에 의해 노출되는 절연층(112)을 일정 깊이까지 제거하는 방식으로 이루어질 수 있다. 이때, 상기 소자 실장 영역(111)에 의해 노출되는 회로 패턴(114)은 상기 레이저 가공 공정시에 상기 절연층(112)이외의 영역이 식각되지 않도록 하는 식각 방지막으로 이용될 수 있다.
도 2 및 도 5를 참조하면, 상기 소자 실장 영역(111)에 노출된 회로 패턴(114)에 대해 표면 처리할 수 있다(S140). 상기 표면 처리하는 단계는 상기 소자 실장 영역(111)에 의해 노출되는 상기 회로 패턴(114) 상에 도금막(114a)을 형성하는 단계를 포함할 수 있다. 상기 도금막(114a)은 상기 도금막(114a)으로는 금(Au), 니켈(Ni), 그리고 기타 다양한 종류의 금속막이 사용될 수 있다.
그리고, 스트립(strip) 가공 공정을 수행하여 단위 회로 기판을 제조할 수 있다(S150). 상기 스크립 공정을 수행하는 단계는 상기 베이스 기판(110) 및 상기 레지스트 패턴(120)의 스트립 영역을 소정의 블레이드(10)를 사용하여 절단하여 이루어질 수 있다. 이에 따라, 복수의 단위 회로 기판들이 제조될 수 있다.
도 2 및 도 6을 참조하면, 회로 기판(101)의 소자 실장 영역(111)에 전기 소자(130)를 실장시킬 수 있다(S160). 일 예로서, 상기 전기 소자(130)를 실장시키는 단계는 다층 세라믹 캐패시터(Multi-layer ceramic capacitor:MLCC)를 준비하는 단계 및 상기 다층 세라믹 캐패시터의 양극 및 음극이 각각 베이스 기판(110)의 회로 패턴(114)의 서로 다른 부분에 접속되도록 상기 다층 세라믹 캐패시터를 상기 회로 기판에 실장시키는 단계를 포함할 수 있다. 다른 예로서, 상기 전기 소자(130)를 실장시키는 단계는 반도체 집적회로 칩과 같은 능동 소자를 실장하는 단계를 포함할 수 있다.
그리고, 함몰부(112a)를 상기 회로 기판(101)과 상기 전기 소자(130) 사이 공간으로 몰딩 재료가 진입하는 진입 경로로 이용하여, 상기 회로 기판(101)과 상기 전기 소자(130)를 덮는 몰딩막(140)을 형성할 수 있다(S160). 상기 몰딩막(140)을 형성하는 단계는 상기 회로 기판에 대해 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC) 막을 형성하는 단계를 포함할 수 있다. 이에 따라, 상기 몰딩막(140)은 상기 소자 실장 영역(111) 내에서 상기 회로 기판과 상기 전기 소자(130) 사이에 진입하여 채워질 수 있다.
한편, 상기 몰딩막(140) 형성 과정에서, 상기 소자 실장 영역(111)에 제공된 함몰부(112a)는 상기 에폭시 몰딩 컴파운드와 같은 몰딩 재료가 상기 전기 소자(130)와 상기 회로 기판 사이에 용이하게 충진될 수 있도록 할 수 있다. 보다 구체적으로, 상기 함몰부(112a)는 상기 전기 소자(130)와 상기 회로 기판 사이에 일정 공간을 확보해줄 수 있다. 이 경우, 상기 함몰부(112a)가 없는 경우에 비해, 상기 전기 소자(130)와 상기 회로 기판 사이에 상대적으로 유격이 발생하게 되므로, 상기 몰딩막(140) 형성시, 상기 몰딩 재료가 상기 전기 소자(130)와 상기 회로 기판 사이 공간에 효과적으로 진입하도록, 그 진입 경로를 확보해줄 수 있다. 이에 따라, 상기 몰딩 재료는 상기 전기 소자(130)와 상기 회로 기판 사이에 보이드(void) 발생 없이, 효과적으로 진입하여 채워질 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 회로 기판의 제조 방법은 회로 기판(101)의 소자 실장 영역(111)에 상기 회로 기판(101)과 상기 전기 소자(130) 사이에 유격을 제공하도록, 상기 소자 실장 영역(111)에 노출된 절연층(112)에 함몰부(112a)를 형성할 수 있다. 이 경우, 상기 회로 기판(101)에 상기 전기 소자(130)를 실장하여 반도체 패키지(100)를 제조하는 경우, 상기 전기 소자(130)를 몰딩하는 몰딩막(140)이 상기 전기 소자(130)와 상기 회로 기판(101) 사이 영역에 효과적으로 충진되도록 할 수 있다. 이에 따라, 본 발명에 따른 회로 기판의 제조 방법은 회로 기판과 전기 소자 사이에 보이드(void) 없이 몰딩 재료가 효과적으로 충진되도록 하여, 반도체 패키지의 신뢰성을 향상시킨 구조의 회로 기판을 제조할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 반도체 패키지
110 : 베이스 기판
111 : 소자 실장 영역
112 : 절연층
112a : 함몰부
114 : 회로 패턴
114a : 도금막
120 : 레지스트 패턴
130 : 전기 소자
140 : 몰딩막

Claims (9)

  1. 전기 소자가 실장되는 소자 실장 영역을 갖는 베이스 기판; 및
    상기 소자 실장 영역이 노출되도록 상기 베이스 기판을 덮는 레지스트 패턴을 포함하되,
    상기 베이스 기판은:
    절연층;
    상기 절연층 상에 형성된 회로 패턴; 및
    상기 소자 실장 영역 내에서 상기 회로 패턴에 의해 노출된 상기 절연층에 제공된 함몰부를 포함하는 회로 기판.
  2. 제 1 항에 있어서,
    상기 함몰부는 상기 절연층의 표면으로부터 일정 깊이까지 함몰된 트렌치(trech) 구조를 갖는 회로 기판.
  3. 제 1 항에 있어서,
    상기 함몰부는 상기 전기 소자를 몰딩하는 몰딩 재료가 상기 소자 실장 영역으로 진입하기 위한 진입 경로로 사용되는 회로 기판.
  4. 전기 소자가 실장되는 소자 실장 영역을 갖는 베이스 기판;
    상기 소자 실장 영역이 노출되도록 상기 베이스 기판을 덮는 레지스트 패턴;
    상기 소자 실장 영역에 실장된 전기 소자; 및
    상기 전기 소자 및 상기 소자 실장 영역을 덮도록 상기 베이스 기판을 덮는 몰딩막을 포함하되,
    상기 베이스 기판은:
    절연층;
    상기 절연층 상에 형성된 회로 패턴; 및
    상기 소자 실장 영역 내에서 상기 회로 패턴에 의해 노출된 상기 절연층에 제공된 함몰부를 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 함몰부는 상기 소자 실장 영역에 채워지는 몰딩 재료의 진입 경로를 제공하고,
    상기 몰딩막은 상기 함몰부에 의해 상기 소자 실장 영역에 진입하여 상기 소자 실장 영역을 채우는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 전기 소자는 적층 세라믹 캐패시터(Multi-Layer Ceramic Capacitor:MLCC)를 포함하는 반도체 패키지.
  7. 절연층 및 상기 절연층을 덮는 동박층을 갖는 동박적층판(CCL)을 준비하는 단계;
    상기 동박층을 패터닝하여 상기 절연층 상에 회로 패턴을 형성함으로서, 베이스 기판을 준비하는 단계;
    상기 베이스 기판의 소자 실장 영역이 노출되도록, 상기 베이스 기판 상에 레지스트 패턴을 형성하는 단계; 및
    상기 소자 실장 영역 내에서 노출된 상기 절연층에 함몰부를 형성하는 단계를 포함하는 회로 기판의 제조 방법.
  8. 제 7 항에 있어서,
    상기 함몰부를 형성하는 단계는 상기 소자 실장 영역 내에서 노출된 상기 절연층을 레이저 가공 공정으로 일정 깊이까지 제거하는 단계를 포함하는 회로 기판의 제조 방법.
  9. 제 7 항에 있어서,
    상기 함몰부는 상기 전기 소자를 몰딩하는 몰딩 재료가 상기 소자 실장 영역으로 진입하기 위한 진입 경로로 사용되는 회로 기판의 제조 방법.
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