JP2011171426A - 半導体装置 - Google Patents

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Abstract

【課題】半導体素子と配線基板との間にボイドが発生するのを効果的に防ぎ、フリップチップ実装の信頼性を高める半導体装置を提供する。
【解決手段】配線基板１における半導体素子２の側端部２ｅの近傍に、アンダーフィル３の塗布位置８がある。配線基板１には、アンダーフィル３が塗布される塗布位置８の近傍であって、半導体素子２のコーナー部２ａ，２ｂに対向する位置に、アンダーフィル３の充填の際にアンダーフィル３の進行を減速させる凹部４ａ，４ｂが形成されている。
【選択図】図１

Description

本発明は、半導体素子を配線基板にフリップチップ実装で接続し、半導体素子と配線基板との間に封止樹脂を充填した半導体装置に関するものである。
携帯情報機器等の小型化、軽量化に伴って、半導体装置の高密度化、小型化が要求されている。これらの要求に応えるためにフリップチップ実装を用いた半導体装置の開発が行われている。フリップチップ実装は、半導体素子の電極パッドにバンプ電極が形成された面と、配線基板上の電極パッドが形成された面とを互いに対向させて、配線基板に半導体素子を接続する技術である。フリップチップ実装では、従来のワイヤボンディングを用いた実装技術と比較し、実装後の半導体装置のサイズを小型化できる。フリップチップ実装を行う場合、半導体素子と配線基板との間にアンダーフィルと呼ばれる封止樹脂が充填される。
アンダーフィルを充填する目的としては、接続部を異物から保護し、構造的に補強すると共に、半導体素子と配線基板との線膨張係数の違いと、周辺温度の変動や半導体装置自体の発熱によって発生する熱応力を分散させることにある。このアンダーフィルの充填により、半導体素子と配線基板との接続部が破断に至るのを防いでいる。
アンダーフィルを形成する場合、半導体素子を配線基板にフリップチップ実装した後に、半導体素子の外周辺に、液状のアンダーフィルが半導体素子の上面に被らないように、半導体素子の側端部より一定の距離を離して配線基板上にアンダーフィルを塗布する。その後、濡れ広がったアンダーフィルが半導体素子の側端部に接触し、半導体素子と配線基板との間にアンダーフィルが毛細管現象により充填される。このアンダーフィルとしては、熱硬化性の樹脂を用いるのが一般的であり、アンダーフィルの充填後、加熱により熱硬化させている。
ところで、金属材料とアンダーフィルとは密着性が低いため、応力が集中する半導体素子のコーナー部には、金属材料のバンプ電極を配置しないのが一般的である。毛細管現象を利用したアンダーフィルの充填方法においては、半導体素子のコーナー部の直下はバンプ電極が配置されていないため、バンプ電極が配置されている箇所よりもアンダーフィルが入り込みやすい。したがって、半導体素子のコーナー部を起点として毛細管現象により接続部のバンプ配列に沿って進行するアンダーフィルの進行速度は、半導体素子の側端部の中央部からのアンダーフィルの進行速度よりも速くなる。半導体素子の側端部の両側のコーナー部からのアンダーフィルの進行速度が速いと、半導体素子と配線基板との間の空気が両側から巻き込まれ、半導体素子と配線基板との間のアンダーフィル中にボイドが形成されることがある。
このボイドには、アンダーフィルから浸透した水分が溜まりやすい。したがって、このボイド中に水分が含まれている状態ではんだリフロー工程などの加熱工程が加わると、ボイド中の水分が蒸発して急激に膨張することがある。この水蒸気の膨張が発生すると、アンダーフィルの剥離やクラック、半導体素子と配線基板との間のバンプ電極による接続部の破断が生じ、半導体装置の信頼性が低下する。またバンプ電極の周囲にボイドが発生すると、浸透した水分によるバンプ間のマイグレーションの発生や、半導体素子と配線基板との間の接続強度不足となる。
そこで、アンダーフィル中にボイドが形成されるのを抑制する方法が提案されている（特許文献１参照）。この方法は、配線基板における半導体素子を搭載する搭載部の外周近傍に凹部を形成し、この凹部にアンダーフィルを流れ込ませることでアンダーフィルの進行速度の減速を図るものである。
特開２００７−１８９００５号公報
しかしながら、上述した方法でボイドの発生を抑制しようとする場合、アンダーフィルは、半導体素子と配線基板との間を毛細管現象で進むため、配線基板における半導体素子搭載部の外周部近傍に凹部を設けても、凹部にはほとんど流入しない。そのため、塗布したアンダーフィルの大部分は、半導体素子搭載外周部より内側である半導体素子と配線基板の間を毛細管現象により進行することとなり、アンダーフィルの進行速度の減速効果は小さく、ボイドの発生を抑制する効果としては不十分である。
そこで、本発明は、半導体素子と配線基板との間にボイドが発生するのを効果的に防ぎ、フリップチップ実装の信頼性を高める半導体装置を提供することが目的である。
本発明は、複数のバンプ電極が配置された半導体素子と、前記各バンプ電極の位置に対応して配置された複数の電極パッドを有する配線基板と、を備え、前記バンプ電極と前記電極パッドとが接続されており、前記配線基板と前記半導体素子との間は封止樹脂により充填されてなる半導体装置において、前記配線基板には、前記半導体素子のコーナー部に対向する位置に、前記封止樹脂が充填された凹部が形成されていることを特徴とするものである。
本発明によれば、半導体素子のコーナー部を配線基板の凹部に対向させることで封止樹脂の進行速度を減速させているので、コーナー部から先に封止樹脂が進行するのを防ぐことができ、封止樹脂中にボイドが発生するのを効果的に防ぐことができる。
本発明の第１実施形態に係る半導体装置の概略構成を示す説明図であり、（ａ）は、半導体装置の概略平面図、（ｂ）は、図１（ａ）のＡ−Ａ’線に沿う半導体装置の概略断面図である。 本発明の第２実施形態に係る半導体装置の概略構成を示す説明図であり、（ａ）は、半導体装置の概略平面図、（ｂ）は、図２（ａ）のＢ−Ｂ’線に沿う半導体装置の概略断面図である。 本発明の第３実施形態に係る半導体装置の概略構成を示す説明図である。 本発明の第４実施形態に係る半導体装置の概略構成を示す説明図である。 本発明の第５実施形態に係る半導体装置の概略構成を示す説明図であり、（ａ）は、半導体装置の概略断面図、（ｂ）は、別の半導体装置の概略断面図である。 本発明の第６実施形態に係る半導体装置の概略構成を示す説明図であり、（ａ）は、半導体装置の概略平面図、（ｂ）は、図６（ａ）のＣ−Ｃ’線に沿う半導体装置の概略断面図である。
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
［第１実施形態］
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す説明図であり、図１（ａ）は、半導体装置の概略平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ’線に沿う半導体装置の概略断面図である。半導体装置１００は、インターポーザである配線基板１と、配線基板１に実装される半導体素子２と、を備えている。半導体素子２は、平面視四角形状であり、４つのコーナー部２ａ，２ｂ，２ｃ，２ｄを有する。半導体素子２において、配線基板１に対向する側の面を裏面とすると、半導体素子２の裏面には、半導体素子２のコーナー部２ａ〜２ｄを避けて、複数の電極パッド５が格子状に配置されている。この半導体素子２の裏面は回路面であるが、回路面が表面にあってもよい。各電極パッド５には、はんだのバンプ電極７が配置されている。なお、一部の電極パッド５にバンプ電極７が形成されていない場合であってもよい。
配線基板１は、半導体素子２よりも平面視大面積の四角形状である。配線基板１において、半導体素子２に対向する側の面を表面とすると、配線基板１の表面には、半導体素子２に対向する部分に素子用凹部１ａが形成されており、素子用凹部１ａの低壁に、各バンプ電極７の位置に対応して複数の電極パッド６が配置されている。そして、半導体素子２の各バンプ電極７と、配線基板１の各電極パッド６とがはんだリフロー工程における加熱処理により接続されている。なお、配線基板１は、基体１Ａの表面に形成されたレジスト層１Ｂを有する。素子用凹部１ａは、レジスト層１Ｂに形成された、レジスト層１Ｂから電極パッド６を露出させるための開口部であり、各電極パッド６は、基体１Ａに配置されている。この素子用凹部１ａは、半導体素子２よりも平面視小面積の四角形状に形成されており、半導体素子２と配線基板１とに隙間を空けて、素子用凹部１ａが平面視半導体素子２で覆われている。配線基板１の基体１Ａは、ガラスエポキシ系基板、セラミック系基板、絶縁性アルミ基板などのハード基板もしくはＦＰＣ、ＴＡＢなどのフレキシブル基板もしくは透明基板などを用いることができる。
ここで、半導体装置１００の製造工程において、封止樹脂としての液状のアンダーフィル３が配線基板１の表面に塗布される。このアンダーフィル３としては、流動性を有し、熱硬化性を有する絶縁体であればすべてを含む。これにより、アンダーフィル３は、配線基板１の表面を濡れ広がり、半導体素子２と配線基板１との間を毛細管現象により進行して、半導体素子２と配線基板１との間に充填される。そして、加熱することによりアンダーフィル３を熱硬化させている。
アンダーフィル３は、アンダーフィル３が半導体素子２の表面に被らないように、半導体素子２の４つの側端部のうち、１つの側端部２ｅの近傍であって、その側端部２ｅの辺に沿って、一方のコーナー部２ａから他方のコーナー部２ｂに向かって塗布される。なお、塗布位置８は、半導体素子２の側端部２ｅの近傍としたが、側端部２ｆ，２ｇ，２ｈの近傍のいずれでもよく、また、半導体素子２の全周の近傍であってもよい。
本第１実施形態では、配線基板１の表面には、配線基板１に実装された半導体素子２のコーナー部２ａ〜２ｄに対向する位置に、アンダーフィル３の充填の際にアンダーフィル３の進行を減速させる複数の凹部４（４ａ，４ｂ，４ｃ，４ｄ）が形成されている。そのうち、凹部４ａ，４ｂは、塗布位置８の近傍に形成されている。具体的には、凹部４ａは、塗布開始位置８ａの近傍、凹部４ｂは、塗布終了位置８ｂの近傍に形成されている。この際、アンダーフィル３の塗布位置８は凹部４ａ，４ｂを含まないことが望ましい。
各凹部４の一部分は、半導体素子２のコーナー部２ａ〜２ｄの下の領域に及んでおり、素子用凹部１ａのコーナー部に連通している。つまり、各凹部４は、素子用凹部１ａのコーナー部に跨る六面体（平面視四角形）の外形形状であり、各凹部４の一部分が素子用凹部１ａのコーナー部にオーバーラップしている。各凹部４ａ〜４ｄの深さは、素子用凹部１ａと同じかそれよりも浅い。なお、各凹部４の形状は、半導体素子２のコーナー部２ａ〜２ｄの下の領域を含むものであれば、例えば平面視多角形や円形等であってもよく、また、素子用凹部１ａにオーバーラップしていなくてもよく、種々の形状に形成可能である。また、凹部４ａ〜４ｄの形状は全て同じである必要はない。
本第１実施形態では、凹部４は、配線基板１のレジスト層１Ｂの作製時に、予め凹部４の外形が除去されたレジストを一層ないし複数積層して形成されている。なお、凹部４の別の作成方法として、配線基板１の作製後に機械加工又はエッチングによって凹部４を作製してもよいし、配線基板１の基体１Ａに機械加工によって貫通孔を作成し、液状レジストの塗布により凹部４を形成してもよい。
本第１実施形態では、バンプ電極７に金スタッドバンプや金メッキバンプを用いて超音波接合により電極パッド５に接続してもよい。また、バンプ電極７に金メッキバンプや銅メッキバンプを用いて、予め印刷法やメッキ法によりハンダ層を付与した電極パッド５とリフロー工程による加熱処理で接続してもよい。また、バンプ電極７に金メッキバンプや銅メッキバンプを用いてハンダディップ法によりバンプ電極７にハンダ層を付与し、電極パッド５とリフロー工程による加熱処理で接続してもよい。
製造工程において、アンダーフィル３が塗布位置８に塗布された場合、塗布位置８に塗布されて濡れ広がるアンダーフィル３は、半導体素子２の側端部２ｅ側から半導体素子２と配線基板１との間を毛細管現象により進行することとなる。ここで、毛細管現象によるアンダーフィル３の進行は空間の間隔に反比例するため、凹部４ａ，４ｂの箇所では、凹部４ａ，４ｂの存在しない配線基板１上よりも減速される。つまり、半導体素子２のコーナー部２ａ，２ｂに対応する位置には、凹部４ａ，４ｂが形成されているので、アンダーフィル３の毛細管現象が緩和され、アンダーフィル３が凹部４ａ，４ｂに溜まり、アンダーフィル３の進行速度が減速される。したがって、半導体素子２の側端部２ｅ側から進行するアンダーフィル３のうち、側端部２ｅの中央部を進行するアンダーフィル３よりも側端部２ｅの両側のコーナー部２ａ，２ｂを進行するアンダーフィル３が遅延する。換言すると、アンダーフィル３は、側端部２ｅの中央部から優先的に進行する。これにより、アンダーフィル３が半導体素子２のコーナー部２ａ，２ｂから優先的に進行してしまうのを防ぎ、半導体素子２と配線基板１との間の空気が両側から巻き込んでしまうことによってアンダーフィル３中にボイドが発生するのを防ぐことができる。
更に本第１実施形態では、配線基板１において、半導体素子２のコーナー部２ｃ，２ｄに対向する位置にも凹部４ｃ，４ｄが形成されている。したがって、コーナー部２ｃ，２ｄに到達した後に側端部２ｇの中央部に向かうアンダーフィル３の進行速度が減速され、半導体素子２と配線基板１との間の空気が両側から巻き込まれるのが効果的に防止される。これにより、より効果的にアンダーフィル３中にボイドが発生するのを防ぐことができる。
また、凹部４ａ〜４ｄが素子用凹部１ａに連通しているので、凹部４ａ〜４ｄに流れ込んだアンダーフィル３は素子用凹部１ａに流れ込みやすく、半導体素子２と配線基板１との間の中央部にアンダーフィル３が誘導されることとなる。したがって、より効果的にアンダーフィル３中にボイドが発生するのを防ぐことができる。
なお、本第１実施形態では、半導体素子２の各コーナー部２ａ〜２ｄに対向して各凹部４ａ〜４ｄを形成したので、塗布位置８を他の側端部２ｆ，２ｇ，２ｈの近傍に変更しても、同様に、アンダーフィル３中にボイドが発生するのを防ぐことができる。また、半導体素子２の外周全体にアンダーフィル３を塗布する場合にも、本発明は適用可能である。
また、本第１実施形態では、半導体素子２の全てのコーナー部２ａ〜２ｂに対応して配線基板１に凹部４ａ〜４ｄを形成したが、凹部４を全てのコーナー部２ａ〜２ｂに対応して形成する必要はない。例えば、コーナー部２ｃ，２ｄにてアンダーフィル３を減速させる必要がなければ、凹部４ｃ，４ｄは省略可能であり、また、コーナー部２ａ及びコーナー部２ｂの一方で減速させる必要がなければ、凹部４ａ及び凹部４ｂの一方は省略可能である。
ここで、一般的に半導体素子２のコーナー部２ａ，２ｂ，２ｃ，２ｄには電極パッド５を配置していない。そのため、凹部４の体積が、半導体素子２のコーナー部２ａ，２ｂ，２ｃ，２ｄに対応する領域において凹部４がないとした場合の体積以上となるように設定されている。これにより、半導体素子２のコーナー部２ａ，２ｂからのアンダーフィル３の進入を確実に遅延できる。
また、本第１実施形態において、凹部４の表面の一部又は全部は、凹部４の周囲よりもアンダーフィル３の濡れ性の低い材料で形成されている。この材料として、例えば、アンダーフィル３の濡れ性の低いポリエチレンやポリプロピレン、シリコーン、フッ素系樹脂等で構成される材料で形成してもよい。
これにより、凹部４に進入したアンダーフィル３の進行速度の減速効果をさらに増大させることができる。したがって、アンダーフィル３中にボイドが発生するのを防ぐ効果を、増すことができる。なお、上記のアンダーフィル３の濡れ性の低い材料は、配線基板１の作製時にあらかじめ形成しておいてもよいし、配線基板１の作製後に、アンダーフィル３と濡れ性の低い材料を凹部４に塗布して形成してもよい。また、凹部４の一部を配線基板１の金属配線材料と同一のＣｕやＡｇやＡｕやＡｌで形成してもよい。一般的に金属材料とアンダーフィル３との濡れ性は低いため、凹部４に進入したアンダーフィル３は減速される。これにより凹部４を持つ配線基板１の製造時に、配線基板１の製造材料以外の新たな材料を用意することなく低コストに製造できる。
ここで、８ｍｍ×８ｍｍの外形の半導体素子２をフリップチップ実装する場合、半導体素子２と配線基板１の間隔は一般的に４０μｍ程度となる。また半導体素子２の外形が８ｍｍ×８ｍｍ程度の場合、半導体素子２のコーナー部２ａ〜２ｄの４００μｍ×４００μｍ程度の領域には電極パッドを配置しない。そのため半導体素子２のコーナー部２ａ〜２ｄの電極パッド５が配置されていない領域の体積は４００μｍ×４００μｍ×４０μｍ＝６４０００００μｍ３程度となる。また、アンダーフィル３の塗布位置８が凹部４を含まないためには、アンダーフィル３の塗布幅を考慮すると、半導体素子２から３００μｍ程度の範囲内に凹部４を形成するのが望ましい。上記の場合に、図１に示すように凹部４を形成すると、凹部４の半導体素子２のコーナー部の下以外の部分の面積は、（３００μｍ＋３５０μｍ）２−（３５０μｍ）２＝３０００００μｍ２前後となる。そのため、凹部４の体積が半導体素子２のコーナーの電極パッド５が配置されていない領域の体積以上とするためには、凹部４の深さは６４０００００μｍ３／３０００００μｍ２＝２１μｍ以上であることが望ましい。
［第２実施形態］
次に、本発明の第２実施形態に係る半導体装置１００Ａについて、図２を参照しながら説明する。図２は、本発明の第２実施形態に係る半導体装置１００Ａの概略構成を示す説明図であり、図２（ａ）は、半導体装置１００Ａの概略平面図、図２（ｂ）は、図２（ａ）のＢ−Ｂ’線に沿う半導体装置１００Ａの概略断面図である。なお、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
半導体装置１００Ａの配線基板１の表面には、配線基板１に実装された半導体素子２のコーナー部２ａ〜２ｄに対向する位置に、アンダーフィル３の充填の際にアンダーフィル３の進行を減速させる複数の凹部４０（４０ａ〜４０ｄ）が形成されている。そのうち、凹部４０ａ，４０ｂは、塗布位置８の近傍に形成されている。具体的には、凹部４０ａは、塗布開始位置８ａの近傍、凹部４０ｂは、塗布終了位置８ｂの近傍に形成されている。この際、アンダーフィル３の塗布位置８は凹部４０ａ，４０ｂを含まないことが望ましい。
各凹部４０ａ〜４０ｄは、素子用凹部１ａのコーナー部に連通するよう素子用凹部１ａのコーナー部に跨ってオーバーラップして形成されている。そして、各凹部４０ａは、素子用凹部１ａよりも深く凹んで形成されている。つまり、凹部４０の底面と半導体素子２のバンプ電極７が形成されている面との間隔を、半導体素子２直下の配線基板１の領域と半導体素子２のバンプ電極７が形成されている面との間隔よりも広く設定している。
これにより、アンダーフィル３は少なくとも凹部４０ａ，４０ｂを満たすまでは半導体素子２と接触する可能性が低い。そのため半導体素子２のコーナー部２ａ，２ｂに進入したアンダーフィル３は、少なくとも凹部４０ａ，４０ｂを満たすまで毛細管現象によるアンダーフィル３の進行を抑制することができる。
結果、凹部４０ａ，４０ｂが配置されている半導体素子２のコーナー部２ａ，２ｂに進入するアンダーフィル３の毛細管現象の開始が遅延され、半導体素子２のコーナー部２ａ．２ｂからのアンダーフィル３の進行をより効果的に減速できる。したがってアンダーフィル３が半導体素子２のコーナーから優先的に進行してしまうのを防止でき、アンダーフィル３中にボイドが発生することを防ぐ効果を、増すことができる。
更に本第２実施形態では、配線基板１において、半導体素子２のコーナー部２ｃ，２ｄに対向する位置にも凹部４０ｃ，４０ｄが形成されている。したがって、コーナー部２ｃ，２ｄに到達した後に側端部２ｇの中央部に向かうアンダーフィル３の進行速度が減速され、より効果的にアンダーフィル３中にボイドが発生するのを防ぐことができる。
また、凹部４０ａ〜４０ｄが素子用凹部１ａに連通しているので、各凹部４０ａ〜４０ｄに流れ込んだアンダーフィル３のオーバーフロー分は素子用凹部１ａに流れ込み、半導体素子２と配線基板１との間の中央部にアンダーフィル３が誘導されることとなる。したがって、より効果的にアンダーフィル３中にボイドが発生するのを防ぐことができる。
なお、本第２実施形態では、半導体素子２の各コーナー部２ａ〜２ｄに対向して各凹部４０ａ〜４０ｄを形成したので、塗布位置８を他の側端部２ｆ，２ｇ，２ｈの近傍に変更しても、同様に、アンダーフィル３中にボイドが発生するのを防ぐことができる。また、半導体素子２の外周全体にアンダーフィル３を塗布する場合にも、本発明は適用可能である。
また、本第２実施形態では、半導体素子２の全てのコーナー部２ａ〜２ｂに対応して配線基板１に凹部４０ａ〜４０ｄを形成したが、凹部４０を全てのコーナー部２ａ〜２ｂに対応して形成する必要はない。例えば、コーナー部２ｃ，２ｄにてアンダーフィル３を減速させる必要がなければ、凹部４０ｃ，４０ｄは省略可能であり、また、コーナー部２ａ及びコーナー部２ｂの一方で減速させる必要がなければ、凹部４０ａ及び凹部４０ｂの一方は省略可能である。
凹部４０は、配線基板１の基体１Ａに機械加工を施し、レジスト層１Ｂをエッチングによって除去して凹部４０を作製してもよい。また、配線基板１の基体１Ａに機械加工によって貫通孔を作成し、液状レジストの塗布により凹部４０を形成してもよい。
ここで、本第２実施形態では、上記第１実施形態と同様、８ｍｍ×８ｍｍの外形の半導体素子２をフリップチップ実装する場合、半導体素子２直下の配線基板１の領域と半導体素子２のバンプ電極７が形成されている面との間隔は４０μｍ程度である。また、上記第１実施形態と同様、半導体素子２のコーナー部の、電極パッド５が配置されていない領域に充填されるアンダーフィル３の体積以上の体積を有する凹部４０を、半導体素子２のコーナーに対向して配置している。したがって、半導体素子２のコーナー部２ａ，２ｂからのアンダーフィル３の進入を確実に遅延できる。この場合の凹部４０の面積は（３００μｍ＋３５０μｍ）２＝４２２５００μｍ２程度となる。そのため、凹部４０の体積が半導体素子２のコーナー部の電極パッド５が配置されていない領域の体積以上とするためには、凹部４の深さは６４０００００μｍ３／４２２５００μｍ２＝１５μｍ以上であることが望ましい。そのため半導体素子２のバンプ電極７が形成されている面と凹部４の底面の間隔は５５μｍ以上であることが望ましい。
［第３実施形態］
次に、本発明の第３実施形態に係る半導体装置１００Ｂについて、図３を参照しながら説明する。図３は、本発明の第３実施形態に係る半導体装置１００Ｂの概略構成を示す説明図である。なお、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
図３に示すように、半導体装置１００Ｂの配線基板１の表面には、配線基板１に実装された半導体素子２のコーナー部２ａ〜２ｄに対向する位置に、アンダーフィル３の充填の際にアンダーフィル３の進行を減速させる凹部１４０ａ〜１４０ｄが形成されている。そのうち、凹部１４０ａ，１４０ｂは、塗布位置８の近傍に形成されている。具体的には、凹部１４０ａは、塗布開始位置８ａの近傍、凹部１４０ｂは、塗布終了位置８ｂの近傍に形成されている。この際、アンダーフィル３の塗布位置８は凹部１４０ａ，１４０ｂを含まないことが望ましい。
凹部１４０ａ及び凹部１４０ｂは、半導体素子２の中央側に向かって延び、アンダーフィル３を半導体素子２の中央側に誘導する誘導部１４１を有する。この誘導部１４１は、半導体素子２のコーナー部２ａ，２ｂから半導体素子２中央側へ延びた多角柱に形成されている。これにより、凹部１４０ａ，１４０ｂが対向して配置されている半導体素子２のコーナー部２ａ，２ｂから進入したアンダーフィル３を、半導体素子２の中央側に誘導することができる。
結果、半導体素子２のコーナー部２ａ，２ｂからのアンダーフィル３の進行をさらに減速できる。したがってアンダーフィル３が半導体素子２のコーナー部２ａ，２ｂから優先的に進行してしまうことによりアンダーフィル３中にボイドが発生することを防ぐ効果を、増すことができる。なお、凹部１４０ａ，１４０ｂの誘導部１４１の形状が半導体素子２のコーナー部２ａ，２ｂから半導体素子２の中央側へ延びる多角錐に形成しても、同様の効果を実現できる。
［第４実施形態］
次に、本発明の第４実施形態に係る半導体装置１００Ｃについて、図４を参照しながら説明する。図４は、本発明の第４実施形態に係る半導体装置１００Ｃの概略構成を示す説明図である。なお、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
図４に示すように、半導体装置１００Ｃの配線基板１の表面には、配線基板１に実装された半導体素子２のコーナー部２ａ〜２ｄに対向する位置に、アンダーフィル３の充填の際にアンダーフィル３の進行を減速させる凹部２４０ａ〜２４０ｄが形成されている。そのうち、凹部２４０ａ，２４０ｂは、塗布位置８の近傍に形成されている。具体的には、凹部２４０ａは、塗布開始位置８ａの近傍、凹部２４０ｂは、塗布終了位置８ｂの近傍に形成されている。この際、アンダーフィル３の塗布位置８は凹部２４０ａ，２４０ｂを含まないことが望ましい。
本第４実施形態では、凹部２４０ａ〜２４０ｄは、円柱又は円錐の形状に形成され、凹部２４０ａ〜２４０ｄの上端が円形（上端全体が、円弧状）に形成されている。これにより、凹部４の上端に角部を持たないため、アンダーフィル３の表面張力が破れにくくなり、凹部２４０ａ〜２４０ｄからのアンダーフィルの進行が遅延される。
結果、凹部２４０ａ〜２４０ｄからのアンダーフィル３の進行が遅延されるので、凹部２４０ａ〜２４０ｄが設けられている半導体素子２のコーナー部２ａ〜２ｄからのアンダーフィル３の進行開始も遅延できる。したがって、アンダーフィル３が半導体素子２のコーナー部２ａ〜２ｄから優先的に進行してしまうことによりアンダーフィル３中にボイドが発生することを防ぐ効果を増すことができる。
なお、凹部２４０ａ〜２４０ｄの形状は、円弧柱若しくは円弧錐又は半球であっても同様の効果を実現でき、凹部２４０ａ〜２４０ｄの上端の少なくとも半導体素子２の中央側が、円弧状に形成されていれば、上記同様の効果を奏する。
［第５実施形態］
次に、本発明の第５実施形態に係る半導体装置１００Ｄ１，１００Ｄ２について、図５を参照しながら説明する。図５は、本発明の第５実施形態に係る半導体装置の概略構成を示す説明図であり、図５（ａ）は、半導体装置１００Ｄ１の概略断面図、図５（ｂ）は、別の半導体装置１００Ｄ２の概略断面図である。なお、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
図５（ａ），（ｂ）に示すように、半導体装置１００Ｄ１，１００Ｄ２の配線基板１の表面には、半導体素子２のコーナー部に対向する位置に、アンダーフィル３の充填の際にアンダーフィル３の進行を減速させる凹部３４０Ａ，３４０Ｂが形成されている。凹部３４０Ａ，３４０Ｂの内側壁には、段差部３４２Ａ，３４２Ｂが形成されている。
図５（ａ）に示す段差部３４２Ａは、階段状に形成されている。これにより、配線基板１とアンダーフィル３との接触面積が増大し、配線基板１とアンダーフィル３との接着強度が向上する。結果、応力が集中する半導体素子２のコーナー部に対向するアンダーフィル３の熱応力に対する耐性を向上させ、半導体装置１００Ｄ１の信頼性を向上させることができる。
図５（ｂ）に示す段差部３４２Ｂは、アンダーカット部３４３を有して形成されている。これにより、配線基板１とアンダーフィル３との接触面積が増大すると共に、アンダーカット部３４３が抜け止めとなり、配線基板１とアンダーフィル３との接着強度が向上する。結果、応力が集中する半導体素子２のコーナー部に対向するアンダーフィル３の熱応力に対する耐性を向上させ、半導体装置１００Ｄ２の信頼性を向上させることができる。
［第６実施形態］
次に、本発明の第６実施形態に係る半導体装置１００Ｅについて、図６を参照しながら説明する。図６は、本発明の第６実施形態に係る半導体装置の概略構成を示す説明図であり、図６（ａ）は、半導体装置の概略平面図、図６（ｂ）は、図６（ａ）のＣ−Ｃ’線に沿う半導体装置の概略断面図である。なお、上記第２実施形態と同様の構成については、同一符号を付して説明を省略する。
図６（ａ）、（ｂ）に示すように、半導体素子２は、その裏面に配置され、受光部及び発光部の少なくとも一方の機能を有する光素子９を備えている。つまり、半導体素子２の裏面の光素子９の部分が光インターフェース面である。
配線基板１には、半導体素子２のコーナー部２ａ〜２ｄに対向する凹部４０（４０ａ〜４０ｄ）が複数形成されている。また、配線基板１には、光素子９に対向する光透過部１０が形成されており、半導体素子２が、光素子９を光透過部１０に臨むように配置されている。光透過部１０は、開口部であってもよいし、透光性材料を使用した透光基板であってもよい。
ところで、フリップチップ実装する半導体素子２が光素子９をもつ場合にも、半導体素子２と配線基板１の間には、接続部である電極パッド５、バンプ電極７及び電極パッド６の保護、補強のためにアンダーフィル３を充填する必要がある。また光インターフェースの機能を損なわないために、半導体素子２の光インターフェース面である光素子９にアンダーフィル３が被らないように、アンダーフィル３の充填を調整する必要がある。
本第６実施形態では、図６（ａ）に示すように、配線基板１において、アンダーフィル３を半導体素子２の側端部２ｅ，２ｆ，２ｇ，２ｈの近傍であり、半導体素子２を囲う位置をアンダーフィル３の塗布位置８Ａ，８Ｂ，８Ｃ，８Ｄとしている。具体的に説明すると、塗布位置８Ａにおける塗布開始位置は、凹部４０ａの近傍であり、塗布位置８Ａにおける塗布終了位置は、凹部４０ｂの近傍である。また、塗布位置８Ｂにおける塗布開始位置は、凹部４０ｂの近傍であり、塗布位置８Ｂにおける塗布終了位置は、凹部４０ｃの近傍である。また、塗布位置８Ｃにおける塗布開始位置は、凹部４０ｃの近傍であり、塗布位置８Ｃにおける塗布終了位置は、凹部４０ｄの近傍である。また、塗布位置８Ｄにおける塗布開始位置は、凹部４０ｄの近傍であり、塗布位置８Ｄにおける塗布終了位置は、凹部４０ａの近傍である。このように複数辺にアンダーフィル３を塗布する場合、半導体素子２のコーナー部２ａ〜２ｄは二辺のアンダーフィル３の塗布位置の始点と終点に当たるため、半導体素子２のコーナー部２ａ〜２ｄに塗布されるアンダーフィル３の量が多くなる。しかし凹部４０ａ〜４０ｄが半導体素子２のコーナー部２ａ〜２ｄからのアンダーフィル３の進行を減速すると共に半導体素子２の側端部の中央部よりも、凹部４０ａ〜４０ｄの体積分だけアンダーフィル３の量を保持できる。そのため、半導体素子２の光素子９へのアンダーフィル３の被りを抑制できる。なお、凹部４０ａ〜４０ｄの外形や深さは、塗布されるアンダーフィル３の量に対応した大きさに設定しておけばよい。
さらに、配線基板１上に、アンダーフィル流れ込み防止部を設ける必要がないため、フリップチップ実装時に流れ込み防止部が半導体素子２に接触することによる半導体素子２と配線基板１との接続不良が起ることもなく、半導体素子２の破損が起ることもない。したがって、流れ込み防止部を設ける必要がなく、半導体装置１００Ｅのサイズを小さくしても流れ込み防止部が半導体素子２に接触することがないため、半導体装置１００Ｅを小型化することが可能である。なお、アンダーフィル３の塗布は、必ずしも半導体素子２の外周四辺に塗布する必要はない。
上記構成によれば、凹部４０ａ〜４０ｄにより、半導体素子２のコーナー部２ａ〜２ｄからのアンダーフィル３の進行を減速できる。さらに、半導体素子２のコーナー部２ａ〜２ｄと半導体素子２の側端部２ｅ〜２ｈの中央部とでアンダーフィル３の毛細管現象による進行を均一にすることができる。結果、配線基板１のサイズを大きくすることなく、光素子９へのアンダーフィル３の被りを抑制することができる。
１ 配線基板
２ 半導体素子
３ アンダーフィル（封止樹脂）
４ａ，４ｂ，４０ａ，４０ｂ，１４０ａ，１４０ｂ，２４０ａ，２４０ｂ，３４０Ａ，３４０Ｂ 凹部
６ 電極パッド
７ バンプ電極
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ１，１００Ｄ２，１００Ｅ 半導体装置

Claims (9)

  1. 複数のバンプ電極が配置された半導体素子と、前記各バンプ電極の位置に対応して配置された複数の電極パッドを有する配線基板と、を備え、前記バンプ電極と前記電極パッドとが接続されており、前記配線基板と前記半導体素子との間は封止樹脂により充填されてなる半導体装置において、
    前記配線基板には、前記半導体素子のコーナー部に対向する位置に、前記封止樹脂が充填された凹部が形成されていることを特徴とする半導体装置。
  2. 前記配線基板には、前記複数の電極パッドが配置され、前記半導体素子に対向する素子用凹部が形成され、
    前記凹部は、前記素子用凹部のコーナー部に連通するよう形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記凹部は、前記素子用凹部よりも深く凹んで形成されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記凹部は、前記素子用凹部のコーナー部に跨って形成されていることを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記凹部の表面は、前記凹部の周囲よりも前記封止樹脂の濡れ性の低い材料で形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記凹部の上端の少なくとも前記半導体素子の中央側が、円弧状に形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記凹部の内側壁には、段差部が形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  8. 前記凹部は、前記半導体素子の中央側に向かって延び、前記封止樹脂を前記半導体素子の中央側に誘導する誘導部を有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記半導体素子は、受光部及び発光部の少なくとも一方が配置された光インターフェース面を有し、前記光インターフェース面が前記配線基板に形成された光透過部に臨むように配置され、
    前記凹部は、前記半導体素子の複数のコーナー部のそれぞれに対向するよう複数形成され、
    前記封止樹脂は、前記半導体素子を囲う塗布位置に塗布されて前記半導体素子と前記配線基板との間に充填されていることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
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