KR20130034602A - 과충전 방지 회로 및 반도체 장치 - Google Patents

과충전 방지 회로 및 반도체 장치 Download PDF

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Abstract

(과제) 과충전 상태에 있어서의 발전 수단의 전압치를 일정하게 클램프하는 과충전 방지 회로에 있어서, 소자 수가 적고, 또한 여분으로 전력을 소비하는 경우가 없는 과충전 방지 회로를 제공한다.
(해결 수단) 역류 방지 다이오드의 음극에 게이트가 접속되고, 애노드에 소스가 접속되고, 과충전 방지 스위치에 드레인이 접속된 클램프 트랜지스터를 형성하고, 과충전 검출시에 클램프 트랜지스터와 과충전 방지 스위치를 개재하여 전류를 방전시킴으로써, 발전 수단의 전압을 대략 축전 수단의 전압으로 클램프한다.

Description

과충전 방지 회로 및 반도체 장치{OVERCHARGE PREVENTING CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명은, 발전 수단인 발전 전력을 축전 수단에 충전하고, 또 발전 전력 내지 축전 전력으로 구동 회로를 구동하는 반도체 장치에 관한 것으로, 보다 상세하게는, 축전 수단에 대한 과충전을 방지하는 과충전 방지 회로에 관한 것이다.
도 3 은, 종래의 과충전 방지 회로를 구비한 반도체 장치를 나타낸 회로도이다. 발전 수단으로서 태양 전지 (31) 와, 축전 수단으로서 이차 전지 (32) 와, 역류 방지 회로로서 다이오드 (33) 와, 과충전 검출 회로 (34) 와, 과충전 방지 스위치로서 NMOS 트랜지스터 (35) 를 구비하고 있다.
태양 전지 (31) 의 부극 단자는 저전위측 전원 (VSS), 태양 전지 (31) 의 정극 (正極) 단자는 발전 전원 (VSOL) 에 접속된다. 이차 전지 (32) 의 부극 (負極) 단자는 저전위측 전원 (VSS), 이차 전지 (32) 의 정극 단자는 축전 전원 (VBAT) 에 접속된다. 다이오드 (33) 의 애노드 단자는 발전 전원 (VSOL), 캐소드 단자는 축전 전원 (VBAT) 에 접속된다. 과충전 검출 회로 (34) 는 축전 전원 (VBAT) 의 전압과 저전위측 전원 (VSS) 사이에서 구동되고, 출력 노드 (VDET) 는 축전 전원 (VBAT) 이 전압 (VLIM) 이상이면 High (VBAT), 소정 전압 (VLIM) 미만이면 Low (VSS) 레벨을 출력한다. NMOS 트랜지스터 (35) 의 드레인 단자는 발전 전원 (VSOL), 소스 단자 및 백 게이트 단자는 저전위측 전원 (VSS), 게이트 단자는 과충전 검출 회로 (34) 의 출력 단자에 접속된다.
다음으로, 종래의 과충전 방지 회로를 구비한 반도체 장치의 동작을 설명한다. 도 4 는, 종래의 과충전 방지 회로를 구비한 반도체 장치의 동작 설명도이다. 다이오드 (33) 의 순방향 전압을 VF 로 한다.
t0 ～ t1 의 기간은, 태양 전지 (31) 의 발전이 없거나, 혹은 태양 전지 (31) 의 발전량이 적을 때를 나타내며, VSOL ＜ VBAT ＋ VF 의 관계가 성립된다. 이 때, 다이오드 (33) 가 역방향으로 바이어스되어, 축전 전원 (VBAT) 으로부터 발전 전원 (VSOL) 으로의 역류 전류는 흐르지 않는다 (비충전 상태).
t1 ～ t2 의 기간은, 태양 전지 (31)의 발전량이 많고, 발전 전원 (VSOL) 의 전압이 충분히 상승할 때를 나타내며, VSOL ＞ VBAT ＋ VF 의 관계가 성립된다. 이 때, 다이오드 (33) 가 순방향으로 바이어스되어, 발전 전원 (VSOL) 으로부터 축전 전원 (VBAT) 으로의 충전이 실시된다 (충전 상태).
t2 이후의 기간은, 축전 전원 (VBAT) 이 소정 전압 (VLlM) 을 초과했을 때를 나타내며, 과충전 검출 회로 (34) 의 출력 (VDET) 이 High 레벨 (VBAT) 이 되어, NMOS 트랜지스터 (35) 가 온된다 (과충전 상태). 이 때, 태양 전지 (31) 의 발전 전류는 NMOS 트랜지스터 (35) 를 개재하여 VSS 로 방전되어, 축전 전원 (VBAT) 의 전압은 거의 VSS 에 동일해진다.
이 상태에서는, 태양 전지 (31) 가 발전의 유무에 관계 없이, VBAT ≒ VSS 이기 때문에, 태양 전지의 발전을 검출할 수 없고, 명암 판정을 실시할 수 없다는 문제가 있었다.
이 문제점을 감안하여 이루어진 발명으로서 일본 공개특허공보 2002-10518 이 알려져 있으며, 도 5 에 개략도를 나타낸다.
도 5 에 나타내는 종래의 과충전 방지 회로를 구비한 반도체 장치는, 발전 수단으로서 태양 전지 (51) 와, 축전 수단으로서 이차 전지 (52) 와, 역류 방지 회로로서 다이오드 (53) 와, 과충전 검출 회로 (54) 와, 과충전 방지 스위치로서 NMOS 트랜지스터 (55) 와, 기준 전압 발생 회로 (56) 와, 컴퍼레이터 회로 (57) 를 구비하고 있다. 태양 전지 (51) 의 부극 단자는 저전위측 전원 (VSS), 태양 전지 (51) 의 정극 단자는 발전 전원 (VSOL) 에 접속된다. 이차 전지 (52) 의 부극 단자는 저전위측 전원 (VSS), 이차 전지 (52) 의 정극 단자는 축전 전원 (VBAT) 에 접속된다.
다이오드 (53) 의 애노드 단자는 발전 전원 (VSOL), 캐소드 단자는 축전 전원 (VBAT) 에 접속된다. 과충전 검출 회로 (54) 는 축전 전원 (VBAT) 의 전압과 저전위측 전원 (VSS) 사이에서 구동되며, 출력 노드 (VDET) 는 축전 전압 (VBAT) 이 소정 전압 (VLIM) 이상이면 High (VBAT), 소정 전압 (VLIM) 미만이면 Low (VSS) 레벨을 출력한다. NMOS 트랜지스터 (55) 의 드레인 단자는 발전 전원 (VSOL), 소스 단자 및 백 게이트 단자는 저전위측 전원 (VSS), 게이트 단자는 컴퍼레이터 회로의 출력 노드 (VGN) 에 접속된다. 기준 전압 발생 회로 (56) 는 축전 전원 (VBAT) 의 전압과 저전위측 전원 (VSS) 사이에서 구동되고, 일정 전압 (VREF) 을 출력한다. 컴퍼레이터 회로 (57) 는 축전 전원 (VBAT) 의 전압과 저전위측 전원 (VSS) 사이에서 구동된다. 컴퍼레이터 회로 (57) 의 플러스측 입력 단자에는 발전 전원 (VSOL), 마이너스측 입력 단자에는 기준 전압 발생 회로 (56) 의 출력 노드 (VREF) 가 접속되며, 컴퍼레이터 회로 (57) 의 출력 노드 (VGN) 는, VSOL ＞ VREF 일 때 High, VSOL ＜ VREF 일 때 Low (VSS) 레벨을 출력한다. 컴퍼레이터 회로 (57) 의 이네이블 단자에는 과충전 검출 회로 (54) 의 출력 (VDET) 이 접속되며, 컴퍼레이터 회로 (57) 는 VDET 가 High 일 때 동작 상태에 있고, VDET 가 Low 일 때, 비동작 상태에 있다.
다음으로, 도 5 에 나타내는 종래의 과충전 방지 회로를 구비한 반도체 장치의 동작에 대하여 설명한다.
도 6 은, 종래의 과충전 방지 회로를 구비한 반도체 장치의 동작 설명도이다. 다이오드 (53) 의 순방향 전압을 VF 로 한다.
t0 ～ t1 의 기간인 비충전 상태와, t1 ～ t2 의 기간인 충전 상태에 있어서의 동작은 도 4 와 동일하다.
t2 이후의 기간은, 축전 전원 (VBAT) 이 소정 전압 (VLIM) 을 초과했을 때를 나타내고, 과충전 검출 회로 (54) 의 출력 (VDET) 이 High 레벨 (VBAT) 이 되어, 컴퍼레이터 회로 (57) 가 동작 상태가 된다 (과충전 상태). 컴퍼레이터 회로 (57) 와 NMOS 트랜지스터 (55) 의 부귀환 (負歸還) 동작에 의해, 발전 전원 (VSOL) 의 전압은 전압 (VREF) 과 동일해진다.
이 때, 태양 전지 (51) 는 발전량에 따라, 전압 (VSS) 으로부터 전압 (VREF) 까지를 출력할 수 있고, 명암 판정도 용이하게 실시할 수 있다.
일본 공개특허공보 2002-10518호
그러나, 도 5 에 나타내는 과충전 방지 회로를 구비한 반도체 장치에서는, 도 3 에 나타내는 과충전 방지 회로를 구비한 반도체 장치에 대하여, 클램프 기능을 추가하기 위해 기준 전압 발생 회로 (56) 와, 컴퍼레이터 회로 (57) 가 별도로 필요해지기 때문에, 회로를 구성하는 소자 수가 많아져, 칩 면적이 커진다는 문제가 있다.
또한, 기준 전압 발생 회로 (56) 와, 컴퍼레이터 회로 (57) 는 축전 전원 (VBAT) 의 전압과 저전위측 전원 (VSS) 사이에서 구동되고 있어, 애써 충전한 축전 전원 (VBAT) 의 전력을, 기준 전압 발생 회로 (56) 와, 컴퍼레이터 회로 (57) 에서 소비한다는 문제가 있다.
본 발명은, 이들 문제점을 감안하여 이루어진 것으로, 과충전 상태에 있어서의 발전 수단의 전압치를 일정하게 클램프하는 과충전 방지 회로에 있어서 소자 수가 적고, 또한 여분으로 전력을 소비하는 경우가 없는 과충전 방지 회로를 구비한 반도체 장치를 제공한다.
종래의 과제를 해결하기 위하여, 본 발명의 과충전 방지 회로를 구비한 반도체 장치는 이하와 같은 구성으로 하였다.
축전 수단의 정극 단자와 부극 단자에 접속되어, 축전 수단의 전압을 검출하는 과충전 검출 회로와, 게이트 단자가 과충전 검출 회로의 출력 단자에 접속되고, 소스 단자와 백 게이트 단자가 접지 단자에 접속된 과충전 방지 트랜지스터와, 게이트 단자가 축전 수단의 정극 단자에 접속되고, 드레인 단자가 과충전 방지 트랜지스터의 드레인 단자에 접속되고, 소스 단자와 백 게이트 단자가 발전 수단의 정극 단자에 접속된 클램프 트랜지스터를 구비한 것을 특징으로 하는 과충전 방지 회로 및 그 과충전 방지 회로를 구비한 반도체 장치.
본 발명의 과충전 방지 회로에 의하면, 적은 소자 수로, 여분의 전력을 소비하는 경우가 없는 클램프 기능을 갖는 과충전 방지 회로 및 그것을 구비한 반도체 장치를 제공할 수 있다.
도 1 은 본 실시형태의 과충전 방지 회로를 구비한 반도체 장치를 나타내는 도면이다.
도 2 는 본 실시형태의 과충전 방지 회로를 구비한 반도체 장치의 동작을 나타내는 도면이다.
도 3 은 종래의 과충전 방지 회로를 구비한 반도체 장치를 나타내는 도면이다.
도 4 는 종래의 과충전 방지 회로를 구비한 반도체 장치의 동작을 나타내는 도면이다.
도 5 는 종래의 과충전 방지 회로를 구비한 반도체 장치의 다른 예를 나타내는 도면이다.
도 6 은 종래의 다른 예의 과충전 방지 회로를 구비한 반도체 장치의 동작을 나타내는 도면이다.
도 1 은, 본 실시형태의 과충전 방지 회로를 구비한 반도체 장치를 나타낸 회로도이다.
본 실시형태의 과충전 방지 회로를 구비한 반도체 장치는, 발전 수단으로서 태양 전지 (11) 와, 축전 수단으로서 이차 전지 (12) 와, 역류 방지 회로로서 다이오드 (13) 와, 과충전 검출 회로 (14) 와, 과충전 방지 스위치로서 NMOS 트랜지스터 (15) 와, 클램프 트랜지스터로서 PMOS 트랜지스터 (16) 를 구비하고 있다.
태양 전지 (11) 의 부극 단자는 저전위측 전원 (VSS) 에 접속되고, 정극 단자는 발전 전원 (VSOL) 에 접속된다. 이차 전지 (12) 의 부극 단자는 저전위측 전원 (VSS) 에 접속되고, 정극 단자는 축전 전원 (VBAT) 에 접속된다. 다이오드 (13) 의 애노드 단자는 발전 전원 (VSOL) 에 접속되고, 캐소드 단자는 축전 전원 (VBAT) 에 접속된다. 과충전 검출 회로 (14) 의 입력 단자는 축전 전원 (VBAT) 과 저전위측 전원 (VSS) 에 접속되고, 출력 단자는 NMOS 트랜지스터 (15) 의 게이트 단자에 접속된다. NMOS 트랜지스터 (15) 의 소스 단자 및 백 게이트 단자는 저전위측 전원 (VSS) 에 접속되고, 게이트 단자는 과충전 검출 회로 (14) 의 출력 단자에 접속된다. PMOS 트랜지스터 (16) 의 게이트 단자는 축전 전원 (VBAT) 과 다이오드 (13) 의 캐소드 단자에 접속되고, 소스 단자 및 백 게이트 단자는 발전 전원 (VSOL) 과 다이오드 (13) 의 애노드 단자에 접속되며, 드레인 단자는 NMOS 트랜지스터 (15) 의 드레인 단자에 접속된다.
과충전 검출 회로 (14) 는, 축전 전원 (VBAT) 의 전압과 저전위측 전원 (VSS) 사이에서 구동되며, 출력 노드 (VDET) 는 축전 전원 (VBAT) 이 소정 전압 (VLIM) 이상이면 High (VBAT), 소정 전압 (VLIM) 미만이면 Low (VSS) 레벨을 출력한다.
다음으로, 본 실시형태의 과충전 방지 회로를 구비한 반도체 장치의 동작에 대하여 설명한다. 도 2 는, 본 실시형태의 과충전 방지 회로를 구비한 반도체 장치의 동작 설명도이다. 다이오드 (13) 의 순방향 전압을 VF 로 한다.
tO ～ t1 의 기간은, 태양 전지 (11) 의 발전이 없거나, 혹은 태양 전지 (11) 의 발전량이 적을 때를 나타내며, VSOL ＜ VBAT ＋ VF 의 관계가 성립된다. 이 때, 다이오드 (13) 가 역방향으로 바이어스되어, 축전 전원 (VBAT) 으로부터 발전 전원 (VSOL) 으로의 역류 전류는 흐르지 않는다 (비충전 상태).
t1 ～ t2 의 기간은, 태양 전지 (11) 의 발전량이 많고, 발전 전원 (VSOL) 의 전압이 충분히 상승할 때를 나타내며, VSOL ＞ VBAT ＋ VF 의 관계가 성립된다. 이 때, 다이오드 (13) 가 순방향으로 바이어스되어, 발전 전원 (VSOL) 으로부터 축전 전원 (VBAT) 으로의 충전이 실시된다 (충전 상태).
t2 이후의 기간은, 축전 전원 (VBAT) 이 소정 전압 (VLIM) 을 초과했을 때를 나타내며, 과충전 검출 회로 (14) 의 출력 (VDET) 이 High 레벨 (VBAT) 이 되어, NMOS 트랜지스터 (15) 가 온된다 (과충전 상태). 이 때, 태양 전지 (11) 의 발전 전류는 PMOS 트랜지스터 (16) 와 NMOS 트랜지스터 (15) 를 개재하여 VSS 로 방전된다.
그러나, PMOS 트랜지스터 (16) 의 게이트 단자는 전압 (VBAT) 이 인가되어 있기 때문에, PMOS 트랜지스터 (16) 의 소스 단자인 발전 전원 (VSOL) 의 전압은, PMOS 트랜지스터 (16) 의 게이트와 소스 간의 전압차를 VGSP 로 하면, VCLA ＝ VBAT ＋ VGSP 로 나타내는 전압으로 클램프된다.
이 때, 태양 전지 (11) 는 발전량에 따라, 전압 (VSS) 으로부터 전압 (VCLA) 까지를 출력할 수 있고, 명암 판정도 용이하게 실시할 수 있다. 여기서, VGSP 는 VGSP ＜ VF 의 관계를 만족시키도록 설정할 필요가 있다.
이상과 같이, 본 실시형태의 과충전 방지 회로에 의하면, 클램프 트랜지스터를 1 개 추가할 뿐이기 때문에, 칩 면적의 증대도 최소한으로 억제할 수 있고, 나아가 여분의 소비 전류가 증가하는 경우가 없는, 과충전 상태에 있어서의 발전 전압의 클램프를 실현할 수 있다.
또한, 본 실시형태의 과충전 방지 회로에 있어서, 클램프 트랜지스터인 PMOS 트랜지스터 (16) 의 임계치 전압을 통상적인 트랜지스터보다 낮게 함으로써, 과충전 상태에서 VGSP ＜ VF 의 관계를 보다 확실하게 만족시킬 수 있다. 따라서, 보다 안전한 과충전 방지 회로를 구비한 반도체 장치를 제공할 수 있다.
또, 본 실시형태의 과충전 방지 회로를 구비한 반도체 장치에서는, 발전 수단으로서 태양 전지를, 축전 수단으로서 이차 전지를, 역류 방지 회로로서 다이오드를 사용하여 설명을 실시하였지만, 그것에 한정되는 것은 아니다.
또, 접지 전압을 가장 낮은 전압 VSS 로 하여 설명을 실시하였지만, 접지 전압을 가장 높은 전압 (예를 들어 VDD 로 한다) 으로 하여, 발전 전원 (VSOL) 과 축전 전원 VBAT 가 부전압 (負電壓) 을 출력하는 경우도, 본 발명의 범위이다.
11, 31, 51 : 태양 전지
12, 32, 52 : 이차 전지
13, 33, 53 : 다이오드
14, 34, 54 : 과충전 검출 회로
15, 35, 55 : NMOS 트랜지스터
16 : PMOS 트랜지스터
56 : 기준 전압 발생 회로
57 : 컴퍼레이터 회로

Claims (2)

  1. 발전 수단에 의해 충전되는 축전 수단을 전원으로 하는 반도체 장치의, 상기 축전 수단의 과충전을 방지하는 과충전 방지 회로로서,
    상기 축전 수단의 정극 (正極) 단자와 부극 (負極) 단자에 접속되어, 상기 축전 수단의 전압을 검출하는 과충전 검출 회로와,
    게이트 단자가 상기 과충전 검출 회로의 출력 단자에 접속되고, 소스 단자와 백 게이트 단자가 접지 단자에 접속된 과충전 방지 트랜지스터와,
    게이트 단자가 상기 축전 수단의 정극 단자에 접속되고, 드레인 단자가 상기 과충전 방지 트랜지스터의 드레인 단자에 접속되고, 소스 단자와 백 게이트 단자가 상기 발전 수단의 정극 단자에 접속된 클램프 트랜지스터를 구비한 것을 특징으로 하는 과충전 방지 회로.
  2. 발전 수단과,
    축전 수단과,
    상기 축전 수단으로부터 상기 발전 수단으로의 역류를 방지하는 역류 방지 회로와,
    제 1 항에 기재된 과충전 방지 회로를 구비한, 반도체 장치.
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