KR20130030753A - 코히어런트 광 수신기에서의 동위상 성분 및 직교 성분의 파워 조절 - Google Patents

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Abstract

광 통신 네트워크를 위한 광 코히어런트 수신기가 개시된다. 광 코히어런트 수신기는 변조된 광 신호를 수신하고, 동위상 성분과 직교 성분을 생성하기 위해 이를 프로세싱한다. 광 코히어런트 수신기는 곱셈 유닛 및 소급적으로 접속된 디지털 회로를 차례로 포함하는 파워 조절기를 포함한다. 곱셈 유닛은 동위상 성분과 직교 성분을 동위상 이득과 직교 이득으로 각각 곱하여 이에 의해 파워-조절된 동위상 성분과 파워-조절된 직교 성분을 제공하도록 구성된다. 디지털 회로는 파워-조절된 동위상 성분의 파워와 파워-조절된 직교 성분의 파워의 합계를 나타내는 공통 이득; 파워-조절된 동위상 성분의 파워와 파워-조절된 직교 성분 사이의 차이를 나타내는 차동 이득; 및 공통 이득과 차동 이득 사이의 곱 및 비율 각각으로서의 동위상 이득과 직교 이득을 계산하도록 구성된다.

Description

코히어런트 광 수신기에서의 동위상 성분 및 직교 성분의 파워 조절{POWER ADJUSTMENT OF IN-PHASE AND QUADRATURE COMPONENTS AT A COHERENT OPTICAL RECEIVER}
본 발명은 광 통신들의 분야, 특히 광 통신 네트워크들에 대한 코히어런트 광 수신기들에 관한 것이다. 특히, 본 발명은 광 통신 네트워크에 대한 코히어런트 광 수신기에서 동위상(in-phase) 성분 및 직교(quadrature) 성분의 파워 조절에 관한 것이다.
알려진 광 통신 네트워크에서, 디지털 데이터는 변조된 광 신호들의 형식으로 통상적으로 송신된다. 특히, 송신될 디지털 데이터는 광 캐리어를 디지털로 변조하는 데 이용되고, 즉, 광 캐리어의 하나 직교 파라미터들(진폭 및/또는 위상 및/또는 주파수)은 디지털 데이터에 따라 변경되고 이에 의해 변조된 광 신호를 생성한다. 변조된 광 신호는 이하의 식으로 표현될 수 있다.
Figure pct00001
여기서 A는 변조된 광 신호의 진폭이고, f는 변조된 광 신호의 주파수이고,
Figure pct00002
는 변조된 광 신호의 위상이다. 예를 들면, 송신될 디지털 데이터에 따라
Figure pct00003
가 변경되는 위상 변조들(PSK, DPSK, QPSK 등) 및 송신될 디지털 데이터에 따라 A와
Figure pct00004
둘 모두가 변경되는 진폭-위상 변조들(QAM 등)과 같은 상이한 유형들의 디지털 변조들이 알려져 있다.
변조되는 광 신호는 이하의 식으로 추가적으로 표현될 수 있다.
Figure pct00005
여기서,
Figure pct00006
는 통상적으로 동위상 성분으로 지칭되는 한편, 는 통상적으로 직교 성분으로 지칭된다.
수신 측에서는, 변조된 광 신호는 통상적으로 오리지널 디지털 데이터를 검색하기 위해 복조된다. 변조된 광 신호를 복조하기에 적합한 알려진 수신기는 소위 "코히어런트 광 수신기"이다.
코히어런트 광 수신기는 통상적으로 아날로그부, 아날로그-디지털 변환부 및 디지털부를 포함한다. 아날로그부는 통상적으로 변조된 광 신호
Figure pct00008
의 주파수 f와 이상적으로 동일한 주파수를 갖는 두 개의 복조 캐리어들
Figure pct00009
및
Figure pct00010
을 생성하고, 이들을 변조된 광 신호
Figure pct00011
와 믹스하고, 이 믹스한 것의 결과를 프로세싱하고, 이것을 광-전기적으로 변환하여, 이에 의해 두 개의 아날로그 전기 신호들의 형식으로 변조된 광 신호
Figure pct00012
의 동위상 성분(I) 및 직교 성분(Q)을 그 출력부에 제공하는 광-전기(opto-electrical) 회로를 포함한다. 그 후, 아날로그-디지털부는 동위상 성분(I) 및 직교 성분(Q)의 아날로그-디지털 변환을 통상적으로 수행하고, 원래 송신된 디지털 데이터를 검색하기 위해 디지털부는 이들을 최종적으로 프로세싱한다.
코히어런트 광 수신기의 적합한 동작을 허용하기 위해, 아날로그-디지털 변환부에 의해 및/또는 디지털부에 의해 수신되는 바와 같은 동위상 성분(I)과 직교 성분(Q) 둘 모두는 공칭 값(nominal value)과 연속으로 동일한 이들의 파워들을 갖는다.
사실, 아날로그-디지털 변환부에 있어서, 이것은 -Sat 에서 +Sat 사이에 있는 다수의 양자화 레벨들(통상적으로, 256개의 양자화 레벨들)을 이용하여 동위상 성분(I)과 직교 성분(Q)을 통상적으로 양자화하고, 여기서 Sat는 포화 값(Sat의 통상적인 값은 127임)이다. 동위상 성분(I)과 직교 성분(Q)의 파워가 포화 값을 초과하면, 양자화는 왜곡을 유도한다. 다른 한편으로, 동위상 성분(I)과 직교 성분(Q)의 파워가 포화 값보다 훨씬 낮으면, 매우 감소된 수의 이용가능한 양자화 레벨들만이 양자화하는 데 이용되는데, 즉, 양자화가 너무 낮은 그래뉼래리티(granularity)로 수행된다. 상기 이유들로 인해, 아날로그-디지털 변환부의 입력에서, 동위상 성분(I)과 직교 성분(Q)은 포화 값보다 약간 낮은 이들 파워들을 가져야 한다. 유사한 고려사항들이 또한 디지털부에 적용된다.
그러나, 동위상 성분(I)과 직교 성분(Q)의 파워들은 통상적으로 시간에 따라 변화한다.
특히, 광 링크를 따르는 송신 동안 다른 공동-전파(co-propagating) 광 신호들과의 상호작용으로 인해, 변조된 광 신호
Figure pct00013
의 광 파워는 통상적으로 시간 변화들에 의해 영향을 받는다. 그 결과, 동위상 성분(I)과 직교 성분(Q)의 파워들은 동일한 양만큼 시간에 따라 변화한다. 본 설명 및 청구항들에서, 동위상 성분(I)과 직교 성분(Q)의 파워들에서의 동일한 양만큼의 변화들은 "공통 변화들"로 지칭하기로 한다.
그 밖에, 코히어런트 광 수신기의 아날로그부는 통상적으로 동위상 성분(I)과 직교 성분(Q) 상에 상이한 파워 손실들을 유도한다. 이러한 상이한 파워 손실들은 아날로그부에 포함되는 컴포넌트들의 열 조건 및 이들의 노후로 인해, 시간에 따라 변화한다. 그 결과, 동위상 성분(I)과 직교 성분(Q)의 파워들은 상이한 양들만큼 시간에 따라 변화한다. 본 설명 및 청구항들에서, 동위상 성분(I)과 이상 성분(Q)의 파워들에서의 상이한 양들만큼의 변화들은 "차동(differential) 변화들"로 지칭하기로 한다.
동위상 성분(I)과 직교 성분(Q)의 파워들은 통상적으로 공통 변화들과 차동 변화들 둘 모두에 의해 영향을 받는다.
특히, 동위상 성분(I)과 직교 성분(Q)의 파워들은, 각각의 성분의 파워를 공칭 값과 실질적으로 동일하게 유지하는 것을 목표로 하여, 동위상 성분(I)과 직교 성분(Q)에 자동 이득 제어(Automatic Gain Control: AGC) 메커니즘을 별개로 적용함으로써 조절될 수 있다.
그러나, 이 기술은 불리하게도 공통 변화들과 차동 변화들 둘 모두를 제어할 수 없다. 사실, 광 링크를 따르는 송신 동안, 변조된 광 신호의 광 파워에 의해 겪게 되는 시간 변화들이 통상적으로 매우 빠르기 때문에, 공통 변화들은 통상적으로 매우 빠르다. 다른 한편으로, 열 조건의 변화 및 코히어런트 광 수신기의 아날로그부의 노후가 매우 느린 현상들이기 때문에, 차동 변화들은 통상적으로 매우 느리다.
따라서, 불리하게도, 동위상 성분(I)과 직교 성분(Q)에 적용되는 AGC 메커니즘은 더 빠른 공통 변화들과 더 느린 차동 변화들 둘 모두를 제어하는 것이 가능하지 않을 것이다. 이것은 불리하게도 동위상 성분(I)과 직교 성분(Q)이 상이한 파워들을 갖는 구간인 과도 현상을 초래할 것이다.
상기의 관점에서, 본 출원인은 상기 결점들을 극복하는, 즉, 동위상 성분(I)과 직교 성분(Q)의 파워들을 조절하여 이들의 공통 변화들과 이들의 차동 변화들 둘 모두를 제어하는 것이 가능한 코히어런트 광 수신기를 제공하는 문제에 직면했다.
제 1 양태에 따르면, 본 발명은 광 통신 네트워크를 위한 광 코히어런트 수신기를 제공하고, 상기 광 코히어런트 수신기는 변조된 광 신호를 수신하고 동위상 성분과 직교 성분을 생성하기 위해 변조된 광 신호를 프로세싱하도록 구성되고, 파워 조절기를 포함하고, 상기 파워 조절기는:
- 동위상 성분을 동위상 이득으로 곱하여 이에 의해 파워-조절된 동위상 성분을 제공하고, 직교 성분을 직교 이득으로 곱하여 이에 의해 파워-조절된 직교 성분을 제공하도록 구성된 곱셈 유닛; 및
- 곱셈 유닛의 출력부와 입력부 사이에 소급적으로(retroactively) 접속되고:
- 파워-조절된 동위상 성분의 파워와 파워-조절된 직교 성분의 파워의 합계를 나타내는 공통 이득, 및 파워-조절된 동위상 성분의 파워와 파워-조절된 직교 성분의 파워 사이의 차이를 나타내는 차동 이득; 및
- 공통 이득과 차동 이득 사이의 곱으로서의 동위상 이득, 및 공통 이득과 차동 이득 사이의 비율로서의 직교 이득을 계산하도록 구성된 디지털 회로를 차례로 포함한다.
바람직하게는, 광 코히어런트 수신기는 또한 파워 조절기의 입력부에 접속되는 아날로그-디지털 유닛을 포함하고, 아날로그-디지털 유닛은 광 코히어런트 수신기에서 생성된 클록 신호의 각 클록 사이클에서 N개의 동위상 성분 샘플들 및 N개의 직교 성분 샘플들을 파워 조절기에 제공하기 위해 동위상 성분과 직교 성분을 샘플링하도록 구성되고, N은 1 직교 정수이다.
이 경우, 바람직하게는, 곱셈 유닛은 N개의 동위상 성분 샘플들을 동위상 이득으로 곱하여 이에 의해 N개의 파워-조절된 동위상 성분 샘플들을 제공하고, N개의 직교 성분 샘플들을 직교 이득으로 곱하여 이에 의해 N개의 파워-조절된 직교 성분 샘플들을 제공하도록 구성된 디지털 유닛이다.
대안적으로, 곱셈 유닛은 아날로그 유닛이다.
이 경우, 바람직하게는, 파워 조절기는 곱셈 유닛의 출력부에 접속되는 아날로그-디지털 유닛을 포함하고, 아날로그-디지털 유닛은 광 코히어런트 수신기에서 생성된 클록 신호의 각 클록 사이클에서 N개의 파워-조절된 동위상 성분 샘플들 및 N개의 파워-조절된 직교 성분 샘플들을 제공하기 위해 파워-조절된 동위상 성분과 파워-조절된 직교 성분을 샘플링하도록 구성되고, N은 1 직교 정수이다.
바람직하게는, 디지털 회로는 N개의 파워-조절된 동위상 성분 샘플들 및 N개의 파워-조절된 직교 성분 샘플들을 수신하고, 이하의 식에 따라 공통 메트릭을 계산하도록 구성된 계산 모듈을 포함하고,
Figure pct00014
c는 공통 메트릭이고, I'k 는 N개의 파워-조절된 동위상 성분 샘플들이고, Q'k 는 N개의 파워-조절된 직교 성분 샘플들이다.
대안적으로, 디지털 회로는 N개의 파워-조절된 동위상 성분 샘플들과 N개의 파워-조절된 직교 성분 샘플들을 수신하고, 이하의 식:
Figure pct00015
에 따라 공통 메트릭을 계산하도록 구성된 계산 모듈을 포함하고,
c는 공통 메트릭이고, I'k 는 N개의 파워-조절된 동위상 성분 샘플들이고, Q'k 는 N개의 파워-조절된 직교 성분 샘플들이다.
바람직하게는, 디지털 회로는 또한 계산 모듈의 출력부에 접속되는 가산기, 공통 곱셈기 및 공통 누산기의 캐스케이드(cascade)를 포함하고,
- 가산기는 c-2T를 계산하도록 구성되고, T는 파워-조절된 동위상 성분의 파워와 파워-조절된 직교 성분의 파워가 도달해야 하는 타겟 값이고;
- 공통 곱셈기는 Sc·(c-2T)를 계산하도록 구성되고, Sc는 공통 루프 이득이고;
- 공통 누산기는 Sc·(c-2T)를 그 콘텐트에 가산함으로써 그 콘텐트를 업데이트하여 이에 의해 업데이트된 공통 콘텐트를 제공하도록 구성된다.
바람직하게는, 계산 모듈은 또한 이하의 식:
Figure pct00016
에 따라 차동 메트릭을 계산하도록 구성되고,
d는 차동 메트릭이고, I'k 는 N개의 파워-조절된 동위상 성분 샘플들이고, Q'k 는 N개의 파워-조절된 직교 성분 샘플들이다.
바람직하게는, 디지털 회로는 또한 계산 모듈의 출력부에 접속되는 차동 곱셈기 및 차동 누산기의 캐스케이드를 포함하고,
- 차동 곱셈기는 Sd·d를 계산하도록 구성되고, Sd 는 차동 루프 이득이고;
- 차동 누산기는 Sd·d를 그 콘텐트에 가산함으로써 그의 콘텐트를 업데이트하여 이에 의해 업데이트된 차동 큰텐트를 제공하도록 구성된다.
바람직하게는, 차동 루프 이득은 공통 루프 이득보다 낮다.
바람직하게는, 디지털 회로는 또한 공통 누산기와 차동 누산기 둘 모두에 접속되는 동위상 가산기와 직교 가산기를 포함하고,
- 동위상 가산기는 업데이트된 공통 콘텐트와 업데이트된 차동 콘텐트의 합계를 제공하도록 구성되고;
- 직교 가산기는 업데이트된 공통 콘텐트와 업데이트된 차동 콘텐트 사이의 차이를 제공하도록 구성된다.
바람직하게는, 디지털 회로는 또한 동위상 가산기와 곱셈 유닛 사이에 접속되는 동위상 지수 모듈, 및 직교 가산기와 곱셈 유닛 사이에 접속되는 직교 지수 모듈을 포함하고,
- 동위상 지수 모듈은 동위상 이득을 합계의 음의 지수 함수로서 계산하도록 구성되고;
- 직교 지수 모듈은 직교 이득을 차이의 음의 지수 함수로서 계산하도록 구성된다.
본 발명의 제 2 양태에 따르면, 본 발명은 이전의 청구항들 중 어느 한 항에 기재된 광 코히어런트 수신기를 포함하는 통신 네트워크를 위한 노드를 제공한다.
본 발명의 제 3 양태에 따르면, 본 발명은, 광 통신 네트워크를 위한 광 코히어런트 수신기에 수신된 변조된 광 신호의 동위상 성분과 직교 성분의 파워를 조절하기 위한 방법을 제공하고, 상기 방법은:
- 동위상 성분을 동위상 이득으로 곱하여 이에 의해 파워-조절된 동위상 성분을 제공하고, 직교 성분을 직교 이득으로 곱하여 이에 의해 파워-조절된 직교 성분을 제공하는 단계; 및
- 파워-조절된 동위상 성분의 파워와 파워-조절된 직교 성분의 파워의 합계를 나타내는 공통 이득, 및 파워-조절된 동위상 성분의 파워와 파워-조절된 직교 성분의 파워 사이의 차이를 나타내는 차동 이득; 및
- 공통 이득과 차동 이득 사이의 곱으로서의 동위상 이득, 및 공통 이득과 차동 이득 사이의 비율로서의 직교 이득을 소급적으로 계산하는 단계를 포함한다.
본 발명의 실시예들은, 예시적인 것이지 한정적인 것은 아닌, 첨부된 도면들을 참조하여 읽혀질 이하의 상세한 설명을 읽음으로써 더 잘 이해될 것이다.
도 1은 본 발명의 제 1 실시예에 따른 코히어런트 광 수신기의 블록도.
도 2는 도 1의 코히어런트 광 수신기에 포함되는 파워 조절기에 대한 보다 상세한 블록도.
도 3은 본 발명의 제 2 실시예에 따른 코히어런트 광 수신기의 블록도.
도 4는 도 3의 코히어런트 광 수신기에 포함되는 파워 조절기에 대한 보다 상세한 블록도.
도 5는 본 발명의 제 3 실시예에 따른 코히어런트 광 수신기의 블록도.
도 1은 본 발명의 제 1 실시예에 따른 코히어런트 광 수신기(RX)를 개략적으로 나타낸다.
코히어런트 광 수신기(RX)는 바람직하게는 아날로그부(AP), 동위상의 아날로그-디지털 변환기(A/DI), 직교 아날로그-디지털 변환기(A/DQ), 파워 조절기(PA) 및 디지털부(DP)를 포함한다. 코히어런트 광 수신기(RX)는 본 설명에 관련되지 않으므로 도 1에 나타내지 않았고, 설명되지 않을 추가적인 모듈들을 포함할 수 있다.
아날로그부(AP)는 바람직하게는 코히어런트 광 수신기(RX)의 입력부에 실질적으로 대응하는 입력부, 및 두 개의 출력부들을 갖는다. 아날로그부(AP)는 바람직하게는 광 컴포넌트, 전기 컴포넌트 및 전자-광 컴포넌트로서 구현된다. 아날로그부(AP)의 물리적 구현형태는 본 설명과 관련되지 않으므로 이에 대해 상세히 설명하지는 않기로 한다.
바람직하게는, 동위상의 아날로그-디지털 변환기(A/DI) 및 직교 아날로그-디지털 변환기(A/DQ)는 아날로그부(AP)의 출력부들에 접속된다. 파워 조절기(PA)는 바람직하게는 두개의 입력부들과 두 개의 출력부들을 갖는다. 동위상의 아날로그-디지털 변환기(A/DI) 및 직교 아날로그-디지털 변환기(A/DQ)의 출력부들은 바람직하게는 파워 조절기(PA)의 입력부들에 접속된다. 디지털부(DP)는 바람직하게는 파워 조절기(PA)의 출력부들에 접속되는 두 개의 입력부들을 갖는다.
변조된 광 신호
Figure pct00017
가 광 코히어런트 수신기(RX)의 입력부에 수신될 때, 아날로그부(AP)는 바람직하게는 변조된 광 신호
Figure pct00018
의 동위상 성분(I) 및 변조된 광 신호
Figure pct00019
의 직교 성분(Q)을 생성하기 위해 이를 프로세싱한다. 아날로그부(AP)에 의해 출력된 동위상 성분(I)과 직교 성분(Q) 둘 모두는 바람직하게는 아날로그 전기 신호들의 형식으로 된다. 아날로그부(AP)의 동작은 본 설명과 관련되지 않으므로, 이에 대해 더 상세히는 설명하지 않기로 한다.
그 후, 제 1 실시예에 따르면, 동위상의 아날로그-디지털 변환기(A/DI)는 바람직하게는 동위상 성분(I)을 샘플링하고, 이에 의해 동위상 성분 샘플들(Ik)의 시퀀스를 생성한다. 실질적으로 동시에, 직교 아날로그-디지털 변환기(A/DQ)는 바람직하게는 직교 성분(Q)을 샘플링하고, 이에 의해 직교 성분 샘플들(Qk)의 시퀀스를 생성한다.
바람직하게는, 파워 조절기(PA)는 동위상 성분 샘플들(Ik)을 수신하고 이를 동위상 이득(GI)으로 곱하여, 이에 의해 대응 파워-조절된 동위상 성분 샘플들(I'k)을 그 출력부에 제공한다. 실질적으로 동시에, 파워 조절기(PA)는 직교 성분 샘플들(Qk)을 수신하고 이를 직교 이득(GQ)과 곱하여, 이에 의해 대응 파워-조절된 직교 성분 샘플들(Q'k)을 그 출력부에 제공한다. 바람직하게는, 동위상 이득(GI)과 직교 이득(GQ)은 이하의 식들로 주어진다.
Figure pct00020
Figure pct00021
여기서, 본 명세서에서 이하에 더 상세히 설명되는 바와 같이, GC는 동위상 성분(I)과 직교 성분(Q)의 파워들의 가능한 공통 변화들을 제어하기에 적합한 빠르게 변화하는 공통 이득인 반면, GD는 동위상 성분(I)과 직교 성분(Q)의 파워들의 가능한 차동 변화들을 제어하기에 적합한 느리게 변화하는 차동 이득이다. 동위상 이득(GI)과 직교 이득(GQ)은 바람직하게는, 본 명세서에서 이하에 더 상세히 설명되는 바와 같이, 동위상 성분 샘플들(Ik)과 직교 성분 샘플들(Qk)에 기초하여 파워 조절기(PA)에 의해 계산된다.
그 후, 파워 조절기(PA)는 바람직하게는 파워-조절된 동위상 성분 샘플들(I'k) 및 파워-조절된 직교 성분 샘플들(Q'k)을 디지털부(DP)에 포워딩하여, 원래 송신된 디지털 데이터를 검색하기 위해 이들을 프로세싱한다. 디지털부(DP)의 동작은 변조된 광 신호
Figure pct00022
에 적용되는 디지털 변조의 유형에 의존하고, 본 설명과 관련되지 않으므로 이에 대해 더 상세히는 설명하지 않기로 한다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 파워 조절기(PA)가 이제 상세히 설명될 것이다.
파워 조절기(PA)는 바람직하게는 동위상 곱셈기(MI), 직교 곱셈기(MQ), 계산 모듈(C), 가산기(S), 공통 곱셈기(MC), 차동 곱셈기(MD), 공통 누산기(ACC-C), 차동 누산기(ACC-D), 동위상 가산기(SI), 직교 가산기(SQ), 동위상 지수 모듈(PI) 및 직교 지수 모듈(PQ)을 포함한다. 상기 모든 컴포넌트들은 바람직하게는 디지털 컴포넌트들이고, 이들은 ASIC로서 구현될 수 있다.
파워 조절기(PA)의 상술한 컴포넌트들은 바람직하게는 두 개의 부분적 중첩 피드백 루프들에 따라 배열되면, 이 두 개의 피드백 루프들은 상기 식들 [4a] 및 [4b]에 따라 동위상 이득(GI)과 직교 이득(GQ)을 계산하도록 구성된다.
특히, 동위상 곱셈기(MI)의 입력부들 중 하나, 및 직교 곱셈기(MQ)의 입력부들 중 하나는 파워 조절기(PA)의 입력부들에 대응한다. 그 밖에, 바람직하게는 동위상 곱셈기(MI)의 출력부와 직교 곱셈기(MQ)의 출력부는 파워 조절기(PA)의 출력부들에 대응한다.
계산 모듈(C)은 두 개의 입력부들과 두 개의 출력부들을 갖는다. 동위상 곱셈기(MI)와 직교 곱셈기(MQ)의 출력부들은 계산 모듈(C)의 입력부들에 접속된다. 계산 모듈(C)의 출력부들 중 하나는 가산기(S)를 통해 공통 곱셈기(MC)에 접속되는 한편, 다른 하나는 차동 곱셈기(MD)에 직접 접속된다. 공통 곱셈기(MC)는 바람직하게는 공통 누산기(ACC-C)에 접속되는 한편, 차동 곱셈기(MD)는 바람직하게는 차동 누산기(ACC-D)에 접속된다. 공통 누산기(ACC-C)와 차동 누산기(ACC-D)의 출력부들은 바람직하게는 동위상 가산기(SI)와 직교 가산기(SQ) 둘 모두의 입력부들에 접속된다. 그 후, 동위상 가산기(SI)는 동위상 곱셈기(MI)의 입력부들 중 하나에 차례로 접속되는 동위상 지수 모듈(PI)에 접속된다. 유사하게, 직교 가산기(SQ)는 직교 곱셈기(MQ)의 입력부들 중 하나에 차례로 접속되는 직교 지수 모듈(PQ)에 접속된다.
파워 조절기(PA)는 더 바람직하게는 수신기(RX)에 포함되는 클록 유닛(도면들에는 나타내지 않음)으로부터 클록 신호를 수신하고, 파워 조절기(PA)의 컴포넌트들의 동작을 동기화하기 위해 이들 모두에 클록 신호를 제공하도록 구성된 클록 입력(도면들에는 역시 나타내지 않음)부를 또한 포함한다.
도 2에 나타낸 다양한 엘리먼트들의 기능들은 전용 하드웨어, 프로그래밍가능한 하드웨어 또는 적절한 소프트웨어와 연관되어 소프트웨어를 실행하는 것이 가능한 하드웨어의 이용을 통해 제공될 수 있다. 특히, 도 2에 나타낸 다양한 엘리먼트들의 기능들은 바람직하게는 하나 직교 주문형 반도체들(application specific integrated circuits: ASIC) 및/또는 하나 직교 필드 프로그래밍가능한 게이트 어레이들(field programmable gate arrays: FPGA)의 이용을 통해 제공된다. 바람직하게는, 도 2에 나타낸 다양한 엘리먼트들의 기능들은 단일 ASIC 또는 단일 FPGA의 이용을 통해 제공된다.
도 2의 파워 조절기(PA)의 동작은 이제 상세히 설명될 것이다.
전술한 바와 같이, 파워 조절기(PA)는 바람직하게는 그 입력부들에서 동위상의 아날로그-디지털 변환기(A/DI)와 직교 아날로그-디지털 변환기(A/DQ) 각각으로부터 동위상 성분 샘플들(Ik)과 직교 성분 샘플들(Qk)을 수신한다. 특히, 수신된 클록 신호의 각 클록 사이클에서, 파워 조절기(PA)는 바람직하게는 그 입력부들에서 N개의 동위상 성분 샘플들(Ik)과 N개의 직교 성분 샘플들(Qk)을 수신하고, N은 1 직교 정수이다. 정수 N은 바람직하게는 128과 동일하다.
각 클록 사이클에서, 동위상 곱셈기(MI)는 바람직하게는 N개의 동위상 성분 샘플들(Ik)을 동위상 지수 모듈(PI)에 의해 현재 출력되는 (그리고 이전의 클록 사이클 동안에 계산된) 동위상 이득(GI)으로 곱하고, 이에 의해 N개의 대응 파워-조절된 동위상 성분 샘플들(I'k)을 파워 조절기(PA)의 출력부에서 제공한다. 실질적으로 동시에, 직교 곱셈기(MQ)는 바람직하게는 N개의 직교 성분 샘플들(Qk)을 직교 지수 모듈(PQ)에 의해 현재 출력되는 (그리고 이전의 클록 사이클 동안에 계산된) 직교 이득(GQ)으로 곱하고, 이에 의해 N개의 대응 파워-조절된 직교 성분 샘플들(Q'k)을 파워 조절기(PA)의 출력부에서 제공한다.
N개의 파워-조절된 동위상 성분 샘플들(I'k) 및 N개의 파워-조절된 직교 성분 샘플들(Q'k)은 바람직하게는 계산 모듈(C)에서도 수신된다. 계산 모듈(C)에는 바람직하게는 N개의 샘플들(I'k)과 N개의 샘플들(Q'k)을 저장하기에 적합한 하나 직교 저장 디바이스들이 설치된다.
그 후, 계산 모듈(C)은 바람직하게는 공통 메트릭(c) 및 차동 메트릭(d)을 계산한다. 공통 메트릭(c)은 바람직하게는 현재의 클록 사이클 동안의 곱셈 후의 동위상 성분(I)과 직교 성분(Q)의 파워들의 합계를 나타낸다. 다른 한편으로, 차동 메트릭(d)은 바람직하게는 현재의 클록 사이클 동안의 곱셈 후의 동위상 성분(I)과 직교 성분(Q)의 파워 사이의 차이를 나타낸다. 특히, 공통 메트릭(c) 및 차동 메트릭(d)은 바람직하게는 이하의 식들에 따라 계산된다.
Figure pct00023
Figure pct00024
그 후, 공통 메트릭(c)은 가산기(S)에, 공통 곱셈기(MC)에, 그 후 공통 누산기(ACC-C)에 포워딩된다. 가산기(S)는 바람직하게는 공통 메트릭(c)으로부터 감산하고(2T), 공통 곱셈기(MC)는 그 결과를 공통 루프 이득(Sc)으로 곱하고, 공통 누산기(ACC-C)는 바람직하게는 곱셈의 결과를 그 콘텐트에 가산함으로써 그 콘텐트를 업데이트한다. T는 타겟 값, 즉, 본 명세서에서 이하에 상세히 설명되는 바와 같이, 공통 이득(GC)을 계산하기에 적합한 피드백 루프가 정상 상태에 도달할 때 샘플들(I'k 및 Q'k)의 파워가 도달해야하는 값이다. 타겟 값(T)은 디지털부(DP)의 특징들(즉, 디지털부(DP)의 포화 값 및 그래눌래리티)에 따라 구성되고 어쩌면 변경될 수 있다.
실질적으로 동시에, 차동 메트릭(d)는 차동 곱셈기(MD)에, 그 후 차동 누적기(ACC-D)에 포워딩된다. 차동 곱셈기(MD)는 그 결과를 차동 루프 이득(Sd)으로 곱하고, 차동 누적기(ACC-D)는 바람직하게는 곱셈의 결과를 그 콘텐트에 가산함으로써 그 콘텐트를 업데이트한다.
그러므로, 현재의 클록 사이클 동안에 업데이트되는 바와 같은 공통 누적기(ACC-C)의 콘텐트
Figure pct00025
및 차동 누적기(ACC-D)의 콘텐트
Figure pct00026
은 두 개의 이하의 식들로 주어진다.
Figure pct00027
Figure pct00028
여기서,
Figure pct00029
및
Figure pct00030
은, 각각, 이전의 클록 사이클의 종단에서의 (즉, 현재의 클록 사이클에서 수행되는 업데이트들 전의) 누적기들(ACC-C 및 ACC-D)의 콘텐트들이다. 기본적으로, 누적기들(ACC-C 및 ACC-D)은 각각 공통 메트릭(c)과 차동 메트릭(d)의 적분을 계산하는 디지털 적분기들로서 동작한다. 공통 메트릭(c)과 차동 메트릭(d)을 적분하는 것은 유리하게도 성분들(I 및 Q)의 공통 변화들과 차동 변화들을 "스무딩(smoothing)"하는 것을 허용하고, 따라서 동위상 이득(GI)과 직교 이득(GQ) 상에 저역 통과 필터 기능을 기본적으로 제공한다.
유리하게도, 공통 루프 이득(Sc) 및 차동 루프 이득(Sd)의 값들은 독립적으로 선택될 수 있다. 바람직하게는, 이들은
Figure pct00031
이 되도록 선택된다. 이것은 유리하게도 차동 누적기(ACC-D)의 내용의 시간에 따른 변화가 공통 누적기(ACC-C)의 내용의 시간에 따른 변화보다 훨씬 더 느리다는 것을 암시한다.
그 후, 누적기들(ACC-D 및 ACC-C)의 업데이트된 콘텐트들
Figure pct00032
및
Figure pct00033
은 동위상 가산기(SI)와 직교 가산기(SQ)에 포워딩된다. 동위상 가산기(SI)는
Figure pct00034
을 계산하고, 이하의 식:
Figure pct00035
에 따라 동위상 이득(GI)을 계산하는 동위상 지수 모듈(PI)에 그 합계를 전송한다.
그 밖에, 직교 가산기(SQ)는
Figure pct00036
을 계산하고, 이하의 식:
Figure pct00037
에 따라 직교 이득(GQ)을 계산하는 직교 지수 모듈(PQ)에 그 차이를 전송한다.
즉, 동위상 이득(GI)과 직교 이득(GQ)은 콘텐츠들
Figure pct00038
및
Figure pct00039
의 비선형 맵핑을 통해 계산된다. 이것은 기본적으로 동위상 이득(GI)과 직교 이득(GQ)의 대수 제어(logarithmic control)를 제공한다.
현재 수신된 N개의 샘플들(I'k)과 N개의 샘플들(Q'k)에 기초하여 현재의 클록 사이클 동안에 식들 [7a] 및 [7b]에 따라 계산된 동위상 이득(GI)과 직교 이득(GQ)은 그 다음, 클록 사이클 동안에 수신될 N개의 샘플들(I'k)과 N개의 샘플들(Q'k)을 곱하는 데 이용될 것이다.
파워 조절기(PA)의 설명된 동작은 바람직하게는 각 클록 사이클에서 반복된다.
만일, 이하의 식들과 같다면, 식들 [7a] 및 [7b]에 따라 계산된 동위상 이득(GI)과 직교 이득(GQ)은 상기 식들 [4a] 및 [4b]에 따라 계산된 동위상 이득(GI)과 직교 이득(GQ)에 대응함을 알 수 있다.
Figure pct00040
Figure pct00041
그러므로, 동위상 성분(I)과 직교 성분(Q)의 파워가 타겟 값(T)과 실질적으로 동일할 때, 공통 메트릭(c)은 2T와 실질적으로 동일하고, 따라서 가산기(S)의 출력은 0과 실질적으로 동일하다. 따라서, 공통 누산기(ACC-C)의 콘텐트는 실질적으로 일정하고 (또는 약간 오실레이팅하고), 그 결과, 공통 이득
Figure pct00042
도 또한 실질적으로 일정하다. 즉, 공통 이득을 계산하는 피드백 루프는 기본적으로 그 정상 상태에 있다. 예를 들면, 동위상 성분(I)과 직교 성분(Q)이 이들의 파워들의 공통적인 증가를 겪는다면, 공통 메트릭(c)은 2T보다 더 높아지고, 따라서 가산기(S)의 출력은 양으로 된다. 따라서, 공통 누산기(ACC-C)의 내용이 증가하고, 그 결과, 공통 이득
Figure pct00043
은 감소한다. 그러므로, 동위상 이득(GI)과 직교 이득(GQ) 둘 모두는 동일한 양만큼 감소되고, 따라서 성분들(I 및 Q) 둘 모두의 파워는 동일한 양만큼 감소된다. 이 메커니즘은 정상 상태에 다시 도달할 때까지(즉, I 및 Q의 파워들이 실질적으로 T와 다시 동일하게 될 때까지) 계속된다. 공통 이득
Figure pct00044
이 그 정상 상태 값을 향해 진화하는(evolve) 레이트는 기본적으로 공통 루프 이득(Sc)에 기본적으로 의존한다.
다른 한편으로, 동위상 성분(I)의 파워가 직교 성분(Q)의 파워와 동일할 때, 차동 메트릭(d)은 0과 실질적으로 동일하다. 따라서, 차동 누산기(ACC-D)의 내용은 실질적으로 일정하고 (또는 약간 오실레이팅하고), 그 결과, 차동 이득
Figure pct00045
도 또한 실질적으로 일정하다. 즉, 차동 이득을 계산하는 피드백 루프는 기본적으로 그 정상 상태에 있다. 예를 들면, 동위상 성분(I)의 파워가 직교 성분(Q)의 파워에 비해 상대적으로 증가한다면, 차동 메트릭(d)은 양으로 된다. 따라서, 차동 누산기(ACC-D)의 콘텐트가 증가하고, 그 결과, 차동 이득
Figure pct00046
은 감소한다. 그러므로, 동위상 이득(GI)이 주어진 양만큼 감소되는 한편, 직교 이득(GQ)은 동일한 양만큼 증가된다. 따라서 성분(I)의 파워는 주어진 양만큼 감소되는 한편, 성분(Q)의 파워는 동일한 양만큼 증가된다. 이 메커니즘은 정상 상태에 다시 도달할 때까지(I의 파워가 Q의 파워와 동일하게 될 때까지) 계속된다. 차동 이득
Figure pct00047
이 그 정상 상태 값을 향해 진화하는 레이트는 기본적으로 차동 루프 이득(Sd)에 기본적으로 의존한다.
전술한 코히어런트 광 수신기(RX)(및, 특히, 여기에 포함되는 파워 조절기(PA))는 유리하게도 동위상 성분(I)과 직교 성분(Q)의 파워들을 조절하여 이들의 공통 변화들과 이들의 차동 변화들 둘 모두를 제어하는 것이 가능하다.
사실, 파워 조절기(PA)에 의해 계산되는 동위상 이득(GI)과 직교 이득(GQ)은, 유리하게도, 더 빠른 방식으로 변화하고 공통 변화들을 보상하는 공통 이득
Figure pct00048
, 및 더 느린 방식으로 변화하고 차동 변화들을 보상하는 차동 이득
Figure pct00049
둘 모두를 포함한다.
공통 이득(GC)과 차동 이득(GD)은 두 개의 상이한 메트릭들(c 및 d)에 따라 두 개의 상이한 피드백 루프들에 의해 독립적으로 계산되므로, 공통 변화들과 차동 변화들은 유리하게도 독립적으로 제어된다.
유리하게도, 공통 이득(GC)과 차동 이득(GD)의 조절 레이트는 공통 루프 이득(Sc)과 차동 루프 이득(Sd)을 적합하게 선택함으로써 독립적으로 선택될 수 있다. 따라서,
Figure pct00050
을 선택함으로써, 공통 이득(GC)은 더 빠른 방식으로 변화할 것이고(이에 의해 더 빠른 공통 변화들을 보상한다), 한편 차동 이득(GD)은 더 느린 방식으로 변화할 것이다(이에 의해 더 느린 차동 변화들을 보상한다).
또한, 동위상 이득(GI)과 직교 이득(GQ)의 대수 제어는, 유리하게는, 계산 모듈(C)에 수신된 샘플들(I'k 및 Q'k)의 파워와는 상관없이, 동위상 이득(GI)과 직교 이득(GQ)의 조절 레이트들을 실질적으로 일정하게 유지하도록 허용한다.
또한, 유리하게는, 파워 조절기(PA)는 구현하기에 매우 간단하다. 사실, 동위상 이득(GI)과 직교 이득(GQ)은 매우 단순한 컴포넌트들을 이용하여 계산된다. 특히, 식 [4b]에 포함되는 나눗셈 GD/GC 를 구현하는 것은 매우 복잡한 디지털 회로를 요구하지만, 상기 식 [7b]에 따라 직교 이득(GQ)에 대한 계산을 구현하는 데 요구되는 디지털 회로는 유리하게도 매우 단순하다. 사실, 식 [7b]의 구현형태는 기본적으로 누산기들(ACC-C, ACC-D), 직교 가산기(SQ) 및 직교 지수 모듈(SQ)을 요구한다. 다른 한편으로, 상기 식들 [7b]에 따른 직교 이득(GQ)의 계산은 식 [4b]에 포함되는 나눗셈 GD/GC 의 계산보다 훨씬 더 빠르다. 직교 이득(GQ)의 계산은 매 클록 사이클마다 수행되어야 하고 샘플들(I'k 및 Q'k)의 프로세싱 시의 지연을 초래하지 않아야 하므로, 이것은 매우 유리하다.
제 1 실시예의 제 1 변형예에 따르면, (유클리드 놈(Euclidean norm)의 근사화를 기본적으로 제공하는) 식 [5a]를 이용하는 대신에 이하의 식:
Figure pct00051
에 따라 공통 메트릭(c)이 근사화될 수 있다.
식 [5a']는 기본적으로 L1 놈의 평균에 기초한 식 [5a]의 근사화이다. 제곱 연산도 제곱근 연산도 구현되어서는 아니되므로, 이것은 유리하게도 계산 모듈(C)의 구조를 단순화하는 것을 허용한다.
이 제 1 실시예의 제 2 변형예에 따르면, 공통 메트릭(c)은 이하의 식:
Figure pct00052
에 따라 근사화될 수 있다.
식 [5a"]는 기본적으로 식 [5a']에 따라 계산되는 근사화보다 더 정확한 식 [5a"]의 추가적인 근사화이다. 사실, 식 [5a]는 유클리드 놈이고, 이에 의해 원 상에 놓이는 지점들은 동일한 놈을 갖는다. 다른 한편으로, 식 [5a']는 L1 놈이고, 이에 의해 45°만큼 기울어진 사각형 상에 놓이는 지점들은 동일한 놈을 갖는다. 또한 식 [5a"]는 추가적인 유형의 놈이고, 이에 의해 육각형 상에 놓이는 지점들은 동일한 놈을 갖는다. 육각형은 사각형보다 더 양호하게 원에 근사화하므로, 식 [5a"]는 식 [5a']보다는 식 [5a]에 대한 가장 양호한 근사화이다.
식 [5a"]가 식 [5a']보다 더 복잡하더라도, 그 구현형태는 제곱 연산도 제곱근 연산도 포함하지 않으므로 여전히 유리하게도 매우 단순하다. 즉, 식 [5a"]는 (공통 메트릭(c)의 정확한 값을 제공하지만 구현하기에는 좀 복잡한) 식 [5a] 와 (공통 메트릭(c)의 대략적인 근사화를 제공하지만 구현하기에 매우 단순한) 식 [5a'] 사이에서의 트레이드오프이다.
도 3은 본 발명의 제 2 실시예에 따른 코히어런트 광 수신기(RX')를 개략적으로 나타낸다.
코히어런트 광 수신기(RX')의 구조는 도 1의 코히어런트 광 수신기(RX)의 구조와 유사하다. 그러나, 도 1의 코히어런트 광 수신기(RX)와는 상이하게, 아날로그부(AP)의 출력부들은 파워 조절기(PA')에 직접 접속된다. 따라서, 이 제 2 실시예에 따르면, 아날로그부(AP)에 의해 출력된 동위상 성분(I)과 직교 성분(Q)이 파워 조절기(PA')에 아날로그 형식으로 제공된다.
이제 도 4를 참조하면, 본 발명의 제 2 실시예에 따른 파워 조절기(PA')의 구조는 도 2의 파워 조절기(PA)의 구조와 유사하다. 따라서, 상세한 설명은 반복하지 않기로 한다. 그러나, 도 2의 파워 조절기(PA)와는 상이하게 동위상 곱셈기(MI)와 직교 곱셈기(MQ)는 아날로그 곱셈기들이다. 또한, 파워 조절기(PA')는 바람직하게는 동위상 곱셈기(MI)의 출력부에서 접속된 동위상의 아날로그-디지털 변환기(A/DI) 및 직교 곱셈기(MQ)의 출력부에서 접속된 직교 아날로그-디지털 변환기(A/DQ)를 포함한다. 파워 조절기(PA')의 다른 컴포넌트들은 본 발명의 제 1 실시예에 따른 파워 조절기(PA)와 유사하게 디지털 컴포넌트들이다.
(아날로그 곱셈기들을 제외한) 도 4에 나타낸 다양한 엘리먼트들의 기능들은 전용 하드웨어, 프로그래밍가능한 하드웨어 또는 적절한 소프트웨어와 연관되어 소프트웨어를 실행하는 것이 가능한 하드웨어의 이용을 통해 제공될 수 있다. 특히, (아날로그 곱셈기들을 제외한) 도 4에 나타낸 다양한 엘리먼트들의 기능들은 바람직하게는 아날로그 곱셈기들과 연동하는 하나 직교 주문형 반도체들(ASIC) 및/또는 하나 직교 필드 프로그래밍가능한 게이트 어레이들(FPGA)의 이용을 통해 제공된다. 바람직하게는, (아날로그 곱셈기들을 제외한) 도 4에 나타낸 다양한 엘리먼트들의 기능들은 아날로그 곱셈기들과 연동하는 단일 ASIC 또는 단일 FPGA의 이용을 통해 제공된다.
도 4의 파워 조절기(PA')의 동작에 대해 이제 상세히 설명하기로 한다.
전술한 바와 같이, 파워 조절기(PA')는 바람직하게는 그 입력부들에서 동위상 성분(I)과 직교 성분(Q)을 아날로그부(AP)로부터 아날로그 형식으로 수신한다.
동위상 곱셈기(MI)는 바람직하게는 동위상 성분(I)을 동위상 지수 모듈(PI)에 의해 현재 출력되는 동위상 이득(GI)으로 곱하고, 이에 의해 그 출력부에 파워-조절된 동위상 성분(I')을 연속으로 제공한다. 실질적으로 동시에, 직교 곱셈기(MQ)는 바람직하게는 직교 성분(Q)을 직교 지수 모듈(PQ)에 의해 현재 출력되는 직교 이득(GQ)으로 연속으로 곱하고, 이에 의해 그 출력부에 파워-조절된 직교 성분(Q')을 계속 제공한다.
그 후, 동위상의 아날로그-디지털 변환기(A/DI)는 바람직하게는 파워-조절된 동위상 성분(I')을 샘플링하고, 이에 의해 파워-조절된 동위상 성분 샘플들(I'k)의 시퀀스를 생성한다. 실질적으로 동시에, 직교 아날로그-디지털 변환기(A/DQ)는 바람직하게는 파워-조절된 직교 성분(Q')을 샘플링하고, 이에 의해 파워-조절된 직교 성분 샘플들(Q'k)의 시퀀스를 생성한다. 특히, 각 클록 사이클에서, N개의 파워-조절된 동위상 성분 샘플들(I'k)과 N개의 파워-조절된 직교 성분 샘플들(Q'k)이 생성되어 파워 조절기(PA')의 출력부에 제공되고, 여기서 N은 1 직교 정수이다. 정수 N은 바람직하게는 128과 동일하다.
N개의 파워-조절된 동위상 성분 샘플들(I'k)과 N개의 파워-조절된 직교 성분 샘플들(Q'k)은 바람직하게는 계산 모듈(C)에서도 또한 수신된다. 동위상 이득(GI)과 직교 이득(GQ)을 계산하기 위한 N개의 파워-조절된 동위상 성분 샘플들(I'k)과 N개의 파워-조절된 직교 성분 샘플들(Q'k)의 후속 프로세싱은, 본 발명의 제 1 실시예에 따른 파워 조절기(PA)에 의해 수행되는 전술한 프로세싱과 실질적으로 동일하다. 따라서, 이러한 프로세싱에 대해서는 간단히 요약만 하기로 한다.
우선, 각 클록 사이클에서 N개의 파워-조절된 동위상 성분 샘플들(I'k)과 N개의 파워-조절된 직교 성분 샘플들(Q'k)은 바람직하게는 공통 메트릭(c)과 차동 메트릭(d)을 계산하는 계산 모듈(C)에 의해 프로세싱된다. 공통 메트릭(c)은 상기 식들 [5a], [5a'] 또는 [5a"] 중 어느 하나에 따라 계산될 수 있다. 차동 메트릭(d)은 바람직하게는 상기 식 [5b]에 따라 계산된다.
그 후, 공통 메트릭(c)이 가산기(S)에, 그 후 공통 곱셈기(MC)에, 그 후 상기 식 [6a]에 따라 그 콘텐트를 업데이트하기 위해 이 공통 메트릭(c)을 이용하는 공통 누산기(ACC-C)에 포워딩된다. 실질적으로 동시에, 차동 메트릭(d)은 차동 곱셈기(MD)에, 그 후 상기 식 [6b]에 따라 그 콘텐트를 업데이트하기 위해 이 차동 메트릭(d)을 이용하는 차동 누산기(ACC-D)에 포워딩된다. 이 제 2 실시예에 따르면, 가산기(S)에 의해 이용되는 공칭 값(T)은 동위상의 아날로그-디지털 변환기(A/DI)와 직교 아날로그-디지털 변환기(A/DQ)의 특징들(즉, 이들 포화 값들과 이들 그래눌래리티들)에 의존한다는 점에 유의해야 한다.
그 후, 누산기들(ACC-D 및 ACC-C)의 업데이트된 내용들
Figure pct00053
및
Figure pct00054
은 동위상 가산기(SI) 및 직교 가산기(SQ)에 포워딩된다. 동위상 가산기(SI)는
Figure pct00055
을 계산하고, 그 합계를 상기 식 [7a]에 따라 동위상 이득(GI)을 계산하는 동위상 지수 모듈(PI)로 전송한다. 또한, 직교 가산기(SQ)는
Figure pct00056
를 계산하고, 그 차이를 상기 식 [7b]에 따라 직교 이득(GQ)을 계산하는 직교 지수 모듈(PQ)로 전송한다.
N개의 현재 수신된 샘플들(I'k 및 Q'k)에 기초하여 현재의 클록 사이클 동안에 식 [7a] 및 식 [7b]에 따라 계산되는 동위상 이득(GI)과 직교 이득(GQ)은 그 다음, 클록 사이클 동안에 성분들(I 및 Q)을 곱하는 데 이용될 것이다.
그러므로, 제 1 실시예에 따라 파워 조절이 디지털부(DP)의 입력부에서 수행되는 동안, 이 제 2 실시예에 따라 파워 조절이 아날로그-디지털 변환기들(A/DI, A/DQ)의 입력부에서 수행되고, 여기서 아날로그-디지털 변환기들(A/DI, A/DQ)은 파워 조절기(PA') 그 자체 내에 통합된다.
또한, 따라서, 제 2 실시예에 따른 코히어런트 광 수신기(RX')(및, 특히 여기에 포함되는 파워 조절기(PA'))는 유리하게도 동위상 성분(I)과 직교 성분(Q)의 파워들을 조절하여 이들 공통 변화들과 이들 차동 변화들 둘 모두를 제어하는 것이 가능하고, 실질적으로 제 1 실시예에 따른 파워 조절기(PA)와 동일한 이점을 갖는다.
또한, 제 2 실시예에 따르면, 동위상 성분과 직교 성분이 아날로그-디지털 변환기들의 입력부들에 제공되기 전에 동위상 성분과 직교 성분의 파워 조절이 수행되므로, 아날로그-디지털 변환기들의 동작이 개선된다.
도 5는 본 발명의 제 3 실시예에 따른 코히어런트 광 수신기(RX")를 개략적으로 나타낸다.
코히어런트 광 수신기(RX")는 기본적으로 제 1 실시예에 따른 코히어런트 광 수신기(RX)(도 1)와 제 2 실시예에 따른 코히어런트 광 수신기(RX')(도 3)의 조합이다.
특히, 코히어런트 광 수신기(RX")는 아날로그부(AP), 아날로그부(AP)의 출력부에서 접속된 제 1 파워 조절기(PA1), 제 1 파워 조절기(PA1)의 출력부에서 접속된 제 2 파워 조절기(PA2), 및 제 2 파워 조절기(PA2)의 출력부에서 접속된 디지털부(DP)를 포함한다.
바람직하게는, 제 1 파워 조절기(PA1)는 본 발명의 제 2 실시예에 따른 파워 조절기(PA')(도 4)와 유사하다. 즉, 제 1 파워 조절기(PA1)는 아날로그-디지털 변환기들(A/DI, A/DQ)을 포함한다. 또한, 곱셈기들(MC, MQ)은, 성분들(I 및 Q)이 아날로그-디지털 변환기들(A/DI, A/DQ)에 수신되기 전에 성분들(I 및 Q)의 파워를 조절하기에 적합한 아날로그 디바이스들이다. 따라서, 이 제 3 실시예에 따르면, 제 1 파워 조절기(PA1)는 성분들(I 및 Q)의 파워들을 아날로그-디지털 변환기들(A/DI, A/DQ)의 특징들(즉, 포화 값 및 그래눌래리티)에 의존하는 제 1 타겟 값(T1)과 실질적으로 동일하게 유지하기 위한 제 1 파워 조절 동작을 수행한다.
다른 한편으로, 제 2 파워 조절기(PA2)는 본 발명의 제 1 실시예에 따른 파워 조절기(PA)(도 2)와 유사하다. 즉, 제 2 파워 조절기(PA2)는, 성분들(I 및 Q)이 디지털부(DP)에 수신되기 전에, 아날로그-디지털 변환 후의 성분들(I 및 Q)의 파워를 더 조절하기에 적합한 완전 디지털 모듈이다. 따라서, 제 2 파워 조절기(PA2)는 성분들(I 및 Q)의 파워들을 디지털부(DP)의 특징들(즉, 포화 값 및 그래눌래리티)에 의존하는 제 2 타겟 값(T2)과 실질적으로 동일하게 유지하기 위한 제 2 파워 조절 동작을 수행한다.
바람직하게는, 제 1 파워 조절은 개략적일 수 있는 한편, 제 2 파워 조절은 더 세밀할 수 있다.
또한, 이 제 3 실시예에 따르면, 공통 변화들과 차동 변화들 둘 모두는 유리하게 보상된다.

Claims (15)

  1. 광 통신 네트워크를 위한 광 코히어런트 수신기(RX, RX', RX")에 있어서,
    변조된 광 신호(
    Figure pct00057
    )를 수신하고 동위상 성분(I)과 직교 성분(Q)을 생성하기 위해 상기 변조된 광 신호(
    Figure pct00058
    )를 프로세싱하도록 구성되고, 상기 동위상 성분(I) 및 상기 직교 성분(Q)은 전기 신호들이고, 상기 광 코히어런트 수신기(RX, RX', RX")는 파워 조절기(PA, PA', PA1, PA2)를 포함하고, 상기 파워 조절기(PA, PA', PA1, PA2)는:
    - 상기 동위상 성분(I)을 동위상 이득(GI)으로 곱하여 이에 의해 파워-조절된 동위상 성분(I')을 제공하고, 상기 직교 성분(Q)을 직교 이득(GQ)으로 곱하여 이에 의해 파워-조절된 직교 성분(Q')을 제공하도록 구성된 곱셈 유닛(MI, MQ); 및
    - 상기 곱셈 유닛(MI, MQ)의 출력부와 입력부 사이에 접속되고:
    - 상기 파워-조절된 동위상 성분(I')의 파워 및 상기 파워-조절된 직교 성분(Q')의 파워의 합계를 나타내는 공통 이득(GC), 및 상기 파워-조절된 동위상 성분(I')의 파워와 상기 파워-조절된 직교 성분(Q')의 파워 사이의 차이를 나타내는 차동 이득(GD); 및
    - 상기 공통 이득(GC)과 상기 차동 이득(GD) 사이의 곱으로서의 상기 동위상 이득(GI), 및 상기 공통 이득(GC)과 상기 차동 이득(GD) 사이의 비율로서의 상기 직교 이득(GQ)을 계산하도록 구성된 디지털 회로(C, S, MC, MD, ACC-C, ACC-D, SI, SQ, PI, PQ)를 차례로 포함하는, 광 코히어런트 수신기(RX, RX', RX").
  2. 제 1 항에 있어서,
    상기 파워 조절기(PA)의 입력부에 접속되는 아날로그-디지털 유닛(A/DI, A/DQ)을 추가로 포함하고, 상기 아날로그-디지털 유닛(A/DI, A/DQ)은 상기 광 코히어런트 수신기(RX)에서 생성된 클록 신호의 각 클록 사이클에서 N개의 동위상 성분 샘플들(Ik)과 N개의 직교 성분 샘플들(Qk)을 상기 파워 조절기(PA)에 제공하기 위해 상기 동위상 성분(I) 및 상기 직교 성분(Q)을 샘플링하도록 구성되고, N은 1 직교 정수인, 광 코히어런트 수신기(RX).
  3. 제 2 항에 있어서,
    상기 곱셈 유닛(MI, MQ)은 상기 N개의 동위상 성분 샘플들(Ik)을 상기 동위상 이득(GI)으로 곱하여 이에 의해 N개의 파워-조절된 동위상 성분 샘플들(I'k)을 제공하고, N개의 직교 성분 샘플들(Qk)을 상기 직교 이득(GQ)으로 곱하여 이에 의해 N개의 파워-조절된 직교 성분 샘플들(Q'k)을 제공하도록 구성된 디지털 유닛인, 광 코히어런트 수신기(RX).
  4. 제 1 항에 있어서,
    상기 곱셈 유닛(MI, MQ)은 아날로그 유닛인, 광 코히어런트 수신기(RX').
  5. 제 4 항에 있어서,
    상기 파워 조절기(PA')는 상기 곱셈 유닛(MI, MQ)의 출력부에서 접속된 아날로그-디지털 유닛(A/DI, A/DQ)을 포함하고, 상기 아날로그-디지털 유닛(A/DI, A/DQ)은 상기 광 코히어런트 수신기(RX)에서 생성된 클록 신호의 각 클록 사이클에서 N개의 파워-조절된 동위상 성분 샘플들(I'k) 및 N개의 파워-조절된 직교 성분 샘플들(Q'k)을 제공하기 위해 상기 파워-조절된 동위상 성분(I') 및 상기 파워-조절된 직교 성분(Q')을 샘플링하도록 구성되고, N은 1 직교 정수인, 광 코히어런트 수신기(RX').
  6. 제 3 항 또는 제 5 항에 있어서,
    상기 디지털 회로(C, S, MC, MD, ACC-C, ACC-D, SI, SQ, PI, PQ)는 상기 N개의 파워-조절된 동위상 성분 샘플들(I'k) 및 상기 N개의 파워-조절된 직교 성분 샘플들(Q'k)을 수신하고, 이하의 식:
    Figure pct00059
    에 따라 공통 메트릭(c)을 계산하도록 구성된 계산 모듈(C)을 포함하고,
    c는 상기 공통 메트릭이고, I'k 는 상기 N개의 파워-조절된 동위상 성분 샘플들이고, Q'k 는 상기 N개의 파워-조절된 직교 성분 샘플들인, 광 코히어런트 수신기(RX, RX', RX").
  7. 제 3 항 또는 제 5 항에 있어서,
    상기 디지털 회로(C, S, MC, MD, ACC-C, ACC-D, SI, SQ, PI, PQ)는 상기 N개의 파워-조절된 동위상 성분 샘플들(I'k) 및 상기 N개의 파워-조절된 직교 성분 샘플들(Q'k)을 수신하고, 이하의 식:
    Figure pct00060
    에 따라 공통 메트릭(c)을 계산하도록 구성된 계산 모듈(C)을 포함하고,
    c는 상기 공통 메트릭이고, I'k 는 상기 N개의 파워-조절된 동위상 성분 샘플들이고, Q'k 는 상기 N개의 파워-조절된 직교 성분 샘플들인, 광 코히어런트 수신기(RX, RX', RX").
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 디지털 회로(C, S, MC, MD, ACC-C, ACC-D, SI, SQ, PI, PQ)는 또한 상기 계산 모듈(C)의 출력부에서 접속된 가산기(S), 공통 곱셈기(MC) 및 공통 누산기(ACC-C)의 캐스케이드(cascade)를 포함하고,
    - 상기 가산기(S)는 c-2T를 계산하도록 구성되고, T는 상기 파워-조절된 동위상 성분(I')의 파워 및 상기 파워-조절된 직교 성분(Q')의 파워가 도달해야 하는 타겟 값이고;
    - 상기 공통 곱셈기(MC)는 Sc·(c-2T)를 계산하도록 구성되고, Sc는 공통 루프 이득(Sc)이고;
    - 상기 공통 누산기(ACC-C)는 Sc·(c-2T)를 콘텐트
    Figure pct00061
    에 가산함으로써 상기 콘텐트
    Figure pct00062
    를 업데이트하여 이에 의해 업데이트된 공통 콘텐트
    Figure pct00063
    를 제공하도록 구성된, 광 코히어런트 수신기(RX, RX', RX").
  9. 제 8 항에 있어서,
    상기 계산 모듈(C)은 또한 이하의 식:
    Figure pct00064
    에 따라 차동 메트릭(d)을 계산하도록 구성되고,
    d는 상기 차동 메트릭이고, I'k 는 상기 N개의 파워-조절된 동위상 성분 샘플들이고, Q'k 는 상기 N개의 파워-조절된 직교 성분 샘플들인, 광 코히어런트 수신기(RX, RX', RX").
  10. 제 9 항에 있어서,
    상기 디지털 회로(C, S, MC, MD, ACC-C, ACC-D, SI, SQ, PI, PQ)는 또한 상기 계산 모듈(C)의 출력부에서 접속된 차동 곱셈기(MD) 및 차동 누산기(ACC-D)의 캐스케이드를 포함하고,
    - 상기 차동 곱셈기(MD)는 Sd·d를 계산하도록 구성되고, Sd 는 차동 루프 이득(Sd)이고;
    - 상기 차동 누산기(ACC-D)는 Sd 를 콘텐트
    Figure pct00065
    에 가산함으로써 상기 콘텐트
    Figure pct00066
    를 업데이트하여 이에 의해 업데이트된 차동 콘텐트
    Figure pct00067
    를 제공하도록 구성된, 광 코히어런트 수신기(RX, RX', RX").
  11. 제 10 항에 있어서,
    상기 차동 루프 이득(Sd)은 상기 공통 루프 이득(Sc)보다 낮은, 광 코히어런트 수신기(RX, RX', RX").
  12. 제 8 항 또는 10 항에 있어서,
    상기 디지털 회로(C, S, MC, MD, ACC-C, ACC-D, SI, SQ, PI, PQ)는 또한 상기 공통 누산기(ACC-C) 및 상기 차동 누산기(ACC-D) 둘 모두에 접속된 동위상 가산기(SI) 및 직교 가산기(SQ)를 포함하고,
    - 상기 동위상 가산기(SI)는 상기 업데이트된 공통 콘텐트
    Figure pct00068
    및 상기 업데이트된 차동 콘텐트
    Figure pct00069
    의 합계
    Figure pct00070
    를 제공하도록 구성되고;
    - 상기 직교 가산기(SQ)는 상기 업데이트된 공통 콘텐트
    Figure pct00071
    와 상기 업데이트된 차동 콘텐트
    Figure pct00072
    사이의 차이
    Figure pct00073
    를 제공하도록 구성된, 광 코히어런트 수신기(RX, RX', RX").
  13. 제 12 항에 있어서,
    상기 디지털 회로(C, S, MC, MD, ACC-C, ACC-D, SI, SQ, PI, PQ)는 또한 상기 동위상 가산기(SI)와 상기 곱셈 유닛(MI, MQ) 사이에 접속된 동위상 지수 모듈(PI), 및 상기 직교 가산기(SQ)와 상기 곱셈 유닛(MI, MQ) 사이에 접속된 직교 지수 모듈(PQ)을 포함하고,
    - 상기 동위상 지수 모듈(PI)은 상기 동위상 이득(GI)을 상기 합계
    Figure pct00074
    의 음의 지수 함수로서 계산하도록 구성되고;
    - 상기 직교 지수 모듈(PQ)은 상기 직교 이득(GQ)을 상기 차이
    Figure pct00075
    의 음의 지수 함수로서 계산하도록 구성된, 광 코히어런트 수신기(RX, RX', RX").
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 따른 광 코히어런트 수신기(RX, RX', RX")를 포함하는, 통신 네트워크를 위한 노드.
  15. 광 통신 네트워크를 위한 광 코히어런트 수신기(RX, RX')에서 수신된 변조된 광 신호(
    Figure pct00076
    )의 동위상 성분(I) 및 직교 성분(Q)의 파워를 조절하기 위한 방법으로서, 상기 동위상 성분(I) 및 상기 직교 성분(Q)은 전기 신호들인, 상기 방법에 있어서:
    - 상기 동위상 성분(I)을 동위상 이득(GI)으로 곱하여 이에 의해 파워-조절된 동위상 성분(I')을 제공하고, 상기 직교 성분(Q)을 직교 이득(GQ)으로 곱하여 이에 의해 파워-조절된 직교 성분(Q')을 제공하는 단계; 및
    - 상기 파워-조절된 동위상 성분(I')의 파워 및 상기 파워-조절된 직교 성분(Q')의 파워의 합계를 나타내는 공통 이득(GC), 및 상기 파워-조절된 동위상 성분(I')의 파워와 상기 파워-조절된 직교 성분(Q')의 파워 사이의 차이를 나타내는 차동 이득(GD); 및
    - 상기 공통 이득(GC)과 상기 차동 이득(GD) 사이의 곱으로서의 동위상 이득(GI), 및 상기 공통 이득(GC)과 상기 차동 이득(GD) 사이의 비율로서의 직교 이득(GQ)을 계산하는 단계를 포함하는, 파워 조절 방법.
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